JP3865323B2

JP3865323B2 - Etching method and semiconductor device manufacturing method

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Publication number: JP3865323B2
Application number: JP05740296A
Authority: JP
Inventors: 圭二越野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-03-14
Filing date: 1996-03-14
Publication date: 2007-01-10
Anticipated expiration: 2016-03-14
Also published as: JPH09246249A

Description

【０００１】
【発明の属する技術分野】
本発明は、エッチング方法及び半導体装置の製造方法に関し、より詳しくは、被エッチング体上に形成されたレジスト膜の開口を通してフッ素含有ガスを用いた等方性エッチングを行い、引き続き同じ開口を通して異方性エッチングを行って被エッチング体にテーパを有する開口を形成するエッチング方法及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
現在、半導体装置の製造方法において層間絶縁膜にコンタクトホールやビアホールを形成する場合、図９（ａ）〜（ｄ）に示すように、シリコン酸化膜３上に形成したレジスト膜４の開口５を通して、例えばＣＦ₄＋Ｏ₂やＮＦ₃を用いたダウンフロードライエッチングにより等方性エッチングを行ってシリコン酸化膜３の全膜厚の約半分の膜厚を除去し、凹部６ａを形成した後、さらに同じレジスト膜４の開口５を通して反応性イオンエッチングによりシリコン酸化膜３の残りの膜厚を異方性エッチングし、凹部６ａの下で凹部６ａに繋がり、かつ凹部６ａより幅の狭い開口６ｂを形成する。これにより、開口縁部にテーパ６ａを有するコンタクトホール６が形成される。なお、１は半導体基板、２は拡散層である。
【０００３】
このようなコンタクトホール６では、等方性エッチングによりコンタクトホール５の開口縁部にテーパ６ａが形成されるため、Ａｌ配線６の段差被覆率（ステップカバレージ）が良い。図１０（ａ），（ｂ）は、反応性イオンエッチングのみによる異方性エッチングを行ってコンタクトホール８を形成し、そのコンタクトホール８を被覆するＡｌ配線７ａを形成する方法を示す断面図である。図９（ｄ）と図１０（ｂ）を比較するとＡｌ配線６の段差被覆率の改善効果は顕著である。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記図９（ａ）〜（ｄ）に示すドライエッチング方法では、コンタクトホール６（６ｂ）の内径が大きくなってしまう。一例として等方性エッチング前のレジスト膜の開口の内径が０．６μｍであったものが、異方性エッチング後に形成されたコンタクトホール６（６ｂ）の内径は０．９μｍとなった。このため、微細なコンタクトホールを形成する場合に問題となる。これは、図３（ｂ）に示すように、等方性エッチングの際にレジスト膜４の表面に物理的強度の弱いフッ化レジスト層が形成され、その後同じレジスト膜４の開口５ａを通して異方性エッチングを行った場合、イオン照射による物理的衝撃によってフッ化レジスト層が剥がれ落ちてしまい、その結果広がったレジスト膜４の開口５ａの内径に従ってシリコン酸化膜３の開口６ｂが形成されるためである。
【０００５】
本発明は、上記の従来例の問題点に鑑みて創作されたものであり、フッ素含有ガスを用い、レジストマスクに従ってエッチングを行う際、エッチングによるレジストマスクの開口の拡大を抑制することが可能なエッチング方法及び半導体装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題は、第１の発明である、珪素化合物を主たる成分とする絶縁物を材料として用いた被エッチング膜上のレジスト膜をパターニングし、該レジスト膜に開口を形成する工程と、CHF₃、CF₂+H₂、CF₄+CHF₃、C₂F₆、C₃F₈、C₄F₈、又はCH₂F₂をプラズマ化し、反応させて、該レジスト膜の表面上にポリマ膜を形成する工程と、少なくとも前記レジスト膜の開口の側壁に前記ポリマ膜が残るように、アルゴンガスのプラズマを用いたエッチングにより該開口の底部の表面上の該ポリマ膜を除去する工程と、フッ素含有ガスを用い、該レジスト膜の開口を通して該被エッチング膜を全膜厚の途中まで等方性エッチングする工程と、該レジスト膜の開口を通して該被エッチング膜の残りの膜厚を異方性エッチングする工程とを有することを特徴とするエッチング方法によって解決され、
第２の発明である、前記ポリマ膜の除去は、平行平板型反応性イオンエッチング装置を用いることを特徴とする第１の発明に記載のエッチング方法によって解決され、
第３の発明である、前記ポリマ膜は、１０nm以下の膜厚であって、フッ素が透過しないような膜厚を有することを特徴とする第１の発明又は第２の発明のいずれかのエッチング方法によって解決され、
第４の発明である、前記等方性エッチングは、ダウンフローエッチング装置を用いることを特徴とする第１の発明乃至第３の発明のいずれかに記載のエッチング方法によって解決され、
第５の発明である、前記異方性エッチングは、平行平板型反応性イオンエッチング装置を用いることを特徴とする第１の発明乃至第４の発明のいずれかに記載のエッチング方法によって解決され、
第６の発明である、前記フッ素含有ガスは、NF₃、CF₄＋CHF₃、CF₄＋O₂、又はSF₆＋O₂であることを特徴とする第１の発明乃至第５の発明のいずれかに記載のエッチング方法によって解決され、
第７の発明である、第１の発明乃至第６の発明のいずれかに記載のエッチング方法により半導体基板上の絶縁膜にコンタクトホールを形成し、又は配線層上の層間絶縁膜にビアホールを形成することを特徴とする半導体装置の製造方法によって解決される。
【０００７】
本願発明者は、従来例において異方性エッチングの後にレジスト膜の開口の内径が広がってしまう原因について調査した。それによれば、フッ素含有ガスを用いた等方性ドライエッチング、特にダウンフローエッチングを行うと、レジスト膜の表層にフッ化したレジスト層が形成される。このフッ化したレジスト層はフッ化していないレジスト層に比べて反応性イオンエッチングに対する耐性が弱い。このため、反応性イオンエッチングを行っている途中で、活性化した反応ガスによる物理的な衝撃或いは化学的な反応によって、フッ化したレジスト層が除去されてしまい、レジスト膜の開口の内径が広がってしまうからであると考えられる。
【０００８】
本発明のドライエッチング方法においては、絶縁膜、特に珪素化合物を主成分とする被エッチング材料からなる絶縁膜にテーパを有する開口を形成するためフッ素含有ガスを用いた等方性エッチングとそれに続く異方性エッチングの２段階エッチングが必要な場合、等方性エッチングの前にレジスト膜の開口の側壁にポリマ膜を形成している。従って、フッ素含有ガスによりレジスト膜の開口を通して被エッチング体を等方性エッチングしてもレジスト膜の開口の側壁にフッ化したレジスト層が形成されず、これにより、続く異方性エッチングの際エッチングによるレジスト膜の開口の拡大を抑制することができる。
【０００９】
更に、ポリマ膜の膜厚を１０ｎｍ以下であってフッ素を透過させないような膜厚としているので、レジスト膜の開口は当初と比べて殆ど狭くならず、レジスト膜の開口を通して被エッチング体を精度良くエッチングすることができる。
また、フッ素含有ガスを用いたエッチングを行う前にレジスト膜の開口の側壁にポリマ膜を形成している。従って、レジスト膜の表層にフッ化したレジスト層が形成されるのを防止し、エッチングによりレジスト膜の開口が広がるのを抑制することができる。
【００１０】
更に、ポリマ膜の膜厚を１０ｎｍ以下としているので、レジスト膜の開口は当初と比べて殆ど狭くならず、レジスト膜の開口を通して被エッチング体を精度良くエッチングすることができる。開口幅の縮小率は、例えば、０．６μｍ、即ち６００ｎｍの開口幅の場合３％程度に止まり、０．３μｍ、即ち３００ｎｍの開口幅の場合７％弱の縮小率に止まる。実際には、続く異方性エッチングの際に若干開口径が広がる傾向にあるので、実用上の開口幅の変化は殆どなく、パターン精度は極めて良いといえる。
【００１１】
また、半導体基板上の絶縁膜にコンタクトホールを形成し、又は配線層を被覆する層間絶縁膜にビアホールを形成する半導体装置の製造方法に本発明のドライエッチング方法を適用することにより、コンタクトホールやビアホールの拡大を抑制してパターンの微細化を図り、半導体装置の高密度化を図ることが可能となる。
【００１２】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しながら説明する。
（１）第１の実施の形態
図１（ａ）〜（ｄ），図２（ａ），（ｂ）は、本発明の第１の実施の形態に係るドライエッチング方法を示す断面図である。図７は本発明で用いたダウンフローエッチング装置の概略を示す側面図であり、図８は本発明で用いた平行平板型反応性イオンエッチング装置の概略を示す側面図である。
【００１３】
図１（ａ）は、被エッチング体としてのシリコン酸化膜１３上にパターニングされたレジストマスク１４が形成された後の状態を示す。レジストマスク１４にはコンタクトホールを形成すべき領域に開口１５が形成されている。
即ち、シリコン基板１１に拡散層１２を形成した後、シリコン基板１１表面に熱酸化により膜厚約８００ｎｍのシリコン酸化膜１３を形成する。
【００１４】
次に、シリコン酸化膜１３の上に回転塗布法によりレジストを塗布し、膜厚約１．２μｍのレジスト膜を形成する。
次いで、コンタクトホールを形成すべき領域に開口を形成するため、ホトマスクを用いてレジスト膜を露光する。続いて、有機溶剤により現像すると、コンタクトホールを形成すべき領域に直径０．６μｍの開口１５を有するレジストマスク１４が形成される。
【００１５】
次に、レジスト膜を温度１７０℃でベーキングし、硬化させる。なお、レジスト膜の種類により、ベーキング温度は異なってくる。例えば、ディープＵＶレジストの場合１１０℃，ｉ線用レジストの場合１７０℃，ｇ線用レジストの場合１１０℃，電子線用レジストの場合１１０℃，Ｘ線用レジストの場合１１０〜１５０℃である。上記レジストは、必要に応じてＵＶキュアをかけながら２００℃程度までベーキングされる。
【００１６】
次いで、図７のマイクロ波ダウンフローエッチング装置のエッチング室３５内にレジストマスク１４が形成されたシリコン基板１１を入れ、温調試料台３７に載せた後、プラズマ生成室３４内及びエッチング室３５内を減圧する。同時にシリコン基板１１を加熱し、温度１５０℃に保持する。
所定の圧力に達した後、流量７００ＳＣＣＭのＣＨＦ₃ガスを導入し、圧力を１Ｔｏｒｒに保持する。
【００１７】
次に、マイクロ波電源３１からマイクロ波導波管３２及びマイクロ波透過窓３３を介してプラズマ生成室３４内に電力１．４ｋＷのマイクロ波を供給してＣＨＦ₃ガスをプラズマ化する。このとき、マイクロ波ダウンフローエッチング装置を用いているため、生成されるプラズマ密度が比較的低く、ポリマの形成に好適である。プラズマ密度が高くなると、ガスの解離が進み、ポリマが形成されにくくなるためである。なお、他に容量結合型のイオンエッチング装置も生成されるプラズマ密度が比較的低く、ポリマの形成に好適な装置である。
【００１８】
この状態を６０秒間保持すると、図１（ｂ）に示すように、レジストマスクの上面及び開口の側壁に膜厚約５ｎｍのポリマ膜１６が形成される。このとき、同時にレジストマスク１４の開口１５の底部のシリコン酸化膜１３表面にもポリマ膜１６が堆積する。なお、ポリマ膜１６の形成の際、チャンバ壁等にもポリマ膜が堆積される。ポリマが繰り返し堆積され、膜厚が厚くなってくると剥がれてパーティクルの発生原因となるので、定期的にチャンバ内で酸素プラズマを生成してチャンバ壁等に付着したポリマを灰化し、除去することが必要である。従って、ポリマ膜を形成する装置は酸素プラズマを発生させる手段を備えていることが望ましい。
【００１９】
次に、以下に説明する方法により、図１（ｃ）に示すように、レジストマスク１４の開口１５の底部のポリマ膜１６をＡｒガスのプラズマを用いて物理的に除去する。化学的な反応を起こさないＡｒガスを用いるのは、折角被着した開口１５の側壁のポリマ膜１６がエッチングガスとの反応により除去されないようにするためである。従って、エッチングガスとしてＡｒに限らず、他の不活性ガスを用いてもよい。
【００２０】
この場合、図８に示す平行平板型反応性イオンエッチング装置のエッチング室４５内にシリコン基板１１を入れ、電極４３上に載せた後、エッチング室４５内を減圧する。所定の圧力に達した後、エッチング室４５内に流量５００ＳＣＣＭのＡｒガスを導入し、圧力を０．１Ｔｏｒｒに保持する。
次いで、電力６００Ｗ（３．４Ｗ／ｃｍ²）の高周波を対向電極４４に印加してＡｒガスをプラズマ化する。この状態を１５秒間保持すると、レジストマスク１４の開口１５の底部のポリマ膜１６が除去され、シリコン酸化膜１３が表出する。このとき、同時にレジストマスク１４の上面のポリマ膜１６も除去されるが、少なくともレジストマスク１４の開口１５の側壁にはポリマ膜１６ａが残るので、問題はない。
【００２１】
次に、ダウンフローエッチング装置のエッチング室３５内にシリコン基板１１を入れて、減圧し、シリコン基板１１の温度を１５０℃に保持する。続いて、流量４００ｓｃｃｍのＣＦ₄ガスと流量１００ｓｃｃｍのＯ₂ガスの混合ガスをエッチング室３５の上流にあるプラズマ生成室３４内に導入する。エッチング室３５内の圧力を１Ｔｏｒｒに保持し、マイクロ波パワー１．４ｋＷをプラズマ生成室３４のＣＦ₄＋Ｏ₂の混合ガスに印加する。マイクロ波の導入によりＯ₂ガス及びＣＦ₄ガスが活性化し、フッ素ラジカルが生成される。生成されたフッ素ラジカルにより、図１（ｄ）に示すように、レジストマスク１４の開口を通してシリコン酸化膜１３が等方性エッチングされる。このとき、シリコン酸化膜１３のエッチング量を全膜厚の約半分程度約４００ｎｍとし、その膜厚をエッチングするためこの状態を６０秒間保持する。これにより、シリコン酸化膜１３には開口１５の縁がレジストマスク１４の下まで広がった直径約１．４μｍの凹部１７ａが形成される。なお、レジストマスク１４の開口１５の側壁にはポリマ膜１６ａが形成されているので、レジストマスク１４の開口１５の側壁にフッ化したレジスト層が形成されない。但し、レジストマスク１４の上面はポリマ膜で被覆されていないので、その表層がフッ化することは避けられないが、問題はない。図中、１８はレジストマスク１４の上面表層に形成されたフッ化したレジスト層を示す。
【００２２】
次いで、平行平板型反応性イオンエッチング装置のチャンバ内の対向電極の一方の電極上に、レジストマスク１４がそのまま残されたシリコン基板１１を載せて、減圧し、シリコン基板１１の温度を２５℃に保持する。続いて、流量４４ｓｃｃｍのＣＦ₄と流量５７ｓｃｃｍのＣＨＦ₃の混合ガスをチャンバ内に導入し、圧力０．１Ｔｏｒｒに保持する。
【００２３】
次いで、対向電極間にＲＦパワー６００Ｗ（３．４Ｗ／ｃｍ²）を印加して混合ガスをプラズマ化する。このプラズマガスにより、図２（ａ）に示すように、レジストマスク１４の開口１５を通してシリコン酸化膜１３の残りの膜厚を異方性エッチングする。
このとき、レジストマスク１４の開口１５の側壁にはポリマ膜１６ａが形成されてレジストマスク１４の耐性が改善されているため、図３（ａ）に示すように、ＣＦ₄＋ＣＨＦ₃によりレジストマスク１４の開口１５の側壁はエッチングされない。但し、レジストマスク１４の上面の表層にはフッ化したレジスト層１８が形成されているので、その表層は多少エッチングされるが、問題はない。
【００２４】
また、レジストマスク１４の開口１５の幅はポリマ膜１６ａの膜厚により直径で約１０ｎｍ狭く、約０．５９μｍとなっているが、当初の開口幅０．６μｍと比べて殆ど変化がない。その開口１５を通して異方性エッチングすることにより、凹部１７ａの下でその凹部１７ａと繋がり、かつ凹部１７ａの幅よりも狭い直径約０．５９μｍの開口１７ｂが形成される。
【００２５】
これにより、開口１７ｂの縁部にテーパを有するコンタクトホール１７が形成される。図３（ｂ）に示す従来の場合当初と比べて直径で約＋０．３μｍの開口の拡大があったのと比較して、大幅にパターン精度の向上を図ることができ、パターンのより微細化を図ることができた。
その後、図２（ｂ）に示すように、Ａｌ膜を形成した後、パターニングし、コンタクトホール１７を通して拡散層１２と接続する配線層１９を形成する。
【００２６】
以上のように、第１の実施の形態のドライエッチング方法においては、フッ素含有ガスを用いた等方性エッチングの前にレジストマスク１４の開口１５の側壁にフッ素を透過させないような膜厚５ｎｍのポリマ膜１６を形成している。
従って、フッ素含有ガスを用い、レジストマスク１４の開口１５を通してシリコン酸化膜１３を等方性エッチングしてもレジストマスク１４の開口１５の側壁にフッ化したレジスト層が形成されず、これにより、続く異方性エッチングの際エッチングによるレジストマスク１４の開口１５の拡大を抑制することができる。
【００２７】
また、ポリマ膜１６ａの膜厚が５ｎｍと薄いので、レジストマスク１４の開口１５は当初と比べて殆ど狭くならず、その開口１５を通してシリコン酸化膜１３を精度良くエッチングすることができる。
更に、上記ドライエッチング方法によりシリコン基板１１上のシリコン酸化膜１３にコンタクトホール１７を形成しているので、コンタクトホール１７の拡大を防止してパターンの微細化を図り、半導体装置の高密度化を図ることが可能となる。
【００２８】
（２）第２の実施の形態
第１の実施の形態と異なるところは、ポリマ膜を形成するためＣＨＦ₃ガスの代わりにＣＦ₄＋ＣＨＦ₃ガスを用いていることであり、また、ポリマ膜の形成と、Ａｒガスによるレジストマスクの開口の底部のポリマ膜の除去とを別々の方法・装置により行う代わりに、両方の処理をともに反応性イオンエッチング装置を用いて連続的に行っていることである。
【００２９】
第２の実施の形態について図４（ａ），（ｂ）を参照しながら以下に説明する。
第１の実施の形態における図１（ａ）の工程の後、まず、平行平板型反応性イオンエッチング装置のエッチング室４５内に開口１５を有するレジストマスク１４が形成されたシリコン基板１１を入れた後、減圧する。このとき、シリコン基板１１を加熱しない。
【００３０】
所定の圧力に達した後、流量４４ｓｃｃｍのＣＦ₄と流量５７ｓｃｃｍのＣＨＦ₃の混合ガスを導入し、圧力を０．３Ｔｏｒｒに保持する。次いで、電力５００Ｗ（２．８Ｗ／ｃｍ²）の高周波を印加してＣＦ₄＋ＣＨＦ₃ガスをプラズマ化する。
この状態を６０秒間保持すると、図４（ａ）に示すように、レジストマスク１４の上面及び開口１５の側壁に膜厚約５ｎｍのポリマ膜１６ｂが形成される。なお、このときレジストマスク１４の開口１５の底部のシリコン酸化膜１３表面にもポリマ膜１６ｂが堆積する。
【００３１】
次いで、図４（ｂ）に示すように、引き続き、平行平板型反応性イオンエッチング装置のエッチング室４５内にシリコン基板１１を入れたままレジストマスク１４の開口１５の底部のポリマ膜１６をＡｒガスのプラズマを用いて物理的に除去する。
即ち、エッチング室４５内を減圧して所定の圧力に達した後、流量５００ＳＣＣＭのＡｒガスを導入し、圧力を０．１Ｔｏｒｒに保持する。
【００３２】
次に、電力６００Ｗ（３．４Ｗ／ｃｍ²）の高周波を印加してＡｒガスをプラズマ化する。この状態を１５秒間保持すると、レジストマスク１４の開口１５の底部のポリマ膜１６が除去され、シリコン酸化膜１３が表出する。このとき、レジストマスク１４の開口１５の側壁にはポリマ膜１６ｃが残る。
その後、第１の実施の形態と同様な工程を経て、テーパ１７ａを有するコンタクトホール１７を形成し、更に配線層１９を形成し、コンタクトホール１７を通して拡散層１２と接続する。
【００３３】
以上のように、第２の実施の形態によれば、ＣＦ₄＋ＣＨＦ₃ガスを用いてレジストマスク１４の開口１５の側壁にポリマ膜１６ｃを形成している。
この場合にも、第１の実施の形態と同様に、レジストマスク１４の開口１５の側壁にポリマ膜１６ｃが形成されているので、等方性エッチングの際フッ化したレジスト層の形成を抑制することができる。このため、異方性エッチングの際プラズマ中のイオンによる物理的な衝撃或いは化学的な反応に起因するレジストマスク１４の開口１５の内径の拡大が抑制される。
【００３４】
しかも、ポリマ膜１６ｃの膜厚が５ｎｍと薄いので、レジストマスク１４の開口１５は殆ど狭くならず、その開口１５を通してコンタクトホール１７を精度良くパターニングすることができる。これにより、パターンの微細化を図り、半導体装置の高密度化を図ることが可能となる。
（３）第３の実施の形態
上記第１及び第２の実施の形態では、レジストマスク１４の開口１５の側壁にポリマ膜１６ａ，１６ｃを形成する際、レジストマスク１４の開口１５の底部にポリマ膜１６が形成されたが、第３の実施の形態ではポリマ膜１６ｄの堆積条件の調整によりレジストマスク１４の開口１５の底部にポリマ膜が形成されないようにしている。この場合、レジストマスク１４の上面及び開口１５の側壁にのみポリマ膜１６ｄが形成される。
【００３５】
第３の実施の形態について図５（ａ），（ｂ）を参照しながら説明する。
図１（ａ）の工程を経た後、図５（ａ）に示すように、マイクロ波ダウンフローエッチング装置のエッチング室３５内に開口１５を有するレジストマスク１４が形成されたシリコン基板１１を入れた後、減圧する。同時にシリコン基板１１を加熱し、温度１５０℃に保持する。
【００３６】
所定の圧力に達した後、流量７００ＳＣＣＭのＣＨＦ₃ガスを導入し、圧力を０．８Ｔｏｒｒに保持する。次いで、電力１．４ｋＷのマイクロ波を印加してＣＨＦ₃ガスをプラズマ化する。
この状態を４５秒間保持すると、レジストマスク１４の上面及び開口１５の側壁に膜厚約３ｎｍのポリマ膜１６ｄが形成される。なお、このときレジストマスク１４の開口１５の底部のシリコン酸化膜１３表面にはポリマ膜が堆積しない。
【００３７】
この場合はレジストマスク１４の開口１５の底部のポリマ膜を除去する必要はないので、マイクロ波ダウンフローエッチング装置のエッチング室３５内にシリコン基板１１を入れたまま直ちに開口１５を通してシリコン酸化膜１３を等方性エッチングする。即ち、シリコン基板１１を加熱し、温度１５０℃に保持する。続いて、流量４００ＳＣＣＭのＣＦ₄ガスと流量１００ＳＣＣＭのＯ₂ガスとをエッチング室３５の上流にあるプラズマ生成室３４内に導入する。エッチング室３５内の圧力を１Ｔｏｒｒに保持し、マイクロ波パワー１．４ｋＷをプラズマ生成室３４のＣＦ₄＋Ｏ₂の混合ガスに印加する。マイクロ波の導入によりＯ₂ガス及びＣＦ₄ガスが活性化し、フッ素ラジカルが生成される。生成されたフッ素ラジカルにより、図５（ｂ）に示すように、レジストマスク１４の開口１５を通してシリコン酸化膜１３が等方性エッチングされる。このとき、シリコン酸化膜１３のエッチング量を全膜厚の約半分程度約４００ｎｍとし、その膜厚をエッチングするためこの状態を６０秒間保持する。これにより、シリコン酸化膜１３には開口１５の縁がレジストマスク１４の下まで広がった直径約１．４μｍの凹部１７ａが形成される。なお、レジストマスク１４の開口１５の側壁にはポリマ膜１６ｄが形成されているので、レジストマスク１４の開口１５の側壁にフッ化したレジスト層が形成されるのを抑制することができる。
【００３８】
その後、第１の実施の形態と同様な工程を経て、コンタクトホール１７を形成し、さらに配線層１９を形成し、コンタクトホール１７を通して拡散層１２と接続する。
以上のように、第３の実施の形態によれば、レジストマスク１４の開口１５の底部にポリマ膜が形成されないので、第１及び第２の実施の形態で説明したような不活性ガスによるエッチングを省略することができ、工程の簡略化を図ることができる。
【００３９】
また、ＣＦ₄＋Ｏ₂を用いた等方性エッチング工程の前にレジストマスク１４の開口１５の側壁にポリマ膜１６ｄを形成しているので、フッ素含有ガスを用いた等方性エッチングの際、レジストマスク１４の開口１５の側壁にフッ化したレジスト層が形成されるのを抑制することができる。これにより、異方性エッチングの際プラズマ中のイオンによる物理的な衝撃或いは化学的な反応に起因するレジストマスク１４の開口１５の側壁のエッチングが抑えられ、レジストマスク１４の開口１５の内径の拡大が抑制される。
【００４０】
また、ポリマ膜の膜厚が３ｎｍと薄いので、レジストマスク１４の開口１５は当初と比べて殆ど狭くならない。このため、その開口１５を通してコンタクトホール１７を精度良く形成することができ、パターンの微細化を図ることができる。
（４）第４の実施の形態
上記第１乃至第３の実施の形態では、シリコン基板１１上のシリコン酸化膜１３にコンタクトホール１７を形成する場合に本発明を適用しているが、図６（ａ）〜（ｄ）に示すように、下部配線層２３を被覆する層間絶縁膜２４にビアホール２８を形成する場合にも適用することができる。
【００４１】
図６（ａ）は層間絶縁膜２４のエッチングの前であって、ポリマ膜２７を形成した後の状態を示す断面図である。同図に示すように、シリコン基板２１上にシリコン酸化膜からなる下地絶縁膜２２が形成され、下部配線層２３が形成されている。さらにＡｌ膜からなる下部配線層２３を被覆してシリコン酸化膜からなる層間絶縁膜２４がＣＶＤ法等により形成されている。また、下部配線層２３上のビアホールを形成すべき領域に開口２６を有するレジストマスク２５が層間絶縁膜２４上に形成されている。更に、第１の実施の形態の場合と同様な方法及び条件でポリマ膜２７を形成する。これにより、レジストマスク２５の上面及び開口２６の側壁、そして開口２６の底部の層間絶縁膜２４の表面はポリマ膜２７で被覆される。
【００４２】
この様な状態で、図６（ｂ）に示すように、レジストマスク２５の開口２６の底部のポリマ膜２７をＡｒガスのプラズマを用いて物理的に除去する。即ち、平行平板型反応性イオンエッチング装置のエッチング室４５内にシリコン基板２１を入れて減圧する。所定の圧力に達した後、流量５００ＳＣＣＭのＡｒガスを導入し、圧力を０．１Ｔｏｒｒに保持する。
【００４３】
次いで、電力６００Ｗ（３．４Ｗ／ｃｍ²）の高周波を印加してＡｒガスをプラズマ化する。この状態を１５秒間保持すると、レジストマスク２５の開口２６の底部のポリマ膜２７が除去され、層間絶縁膜２４が表出する。このとき、同時にレジストマスク２５の上面のポリマ膜２７も除去されるが、少なくともレジストマスク２５の開口２６の側壁にはポリマ膜２７ａが残っているので、問題はない。
【００４４】
次に、ダウンフローエッチング装置のエッチング室３５内にシリコン基板２１を入れて、減圧し、シリコン基板２１の温度を１５０℃に保持する。続いて、流量４００ＳＣＣＭのＣＦ₄ガスと流量１００ＳＣＣＭのＯ₂ガスとの混合ガスをエッチング室３５の上流にあるプラズマ生成室３４内に導入する。エッチング室３４内の圧力を１Ｔｏｒｒに保持し、マイクロ波パワー１．４ｋＷをプラズマ生成室３４のＣＦ₄＋Ｏ₂の混合ガスに印加する。マイクロ波の導入によりＯ₂ガス及びＣＦ₄ガスが活性化し、フッ素ラジカルが生成される。生成されたフッ素ラジカルにより、図６（ｃ）に示すように、レジストマスク２５の開口２６を通して層間絶縁膜２４が等方性エッチングされる。このとき、層間絶縁膜２４のエッチング量を全膜厚の約半分程度約４００ｎｍとするためこの状態を６０秒間保持する。これにより、層間絶縁膜２４には開口２６の縁がレジストマスク２５の下まで広がった直径約１．４μｍの凹部２８ａが形成される。なお、レジストマスク２５の開口２６の側壁にはポリマ膜２７ａが形成されているので、レジストマスク２５の開口２６の側壁にフッ化したレジスト層が形成されるのを防止することができる。但し、レジストマスク２５の上面はポリマ膜で被覆されていないので、その表層にフッ化したレジスト層２９が形成されるが、問題はない。
【００４５】
次いで、平行平板型反応性イオンエッチング装置のエッチング室４５内の電極４３の上に、レジストマスク２５がそのまま残されたシリコン基板２１を載せて、減圧する。同時に、シリコン基板２１を加熱して温度２５℃に保持する。
続いて、流量４４ｓｃｃｍのＣＦ₄と流量５７ｓｃｃｍのＣＨＦ₃の混合ガスをエッチング室４５内に導入し、圧力０．１Ｔｏｒｒに保持する。
【００４６】
次いで、電極４３と対向電極４４の間にＲＦパワー６００Ｗ（３．４Ｗ／ｃｍ²）を印加して混合ガスをプラズマ化する。このプラズマガスにより、図６（ｄ）に示すように、レジストマスク２５の開口２６を通して層間絶縁膜２４の残りの膜厚を異方性エッチングする。
このとき、レジストマスク２５の開口２６の側壁にはポリマ膜２７ａが形成されてレジストマスク２５の耐性が改善されているため、ＣＦ₄＋ＣＨＦ₃によりレジストマスク２５の開口２６の側壁はエッチングされない。但し、レジストマスク２５の上面の表層はフッ化したレジスト層２９が形成されているので、多少エッチングされるが、問題はない。
【００４７】
また、レジストマスク２５の開口２６の幅はポリマ膜２７ａの膜厚により直径で約１０ｎｍ狭く、約０．５９μｍとなっているが、当初の開口幅０．６μｍと比べて殆ど変化がない。その開口２６を通して異方性エッチングすることにより、凹部２８ａの下でその凹部２８ａと繋がり、かつ凹部２８ａの幅よりも狭い直径約０．５９μｍの開口２８ｂが形成される。
【００４８】
これにより、開口２８ｂの縁部にテーパを有するビアホール２８が形成される。従来の場合と比べて、大幅にパターン精度の向上を図ることができ、パターンのより微細化を図ることができた。
その後、第１の実施の形態と同様な工程を経て、上部配線層を形成し、ビアホール２８を通して下部配線層２３と接続する。
【００４９】
以上のように、第４の実施の形態によれば、ＣＦ₄＋Ｏ₂ガスを用いた等方性エッチングの前に、レジストマスク２５の開口２６の側壁にフッ素を透過させないような膜厚のポリマ膜２７ａを形成している。
従って、レジストマスク２５の開口２６の側壁の反応性イオンエッチングに対する耐性が改善されるので、異方性エッチングの際プラズマ中のイオン衝撃等による開口２６の側壁の後退が抑えられ、レジストマスク２５の開口２６の内径の拡大が抑制される。これにより、レジストマスク２５に従ってコンタクトホール２７を精度良くパターニングすることができ、パターンの微細化を図ることができる。
【００５０】
なお、被エッチング体として、第１乃至第３の実施の形態では熱酸化によるシリコン酸化膜１３を用い、第４の実施の形態ではＣＶＤ法によるシリコン酸化膜２４を用いているが、他の種類の絶縁膜を用いてもよい。この場合、エッチングのためのマスクとしてレジストマスクを用い、かつ等方性エッチングのエッチングガスとしてフッ素含有ガスを用いるものであればよい。
【００５１】
また、ポリマ膜を形成するための反応ガスとしてＣＨＦ₃、ＣＦ₄＋ＣＨＦ₃を用いているが、ＣＦ₄＋Ｈ₂、Ｃ₂Ｆ₆、Ｃ₃Ｆ₈、Ｃ₄Ｆ₁₀、又はＣＨ₂Ｆ₂を用いてもよい。
【００５２】
【発明の効果】
以上のように、本発明のエッチング方法においては、テーパを有する開口を形成するために等方性及び異方性エッチングの２段階エッチングが必要な場合に、等方性エッチングの前にレジスト膜の開口の側壁にポリマ膜を形成している。従って、フッ素含有ガスを用い、レジスト膜の開口を通して被エッチング体を等方性エッチングした場合、レジスト膜の開口の側壁にフッ化したレジスト層が形成されるのを防止することができ、これにより、続く異方性エッチングの際エッチングによるレジスト膜の開口の拡大を抑制することができる。
【００５３】
また、ポリマ膜の膜厚が１０ｎｍ以下と薄いので、レジスト膜の開口は当初と比べて殆ど狭くならず、レジスト膜の開口を通して被エッチング体を精度良くエッチングすることができる。
更に、半導体基板上の絶縁膜にコンタクトホールを形成し、又は配線層を被覆する層間絶縁膜にビアホールを形成する半導体装置の製造方法に本発明のエッチング方法を適用することにより、コンタクトホールやビアホールの拡大を防止してパターンの微細化を図り、半導体装置の高密度化を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るドライエッチング方法について示す断面図（その１）である。
【図２】本発明の第１の実施の形態に係るドライエッチング方法について示す断面図（その２）である。
【図３】本発明の実施の形態に係るドライエッチング方法と従来のドライエッチング方法によるレジストマスクの断面形状の比較について示す断面図である。
【図４】本発明の第２の実施の形態に係るドライエッチング方法について示す断面図である。
【図５】本発明の第３の実施の形態に係るドライエッチング方法について示す断面図である。
【図６】本発明の第４の実施の形態に係るドライエッチング方法について示す断面図である。
【図７】本発明の実施の形態に係るドライエッチング方法に用いられるダウンフローエッチング装置について示す側面図である。
【図８】本発明の実施の形態に係るドライエッチング方法に用いられる平行平板ＲＩＥ装置について示す側面図である。
【図９】従来例に係るドライエッチング方法について示す断面図である。
【図１０】他の従来例に係るドライエッチング方法について示す断面図である。
【符号の説明】
１１，２１シリコン基板、
１２拡散層、
１３，２２，２４シリコン酸化膜、
１４，２５レジストマスク、
１５，１７ｂ，２６，２８ｂ開口、
１７ａ，２８ａ凹部、
１９配線層、
１６，１６ａ〜１６ｄ，２７，２７ａポリマ膜、
１７コンタクトホール、
２２下地絶縁膜、
２３下部配線層、
２４層間絶縁膜、
２８ビアホール、
３１マイクロ波電源、
３２マイクロ波導波管、
３３マイクロ波透過窓、
３４プラズマ生成室、
３５，４５エッチング室、
３６グリッド、
３７温調試料台、
４１高周波電源、
４２ブロッキングコンデンサ、
４３電極、
４４対向電極。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an etching method and a method for manufacturing a semiconductor device, and more specifically, isotropic etching using a fluorine-containing gas is performed through an opening of a resist film formed on an object to be etched, and then anisotropically is performed through the same opening. The present invention relates to an etching method for forming an opening having a taper in an object to be etched and a method for manufacturing a semiconductor device.
[0002]
[Prior art]
At present, when forming a contact hole or a via hole in an interlayer insulating film in a method for manufacturing a semiconductor device, as shown in FIGS. 9A to 9D, through an opening 5 in a resist film 4 formed on a silicon oxide film 3. For example, CF _Four + O ₂ And NF _Three Isotropic etching is performed by down-flow dry etching using silicon to remove about half of the total film thickness of the silicon oxide film 3, and after forming the recess 6 a, reaction is performed through the opening 5 of the same resist film 4. The remaining film thickness of the silicon oxide film 3 is anisotropically etched by reactive ion etching to form an opening 6b connected to the recess 6a under the recess 6a and narrower than the recess 6a. Thereby, the contact hole 6 having the taper 6a at the opening edge is formed. In addition, 1 is a semiconductor substrate and 2 is a diffusion layer.
[0003]
In such a contact hole 6, since the taper 6a is formed at the opening edge of the contact hole 5 by isotropic etching, the step coverage of the Al wiring 6 is good. FIGS. 10A and 10B are cross-sectional views showing a method of forming a contact hole 8 by performing anisotropic etching only by reactive ion etching and forming an Al wiring 7 a covering the contact hole 8. is there. When FIG. 9D and FIG. 10B are compared, the effect of improving the step coverage of the Al wiring 6 is remarkable.
[0004]
[Problems to be solved by the invention]
However, in the dry etching method shown in FIGS. 9A to 9D, the inner diameter of the contact hole 6 (6b) is increased. As an example, the inner diameter of the opening of the resist film before isotropic etching was 0.6 μm, but the inner diameter of the contact hole 6 (6b) formed after anisotropic etching was 0.9 μm. For this reason, it becomes a problem when a fine contact hole is formed. This is because, as shown in FIG. 3 (b), a fluorinated resist layer having a low physical strength is formed on the surface of the resist film 4 during isotropic etching, and then anisotropically through the opening 5a of the same resist film 4. When the etching is performed, the fluorinated resist layer is peeled off by physical impact caused by ion irradiation, and as a result, the opening 6b of the silicon oxide film 3 is formed in accordance with the expanded inner diameter of the opening 5a of the resist film 4. is there.
[0005]
The present invention was created in view of the problems of the above-described conventional example, and when etching is performed according to a resist mask using a fluorine-containing gas, it is possible to suppress the expansion of the opening of the resist mask due to the etching. An object is to provide an etching method and a method for manufacturing a semiconductor device.
[0006]
[Means for Solving the Problems]
The above-described problem is a process of patterning a resist film on an etching target film using an insulator mainly composed of a silicon compound as a material, and forming an opening in the resist film. _Three , CF ₂ + H ₂ , CF _Four + CHF _Three , C ₂ F ₆ , C _Three F ₈ , C _Four F ₈ Or CH ₂ F ₂ And forming a polymer film on the surface of the resist film, and etching using an argon gas plasma so that the polymer film remains at least on the side wall of the opening of the resist film. Removing the polymer film on the bottom surface of the opening; using the fluorine-containing gas; isotropically etching the film to be etched through the opening of the resist film to the middle of the entire film thickness; and the resist film An etching method characterized by comprising anisotropically etching the remaining film thickness of the film to be etched through the opening of
The removal of the polymer film according to the second invention is solved by the etching method according to the first invention, wherein a parallel plate type reactive ion etching apparatus is used,
The etching according to either the first invention or the second invention, wherein the polymer film according to the third invention has a film thickness of 10 nm or less and does not transmit fluorine. Solved by the method,
The isotropic etching, which is a fourth invention, is solved by the etching method according to any one of the first to third inventions using a downflow etching apparatus,
The anisotropic etching which is a fifth invention is solved by the etching method according to any one of the first to fourth inventions, wherein a parallel plate type reactive ion etching apparatus is used.
In the sixth invention, the fluorine-containing gas is NF. _Three , CF _Four + CHF _Three , CF _Four + O ₂ Or SF ₆ + O ₂ It is solved by the etching method according to any one of the first to fifth inventions,
A contact hole is formed in the insulating film on the semiconductor substrate or a via hole is formed in the interlayer insulating film on the wiring layer by the etching method according to any one of the first to sixth inventions according to the seventh invention. This is solved by a method of manufacturing a semiconductor device.
[0007]
The inventor of the present application investigated the cause of the increase in the inner diameter of the opening of the resist film after anisotropic etching in the conventional example. According to this, when isotropic dry etching using fluorine-containing gas, particularly down-flow etching, a fluorinated resist layer is formed on the surface layer of the resist film. This fluorinated resist layer is less resistant to reactive ion etching than a non-fluorinated resist layer. For this reason, during the reactive ion etching, the fluorinated resist layer is removed by a physical impact or chemical reaction by the activated reaction gas, and the inner diameter of the opening of the resist film is widened. It is thought that this is because
[0008]
In the dry etching method of the present invention, an isotropic etching using a fluorine-containing gas for forming an opening having a taper in an insulating film, particularly an insulating film made of a material to be etched containing a silicon compound as a main component, and subsequent different etching. When two-stage etching of isotropic etching is required, a polymer film is formed on the side wall of the opening of the resist film before isotropic etching. Therefore, even if the object to be etched is isotropically etched through the opening of the resist film with the fluorine-containing gas, a fluorinated resist layer is not formed on the side wall of the opening of the resist film. The expansion of the opening of the resist film due to can be suppressed.
[0009]
Further, since the film thickness of the polymer film is 10 nm or less so as not to allow permeation of fluorine, the opening of the resist film is hardly narrowed compared to the original, and the object to be etched is accurately passed through the opening of the resist film. It can be etched.
In addition, a polymer film is formed on the side wall of the opening of the resist film before etching using a fluorine-containing gas. Therefore, it is possible to prevent a fluorinated resist layer from being formed on the surface layer of the resist film, and to suppress the opening of the resist film from being widened by etching.
[0010]
Further, since the film thickness of the polymer film is set to 10 nm or less, the opening of the resist film is hardly narrowed compared to the initial, and the object to be etched can be accurately etched through the opening of the resist film. The reduction ratio of the opening width is, for example, about 3% when the opening width is 0.6 μm, that is, 600 nm, and is only about 7% when the opening width is 0.3 μm, that is, 300 nm. In practice, since the opening diameter tends to slightly increase during the subsequent anisotropic etching, there is almost no change in the opening width in practical use, and it can be said that the pattern accuracy is very good.
[0011]
Further, by applying the dry etching method of the present invention to a method for manufacturing a semiconductor device in which a contact hole is formed in an insulating film on a semiconductor substrate or a via hole is formed in an interlayer insulating film covering a wiring layer, contact holes and The expansion of the via hole can be suppressed, the pattern can be miniaturized, and the density of the semiconductor device can be increased.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
(1) First embodiment
1A to 1D, 2A, and 2B are cross-sectional views illustrating a dry etching method according to a first embodiment of the present invention. FIG. 7 is a side view showing an outline of a downflow etching apparatus used in the present invention, and FIG. 8 is a side view showing an outline of a parallel plate type reactive ion etching apparatus used in the present invention.
[0013]
FIG. 1A shows a state after a patterned resist mask 14 is formed on a silicon oxide film 13 as an object to be etched. An opening 15 is formed in the resist mask 14 in a region where a contact hole is to be formed.
That is, after the diffusion layer 12 is formed on the silicon substrate 11, a silicon oxide film 13 having a thickness of about 800 nm is formed on the surface of the silicon substrate 11 by thermal oxidation.
[0014]
Next, a resist is applied onto the silicon oxide film 13 by a spin coating method to form a resist film having a thickness of about 1.2 μm.
Next, in order to form an opening in a region where a contact hole is to be formed, the resist film is exposed using a photomask. Subsequently, when developed with an organic solvent, a resist mask 14 having an opening 15 having a diameter of 0.6 μm is formed in a region where a contact hole is to be formed.
[0015]
Next, the resist film is baked at a temperature of 170 ° C. and cured. The baking temperature varies depending on the type of resist film. For example, 110 ° C. for a deep UV resist, 170 ° C. for an i-line resist, 110 ° C. for a g-line resist, 110 ° C. for an electron beam resist, and 110-150 ° C. for an X-ray resist. The resist is baked to about 200 ° C. with UV curing as necessary.
[0016]
Next, the silicon substrate 11 on which the resist mask 14 is formed is placed in the etching chamber 35 of the microwave downflow etching apparatus of FIG. 7 and placed on the temperature control sample stage 37, and then in the plasma generation chamber 34 and the etching chamber 35. The pressure is reduced. At the same time, the silicon substrate 11 is heated and maintained at a temperature of 150.degree.
After reaching the prescribed pressure, CHF with a flow rate of 700 SCCM _Three Gas is introduced and the pressure is maintained at 1 Torr.
[0017]
Next, a microwave having a power of 1.4 kW is supplied from the microwave power source 31 into the plasma generation chamber 34 through the microwave waveguide 32 and the microwave transmission window 33 to supply CHF. _Three The gas is turned into plasma. At this time, since a microwave downflow etching apparatus is used, the generated plasma density is relatively low, which is suitable for forming a polymer. This is because as the plasma density increases, the dissociation of the gas proceeds and it becomes difficult to form a polymer. In addition, a capacitively coupled ion etching apparatus is also suitable for forming a polymer because the generated plasma density is relatively low.
[0018]
When this state is maintained for 60 seconds, as shown in FIG. 1B, a polymer film 16 having a film thickness of about 5 nm is formed on the upper surface of the resist mask and the sidewall of the opening. At the same time, a polymer film 16 is deposited on the surface of the silicon oxide film 13 at the bottom of the opening 15 of the resist mask 14. When the polymer film 16 is formed, the polymer film is also deposited on the chamber wall and the like. Since the polymer is repeatedly deposited and peels off as the film thickness increases, it may cause generation of particles. Periodically, oxygen plasma is generated in the chamber to ash and remove the polymer adhering to the chamber wall. is required. Therefore, it is desirable that the apparatus for forming the polymer film has means for generating oxygen plasma.
[0019]
Next, as shown in FIG. 1C, the polymer film 16 at the bottom of the opening 15 of the resist mask 14 is physically removed using Ar gas plasma by the method described below. The reason why Ar gas that does not cause a chemical reaction is used is to prevent the polymer film 16 on the side wall of the opening 15 that is deposited at a corner from being removed by the reaction with the etching gas. Therefore, the etching gas is not limited to Ar, and other inert gas may be used.
[0020]
In this case, after the silicon substrate 11 is placed in the etching chamber 45 of the parallel plate type reactive ion etching apparatus shown in FIG. 8 and placed on the electrode 43, the pressure in the etching chamber 45 is reduced. After reaching the predetermined pressure, Ar gas having a flow rate of 500 SCCM is introduced into the etching chamber 45 and the pressure is maintained at 0.1 Torr.
Next, power 600 W (3.4 W / cm ² ) Is applied to the counter electrode 44 to turn the Ar gas into plasma. When this state is maintained for 15 seconds, the polymer film 16 at the bottom of the opening 15 of the resist mask 14 is removed, and the silicon oxide film 13 is exposed. At this time, the polymer film 16 on the upper surface of the resist mask 14 is also removed, but there is no problem because the polymer film 16a remains at least on the side wall of the opening 15 of the resist mask 14.
[0021]
Next, the silicon substrate 11 is placed in the etching chamber 35 of the downflow etching apparatus and the pressure is reduced, and the temperature of the silicon substrate 11 is maintained at 150 ° C. Subsequently, CF with a flow rate of 400 sccm _Four O with gas and flow rate of 100 sccm ₂ A gas mixture is introduced into the plasma generation chamber 34 upstream of the etching chamber 35. The pressure in the etching chamber 35 is maintained at 1 Torr, and a microwave power of 1.4 kW is applied to the CF of the plasma generation chamber 34. _Four + O ₂ Applied to the mixed gas. O with the introduction of microwaves ₂ Gas and CF _Four The gas is activated and fluorine radicals are generated. As shown in FIG. 1D, the silicon oxide film 13 is isotropically etched through the openings of the resist mask 14 by the generated fluorine radicals. At this time, the etching amount of the silicon oxide film 13 is about 400 nm, which is about half of the total film thickness, and this state is held for 60 seconds in order to etch the film thickness. As a result, a recess 17 a having a diameter of about 1.4 μm is formed in the silicon oxide film 13 with the edge of the opening 15 extending below the resist mask 14. Since the polymer film 16 a is formed on the side wall of the opening 15 of the resist mask 14, a fluorinated resist layer is not formed on the side wall of the opening 15 of the resist mask 14. However, since the upper surface of the resist mask 14 is not covered with a polymer film, it is inevitable that the surface layer is fluorinated, but there is no problem. In the figure, reference numeral 18 denotes a fluorinated resist layer formed on the upper surface layer of the resist mask 14.
[0022]
Next, the silicon substrate 11 with the resist mask 14 left as it is is placed on one electrode of the counter electrode in the chamber of the parallel plate type reactive ion etching apparatus, and the pressure is reduced to 25 ° C. Hold. Subsequently, CF with a flow rate of 44 sccm _Four And CHF with a flow rate of 57 sccm _Three Are introduced into the chamber and maintained at a pressure of 0.1 Torr.
[0023]
Next, an RF power of 600 W (3.4 W / cm between the opposing electrodes) ² ) To make the mixed gas into plasma. With this plasma gas, the remaining film thickness of the silicon oxide film 13 is anisotropically etched through the opening 15 of the resist mask 14 as shown in FIG.
At this time, since the polymer film 16a is formed on the side wall of the opening 15 of the resist mask 14 to improve the resistance of the resist mask 14, as shown in FIG. _Four + CHF _Three Thus, the sidewall of the opening 15 of the resist mask 14 is not etched. However, since the fluorinated resist layer 18 is formed on the surface layer on the upper surface of the resist mask 14, the surface layer is slightly etched, but there is no problem.
[0024]
The width of the opening 15 in the resist mask 14 is about 10 nm narrower and about 0.59 μm in diameter depending on the film thickness of the polymer film 16a, but there is almost no change compared to the initial opening width of 0.6 μm. By anisotropic etching through the opening 15, an opening 17 b having a diameter of about 0.59 μm is formed which is connected to the recess 17 a under the recess 17 a and is narrower than the width of the recess 17 a.
[0025]
As a result, a contact hole 17 having a taper at the edge of the opening 17b is formed. Compared to the case of the conventional case shown in FIG. 3 (b) where the opening was enlarged by about +0.3 μm in diameter compared to the initial case, the pattern accuracy can be greatly improved, and the pattern becomes finer. We were able to plan.
Thereafter, as shown in FIG. 2B, an Al film is formed and then patterned to form a wiring layer 19 connected to the diffusion layer 12 through the contact hole 17.
[0026]
As described above, in the dry etching method of the first embodiment, the film thickness is 5 nm so that fluorine does not pass through the sidewalls of the opening 15 of the resist mask 14 before the isotropic etching using the fluorine-containing gas. A polymer film 16 is formed.
Therefore, even if the silicon oxide film 13 is isotropically etched through the opening 15 of the resist mask 14 using a fluorine-containing gas, a fluorinated resist layer is not formed on the side wall of the opening 15 of the resist mask 14. When the anisotropic etching is performed, expansion of the opening 15 of the resist mask 14 due to the etching can be suppressed.
[0027]
Further, since the thickness of the polymer film 16a is as thin as 5 nm, the opening 15 of the resist mask 14 is hardly narrowed as compared with the original, and the silicon oxide film 13 can be accurately etched through the opening 15.
Further, since the contact hole 17 is formed in the silicon oxide film 13 on the silicon substrate 11 by the dry etching method, the contact hole 17 is prevented from being enlarged, the pattern is miniaturized, and the density of the semiconductor device is increased. It becomes possible to plan.
[0028]
(2) Second embodiment
The difference from the first embodiment is that CHF is used to form a polymer film. _Three CF instead of gas _Four + CHF _Three Gas, and instead of using a separate method / apparatus to form the polymer film and remove the polymer film at the bottom of the resist mask opening with Ar gas, both processes are both reactive. This is performed continuously using an ion etching apparatus.
[0029]
A second embodiment will be described below with reference to FIGS. 4 (a) and 4 (b).
After the step of FIG. 1A in the first embodiment, first, the silicon substrate 11 on which the resist mask 14 having the opening 15 is formed is placed in the etching chamber 45 of the parallel plate type reactive ion etching apparatus. Then, the pressure is reduced. At this time, the silicon substrate 11 is not heated.
[0030]
After reaching the predetermined pressure, CF with a flow rate of 44 sccm _Four And CHF with a flow rate of 57 sccm _Three And a pressure of 0.3 Torr is maintained. Next, power 500 W (2.8 W / cm ² ) _Four + CHF _Three The gas is turned into plasma.
When this state is maintained for 60 seconds, a polymer film 16b having a film thickness of about 5 nm is formed on the upper surface of the resist mask 14 and the sidewall of the opening 15 as shown in FIG. At this time, a polymer film 16 b is also deposited on the surface of the silicon oxide film 13 at the bottom of the opening 15 of the resist mask 14.
[0031]
Next, as shown in FIG. 4B, the polymer film 16 at the bottom of the opening 15 of the resist mask 14 is continued with Ar gas while the silicon substrate 11 is kept in the etching chamber 45 of the parallel plate type reactive ion etching apparatus. It is physically removed using a plasma.
That is, after the pressure in the etching chamber 45 is reduced to reach a predetermined pressure, Ar gas having a flow rate of 500 SCCM is introduced and the pressure is maintained at 0.1 Torr.
[0032]
Next, power 600 W (3.4 W / cm ² ) Is applied to turn Ar gas into plasma. When this state is maintained for 15 seconds, the polymer film 16 at the bottom of the opening 15 of the resist mask 14 is removed, and the silicon oxide film 13 is exposed. At this time, the polymer film 16 c remains on the sidewall of the opening 15 of the resist mask 14.
Thereafter, through a process similar to that of the first embodiment, a contact hole 17 having a taper 17 a is formed, a wiring layer 19 is further formed, and the diffusion layer 12 is connected through the contact hole 17.
[0033]
As described above, according to the second embodiment, CF _Four + CHF _Three A polymer film 16c is formed on the side wall of the opening 15 of the resist mask 14 using gas.
Also in this case, as in the first embodiment, since the polymer film 16c is formed on the sidewall of the opening 15 of the resist mask 14, the formation of the fluorinated resist layer during the isotropic etching is suppressed. be able to. For this reason, the expansion of the inner diameter of the opening 15 of the resist mask 14 due to physical impact or chemical reaction due to ions in the plasma during anisotropic etching is suppressed.
[0034]
Moreover, since the thickness of the polymer film 16c is as thin as 5 nm, the opening 15 of the resist mask 14 is hardly narrowed, and the contact hole 17 can be patterned with high accuracy through the opening 15. As a result, the pattern can be miniaturized and the density of the semiconductor device can be increased.
(3) Third embodiment
In the first and second embodiments, when the polymer films 16a and 16c are formed on the sidewalls of the opening 15 of the resist mask 14, the polymer film 16 is formed at the bottom of the opening 15 of the resist mask 14. In the third embodiment, the polymer film is not formed on the bottom of the opening 15 of the resist mask 14 by adjusting the deposition condition of the polymer film 16d. In this case, the polymer film 16 d is formed only on the upper surface of the resist mask 14 and the sidewall of the opening 15.
[0035]
A third embodiment will be described with reference to FIGS. 5 (a) and 5 (b).
After the process of FIG. 1A, as shown in FIG. 5A, the silicon substrate 11 on which the resist mask 14 having the opening 15 is formed is put in the etching chamber 35 of the microwave downflow etching apparatus. Then, the pressure is reduced. At the same time, the silicon substrate 11 is heated and maintained at a temperature of 150.degree.
[0036]
After reaching the prescribed pressure, CHF with a flow rate of 700 SCCM _Three Gas is introduced and the pressure is maintained at 0.8 Torr. Next, a microwave with a power of 1.4 kW is applied and CHF is applied. _Three The gas is turned into plasma.
When this state is maintained for 45 seconds, a polymer film 16 d having a film thickness of about 3 nm is formed on the upper surface of the resist mask 14 and the sidewall of the opening 15. At this time, no polymer film is deposited on the surface of the silicon oxide film 13 at the bottom of the opening 15 of the resist mask 14.
[0037]
In this case, since it is not necessary to remove the polymer film at the bottom of the opening 15 of the resist mask 14, the silicon oxide film 13 is immediately passed through the opening 15 while the silicon substrate 11 is placed in the etching chamber 35 of the microwave downflow etching apparatus. Isotropic etching. That is, the silicon substrate 11 is heated and maintained at a temperature of 150 ° C. Subsequently, CF with a flow rate of 400 SCCM _Four O with gas and flow rate of 100 SCCM ₂ Gas is introduced into the plasma generation chamber 34 upstream of the etching chamber 35. The pressure in the etching chamber 35 is maintained at 1 Torr, and a microwave power of 1.4 kW is applied to the CF of the plasma generation chamber 34. _Four + O ₂ Applied to the mixed gas. O with the introduction of microwaves ₂ Gas and CF _Four The gas is activated and fluorine radicals are generated. As shown in FIG. 5B, the silicon oxide film 13 is isotropically etched through the opening 15 of the resist mask 14 by the generated fluorine radicals. At this time, the etching amount of the silicon oxide film 13 is about 400 nm, which is about half of the total film thickness, and this state is held for 60 seconds in order to etch the film thickness. As a result, a recess 17 a having a diameter of about 1.4 μm is formed in the silicon oxide film 13 with the edge of the opening 15 extending below the resist mask 14. Since the polymer film 16d is formed on the side wall of the opening 15 of the resist mask 14, the formation of a fluorinated resist layer on the side wall of the opening 15 of the resist mask 14 can be suppressed.
[0038]
Thereafter, through the same process as in the first embodiment, a contact hole 17 is formed, a wiring layer 19 is further formed, and the diffusion layer 12 is connected through the contact hole 17.
As described above, according to the third embodiment, since the polymer film is not formed on the bottom of the opening 15 of the resist mask 14, the etching with the inert gas as described in the first and second embodiments is performed. Can be omitted, and the process can be simplified.
[0039]
CF _Four + O ₂ Since the polymer film 16d is formed on the side wall of the opening 15 of the resist mask 14 before the isotropic etching process using, an opening 15 of the resist mask 14 is formed during the isotropic etching using a fluorine-containing gas. The formation of a fluorinated resist layer on the sidewall can be suppressed. This suppresses etching of the sidewall of the opening 15 of the resist mask 14 due to physical impact or chemical reaction due to ions in the plasma during anisotropic etching, and enlarges the inner diameter of the opening 15 of the resist mask 14. Is suppressed.
[0040]
Further, since the film thickness of the polymer film is as thin as 3 nm, the opening 15 of the resist mask 14 is hardly narrowed compared to the original. For this reason, the contact hole 17 can be formed with high accuracy through the opening 15 and the pattern can be miniaturized.
(4) Fourth embodiment
In the first to third embodiments, the present invention is applied to the case where the contact hole 17 is formed in the silicon oxide film 13 on the silicon substrate 11, as shown in FIGS. 6 (a) to 6 (d). Thus, the present invention can also be applied to the case where the via hole 28 is formed in the interlayer insulating film 24 that covers the lower wiring layer 23.
[0041]
FIG. 6A is a cross-sectional view showing a state after the polymer film 27 is formed before the etching of the interlayer insulating film 24. As shown in the figure, a base insulating film 22 made of a silicon oxide film is formed on a silicon substrate 21, and a lower wiring layer 23 is formed. Further, an interlayer insulating film 24 made of a silicon oxide film is formed by a CVD method or the like so as to cover the lower wiring layer 23 made of an Al film. A resist mask 25 having an opening 26 in a region where a via hole is to be formed on the lower wiring layer 23 is formed on the interlayer insulating film 24. Further, the polymer film 27 is formed by the same method and conditions as in the first embodiment. As a result, the upper surface of the resist mask 25, the side wall of the opening 26, and the surface of the interlayer insulating film 24 at the bottom of the opening 26 are covered with the polymer film 27.
[0042]
In this state, as shown in FIG. 6B, the polymer film 27 at the bottom of the opening 26 of the resist mask 25 is physically removed using Ar gas plasma. That is, the silicon substrate 21 is placed in the etching chamber 45 of the parallel plate type reactive ion etching apparatus and the pressure is reduced. After reaching the predetermined pressure, Ar gas having a flow rate of 500 SCCM is introduced and the pressure is maintained at 0.1 Torr.
[0043]
Next, power 600 W (3.4 W / cm ² ) Is applied to turn Ar gas into plasma. When this state is maintained for 15 seconds, the polymer film 27 at the bottom of the opening 26 of the resist mask 25 is removed, and the interlayer insulating film 24 is exposed. At this time, the polymer film 27 on the upper surface of the resist mask 25 is also removed, but there is no problem because the polymer film 27a remains at least on the side wall of the opening 26 of the resist mask 25.
[0044]
Next, the silicon substrate 21 is placed in the etching chamber 35 of the downflow etching apparatus, the pressure is reduced, and the temperature of the silicon substrate 21 is maintained at 150 ° C. Subsequently, CF with a flow rate of 400 SCCM _Four O with gas and flow rate of 100 SCCM ₂ A gas mixture with the gas is introduced into the plasma generation chamber 34 upstream of the etching chamber 35. The pressure in the etching chamber 34 is maintained at 1 Torr, and a microwave power of 1.4 kW is applied to the CF of the plasma generation chamber 34. _Four + O ₂ Applied to the mixed gas. O with the introduction of microwaves ₂ Gas and CF _Four The gas is activated and fluorine radicals are generated. As shown in FIG. 6C, the interlayer insulating film 24 is isotropically etched through the opening 26 of the resist mask 25 by the generated fluorine radicals. At this time, since the etching amount of the interlayer insulating film 24 is about 400 nm, which is about half of the total film thickness, this state is maintained for 60 seconds. As a result, a recess 28 a having a diameter of about 1.4 μm is formed in the interlayer insulating film 24 with the edge of the opening 26 extending below the resist mask 25. Since the polymer film 27 a is formed on the side wall of the opening 26 of the resist mask 25, it is possible to prevent the formation of a fluorinated resist layer on the side wall of the opening 26 of the resist mask 25. However, since the upper surface of the resist mask 25 is not covered with a polymer film, a fluorinated resist layer 29 is formed on the surface layer, but there is no problem.
[0045]
Next, the silicon substrate 21 with the resist mask 25 left as it is is placed on the electrode 43 in the etching chamber 45 of the parallel plate type reactive ion etching apparatus, and the pressure is reduced. At the same time, the silicon substrate 21 is heated and maintained at a temperature of 25 ° C.
Subsequently, CF with a flow rate of 44 sccm _Four And CHF with a flow rate of 57 sccm _Three Is introduced into the etching chamber 45 and maintained at a pressure of 0.1 Torr.
[0046]
Next, an RF power of 600 W (3.4 W / cm) between the electrode 43 and the counter electrode 44. ² ) To make the mixed gas into plasma. With this plasma gas, as shown in FIG. 6D, the remaining film thickness of the interlayer insulating film 24 is anisotropically etched through the opening 26 of the resist mask 25.
At this time, the polymer film 27a is formed on the side wall of the opening 26 of the resist mask 25 to improve the resistance of the resist mask 25. _Four + CHF _Three Thus, the sidewall of the opening 26 of the resist mask 25 is not etched. However, since the surface layer on the upper surface of the resist mask 25 is formed with the fluorinated resist layer 29, it is slightly etched, but there is no problem.
[0047]
The width of the opening 26 of the resist mask 25 is about 10 nm narrower and about 0.59 μm in diameter depending on the film thickness of the polymer film 27 a, but there is almost no change compared to the initial opening width of 0.6 μm. By performing anisotropic etching through the opening 26, an opening 28b having a diameter of about 0.59 μm, which is connected to the recess 28a under the recess 28a and is narrower than the width of the recess 28a, is formed.
[0048]
Thereby, a via hole 28 having a taper at the edge of the opening 28b is formed. Compared with the conventional case, the pattern accuracy can be greatly improved, and the pattern can be further miniaturized.
Thereafter, through the same process as in the first embodiment, an upper wiring layer is formed and connected to the lower wiring layer 23 through the via hole 28.
[0049]
As described above, according to the fourth embodiment, CF _Four + O ₂ Prior to the isotropic etching using gas, a polymer film 27a having a film thickness that prevents permeation of fluorine is formed on the side wall of the opening 26 of the resist mask 25.
Accordingly, the resistance against the reactive ion etching of the side wall of the opening 26 of the resist mask 25 is improved, so that the receding of the side wall of the opening 26 due to ion bombardment or the like in plasma is suppressed during anisotropic etching. Expansion of the inner diameter of the opening 26 is suppressed. Thereby, the contact hole 27 can be patterned with high accuracy according to the resist mask 25, and the pattern can be miniaturized.
[0050]
Note that as the object to be etched, the silicon oxide film 13 formed by thermal oxidation is used in the first to third embodiments, and the silicon oxide film 24 formed by CVD is used in the fourth embodiment. Alternatively, an insulating film may be used. In this case, a resist mask may be used as a mask for etching and a fluorine-containing gas may be used as an etching gas for isotropic etching.
[0051]
In addition, CHF as a reaction gas for forming a polymer film _Three , CF _Four + CHF _Three Is used, but CF _Four + H ₂ , C ₂ F ₆ , C _Three F ₈ , C _Four F _Ten Or CH ₂ F ₂ May be used.
[0052]
【The invention's effect】
As described above, in the etching method of the present invention, when two-step etching of isotropic and anisotropic etching is necessary to form a tapered opening, the resist film is etched before isotropic etching. A polymer film is formed on the side wall of the opening. Therefore, when the object to be etched is isotropically etched through the opening of the resist film using a fluorine-containing gas, it is possible to prevent the formation of a fluorinated resist layer on the sidewall of the opening of the resist film. In the subsequent anisotropic etching, expansion of the resist film opening due to etching can be suppressed.
[0053]
In addition, since the film thickness of the polymer film is as thin as 10 nm or less, the opening of the resist film is hardly narrowed compared to the beginning, and the object to be etched can be accurately etched through the opening of the resist film.
Further, by applying the etching method of the present invention to a method for manufacturing a semiconductor device in which a contact hole is formed in an insulating film on a semiconductor substrate or a via hole is formed in an interlayer insulating film covering a wiring layer, the contact hole or via hole is formed. Therefore, it is possible to increase the density of the semiconductor device by miniaturizing the pattern.
[Brief description of the drawings]
FIG. 1 is a sectional view (No. 1) showing a dry etching method according to a first embodiment of the present invention.
FIG. 2 is a sectional view (No. 2) showing the dry etching method according to the first embodiment of the invention.
FIG. 3 is a cross-sectional view showing comparison of cross-sectional shapes of resist masks obtained by a dry etching method according to an embodiment of the present invention and a conventional dry etching method.
FIG. 4 is a cross-sectional view showing a dry etching method according to a second embodiment of the present invention.
FIG. 5 is a cross-sectional view showing a dry etching method according to a third embodiment of the present invention.
FIG. 6 is a cross-sectional view showing a dry etching method according to a fourth embodiment of the present invention.
FIG. 7 is a side view showing a downflow etching apparatus used in the dry etching method according to the embodiment of the present invention.
FIG. 8 is a side view showing a parallel plate RIE apparatus used in a dry etching method according to an embodiment of the present invention.
FIG. 9 is a cross-sectional view showing a dry etching method according to a conventional example.
FIG. 10 is a cross-sectional view showing a dry etching method according to another conventional example.
[Explanation of symbols]
11, 21 silicon substrate,
12 Diffusion layer,
13, 22, 24 Silicon oxide film,
14, 25 resist mask,
15, 17b, 26, 28b opening,
17a, 28a recess,
19 Wiring layer,
16, 16a to 16d, 27, 27a polymer film,
17 Contact hole,
22 Underlying insulating film,
23 Lower wiring layer,
24 interlayer insulation film,
28 Beer hall,
31 microwave power supply,
32 microwave waveguide,
33 microwave transmission window,
34 Plasma production chamber,
35, 45 Etching chamber,
36 grid,
37 Temperature control sample stage,
41 high frequency power supply,
42 blocking capacitors,
43 electrodes,
44 Counter electrode.

Claims

珪素化合物を主たる成分とする絶縁物を材料として用いた被エッチング膜上のレジスト膜をパターニングし、該レジスト膜に開口を形成する工程と、
CHF₃、CF₂+H₂、CF₄+CHF₃、C₂F₆、C₃F₈、C₄F₈、又はCH₂F₂をプラズマ化し、反応させて、該レジスト膜の表面上にポリマ膜を形成する工程と、
少なくとも前記レジスト膜の開口の側壁に前記ポリマ膜が残るように、アルゴンガスのプラズマを用いたエッチングにより該開口の底部の表面上の該ポリマ膜を除去する工程と、
フッ素含有ガスを用い、該レジスト膜の開口を通して該被エッチング膜を全膜厚の途中まで等方性エッチングする工程と、
該レジスト膜の開口を通して該被エッチング膜の残りの膜厚を異方性エッチングする工程とを有することを特徴とするエッチング方法。Patterning a resist film on an etching target film using an insulator mainly composed of a silicon compound as a material, and forming an opening in the resist film;
CHF ₃ , CF ₂ + H ₂ , CF ₄ + CHF ₃ , C ₂ F ₆ , C ₃ F ₈ , C ₄ F ₈ , or CH ₂ F ₂ are converted into plasma and reacted to form a surface on the resist film surface. Forming a polymer film;
Removing the polymer film on the bottom surface of the opening by etching using plasma of argon gas so that the polymer film remains at least on the sidewall of the opening of the resist film ;
Using a fluorine-containing gas, isotropically etching the film to be etched to the middle of the entire film thickness through the opening of the resist film;
And etching the remaining film thickness of the film to be etched anisotropically through the opening of the resist film.

前記ポリマ膜の除去は、平行平板型反応性イオンエッチング装置を用いることを特徴とする請求項1に記載のエッチング方法。 2. The etching method according to claim 1, wherein the polymer film is removed using a parallel plate type reactive ion etching apparatus.

前記ポリマ膜は、１０nm以下の膜厚であって、フッ素が透過しないような膜厚を有することを特徴とする請求項1又は請求項2のいずれかに記載のエッチング方法。 3. The etching method according to claim 1, wherein the polymer film has a film thickness of 10 nm or less and does not transmit fluorine.

前記等方性エッチングは、ダウンフローエッチング装置を用いることを特徴とする請求項1乃至請求項３のいずれかに記載のエッチング方法。 4. The etching method according to claim 1, wherein the isotropic etching uses a downflow etching apparatus.

前記異方性エッチングは、平行平板型反応性イオンエッチング装置を用いることを特徴とする請求項1乃至請求項４のいずれかに記載のエッチング方法。 5. The etching method according to claim 1, wherein the anisotropic etching uses a parallel plate type reactive ion etching apparatus.

前記フッ素含有ガスは、NF₃、CF₄＋CHF₃、CF₄＋O₂、又はSF₆＋O₂であることを特徴とする請求項1乃至請求項５のいずれかに記載のエッチング方法。The etching method according to claim 1, wherein the fluorine-containing gas is NF ₃ , CF ₄ + CHF ₃ , CF ₄ + O ₂ , or SF ₆ + O ₂ .

請求項１乃至請求項６のいずれかに記載のエッチング方法により半導体基板上の絶縁膜にコンタクトホールを形成し、又は配線層上の層間絶縁膜にビアホールを形成することを特徴とする半導体装置の製造方法。 A contact hole is formed in an insulating film on a semiconductor substrate or a via hole is formed in an interlayer insulating film on a wiring layer by the etching method according to claim 1. Production method.