JP3863312B2

JP3863312B2 - Burst gate pulse generator

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Publication number: JP3863312B2
Application number: JP02809399A
Authority: JP
Inventors: 雅彦千葉
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 1999-02-05
Filing date: 1999-02-05
Publication date: 2006-12-27
Anticipated expiration: 2019-02-05
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Description

【０００１】
【発明の属する技術分野】
本発明は、カラーテレビジョン受信機の映像信号処理におけるいわゆるクロマ復調において必要なバーストゲートパルスを発生する回路に係り、特に、安定性、信頼性の向上を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の回路としては、例えば、図６に示されたような回路構成のものがある。以下、図６及び図７を参照しつつ、この従来のバーストゲートパルス発生回路について説明する。
この従来回路は、図示されない同期分離回路から入力される水平同期信号(Hsync)と水平ＡＦＣ(AutomaticFrequencyControl)回路から入力されるフライバックパルス(ＦＢＰ)とを用いてバーストゲートパルス(ＢＧＰ)が生成されるようになっている。
すなわち、まず、フライバックパルス(ＦＢＰ)は、公知・周知の構成を有してなる水平ＡＦＣ回路に入力された水平同期信号を基に生成され、バーストゲートパルス発生回路のＡＮＤ回路２１の一方の入力端子に印加されるようになっている。
【０００３】
一方、水平同期信号は、抵抗器ＲとコンデンサＣとによる所定の時間遅延ＴＤが施された後に比較器２２へ入力され、所定のパルスとされてＡＮＤ回路２１の他方の入力端子へ印加されるようになっており、その結果、図７（Ｂ）に示されたように水平同期信号の立ち上がりから所定時間ＴＤ遅れて、パルス幅ＴＷを有する負論理のバーストゲートパルスを得ることができるようになっている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述の従来回路においては、バーストゲートパルスに要求される水平同期信号からの所定の時間遅延量を、抵抗器とコンデンサの時定数で設定する構成であるため、これら抵抗器及びコンデンサの電気的特性のいわゆるばらつきや、温度特性が直接遅延量に影響し、所望の遅延量が安定、かつ確実に得られないという問題があった。
また、フライバックパルスは、水平同期信号から所定の時間遅延したタイミングで発生される信号であって、かつバーストゲートパルス幅に必要とされるパルス幅と同一のパルス幅を有したものでなければならないため、水平ＡＦＣ回路における水平カウントダウン回路２３の構成が複雑になるという問題に加え、いわゆるロジック回路だけで必要とされるパルス幅を得るのは難しく、回路が複雑となる原因となるという問題がある。
【０００５】
本発明は、上記実状に鑑みてなされたもので、抵抗器やコンデンサの電気的特性のばらつきや温度特性に影響されることなく、安定、かつ、確実に所定のタイミングでバーストゲートパルスを発生することができるバーストゲートパルス発生回路を提供するものである。
本発明の他の目的は、回路動作が安定で、信頼性の高いバーストゲートパルス発生回路を提供することにある。
【０００６】
【課題を解決するための手段】
上記発明の課題を達成するため、本発明に係るバーストゲートパルス発生回路は、
水平ＡＦＣ回路を介して入力される水平同期信号を基にバーストゲートパルスを生成する信号生成部と、
前記信号生成部へ対して電流制御信号を出力する出力補正部と、を具備してなるバーストゲートパルス発生回路であって、
前記信号生成部は、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の入力に対して、第１のパルス信号と、前記第１のパルス信号よりも長いパルス幅を有し、かつ、前記第１のパルス信号と逆極性の第２のパルス信号とを発生し、これら第１及び第２のパルス信号の論理演算により、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の立ち下がりから所定の時間遅延して所定のパルス幅を有してなるバーストゲートパルスを生成すると共に、外部から入力された電流制御信号に応じて前記バーストゲートパルスのパルス幅を変えてなる一方、
前記出力補正部は、前記信号生成部により出力されたバーストゲートパルスのパルス幅の変動に応じた電流制御信号を前記信号生成部へ出力してなるものである。
【０００７】
かかる構成においては、信号生成部において、水平ＡＦＣ回路を介して入力される水平同期信号を基に２つのパルス信号を作り、これら２つのパルス信号を論理演算による合成を行うことで所望のバーストゲートパルスが得られるようにしてある。一方、出力補正部は、バーストゲートパルスのパルス幅の変動に応じた電流制御信号が得られるようにし構成されており、信号生成部において、この電流制御信号によりバーストゲートパルスのパルス幅が変えられるようにしたことで、従来と異なり、抵抗器やコンデンサの電気的特性のばらつきや温度特性に影響されることなく、安定、かつ、確実に所望のバーストゲートパルスを得ることができることとなるものである。
【０００８】
上記発明の課題を達成するため、本発明に係るバーストゲートパルス発生回路は、
水平ＡＦＣ回路を介して入力される水平同期信号を基にバーストゲートパルスを生成する信号生成部と、
前記信号生成部へ対して電流制御信号を出力する出力補正部と、を具備してなるバーストゲートパルス発生回路であって、
前記信号生成部は、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の入力に対して、正極性の第１のパルス信号と、前記第１のパルス信号よりも長いパルス幅を有する負極性の第２のパルス信号とを発生し、これら第１及び第２のパルス信号の論理和により、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の立ち下がりから所定の時間遅延して立ち下がり、かつ、所定のパルス幅を有する負極性のバーストゲートパルスを生成すると共に、外部から入力された電流制御信号に応じて前記バーストゲートパルスのパルス幅を変えてなる一方、
前記出力補正部は、前記信号生成部により出力されたバーストゲートパルスのパルス幅の変動に応じた電流制御信号を前記信号生成部へ出力してなるものである。
【０００９】
かかる構成においては、信号生成部において、水平ＡＦＣ回路を介して入力される水平同期信号を基に２つのパルス信号を作り、これら２つのパルス信号を論理和により合成することで所望のバーストゲートパルスが得られるようにしてある。一方、出力補正部は、バーストゲートパルスのパルス幅の変動に応じた電流制御信号が得られるようにし構成されており、信号生成部において、この電流制御信号によりバーストゲートパルスのパルス幅が変えられるようにしたことで、従来と異なり、抵抗器やコンデンサの電気的特性のばらつきや温度特性に影響されることなく、安定、かつ、確実に所望のバーストゲートパルスを得ることができることとなるものである。
【００１０】
また、上記発明の課題を達成するため、本発明に係るバーストゲートパルス発生回路は、
水平ＡＦＣ回路を介して入力される水平同期信号を基にバーストゲートパルスを生成する信号生成部と、
前記信号生成部へ対して電流制御信号を出力する出力補正部と、を具備してなるバーストゲートパルス発生回路であって、
前記信号生成部は、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の入力に対して、負極性の第１のパルス信号と、前記第１のパルス信号よりも長いパルス幅を有する正極性の第２のパルス信号とを発生し、これら第１及び第２のパルス信号の論理積により、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の立ち下がりから所定の時間遅延して立ち上がり、かつ、所定のパルス幅を有する正極性のバーストゲートパルスを生成すると共に、外部から入力された電流制御信号に応じて前記バーストゲートパルスのパルス幅を変えてなる一方、
前記出力補正部は、前記信号生成部により出力されたバーストゲートパルスのパルス幅の変動に応じた電流制御信号を前記信号生成部へ出力してなるものも好適である。
【００１１】
かかる構成においては、信号生成部において、水平ＡＦＣ回路を介して入力される水平同期信号を基に２つのパルス信号を作り、これら２つのパルス信号を論理積により合成することで所望のバーストゲートパルスが得られるようにしてある。一方、出力補正部は、バーストゲートパルスのパルス幅の変動に応じた電流制御信号が得られるようにし構成されており、信号生成部において、この電流制御信号によりバーストゲートパルスのパルス幅が変えられるようにしたことで、従来と異なり、抵抗器やコンデンサの電気的特性のばらつきや温度特性に影響されることなく、安定、かつ、確実に所望のバーストゲートパルスを得ることができることとなるものである。
【００１２】
より具体的には、水平ＡＦＣ回路を介して入力される水平同期信号を基にバーストゲートパルスを生成する信号生成部と、
前記信号生成部へ対して電流制御信号を出力する出力補正部と、を具備してなるバーストゲートパルス発生回路であって、
前記信号生成部は、
前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の入力に対して、外部へ電流が出力される第１の出力端子と、外部から電流の流れ込みが生ずる第２の出力端子とを有すると共に、外部からの電流制御信号に応じて前記第１の及び第２の出力端子における電流が制御されるよう構成されてなる第１のコンパレータと、
前記第１の出力端子とアースとの間に接続される第１のコンデンサと、
前記第２の出力端子とアースとの間に接続される第２のコンデンサと、
前記第２のコンデンサの端子電圧と第１の基準電圧との比較結果を出力する第２のコンパレータと、
前記第１のコンデンサの端子電圧と第２の基準電圧との比較結果を出力する第３のコンパレータと、
前記第２のコンパレータの出力信号と、前記第３のコンパレータの出力信号との論理和を出力する論理和回路と、を具備してなり、
前記第１のコンパレータの第２の出力端子は、前記第２のコンパレータの反転入力端子に、前記第１のコンパレータの第１の出力端子は、前記第３のコンパレータの反転入力端子に、それぞれ接続され、
前記第２のコンパレータの非反転入力端子には、前記第１の基準電圧が、前記第３のコンパレータの非反転入力端子には、前記第２の基準電圧が、それぞれ印加されてなる一方、
前記出力補正部は、
前記信号生成部により出力されたバーストゲートパルスの極性反転を行う反転回路と、
前記バーストゲートパルスと前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号との排他的論理和が得られるように接続されてなる第１及び第２のコンダクタンスアンプと、
前記第１及び第２のコンダクタンスアンプの出力端子とアースとの間に接続された第３のコンデンサと、
前記第３のコンデンサの端子電圧と第３の基準電圧との比較結果を出力する第３のコンダクタンスアンプと、を具備してなり、
前記第１のコンダクタンスアンプの非反転入力端子と前記第２のコンダクタンスアンプの反転入力端子は、共通の所定電位に保持される一方、
前記第１のコンダクタンスアンプの反転入力端子には、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号が印加され、
前記第２のコンダクタンスアンプの非反転入力端子には、前記反転回路の出力端子が接続され、
前記第１及び第２のコンダクタンスアンプの出力端子は、共に前記第３のコンダクタンスアンプの非反転入力端子に接続され、
前記第３のコンダクタンスの反転入力端子には、第３の基準電圧が印加される一方、出力電流は、前記第１のコンパレータの電流制御信号として前記第１のコンパレータへ供給されるよう構成されてなるものが好適である。
【００１３】
かかる構成においては、特に、第１のコンパレータが有する出力特性により、第１のコンデンサにおいては、水平ＡＦＣ回路を介して入力される水平同期信号の立ち下がりに対して、その端子電圧の立ち下がりの時定数は、立ち上がりに比して比較的大きいために、その端子電圧は比較的緩慢に低下してゆくものとなっている。
これに対して、第２のコンデンサにおける端子電圧の立ち下がり、立ち上がりは、上述の第１のコンデンサの端子電圧の立ち下がりに比して、比較的早いものとなっている。このため、第２のコンパレータには、第３のコンパレータに印加される正極性のパルスのパルス幅に比して、小さなパルス幅を有する負極性のパルスが印加され、第２のコンパレータの比較結果と第３のコンパレータの比較結果の論理和として所望の負極性のバーストゲートパルスが得られるようになっている。
【００１４】
また、他の具体的な構成としては、水平ＡＦＣ回路を介して入力される水平同期信号を基にバーストゲートパルスを生成する信号生成部と、
前記信号生成部へ対して電流制御信号を出力する出力補正部と、を具備してなるバーストゲートパルス発生回路であって、
前記信号生成部は、
前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の入力に対して、外部へ電流が出力される第１の出力端子と、外部から電流の流れ込みが生ずる第２の出力端子とを有すると共に、外部からの電流制御信号に応じて前記第１の及び第２の出力端子における電流が制御されるよう構成されてなる第１のコンパレータと、
前記第１の出力端子とアースとの間に接続される第１のコンデンサと、
前記第２の出力端子とアースとの間に接続される第２のコンデンサと、
前記第２のコンデンサの端子電圧と第１の基準電圧との比較結果を出力する第２のコンパレータと、
前記第１のコンデンサの端子電圧と第２の基準電圧との比較結果を出力する第３のコンパレータと、
前記第２のコンパレータの出力信号と、前記第３のコンパレータの出力信号との論理積を出力する論理積回路と、を具備してなり、
前記第１のコンパレータの第２の出力端子は、前記第２のコンパレータの非反転入力端子に、前記第１のコンパレータの第１の出力端子は、前記第３のコンパレータの非反転入力端子に、それぞれ接続され、
前記第２のコンパレータの反転入力端子には、前記第１の基準電圧が、前記第３のコンパレータの反転入力端子には、前記第２の基準電圧が、それぞれ印加されてなる一方、
前記出力補正部は、
前記バーストゲートパルスと前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号との排他的論理和が得られるように接続されてなる第１及び第２のコンダクタンスアンプと、
前記第１及び第２のコンダクタンスアンプの出力端子とアースとの間に接続された第３のコンデンサと、
前記第３のコンデンサの端子電圧と第３の基準電圧との比較結果を出力する第３のコンダクタンスアンプと、を具備してなり、
前記第１のコンダクタンスアンプの非反転入力端子と前記第２のコンダクタンスアンプの反転入力端子は、共通の所定電位に保持される一方、
前記第１のコンダクタンスアンプの反転入力端子には、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号が印加され、
前記第２のコンダクタンスアンプの非反転入力端子には、前記信号生成部の論理積回路の出力端子が接続され、
前記第１及び第２のコンダクタンスアンプの出力端子は、共に前記第３のコンダクタンスアンプの非反転入力端子に接続され、
前記第３のコンダクタンスの反転入力端子には、第３の基準電圧が印加される一方、出力電流は、前記第１のコンパレータの電流制御信号として前記第１のコンパレータへ供給されるよう構成されてなるものも好適である。
【００１５】
かかる構成においては、特に、第１のコンパレータが有する出力特性により、第１のコンデンサにおいては、水平ＡＦＣ回路を介して入力される水平同期信号の立ち下がりに対して、その端子電圧の立ち下がりの時定数は、立ち上がりに比して比較的大きいために、その端子電圧は比較的緩慢に低下してゆくものとなっている。
これに対して、第２のコンデンサにおける端子電圧の立ち下がり、立ち上がりは、上述の第１のコンデンサの端子電圧の立ち下がりに比して、比較的早いものとなっている。このため、第２のコンパレータには、第３のコンパレータに印加される正極性のパルスのパルス幅に比して、小さなパルス幅を有する負極性のパルスが印加され、第２のコンパレータの比較結果と第３のコンパレータの比較結果の論理積として所望の正極性のバーストゲートパルスが得られるようになっている。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態におけるバーストゲートパルス発生回路について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
このバーストゲートパルス発生回路は、信号生成部１と、出力補正部２とに大別されて構成されたものとなっている。
信号生成部１は、水平ＡＦＣ(AutomaticFrequencyControl)回路２により周波数自動制御が施されて入力される水平同期信号（以下「調整水平同期信号」と言う）HDを基に、後述するようにバーストゲートパルスBGPを生成するもので、第１のコンパレータ（図１においては「ＣＯＭＰ１」と表記）３と、第２のコンパレータ（図１においては「ＣＯＭＰ２」と表記）４と、第３のコンパレータ（図１においては「ＣＯＭＰ３」と表記）５と、ＯＲ回路６と、第１及び第２のコンデンサ（図１においては、それぞれ「Ｃ１」,「Ｃ２」と表記）７，８とを主たる構成要素としてなるものである。
【００１７】
第１のコンパレータ３は、定電流出力を有するもので、この回路構成例においては、第１の出力端子out1と第２の出力端子out2とを有するものとなっており、これら２つの出力端子out1,out2からの出力電流の入力信号に対する極性は、丁度逆になるようになっているものである。すなわち、第１のコンパレータ３の非反転入力端子に正極性のパルスが入力されると、第１の出力端子out1からは、外部へ電流が流れ出す一方、第２の出力端子out2へは外部から電流が流れ込むものとなっている。
また、この第１のコンパレータ３は、外部から入力される電流制御信号によって、出力電流の大きさが調整されるようになっているもので、この発明の実施の形態においては、電流制御信号が増えると、出力電流も増えるようになっている。
【００１８】
そして、第１の出力端子out1は、第３のコンパレータ５の反転入力端子に接続されると共に、この第１の出力端子out1とアースとの間には第１のコンデンサ７が接続されている。
一方、第２の出力端子out2は、第２のコンパレータ４の反転入力端子に接続されると共に、この第２の出力端子out2と、アースとの間には第２のコンデンサ８が接続されている。
なお、第１のコンパレータ３の非反転入力端子には、調整水平同期信号HDが印加され、反転入力端子は、所定の電圧（例えばアース電位）に保持されるようになっている。
【００１９】
第２のコンパレータ４は、その非反転入力端子に、所定の第１の基準電圧Ｖr1が印加されており、また、出力端子は、ＯＲ回路６の一方の入力端子に接続されたものとなっている。そして、この第２のコンパレータ４からは、反転入力端子の電圧が第１の基準電圧Ｖr1を下回る所定の間、所定のパルス幅のパルス信号が出力されるようになっている（詳細は後述）。
一方、第３のコンパレータ５は、その非反転入力端子に、第２の基準電圧Ｖr2が印加されており、また、出力端子は、ＯＲ回路６の他方の入力端子に接続されたものとなっている。そして、この第３のコンパレータ５からは、反転入力端子の電圧が第２の基準電圧Ｖr2を上回る所定の間、所定のパルス幅の負極性のパルス信号が出力されるようになっている（詳細は後述）。
ＯＲ回路（論理和回路）６は、第２のコンパレータ４の出力信号と第３のコンパレータ５の出力信号との論理和に相当する信号を出力するようになっているものである。
【００２０】
一方、出力補正部２は、先の第１のコンパレータ３の出力電流の補正を行うためのもので、第１乃至第３のｇｍアンプ９〜１１、反転回路１２と第３のコンデンサ１３を主たる構成要素として構成されたものとなっている。
第１乃至第３のｇｍアンプ９〜１１は、いずれもいわゆる定電流出力の演算増幅器で、いわゆるコンダクタンスアンプとして公知・周知の構成を有してなるものである。
第１のｇｍアンプ（図１においては「ＧＭ１」と表記）９は、その反転入力端子に調整水平同期信号HDが印加されるようになっている。また、この第１のｇｍアンプ９の非反転入力端子は、第２のｇｍアンプ（図１においては「ＧＭ２」と表記）１０の反転入力端子と共に、所定の電圧Ｖr4が印加されるようになっている。
そして、第１のｇｍアンプ９の出力端子は、第２のｇｍアンプ１０の出力端子と共に第３のｇｍアンプ（図１においては「ＧＭ３」と表記）１１の非反転入力端子に接続されており、さらに、アースとの間には、第３のコンデンサ（図１においては「Ｃ３」と表記）１３が接続されたものとなっている。
【００２１】
また、第２のｇｍアンプ１０の非反転入力端子には、反転回路１２により極性反転されたバーストゲートパルスBGPが印加されるようになっている。
さらに、第３のｇｍアンプ１１の反転入力端子には、第３の基準電圧Ｖr3が印加されるようになっており、一方、出力端子は、第１のコンパレータ３の出力調整用端子に接続されている。
上述のような第１及び第２のｇｍアンプ９，１０の入力側及び出力側の接続は、調整水平同期信号HDと極性反転されたバーストゲートパルスBGPを、この第１及び第２のｇｍアンプ９，１０によりパルス幅の比較を行い、その比較結果を言わば排他的論理和出力として出力できるようになっているものであるということができる。
また、第３のコンデンサ１３は、その比較結果を積分するものとなっている。
第１及び第２のｇｍアンプ９，１０による比較結果は、周期的に第３のコンデンサ１３に印加されるものであるため、調整水平同期信号HDのパルス幅又は極性反転されたバーストゲートパルスBGPのパルス幅が変動しない限り、第３のコンデンサ１３の端子電圧は略一定電圧となる。
【００２２】
なお、水平ＡＦＣ回路２０は、従来回路と基本的に変わるものではなく、公知・周知の回路構成を有してなるもので、図示されない同期分離回路から入力された水平同期信号Ｈsyncを入力し、安定化が施された調整水平同期信号HDとして出力するようになっているものである。
【００２３】
次に、上記構成におけるバーストゲートパルス発生回路の動作について図２（Ａ）乃至図２（Ｆ）並びに図３（Ａ）乃至図３（Ｃ）を参照しつつ説明する。
まず、第１のコンパレータ３の非反転入力端子に水平ＡＦＣ回路２０により安定化された調整水平同期信号HDが印加（図２（Ａ）参照）されると、定電流出力による第１及び第２のコンデンサ７，８の充放電が行われることとなる。
すなわち、第１のコンデンサ７は、第１のコンパレータ３の第１の出力端子out1からの正極性の定電流による充放電を受ける結果、その端子電圧ＶＣ１は、図２（Ｂ）に示されたように、調整水平同期信号HDの立ち上がりから時間遅れを伴い、所定の時定数で上昇してゆき所定電圧に達する一方、立ち下がりにおいては、調整水平同期信号HDの立ち下がりから時間遅れを伴い、立ち上がりの際よりも大きな時定数で緩慢に電圧降下してゆくものとなる。
【００２４】
一方、第２のコンデンサ８は、第１のコンパレータ３の第２の出力端子out2からの負極性の定電流による充放電を受ける結果、その端子電圧ＶＣ２は、図２（Ｃ）に示されたように、調整水平同期信号HDの立ち上がりから時間遅れを伴い所定の時定数で所定電圧から立ち下がって略アース電位に達する一方、その立ち上がりにおいては、調整水平同期信号HDの立ち下がりから時間遅れを立ち下がりの際の時定数と略同程度の時定数で電圧上昇してゆくものとなる。
【００２５】
第２のコンパレータ４においては、上述のような変化を伴う第２のコンデンサ８の端子電圧ＶＣ２が印加され、第１の基準電圧Ｖr1と比較される結果、端子電圧ＶＣ２が第１の基準電圧Ｖr1を下回った時点で立ち上がり、端子電圧ＶＣ２が再び第１の基準電圧Ｖr1を上回った時点で立ち下がるようなパルスＶ１（第１のパルス信号）が出力されることとなる（図２（Ｃ）及び図２（Ｄ）参照）。
また、第３のコンパレータ５においては、上述のような変化を伴う第１のコンデンサ７の端子電圧ＶＣ１が印加され、第２の基準電圧Ｖr2と比較される結果、端子電圧ＶＣ１が第２の基準電圧Ｖr2を上回った時点で立ち下がり、端子電圧ＶＣ１が第２の基準電圧Ｖr2を下回った時点で立ち上がるようなパルスＶ２（第２のパルス信号）が出力されることとなる（図２（Ｂ）及び図２（Ｅ）参照）。
なお、この第３のコンパレータ３においては、端子電圧ＶＣ１の立ち下がりが比較的緩慢であることを考慮して、比較動作の安定性を確保する観点から、入出力特性に、いわゆるヒステリシス特性を有するようにすると好適である。
【００２６】
そして、ＯＲ回路６においては、、これらパルスＶ１とパルスＶ２による論理演算が行われることとなる。すなわち、ＯＲ回路６においては、パルスＶ１とパルスＶ２との論理和がとられることで、パルスＶ１の立ち下がりに同期して立ち下がり、パルスＶ２の立ち上がりに同期して立ち上がる負極性のパルスであるバーストゲートパルスBGPが出力されることとなる（図２（Ｆ）参照）。
このようにして得られるバーストゲートパルスBGPのパルス幅Ｔw、調整水平同期信号HDからの遅延量Ｔ_Dは、端子電圧ＶＣ１及びＶＣ２のそれぞれの充放電の際の傾きと、第２及び第３のコンパレータ４，５の基準電圧Ｖr1,Ｖr2の大きさとで決定されるものである。
【００２７】
一方、出力補正部２においては、まず、調整水平同期信号HDが入力されると（図３（Ａ）参照）、第１のｇｍアンプ９において、反転入力端子に印加された調整水平同期信号HDのレベルが、非反転入力端子の基準電圧Ｖr4を越えるため、この第１のｇｍアンプ９により、ほぼ調整水平同期信号HDのタイミングに同期して、パルス幅Ｔ１の負極性の電流Ｉ1が流れることとなる（図３（Ｃ）参照）。すなわち、この場合、負極性の電流Ｉ1は、第３のコンデンサ１３から第１のｇｍアンプ９へ向かって流れ込む、換言すれば第３のコンデンサ１３が放電されることとなる。
そして、調整水平同期信号HDの入力に続いて、バーストゲートパルスBGPの反転信号が第２のｇｍアンプ１０の非反転入力端子に印加されると、そのレベルが反転入力端子の第４の基準電圧Ｖr4を越えるため、この第２のｇｍアンプ１０からは、バーストゲートパルスBGPの反転信号にほぼ同期して、パルス幅Ｔ２の正極性の電流Ｉ2が出力されることとなる（図３（Ｃ）参照）。すなわち、この場合、第３のコンデンサ１３は、正極性の電流Ｉ2により充電されることとなる。
【００２８】
ところで、調整水平同期信号HD及びバーストゲートパルスBGPの反転信号は、所定の周期で繰り返し入力されるものであるため、第３のコンデンサ１３においては第１及び第２のｇｍアンプ９，１０による充放電が周期的に繰り返され、その端子電圧は、ほぼ所定の電圧となる。
そして、第３のｇｍアンプ１１においては、上述の第３のコンデンサ１３の端子電圧が反転入力端子における第３の基準電圧Ｖr3と比較され、その比較結果に応じた電流Ｉdが出力され、この電流Ｉdは、先の第１のコンパレータ３の電流制御信号として第１のコンパレータ３の所定の端子に入力されることとなる。
その結果、第１のコンパレータ３の出力電流は、この電流制御信号の大きさに応じて制御されることとなる。
【００２９】
すなわち、例えば、バーストゲートパルスBGPのパルス幅が、何らかの原因により本来のパルス幅より拡がったとすると、この場合、まず、第２のｇｍアンプ１０の出力パルス幅Ｔ２が拡がり、その結果、第３のコンデンサ１３の端子電圧がパルス幅の拡がりに応じて上昇する。そのため、第３のｇｍアンプ１１における比較結果としての出力電流Ｉdが増加し、第１のコンパレータ３の電流制限信号として第１のコンパレータ３に印加される結果、その出力電流が増加することとなる。
そして、第１のコンパレータ３の出力電流の増加は、第１のコンデンサ７における端子電圧ＶＣ１の立ち下がり時間の減少を招くため、結局、バーストゲートパルスBGPのパルス幅が減少し、先のバーストゲートパルスBGPのパルス幅の増大が打ち消されるような補償がなされることとなる。
【００３０】
次に、第２の回路構成例について図４乃至図６を参照しつつ説明する。
この第２の回路構成例は、上述の第１の回路構成例が、負極性のバーストゲートパルスを発生するように構成されたものであるのに対して、正極性のバーストゲートパルスを発生するよう構成されてなるものである。
なお、先の図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。また、図４においては、図１に示された構成と同一部分については図示を省略してあり、図１に示された構成と異なる箇所を中心に図示されたものとなっている。
【００３１】
最初に、この第２の回路構成例においては、信号生成部１Ａの第１のコンパレータ３の第１の出力端子out1に第１のコンデンサ７が、第２の出力端子out2に第２のコンデンサ８が、それぞれ接続された点は、図１に示された構成例と同一であるが、第１の出力端子out1は第２のコンパレータ４の非反転入力端子に、第２の出力端子out2は第３のコンパレータ５の非反転入力端子に、それぞれ接続された点が図１に示された構成と異なっている（図４参照）。
そして、第２のコンパレータ４の反転入力端子には、第１の基準電圧Ｖｒ1が、第３のコンパレータ５の反転入力端子には、第２の基準電圧Ｖr2が、それぞれ印加された構成となっている。
【００３２】
さらに、第２のコンパレータ４の出力端子と第３のコンパレータ５の出力端子は、２入力ＡＮＤ回路（論理積回路）１４の入力段に、それぞれ接続されたものとなっている。
この２入力ＡＮＤ回路１４は、２つの入力信号のいわゆる論理和を出力するものである。
また、出力補正部２Ａにおいては、第２のｇｍアンプ１０の非反転入力端子に、先の２入力ＡＮＤ回路１４の出力端子が接続されたものとなっている。
【００３３】
次に、かかる構成における動作について、図５（Ａ）乃至図５（Ｄ）を参照しつつ説明する。なお、調整水平同期信号HDに対する第１のコンデンサ７の端子電圧ＶＣ１及び第２のコンデンサ８の端子電圧ＶＣ２のそれぞれの変化は、先の図２（Ｂ）及び図２（Ｃ）に示された通りであり、この第２の回路構成例においても特に変わるところはないので図５においてはそれらの図示を省略してある。以下の動作説明においては、必要に応じて図２に示された波形図を適宜参照することとする。
まず、第１のコンパレータ３に調整水平同期信号HDが印加されると、第１のコンデンサ７及び第２のコンデンサ８の充放電がなされ、端子電圧ＶＣ１（図２（Ｂ）参照）は、第３のコンパレータ５の非反転入力端子に、端子電圧ＶＣ２（図２（Ｃ）参照）は、第２のコンパレータ４の非反転入力端子に、それぞれ印加されることとなる。
【００３４】
第２のコンパレータ４の出力端子からは、端子電圧ＶＣ２が第１の基準電圧Ｖr1を下回ると立ち下がり、端子電圧ＶＣ２が第１の基準電圧出力Ｖr1を上回ると、立ち上がるような負極性のパルスＶ１が出力されることとなる（図５（Ｂ）参照）。
一方、第３のコンパレータ５の出力端子からは、端子電圧ＶＣ１が第２の基準電圧Ｖr2を上回ると立ち上がり、端子電圧ＶＣ１が第２の基準電圧出力Ｖr2を下回ると立ち下がるような正極性のパルスＶ２が出力されることとなる（図５（Ｃ）参照）。
そして、２入力ＡＮＤ回路１４において、上述のパルスＶ１及びパルスＶ２の入力による論理演算が行われることとなる。すなわち、２入力ＡＮＤ回路１４からは、パルスＶ１とパルスＶ２の論理積の結果として、パルスＶ１の立ち上がりに同期して立ち上がり、パルスＶ２の立ち下がりに同期して立ち上がる正極性のバーストゲートパルスBGPが出力されることとなる（図５（Ｄ）参照）。
【００３５】
なお、出力補正部２Ａにおいては、先の図１に示された構成における出力補正部２における反転回路１２がないが、第２のｇｍアンプ１０の非反転入力端子に正極性のバーストゲートパルスBGPが印加されるという点においては、基本的に同一であり、その結果、出力補正部２Ａの動作も先の図１に示された構成における出力補正部２の動作と何ら変わるところはないので、ここでの詳細な説明は省略することとする。
【００３６】
【発明の効果】
以上、述べたように、本発明によれば、水平ＡＦＣ回路を介して入力された水平同期信号を基に所望のバーストゲートパルスを生成すると共に、そのバーストゲートパルスのパルス幅の変動が補償されるような構成とすることにより、従来と異なり、抵抗器やコンデンサの電気的特性のばらつきや温度特性に影響されることなく、安定、かつ確実に所定のタイミングでバーストゲートパルスを発生することができ、回路動作が安定で信頼性の高いバーストゲートパルス発生回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態におけバーストゲートパルス発生回路の第１の回路構成例を示す回路図である。
【図２】図１に示されたバーストゲートパルス発生回路の信号生成部における信号波形を示す波形図であり、図２（Ａ）は水平ＡＦＣから出力される調整水平同期信号HDの波形図、図２（Ｂ）は第１のコンデンサの端子電圧ＶＣ１の波形図、図２（Ｃ）は第２のコンデンサの端子電圧ＶＣ２の波形図、図２（Ｄ）は第２のコンパレータから出力されるパルスＶ１の波形図、図２（Ｅ）は第３のコンパレータから出力されるパルスＶ２の波形図、図２（Ｆ）はバーストゲートパルスBGPの波形図である。
【図３】図１に示されたバーストゲートパルス発生回路の出力補正部における信号波形を示す波形図であり、図３（Ａ）は水平ＡＦＣから出力される調整水平同期信号HDの波形図、図３（Ｂ）はバーストゲートパルスBGPの波形図、図３（Ｃ）は第３のコンデンサの充放電電流の波形図である。
【図４】本発明の実施の形態におけバーストゲートパルス発生回路の第２の回路構成例を示す回路図である。
【図５】図４に示されたバーストゲートパルス発生回路の信号生成部における信号波形を示す波形図であり、図５（Ａ）は水平ＡＦＣから出力される調整水平同期信号HDの波形図、図５（Ｂ）は第２のコンパレータから出力されるパルスＶ１の波形図、図５（Ｃ）は第３のコンパレータから出力されるパルスＶ２の波形図、図５（Ｄ）はバーストゲートパルスBGPの波形図である。
【図６】従来回路の構成例を示す回路図である。
【図７】図６に示された従来回路の動作を説明する波形図である。
【符号の説明】
１…信号生成部
２…出力補正部
３…第１のコンパレータ
４…第２のコンパレータ
５…第３のコンパレータ
６…ＯＲ回路
９…第１のｇｍアンプ
１０…第２のｇｍアンプ
１１…第３のｇｍアンプ
１４…２入力ＡＮＤ回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a circuit that generates a burst gate pulse necessary for so-called chroma demodulation in video signal processing of a color television receiver, and more particularly to a circuit that improves stability and reliability.
[0002]
[Prior art]
Conventionally, as this type of circuit, for example, there is a circuit configuration as shown in FIG. The conventional burst gate pulse generation circuit will be described below with reference to FIGS.
In this conventional circuit, a burst gate pulse (BGP) is generated using a horizontal synchronization signal (Hsync) input from a synchronization separation circuit (not shown) and a flyback pulse (FBP) input from a horizontal AFC (Automatic Frequency Control) circuit. It has become so.
That is, first, a flyback pulse (FBP) is generated based on a horizontal synchronization signal input to a horizontal AFC circuit having a known and well-known configuration, and one of the AND circuits 21 of the burst gate pulse generation circuit. Applied to the input terminal.
[0003]
On the other hand, the horizontal synchronizing signal is input to the comparator 22 after being subjected to a predetermined time delay TD by the resistor R and the capacitor C, and is applied to the other input terminal of the AND circuit 21 as a predetermined pulse. As a result, as shown in FIG. 7B, a negative logic burst gate pulse having a pulse width TW can be obtained with a delay of a predetermined time TD from the rise of the horizontal synchronizing signal. It has become.
[0004]
[Problems to be solved by the invention]
However, in the above-described conventional circuit, the predetermined time delay amount from the horizontal synchronization signal required for the burst gate pulse is set by the time constant of the resistor and the capacitor. There is a problem that the so-called variation in the mechanical characteristics and the temperature characteristics directly affect the delay amount, and the desired delay amount cannot be obtained stably and reliably.
In addition, the flyback pulse must be a signal generated at a timing delayed by a predetermined time from the horizontal synchronization signal, and must not have the same pulse width as that required for the burst gate pulse width. Therefore, in addition to the problem that the configuration of the horizontal countdown circuit 23 in the horizontal AFC circuit is complicated, it is difficult to obtain a pulse width required only by a so-called logic circuit, which causes the circuit to be complicated. is there.
[0005]
The present invention has been made in view of the above circumstances, and generates burst gate pulses stably and reliably at a predetermined timing without being affected by variations in electrical characteristics of resistors and capacitors and temperature characteristics. There is provided a burst gate pulse generation circuit capable of performing the above.
Another object of the present invention is to provide a burst gate pulse generation circuit having a stable circuit operation and high reliability.
[0006]
[Means for Solving the Problems]
In order to achieve the above object, a burst gate pulse generation circuit according to the present invention includes:
A signal generator that generates a burst gate pulse based on a horizontal synchronization signal input via a horizontal AFC circuit;
An output correction unit that outputs a current control signal to the signal generation unit, and a burst gate pulse generation circuit comprising:
The signal generator has a first pulse signal and a pulse width longer than the first pulse signal with respect to an input of a horizontal synchronization signal subjected to frequency automatic control by the horizontal AFC circuit, and A horizontal synchronizing signal that generates a second pulse signal having a polarity opposite to that of the first pulse signal and is subjected to automatic frequency control by the horizontal AFC circuit by logical operation of the first and second pulse signals. A burst gate pulse having a predetermined pulse width is generated with a predetermined time delay from the falling edge, and the pulse width of the burst gate pulse is changed according to a current control signal input from the outside. ,
The output correction unit is configured to output a current control signal corresponding to a variation in the pulse width of the burst gate pulse output from the signal generation unit to the signal generation unit.
[0007]
In such a configuration, a signal generator generates two pulse signals based on a horizontal synchronization signal input via a horizontal AFC circuit, and combines these two pulse signals by a logical operation to obtain a desired burst gate. A pulse is obtained. On the other hand, the output correction unit is configured to obtain a current control signal corresponding to the fluctuation of the pulse width of the burst gate pulse. In the signal generation unit, the pulse width of the burst gate pulse is changed by the current control signal. By doing so, unlike the conventional case, a desired burst gate pulse can be obtained stably and reliably without being affected by variations in electrical characteristics of resistors and capacitors and temperature characteristics. is there.
[0008]
In order to achieve the above object, a burst gate pulse generation circuit according to the present invention includes:
A signal generator that generates a burst gate pulse based on a horizontal synchronization signal input via a horizontal AFC circuit;
An output correction unit that outputs a current control signal to the signal generation unit, and a burst gate pulse generation circuit comprising:
The signal generation unit has a positive first pulse signal and a pulse width longer than the first pulse signal with respect to an input of a horizontal synchronization signal subjected to frequency automatic control by the horizontal AFC circuit. A second pulse signal having a negative polarity, and a predetermined time delay from the falling edge of the horizontal synchronizing signal subjected to frequency automatic control by the horizontal AFC circuit by the logical sum of the first and second pulse signals While falling and generating a negative polarity burst gate pulse having a predetermined pulse width, the pulse width of the burst gate pulse is changed according to a current control signal input from the outside,
The output correction unit is configured to output a current control signal corresponding to a variation in the pulse width of the burst gate pulse output from the signal generation unit to the signal generation unit.
[0009]
In such a configuration, the signal generator generates two pulse signals based on the horizontal synchronization signal input via the horizontal AFC circuit, and synthesizes these two pulse signals by logical sum to obtain a desired burst gate pulse. Is to be obtained. On the other hand, the output correction unit is configured to obtain a current control signal corresponding to the fluctuation of the pulse width of the burst gate pulse. In the signal generation unit, the pulse width of the burst gate pulse is changed by the current control signal. By doing so, unlike the conventional case, a desired burst gate pulse can be obtained stably and reliably without being affected by variations in electrical characteristics of resistors and capacitors and temperature characteristics. is there.
[0010]
In order to achieve the above object, a burst gate pulse generation circuit according to the present invention includes:
A signal generator that generates a burst gate pulse based on a horizontal synchronization signal input via a horizontal AFC circuit;
An output correction unit that outputs a current control signal to the signal generation unit, and a burst gate pulse generation circuit comprising:
The signal generation unit has a negative first pulse signal and a pulse width longer than the first pulse signal with respect to an input of a horizontal synchronization signal subjected to frequency automatic control by the horizontal AFC circuit. A second pulse signal having a positive polarity, and a predetermined time delay from the falling edge of the horizontal synchronization signal subjected to frequency automatic control by the horizontal AFC circuit by the logical product of the first and second pulse signals While generating a positive polarity burst gate pulse having a predetermined pulse width and changing the pulse width of the burst gate pulse according to the current control signal input from the outside,
It is also preferable that the output correction unit outputs a current control signal corresponding to the fluctuation of the pulse width of the burst gate pulse output from the signal generation unit to the signal generation unit.
[0011]
In such a configuration, the signal generator generates two pulse signals based on the horizontal synchronization signal input via the horizontal AFC circuit, and synthesizes these two pulse signals by logical product to obtain a desired burst gate pulse. Is to be obtained. On the other hand, the output correction unit is configured to obtain a current control signal corresponding to the fluctuation of the pulse width of the burst gate pulse. In the signal generation unit, the pulse width of the burst gate pulse is changed by the current control signal. By doing so, unlike the conventional case, a desired burst gate pulse can be obtained stably and reliably without being affected by variations in electrical characteristics of resistors and capacitors and temperature characteristics. is there.
[0012]
More specifically, a signal generator that generates a burst gate pulse based on a horizontal synchronization signal input via a horizontal AFC circuit;
An output correction unit that outputs a current control signal to the signal generation unit, and a burst gate pulse generation circuit comprising:
The signal generator is
A first output terminal for outputting a current to the outside with respect to an input of a horizontal synchronizing signal subjected to frequency automatic control by the horizontal AFC circuit, and a second output terminal for generating a current flow from the outside. And a first comparator configured to control currents in the first and second output terminals in accordance with an external current control signal;
A first capacitor connected between the first output terminal and ground;
A second capacitor connected between the second output terminal and ground;
A second comparator that outputs a comparison result between a terminal voltage of the second capacitor and a first reference voltage;
A third comparator that outputs a comparison result between a terminal voltage of the first capacitor and a second reference voltage;
A logical sum circuit that outputs a logical sum of the output signal of the second comparator and the output signal of the third comparator;
The second output terminal of the first comparator is connected to the inverting input terminal of the second comparator, and the first output terminal of the first comparator is connected to the inverting input terminal of the third comparator. And
The first reference voltage is applied to the non-inverting input terminal of the second comparator, and the second reference voltage is applied to the non-inverting input terminal of the third comparator.
The output correction unit
An inverting circuit for inverting the polarity of the burst gate pulse output by the signal generator;
First and second conductance amplifiers connected so as to obtain an exclusive OR of the burst gate pulse and a horizontal synchronizing signal subjected to frequency automatic control by the horizontal AFC circuit;
A third capacitor connected between the output terminals of the first and second conductance amplifiers and ground;
A third conductance amplifier that outputs a comparison result between a terminal voltage of the third capacitor and a third reference voltage;
While the non-inverting input terminal of the first conductance amplifier and the inverting input terminal of the second conductance amplifier are held at a common predetermined potential,
A horizontal synchronization signal subjected to frequency automatic control by the horizontal AFC circuit is applied to the inverting input terminal of the first conductance amplifier,
The non-inverting input terminal of the second conductance amplifier is connected to the output terminal of the inverting circuit,
The output terminals of the first and second conductance amplifiers are both connected to the non-inverting input terminal of the third conductance amplifier,
A third reference voltage is applied to the inverting input terminal of the third conductance, while an output current is supplied to the first comparator as a current control signal of the first comparator. Is preferred.
[0013]
In such a configuration, in particular, due to the output characteristics of the first comparator, in the first capacitor, the terminal voltage falls with respect to the fall of the horizontal synchronization signal input via the horizontal AFC circuit. Since the time constant is relatively large compared to the rising edge, the terminal voltage decreases relatively slowly.
On the other hand, the falling and rising of the terminal voltage in the second capacitor are relatively faster than the falling of the terminal voltage of the first capacitor described above. Therefore, a negative pulse having a pulse width smaller than that of the positive pulse applied to the third comparator is applied to the second comparator, and the comparison result of the second comparator A desired negative polarity burst gate pulse is obtained as a logical sum of the comparison results of the third comparator and the third comparator.
[0014]
As another specific configuration, a signal generation unit that generates a burst gate pulse based on a horizontal synchronization signal input via a horizontal AFC circuit;
An output correction unit that outputs a current control signal to the signal generation unit, and a burst gate pulse generation circuit comprising:
The signal generator is
A first output terminal for outputting a current to the outside with respect to an input of a horizontal synchronizing signal subjected to frequency automatic control by the horizontal AFC circuit, and a second output terminal for generating a current flow from the outside. And a first comparator configured to control currents in the first and second output terminals in accordance with an external current control signal;
A first capacitor connected between the first output terminal and ground;
A second capacitor connected between the second output terminal and ground;
A second comparator that outputs a comparison result between a terminal voltage of the second capacitor and a first reference voltage;
A third comparator that outputs a comparison result between a terminal voltage of the first capacitor and a second reference voltage;
A logical product circuit that outputs a logical product of the output signal of the second comparator and the output signal of the third comparator;
The second output terminal of the first comparator is a non-inverting input terminal of the second comparator, the first output terminal of the first comparator is a non-inverting input terminal of the third comparator, Each connected,
The first reference voltage is applied to the inverting input terminal of the second comparator, and the second reference voltage is applied to the inverting input terminal of the third comparator.
The output correction unit
First and second conductance amplifiers connected so as to obtain an exclusive OR of the burst gate pulse and a horizontal synchronizing signal subjected to frequency automatic control by the horizontal AFC circuit;
A third capacitor connected between the output terminals of the first and second conductance amplifiers and ground;
A third conductance amplifier that outputs a comparison result between a terminal voltage of the third capacitor and a third reference voltage;
While the non-inverting input terminal of the first conductance amplifier and the inverting input terminal of the second conductance amplifier are held at a common predetermined potential,
A horizontal synchronization signal subjected to frequency automatic control by the horizontal AFC circuit is applied to the inverting input terminal of the first conductance amplifier,
The non-inverting input terminal of the second conductance amplifier is connected to the output terminal of the AND circuit of the signal generation unit,
The output terminals of the first and second conductance amplifiers are both connected to the non-inverting input terminal of the third conductance amplifier,
A third reference voltage is applied to the inverting input terminal of the third conductance, while an output current is supplied to the first comparator as a current control signal of the first comparator. Is also suitable.
[0015]
In such a configuration, in particular, due to the output characteristics of the first comparator, in the first capacitor, the terminal voltage falls with respect to the fall of the horizontal synchronization signal input via the horizontal AFC circuit. Since the time constant is relatively large compared to the rising edge, the terminal voltage decreases relatively slowly.
On the other hand, the falling and rising of the terminal voltage in the second capacitor are relatively faster than the falling of the terminal voltage of the first capacitor described above. Therefore, a negative pulse having a pulse width smaller than that of the positive pulse applied to the third comparator is applied to the second comparator, and the comparison result of the second comparator A desired positive polarity burst gate pulse is obtained as a logical product of the comparison results of the third comparator and the third comparator.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
A burst gate pulse generation circuit according to an embodiment of the present invention will be described below with reference to FIGS.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
The burst gate pulse generation circuit is roughly divided into a signal generation unit 1 and an output correction unit 2.
The signal generator 1 generates a burst gate pulse as described later on the basis of a horizontal synchronization signal (hereinafter referred to as “adjusted horizontal synchronization signal”) HD that is input after being subjected to automatic frequency control by a horizontal AFC (Automatic Frequency Control) circuit 2. A BGP is generated, and includes a first comparator (indicated as “COMP1” in FIG. 1) 3, a second comparator (indicated as “COMP2” in FIG. 1) 4, and a third comparator (in FIG. 1). In FIG. 1, the OR circuit 6 and the first and second capacitors (indicated as “C1” and “C2” in FIG. 1) 7 and 8 are the main components. Is.
[0017]
The first comparator 3 has a constant current output. In this circuit configuration example, the first comparator 3 has a first output terminal out1 and a second output terminal out2, and these two output terminals out1. , the polarity of the output current from out2 with respect to the input signal is just reversed. That is, when a positive pulse is input to the non-inverting input terminal of the first comparator 3, current flows out from the first output terminal out1, while current flows from the outside to the second output terminal out2. Is flowing.
The first comparator 3 is configured such that the magnitude of the output current is adjusted by a current control signal input from the outside. In the embodiment of the present invention, the current control signal is As it increases, the output current also increases.
[0018]
The first output terminal out1 is connected to the inverting input terminal of the third comparator 5, and the first capacitor 7 is connected between the first output terminal out1 and the ground.
On the other hand, the second output terminal out2 is connected to the inverting input terminal of the second comparator 4, and a second capacitor 8 is connected between the second output terminal out2 and the ground. .
The adjusted horizontal synchronizing signal HD is applied to the non-inverting input terminal of the first comparator 3, and the inverting input terminal is held at a predetermined voltage (for example, ground potential).
[0019]
The second comparator 4 has a predetermined first reference voltage Vr1 applied to its non-inverting input terminal, and an output terminal connected to one input terminal of the OR circuit 6. Yes. The second comparator 4 outputs a pulse signal having a predetermined pulse width while the voltage at the inverting input terminal is lower than the first reference voltage Vr1 (details will be described later). .
On the other hand, in the third comparator 5, the second reference voltage Vr2 is applied to the non-inverting input terminal, and the output terminal is connected to the other input terminal of the OR circuit 6. Yes. The third comparator 5 outputs a negative pulse signal having a predetermined pulse width while the voltage at the inverting input terminal exceeds the second reference voltage Vr2 (details). Will be described later).
The OR circuit (logical sum circuit) 6 outputs a signal corresponding to the logical sum of the output signal of the second comparator 4 and the output signal of the third comparator 5.
[0020]
On the other hand, the output correction unit 2 is for correcting the output current of the first comparator 3 and mainly includes the first to third gm amplifiers 9 to 11, the inverting circuit 12, and the third capacitor 13. It is configured as a component.
Each of the first to third gm amplifiers 9 to 11 is a so-called constant current output operational amplifier and has a known and well-known configuration as a so-called conductance amplifier.
The first gm amplifier (indicated as “GM1” in FIG. 1) 9 is adapted to apply the adjusted horizontal synchronizing signal HD to its inverting input terminal. In addition, a predetermined voltage Vr4 is applied to the non-inverting input terminal of the first gm amplifier 9 together with the inverting input terminal of the second gm amplifier 10 (indicated as “GM2” in FIG. 1). ing.
The output terminal of the first gm amplifier 9 is connected to the non-inverting input terminal of the third gm amplifier 11 (denoted as “GM3” in FIG. 1) together with the output terminal of the second gm amplifier 10. Further, a third capacitor (denoted as “C3” in FIG. 1) 13 is connected to the ground.
[0021]
A burst gate pulse BGP whose polarity is inverted by the inverting circuit 12 is applied to the non-inverting input terminal of the second gm amplifier 10.
Further, the third reference voltage Vr3 is applied to the inverting input terminal of the third gm amplifier 11, while the output terminal is connected to the output adjustment terminal of the first comparator 3. ing.
The connection between the input side and the output side of the first and second gm amplifiers 9 and 10 is as described above. The adjusted horizontal synchronizing signal HD and the inverted polarity burst gate pulse BGP are used as the first and second gm amplifiers. 9 and 10, the pulse widths are compared, and the comparison result can be said to be output as an exclusive OR output.
The third capacitor 13 integrates the comparison result.
Since the comparison result by the first and second gm amplifiers 9 and 10 is periodically applied to the third capacitor 13, the pulse width of the adjusted horizontal synchronizing signal HD or the burst gate pulse BGP whose polarity is inverted. As long as the pulse width does not fluctuate, the terminal voltage of the third capacitor 13 becomes a substantially constant voltage.
[0022]
The horizontal AFC circuit 20 is not fundamentally different from the conventional circuit, and has a well-known and well-known circuit configuration. The horizontal AFC circuit 20 receives a horizontal synchronization signal Hsync input from a synchronization separation circuit (not shown), The adjusted horizontal synchronization signal HD is output with stabilization.
[0023]
Next, the operation of the burst gate pulse generation circuit having the above configuration will be described with reference to FIGS. 2A to 2F and FIGS. 3A to 3C.
First, when the adjusted horizontal synchronization signal HD stabilized by the horizontal AFC circuit 20 is applied to the non-inverting input terminal of the first comparator 3 (see FIG. 2A), the first and second constant current outputs are used. The capacitors 7 and 8 are charged and discharged.
That is, the first capacitor 7 is charged and discharged by the positive constant current from the first output terminal out1 of the first comparator 3, and as a result, the terminal voltage VC1 is shown in FIG. As described above, with the time delay from the rising edge of the adjusted horizontal synchronizing signal HD, it rises with a predetermined time constant and reaches a predetermined voltage, while at the falling edge, with a time delay from the falling edge of the adjusted horizontal synchronizing signal HD, The voltage drops slowly with a larger time constant than at the time of rising.
[0024]
On the other hand, the second capacitor 8 is charged and discharged by a negative constant current from the second output terminal out2 of the first comparator 3. As a result, the terminal voltage VC2 is shown in FIG. As described above, while falling from the predetermined voltage at a predetermined time constant with a time delay from the rising edge of the adjusted horizontal synchronizing signal HD and reaching substantially the ground potential, at the rising edge, the time delay is delayed from the falling edge of the adjusting horizontal synchronizing signal HD. The voltage rises with a time constant approximately the same as the time constant at the time of falling.
[0025]
In the second comparator 4, the terminal voltage VC2 of the second capacitor 8 accompanied by the change as described above is applied and compared with the first reference voltage Vr1, and as a result, the terminal voltage VC2 is changed to the first reference voltage Vr1. A pulse V1 (first pulse signal) is output that rises when the voltage falls below the first reference voltage V2 and falls when the terminal voltage VC2 again exceeds the first reference voltage Vr1 (FIG. 2C and FIG. 2). (See FIG. 2D).
Further, in the third comparator 5, the terminal voltage VC1 of the first capacitor 7 accompanied by the above change is applied and compared with the second reference voltage Vr2. As a result, the terminal voltage VC1 becomes the second reference voltage. A pulse V2 (second pulse signal) that falls when it exceeds the voltage Vr2 and rises when the terminal voltage VC1 falls below the second reference voltage Vr2 is output (FIG. 2B). And FIG. 2 (E)).
The third comparator 3 has a so-called hysteresis characteristic as an input / output characteristic from the viewpoint of ensuring the stability of the comparison operation in consideration of the relatively slow falling of the terminal voltage VC1. It is preferable to do so.
[0026]
In the OR circuit 6, a logical operation is performed using these pulses V1 and V2. That is, the OR circuit 6 is a negative pulse that falls in synchronization with the fall of the pulse V1 and rises in synchronism with the rise of the pulse V2 by taking the logical sum of the pulse V1 and the pulse V2. A burst gate pulse BGP is output (see FIG. 2F).
The pulse width Tw of the burst gate pulse BGP thus obtained and the delay amount T from the adjusted horizontal synchronizing signal HD _D Is determined by the slopes of charging and discharging of the terminal voltages VC1 and VC2 and the magnitudes of the reference voltages Vr1 and Vr2 of the second and third comparators 4 and 5, respectively.
[0027]
On the other hand, when the adjusted horizontal synchronizing signal HD is first input to the output correction unit 2 (see FIG. 3A), the adjusted horizontal synchronizing signal HD applied to the inverting input terminal in the first gm amplifier 9. Since the level exceeds the reference voltage Vr4 of the non-inverting input terminal, a negative current I1 having a pulse width T1 flows by the first gm amplifier 9 almost in synchronization with the timing of the adjusted horizontal synchronizing signal HD. (See FIG. 3C). That is, in this case, the negative current I1 flows from the third capacitor 13 toward the first gm amplifier 9, in other words, the third capacitor 13 is discharged.
Then, when the inverted signal of the burst gate pulse BGP is applied to the non-inverting input terminal of the second gm amplifier 10 following the input of the adjusted horizontal synchronizing signal HD, the level thereof becomes the fourth reference voltage of the inverting input terminal. Since it exceeds Vr4, the second gm amplifier 10 outputs a positive current I2 having a pulse width T2 almost in synchronization with the inverted signal of the burst gate pulse BGP (FIG. 3C). reference). That is, in this case, the third capacitor 13 is charged by the positive current I2.
[0028]
By the way, since the adjusted horizontal synchronizing signal HD and the inverted signal of the burst gate pulse BGP are repeatedly input at a predetermined period, the third capacitor 13 is charged by the first and second gm amplifiers 9 and 10. Discharging is repeated periodically, and the terminal voltage becomes almost a predetermined voltage.
In the third gm amplifier 11, the terminal voltage of the third capacitor 13 is compared with the third reference voltage Vr3 at the inverting input terminal, and a current Id corresponding to the comparison result is output. Id is input to a predetermined terminal of the first comparator 3 as a current control signal of the first comparator 3.
As a result, the output current of the first comparator 3 is controlled according to the magnitude of this current control signal.
[0029]
That is, for example, if the pulse width of the burst gate pulse BGP is larger than the original pulse width for some reason, first, in this case, the output pulse width T2 of the second gm amplifier 10 is widened. The terminal voltage of the capacitor 13 increases as the pulse width increases. Therefore, the output current Id as the comparison result in the third gm amplifier 11 increases, and as a result of being applied to the first comparator 3 as the current limiting signal of the first comparator 3, the output current increases. .
The increase in the output current of the first comparator 3 leads to a decrease in the fall time of the terminal voltage VC1 in the first capacitor 7, so that the pulse width of the burst gate pulse BGP is eventually reduced and the previous burst gate is reduced. Compensation is made so that the increase in the pulse width of the pulse BGP is canceled out.
[0030]
Next, a second circuit configuration example will be described with reference to FIGS.
This second circuit configuration example generates a positive burst gate pulse, whereas the first circuit configuration example described above is configured to generate a negative burst gate pulse. It is comprised as follows.
The same components as those shown in FIG. 1 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below. In FIG. 4, illustration of the same parts as those shown in FIG. 1 is omitted, and the parts different from those shown in FIG. 1 are mainly shown.
[0031]
First, in the second circuit configuration example, the first capacitor 7 is connected to the first output terminal out1 of the first comparator 3 of the signal generator 1A, and the second capacitor 8 is connected to the second output terminal out2. However, the connection points are the same as in the configuration example shown in FIG. 1, but the first output terminal out1 is the non-inverting input terminal of the second comparator 4, and the second output terminal out2 is the second. 3 is different from the configuration shown in FIG. 1 in that it is connected to the non-inverting input terminal of the comparator 5 (see FIG. 4).
The first reference voltage Vr 1 is applied to the inverting input terminal of the second comparator 4, and the second reference voltage Vr 2 is applied to the inverting input terminal of the third comparator 5. Yes.
[0032]
Further, the output terminal of the second comparator 4 and the output terminal of the third comparator 5 are respectively connected to the input stage of a two-input AND circuit (logical product circuit) 14.
The 2-input AND circuit 14 outputs a so-called logical sum of two input signals.
In the output correction unit 2A, the output terminal of the previous 2-input AND circuit 14 is connected to the non-inverting input terminal of the second gm amplifier 10.
[0033]
Next, operation in such a configuration will be described with reference to FIGS. 5 (A) to 5 (D). Note that changes in the terminal voltage VC1 of the first capacitor 7 and the terminal voltage VC2 of the second capacitor 8 with respect to the adjusted horizontal synchronizing signal HD are shown in FIGS. 2B and 2C, respectively. Since there is no particular change in the second circuit configuration example, the illustration thereof is omitted in FIG. In the following description of the operation, the waveform diagram shown in FIG. 2 will be referred to as necessary.
First, when the adjusted horizontal synchronization signal HD is applied to the first comparator 3, the first capacitor 7 and the second capacitor 8 are charged and discharged, and the terminal voltage VC1 (see FIG. 2B) is The terminal voltage VC2 (see FIG. 2C) is applied to the non-inverting input terminal of the second comparator 4, respectively.
[0034]
From the output terminal of the second comparator 4, a negative pulse V1 that falls when the terminal voltage VC2 falls below the first reference voltage Vr1 and rises when the terminal voltage VC2 rises above the first reference voltage output Vr1. Is output (see FIG. 5B).
On the other hand, a positive pulse from the output terminal of the third comparator 5 rises when the terminal voltage VC1 exceeds the second reference voltage Vr2 and falls when the terminal voltage VC1 falls below the second reference voltage output Vr2. V2 is output (see FIG. 5C).
In the 2-input AND circuit 14, a logical operation is performed by inputting the above-described pulse V1 and pulse V2. That is, from the 2-input AND circuit 14, as a result of the logical product of the pulses V1 and V2, a positive burst gate pulse BGP that rises in synchronization with the rise of the pulse V1 and rises in synchronization with the fall of the pulse V2 is generated. Is output (see FIG. 5D).
[0035]
The output correction unit 2A does not have the inverting circuit 12 in the output correction unit 2 in the configuration shown in FIG. 1, but the positive burst gate pulse BGP is applied to the non-inverting input terminal of the second gm amplifier 10. Is basically the same, and as a result, the operation of the output correction unit 2A is not different from the operation of the output correction unit 2 in the configuration shown in FIG. Detailed description here will be omitted.
[0036]
【The invention's effect】
As described above, according to the present invention, a desired burst gate pulse is generated based on the horizontal synchronization signal input through the horizontal AFC circuit, and fluctuations in the pulse width of the burst gate pulse are compensated. With this configuration, unlike conventional ones, burst gate pulses can be generated stably and reliably at a predetermined timing without being affected by variations in electrical characteristics of resistors and capacitors and temperature characteristics. Thus, the burst gate pulse generation circuit having a stable circuit operation and high reliability can be provided.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first circuit configuration example of a burst gate pulse generating circuit in an embodiment of the present invention;
2 is a waveform diagram showing a signal waveform in a signal generation unit of the burst gate pulse generation circuit shown in FIG. 1, and FIG. 2 (A) is a waveform diagram of an adjusted horizontal synchronization signal HD output from a horizontal AFC; 2B is a waveform diagram of the terminal voltage VC1 of the first capacitor, FIG. 2C is a waveform diagram of the terminal voltage VC2 of the second capacitor, and FIG. 2D is output from the second comparator. FIG. 2E is a waveform diagram of the pulse V1 output from the third comparator, and FIG. 2F is a waveform diagram of the burst gate pulse BGP.
3 is a waveform diagram showing a signal waveform in an output correction unit of the burst gate pulse generation circuit shown in FIG. 1, and FIG. 3 (A) is a waveform diagram of an adjusted horizontal synchronization signal HD output from a horizontal AFC; FIG. 3B is a waveform diagram of the burst gate pulse BGP, and FIG. 3C is a waveform diagram of the charge / discharge current of the third capacitor.
FIG. 4 is a circuit diagram showing a second circuit configuration example of the burst gate pulse generating circuit in the embodiment of the present invention.
5 is a waveform diagram showing a signal waveform in a signal generation unit of the burst gate pulse generation circuit shown in FIG. 4, and FIG. 5 (A) is a waveform diagram of an adjusted horizontal synchronization signal HD output from the horizontal AFC; 5B is a waveform diagram of the pulse V1 output from the second comparator, FIG. 5C is a waveform diagram of the pulse V2 output from the third comparator, and FIG. 5D is a burst gate pulse BGP. FIG.
FIG. 6 is a circuit diagram showing a configuration example of a conventional circuit.
7 is a waveform diagram for explaining the operation of the conventional circuit shown in FIG. 6; FIG.
[Explanation of symbols]
1 ... Signal generator
2 ... Output correction unit
3. First comparator
4 ... Second comparator
5 ... Third comparator
6 ... OR circuit
9 ... 1st gm amplifier
10 ... Second gm amplifier
11 ... Third gm amplifier
14 ... 2-input AND circuit

Claims

水平ＡＦＣ回路を介して入力される水平同期信号を基にバーストゲートパルスを生成する信号生成部と、
前記信号生成部へ対して電流制御信号を出力する出力補正部と、を具備してなるバーストゲートパルス発生回路であって、
前記信号生成部は、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の入力に対して、第１のパルス信号と、前記第１のパルス信号よりも長いパルス幅を有し、かつ、前記第１のパルス信号と逆極性の第２のパルス信号とを発生し、これら第１及び第２のパルス信号の論理演算により、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の立ち下がりから所定の時間遅延して所定のパルス幅を有してなるバーストゲートパルスを生成すると共に、外部から入力された電流制御信号に応じて前記バーストゲートパルスのパルス幅を変えてなる一方、
前記出力補正部は、前記信号生成部により出力されたバーストゲートパルスのパルス幅の変動に応じた電流制御信号を前記信号生成部へ出力してなることを特徴とするバーストゲートパルス発生回路。A signal generator that generates a burst gate pulse based on a horizontal synchronization signal input via a horizontal AFC circuit;
An output correction unit that outputs a current control signal to the signal generation unit, and a burst gate pulse generation circuit comprising:
The signal generator has a first pulse signal and a pulse width longer than the first pulse signal with respect to an input of a horizontal synchronization signal subjected to frequency automatic control by the horizontal AFC circuit, and A horizontal synchronizing signal that generates a second pulse signal having a polarity opposite to that of the first pulse signal and is subjected to automatic frequency control by the horizontal AFC circuit by logical operation of the first and second pulse signals. A burst gate pulse having a predetermined pulse width is generated with a predetermined time delay from the falling edge, and the pulse width of the burst gate pulse is changed according to a current control signal input from the outside. ,
The burst correction pulse generation circuit, wherein the output correction unit outputs a current control signal corresponding to a variation in a pulse width of the burst gate pulse output from the signal generation unit to the signal generation unit.

水平ＡＦＣ回路を介して入力される水平同期信号を基にバーストゲートパルスを生成する信号生成部と、
前記信号生成部へ対して電流制御信号を出力する出力補正部と、を具備してなるバーストゲートパルス発生回路であって、
前記信号生成部は、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の入力に対して、正極性の第１のパルス信号と、前記第１のパルス信号よりも長いパルス幅を有する負極性の第２のパルス信号とを発生し、これら第１及び第２のパルス信号の論理和により、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の立ち下がりから所定の時間遅延して立ち下がり、かつ、所定のパルス幅を有する負極性のバーストゲートパルスを生成すると共に、外部から入力された電流制御信号に応じて前記バーストゲートパルスのパルス幅を変えてなる一方、
前記出力補正部は、前記信号生成部により出力されたバーストゲートパルスのパルス幅の変動に応じた電流制御信号を前記信号生成部へ出力してなることを特徴とするバーストゲートパルス発生回路。A signal generator that generates a burst gate pulse based on a horizontal synchronization signal input via a horizontal AFC circuit;
An output correction unit that outputs a current control signal to the signal generation unit, and a burst gate pulse generation circuit comprising:
The signal generation unit has a positive first pulse signal and a pulse width longer than the first pulse signal with respect to an input of a horizontal synchronization signal subjected to frequency automatic control by the horizontal AFC circuit. A second pulse signal having a negative polarity, and a predetermined time delay from the falling edge of the horizontal synchronizing signal subjected to frequency automatic control by the horizontal AFC circuit by the logical sum of the first and second pulse signals While falling and generating a negative polarity burst gate pulse having a predetermined pulse width, the pulse width of the burst gate pulse is changed according to a current control signal input from the outside,
The burst correction pulse generation circuit, wherein the output correction unit outputs a current control signal corresponding to a variation in a pulse width of the burst gate pulse output from the signal generation unit to the signal generation unit.

水平ＡＦＣ回路を介して入力される水平同期信号を基にバーストゲートパルスを生成する信号生成部と、
前記信号生成部へ対して電流制御信号を出力する出力補正部と、を具備してなるバーストゲートパルス発生回路であって、
前記信号生成部は、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の入力に対して、負極性の第１のパルス信号と、前記第１のパルス信号よりも長いパルス幅を有する正極性の第２のパルス信号とを発生し、これら第１及び第２のパルス信号の論理積により、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の立ち下がりから所定の時間遅延して立ち上がり、かつ、所定のパルス幅を有する正極性のバーストゲートパルスを生成すると共に、外部から入力された電流制御信号に応じて前記バーストゲートパルスのパルス幅を変えてなる一方、
前記出力補正部は、前記信号生成部により出力されたバーストゲートパルスのパルス幅の変動に応じた電流制御信号を前記信号生成部へ出力してなることを特徴とするバーストゲートパルス発生回路。A signal generator that generates a burst gate pulse based on a horizontal synchronization signal input via a horizontal AFC circuit;
An output correction unit that outputs a current control signal to the signal generation unit, and a burst gate pulse generation circuit comprising:
The signal generation unit has a negative first pulse signal and a pulse width longer than the first pulse signal with respect to an input of a horizontal synchronization signal subjected to frequency automatic control by the horizontal AFC circuit. A second pulse signal having a positive polarity, and a predetermined time delay from the falling edge of the horizontal synchronization signal subjected to frequency automatic control by the horizontal AFC circuit by the logical product of the first and second pulse signals While generating a positive polarity burst gate pulse having a predetermined pulse width and changing the pulse width of the burst gate pulse according to the current control signal input from the outside,
The burst correction pulse generation circuit, wherein the output correction unit outputs a current control signal corresponding to a variation in a pulse width of the burst gate pulse output from the signal generation unit to the signal generation unit.

水平ＡＦＣ回路を介して入力される水平同期信号を基にバーストゲートパルスを生成する信号生成部と、
前記信号生成部へ対して電流制御信号を出力する出力補正部と、を具備してなるバーストゲートパルス発生回路であって、
前記信号生成部は、
前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の入力に対して、外部へ電流が出力される第１の出力端子と、外部から電流の流れ込みが生ずる第２の出力端子とを有すると共に、外部からの電流制御信号に応じて前記第１の及び第２の出力端子における電流が制御されるよう構成されてなる第１のコンパレータと、
前記第１の出力端子とアースとの間に接続される第１のコンデンサと、
前記第２の出力端子とアースとの間に接続される第２のコンデンサと、
前記第２のコンデンサの端子電圧と第１の基準電圧との比較結果を出力する第２のコンパレータと、
前記第１のコンデンサの端子電圧と第２の基準電圧との比較結果を出力する第３のコンパレータと、
前記第２のコンパレータの出力信号と、前記第３のコンパレータの出力信号との論理和を出力する論理和回路と、を具備してなり、
前記第１のコンパレータの第２の出力端子は、前記第２のコンパレータの反転入力端子に、前記第１のコンパレータの第１の出力端子は、前記第３のコンパレータの反転入力端子に、それぞれ接続され、
前記第２のコンパレータの非反転入力端子には、前記第１の基準電圧が、前記第３のコンパレータの非反転入力端子には、前記第２の基準電圧が、それぞれ印加されてなる一方、
前記出力補正部は、
前記信号生成部により出力されたバーストゲートパルスの極性反転を行う反転回路と、
前記バーストゲートパルスと前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号との排他的論理和が得られるように接続されてなる第１及び第２のコンダクタンスアンプと、
前記第１及び第２のコンダクタンスアンプの出力端子とアースとの間に接続された第３のコンデンサと、
前記第３のコンデンサの端子電圧と第３の基準電圧との比較結果を出力する第３のコンダクタンスアンプと、を具備してなり、
前記第１のコンダクタンスアンプの非反転入力端子と前記第２のコンダクタンスアンプの反転入力端子は、共通の所定電位に保持される一方、
前記第１のコンダクタンスアンプの反転入力端子には、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号が印加され、
前記第２のコンダクタンスアンプの非反転入力端子には、前記反転回路の出力端子が接続され、
前記第１及び第２のコンダクタンスアンプの出力端子は、共に前記第３のコンダクタンスアンプの非反転入力端子に接続され、
前記第３のコンダクタンスの反転入力端子には、第３の基準電圧が印加される一方、出力電流は、前記第１のコンパレータの電流制御信号として前記第１のコンパレータへ供給されるよう構成されてなることを特徴とするバーストゲートパルス発生回路。A signal generator that generates a burst gate pulse based on a horizontal synchronization signal input via a horizontal AFC circuit;
An output correction unit that outputs a current control signal to the signal generation unit, and a burst gate pulse generation circuit comprising:
The signal generator is
A first output terminal for outputting a current to the outside with respect to an input of a horizontal synchronizing signal subjected to frequency automatic control by the horizontal AFC circuit, and a second output terminal for generating a current flow from the outside. And a first comparator configured to control currents in the first and second output terminals in accordance with an external current control signal;
A first capacitor connected between the first output terminal and ground;
A second capacitor connected between the second output terminal and ground;
A second comparator that outputs a comparison result between a terminal voltage of the second capacitor and a first reference voltage;
A third comparator that outputs a comparison result between a terminal voltage of the first capacitor and a second reference voltage;
A logical sum circuit that outputs a logical sum of the output signal of the second comparator and the output signal of the third comparator;
The second output terminal of the first comparator is connected to the inverting input terminal of the second comparator, and the first output terminal of the first comparator is connected to the inverting input terminal of the third comparator. And
The first reference voltage is applied to the non-inverting input terminal of the second comparator, and the second reference voltage is applied to the non-inverting input terminal of the third comparator.
The output correction unit
An inverting circuit for inverting the polarity of the burst gate pulse output by the signal generator;
First and second conductance amplifiers connected so as to obtain an exclusive OR of the burst gate pulse and a horizontal synchronizing signal subjected to frequency automatic control by the horizontal AFC circuit;
A third capacitor connected between the output terminals of the first and second conductance amplifiers and ground;
A third conductance amplifier that outputs a comparison result between a terminal voltage of the third capacitor and a third reference voltage;
While the non-inverting input terminal of the first conductance amplifier and the inverting input terminal of the second conductance amplifier are held at a common predetermined potential,
A horizontal synchronization signal subjected to frequency automatic control by the horizontal AFC circuit is applied to the inverting input terminal of the first conductance amplifier,
The non-inverting input terminal of the second conductance amplifier is connected to the output terminal of the inverting circuit,
The output terminals of the first and second conductance amplifiers are both connected to the non-inverting input terminal of the third conductance amplifier,
A third reference voltage is applied to the inverting input terminal of the third conductance, while an output current is supplied to the first comparator as a current control signal of the first comparator. A burst gate pulse generation circuit characterized by comprising:

水平ＡＦＣ回路を介して入力される水平同期信号を基にバーストゲートパルスを生成する信号生成部と、
前記信号生成部へ対して電流制御信号を出力する出力補正部と、を具備してなるバーストゲートパルス発生回路であって、
前記信号生成部は、
前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の入力に対して、外部へ電流が出力される第１の出力端子と、外部から電流の流れ込みが生ずる第２の出力端子とを有すると共に、外部からの電流制御信号に応じて前記第１の及び第２の出力端子における電流が制御されるよう構成されてなる第１のコンパレータと、
前記第１の出力端子とアースとの間に接続される第１のコンデンサと、
前記第２の出力端子とアースとの間に接続される第２のコンデンサと、
前記第２のコンデンサの端子電圧と第１の基準電圧との比較結果を出力する第２のコンパレータと、
前記第１のコンデンサの端子電圧と第２の基準電圧との比較結果を出力する第３のコンパレータと、
前記第２のコンパレータの出力信号と、前記第３のコンパレータの出力信号との論理積を出力する論理積回路と、を具備してなり、
前記第１のコンパレータの第２の出力端子は、前記第２のコンパレータの非反転入力端子に、前記第１のコンパレータの第１の出力端子は、前記第３のコンパレータの非反転入力端子に、それぞれ接続され、
前記第２のコンパレータの反転入力端子には、前記第１の基準電圧が、前記第３のコンパレータの反転入力端子には、前記第２の基準電圧が、それぞれ印加されてなる一方、
前記出力補正部は、
前記バーストゲートパルスと前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号との排他的論理和が得られるように接続されてなる第１及び第２のコンダクタンスアンプと、
前記第１及び第２のコンダクタンスアンプの出力端子とアースとの間に接続された第３のコンデンサと、
前記第３のコンデンサの端子電圧と第３の基準電圧との比較結果を出力する第３のコンダクタンスアンプと、を具備してなり、
前記第１のコンダクタンスアンプの非反転入力端子と前記第２のコンダクタンスアンプの反転入力端子は、共通の所定電位に保持される一方、
前記第１のコンダクタンスアンプの反転入力端子には、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号が印加され、
前記第２のコンダクタンスアンプの非反転入力端子には、前記信号生成部の論理積回路の出力端子が接続され、
前記第１及び第２のコンダクタンスアンプの出力端子は、共に前記第３のコンダクタンスアンプの非反転入力端子に接続され、
前記第３のコンダクタンスの反転入力端子には、第３の基準電圧が印加される一方、出力電流は、前記第１のコンパレータの電流制御信号として前記第１のコンパレータへ供給されるよう構成されてなることを特徴とするバーストゲートパルス発生回路。A signal generator that generates a burst gate pulse based on a horizontal synchronization signal input via a horizontal AFC circuit;
An output correction unit that outputs a current control signal to the signal generation unit, and a burst gate pulse generation circuit comprising:
The signal generator is
A first output terminal for outputting a current to the outside with respect to an input of a horizontal synchronizing signal subjected to frequency automatic control by the horizontal AFC circuit, and a second output terminal for generating a current flow from the outside. And a first comparator configured to control currents in the first and second output terminals in accordance with an external current control signal;
A first capacitor connected between the first output terminal and ground;
A second capacitor connected between the second output terminal and ground;
A second comparator that outputs a comparison result between a terminal voltage of the second capacitor and a first reference voltage;
A third comparator that outputs a comparison result between a terminal voltage of the first capacitor and a second reference voltage;
A logical product circuit that outputs a logical product of the output signal of the second comparator and the output signal of the third comparator;
The second output terminal of the first comparator is a non-inverting input terminal of the second comparator, the first output terminal of the first comparator is a non-inverting input terminal of the third comparator, Each connected,
The first reference voltage is applied to the inverting input terminal of the second comparator, and the second reference voltage is applied to the inverting input terminal of the third comparator.
The output correction unit
First and second conductance amplifiers connected so as to obtain an exclusive OR of the burst gate pulse and a horizontal synchronizing signal subjected to frequency automatic control by the horizontal AFC circuit;
A third capacitor connected between the output terminals of the first and second conductance amplifiers and ground;
A third conductance amplifier that outputs a comparison result between a terminal voltage of the third capacitor and a third reference voltage;
While the non-inverting input terminal of the first conductance amplifier and the inverting input terminal of the second conductance amplifier are held at a common predetermined potential,
A horizontal synchronization signal subjected to frequency automatic control by the horizontal AFC circuit is applied to the inverting input terminal of the first conductance amplifier,
The non-inverting input terminal of the second conductance amplifier is connected to the output terminal of the AND circuit of the signal generation unit,
The output terminals of the first and second conductance amplifiers are both connected to the non-inverting input terminal of the third conductance amplifier,
A third reference voltage is applied to the inverting input terminal of the third conductance, while an output current is supplied to the first comparator as a current control signal of the first comparator. A burst gate pulse generation circuit characterized by comprising: