JP3860808B2 - 色補間用ラインバッファおよびラインデータ提供装置および方法 - Google Patents
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Description
を備えている
ことを特徴とする。
402 メモリコントローラ
403 メモリ
404 映像信号処理器
405 バッファレジスタ
411、412、413 データ出力ライン
Claims (14)
- 読出しおよび書込み可能な単一メモリ;
以前に前記メモリに格納された第1ラインイメージデータを2mビット単位で格納する前センサーデータ領域、およびmビット単位で入力される第2ラインイメージデータを2mビット単位で格納する現センサーデータ領域を含むバッファレジスタ;および
前記メモリにチップイネーブル信号(CE)、書込みイネーブル信号(WE)、および前記現センサーデータ領域の画像データが記録されるアドレスを提供することによって前記バッファレジスタに格納された第1ラインイメージデータおよび第2ラインイメージデータを前記メモリに対して書込みおよび読出しし、前記メモリに格納された第1ラインデータおよび第2ラインデータと前記イメージセンサーから転送される第3ラインデータの出力を制御するメモリコントローラ
を備えている
ことを特徴とするイメージ補間用ラインデータ提供装置。 - イメージを撮像して前記メモリコントローラに提供するイメージセンサーと、前記出力される第1、第2および第3ラインのデータを受信してイメージ補間を行う映像信号処理器とをさらに含むことを特徴とする請求項1記載のイメージ補間用ラインデータ提供装置。
- 前記メモリコントローラによるメモリのデータ読出しおよび書込みは、上位領域2mビットおよび下位領域2mビットを有する4mビットのメモリセルを単位に前記メモリコントローラによって行われることを特徴とする請求項1記載のイメージ補間用ラインデータ提供装置。
- 前記メモリコントローラは3本のデータ出力ラインをもつことを特徴とする請求項1記載のイメージ補間用ラインデータ提供装置。
- 前記メモリコントローラは、前記チップイネーブル信号がイネーブル状態にされ、前記書込みイネーブル信号がディセーブル状態で、前記メモリから前記第1ラインデータを読み出して前記バッファレジスタの前センサーデータ領域に格納し、現在入力される第2ラインデータを前記バッファレジスタの現センサーデータ領域に格納し、
前記チップイネーブル信号がイネーブル状態にされ、前記書込みイネーブル信号がイネーブル状態で、前記バッファレジスタに格納された前記第1ラインデータおよび前記第2ラインデータを前記メモリセルを単位に前記メモリに格納する
ことを特徴とする請求項3記載のイメージ補間用ラインデータ提供装置。 - 前記メモリコントローラは、3×3ライン補間を行う映像処理機への出力のための3本の出力ラインを持ち、前記メモリに格納された第1ラインイメージデータおよび第2ラインイメージデータを読み出して、前記第1ラインイメージデータは第1出力ラインを通じて、前記第2ラインイメージデータは第2出力ラインを通じて、そして前記イメージセンサーから入力される第3ラインイメージデータは第3出力ラインを通じて、同一クロック内で出力することを特徴とする請求項1記載のイメージ補間用ラインデータ提供装置。
- 前記メモリは前記メモリセルの上位および下位データをそれぞれ出力するための第1データ出力ラインおよび第2データ出力ラインを持ち、前記メモリコントローラは第3データ出力ラインを持ち、前記メモリセルの上位領域に格納された前記前センサーデータは前記第1データ出力ラインを通じて、前記メモリセルの下位領域に格納された前記現センサーデータは前記第2データ出力ラインを通じて、同一クロック内に同期化されて出力されることを特徴とする請求項3記載のイメージ補間用ラインデータ提供装置。
- 前記イメージセンサーから入力される画像データは、ベイヤーパターン信号であることを特徴とする請求項1記載のイメージ補間用ラインデータ提供装置。
- 前記イメージセンサーは、CCDイメージセンサーおよびCMOSイメージセンサーのいずれかであることを特徴とする請求項1記載のイメージ補間用ラインデータ提供装置。
- mビットデータを出力するイメージセンサーから入力される第1ラインのデータを2mビット単位にバッファレジスタの現センサーデータ領域に格納するステップ;
前記バッファレジスタの現センサーデータ領域に格納された第1ラインのデータを2mビット単位にメモリに格納するステップ;
前記バッファレジスタをリフレッシュするステップ;
前記メモリに格納された前記第1ラインのデータを2mビット単位で読み出して前記バッファレジスタの前センサーデータ領域に格納し、前記イメージセンサーから入力される第2ラインのデータを2mビット単位で前記バッファレジスタの現センサーデータ領域に格納するステップ;
前記バッファレジスタの前センサーデータ領域に格納された第1ラインのデータおよび前記現センサーデータ領域に格納された第2ラインのデータを4mビット単位で前記メモリに格納するステップ;および
前記メモリに格納された第1ラインのデータおよび第2ラインのデータとイメージセンサーから入力される第3ラインのデータを同一クロック内で映像処理機に出力するステップを含む
ことを特徴とするイメージ補間用ラインデータ提供方法。 - 前記映像処理機に出力するステップが、
前記メモリに連結されたメモリコントローラが前記メモリに格納された第1ラインのデータを読み出すステップ;
前記メモリコントローラが前記メモリに格納された第2ラインのデータを読み出すステップ;および
前記メモリコントローラがイメージセンサーから入力される第3ラインのデータと、前記メモリから読み出した第1ラインのデータおよび第2ラインのデータをそれぞれの別個のラインを通じて映像処理機に出力するステップ
を含むことを特徴とする請求項10記載のイメージ補間用ラインデータ提供方法。 - 前記メモリは第1出力ラインおよび第2出力ラインをもち、前記メモリコントローラは第3出力ラインをもち、
前記映像処理機に出力するステップが、
同一クロック内で、前記第1ラインイメージデータを前記第1出力ラインを通じて出力し、前記第2ラインイメージデータを前記第2出力ラインを通じて出力し、前記第3ラインイメージデータを前記メモリコントローラの第3出力ラインを通じて出力するステップを含む
ことを特徴とする請求項10記載のイメージ補間用ラインデータ提供方法。 - 前記メモリは2ラインの前記画像データを格納できるような容量をもつことを特徴とする請求項10記載のイメージ補間用ラインデータ提供方法。
- 前記画像データの1ラインは一連の画素で構成されたことを特徴とする請求項10記載のイメージ補間用ラインデータ提供方法。
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