JP3853478B2

JP3853478B2 - Manufacturing method of semiconductor integrated circuit device

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Publication number: JP3853478B2
Application number: JP24506997A
Authority: JP
Inventors: 和孝森; 一彦梶谷; 尚文徳永; 康関根
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 1997-09-10
Filing date: 1997-09-10
Publication date: 2006-12-06
Anticipated expiration: 2017-09-10
Also published as: JPH1187639A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、同一基板に、機能の異なる回路を少なくとも二つ以上混在したシステムＩＣ(Ｉntegrated Ｃircuit)に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置として、同一の半導体基板にＤＲＡＭ（Ｄynamic ＲandumＡccess Ｍemory）及びＣＰＵ（Ｃentral Ｐrocessing Ｕnit）等の論理回路を混在したシステムＩＣが開発されている。このシステムＩＣは、同一基板にＤＲＡＭ及び論理回路を搭載しているので、ＤＲＡＭと論理回路との間におけるデータ転送速度が速い。この種のシステムＩＣについては、例えば、シー・アイ・シー・シー１９９６〔“Ｐerformance Ｅvaluation of a Ｍicroprocessor with Ｏn−chip ＤＲＡＭ and Ｈigh Ｂandwidth Ｉnternal Ｂus”,Ｓ.Ｉwata et．al.,ＣＩＣＣ‘９６１３．１ｐ２６９〜２７２〕に記載されている。また、特開平７−２３５６１６には、ＤＲＡＭとアナログ回路を含む半導体素子においてＤＲＡＭ部の容量形成時にアナログ部の容量およびポリシリコン抵抗を同時に形成する開示がある。また、特開平９−７４１４４，特開平１０−１２８３８，特開平７−１０６５１８には、ＤＲＡＭの容量形成時に論理回路のデカップリング容量を形成する開示がある。
【０００３】
【発明が解決しようとする課題】
本発明者は、前述のＤＲＡＭ及び論理回路を有するシステムＩＣについて検討した結果、以下の問題点を見出した。
【０００４】
前記ＤＲＡＭは、１ビットの情報(“１”又は“０”)を記憶するメモリセルをＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor)と容量素子との直列回路で構成している。この容量素子は、下部電極、誘電体膜、上部電極の夫々を順次積層した積層構造で構成されている。下部電極、上部電極の夫々は、例えば、抵抗値を低減する不純物が導入された多結晶珪素膜で形成されている。誘電体膜は、例えば、酸化珪素膜又は窒化珪素膜からなる単層膜、若しくは酸化珪素膜及び窒化珪素膜からなる多層膜で形成されている。
【０００５】
前記論理回路は、切り換えノイズによる電源電位の揺らぎを防止するため、電源配線間にデカップリング用の容量素子を挿入している。この容量素子は、ゲート電極を上部電極とし、ゲート絶縁膜を誘電体膜とし、ゲート絶縁膜下において半導体基板の主面に形成された半導体領域を下部電極とするＭＩＳ（Ｍetal Ｉnsulator Ｓemiconductor）構造で構成されている。即ち、システムＩＣはＤＲＡＭの容量素子と論理回路の容量素子を別々の工程で形成しているので、これに相当する分、システムＩＣの製造工程数が増加する。
【０００６】
本発明の目的は、半導体集積回路装置の製造工程数を低減することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
同一基板に少なくともＤＲＡＭ及び論理回路を有する半導体集積回路装置の製造方法であって、前記ＤＲＡＭのメモリセルの容量素子を形成する工程において前記論理回路の容量素子を形成する。前記容量素子の形成は、前記基板の表面の素子形成領域にトランジスタ素子を形成し、前記トランジスタ素子の上層に層間絶縁膜を形成した後に行う。前記容量素子の形成は、前記層間絶縁膜上に下部電極を形成する工程と、前記下部電極上に誘電体膜を形成する工程と、前記誘電体膜上に上部電極を形成する工程を具備する。
【０００８】
上述した手段によれば、論理回路の容量素子はＤＲＡＭのメモリセルの容量素子と同一工程で形成されるので、論理回路の容量素子の工程に相当する分、半導体集積回路装置の製造工程数を低減できる。
【０００９】
また、論理回路の容量素子は、層間絶縁膜上において、下部電極、誘電体膜、上部電極の夫々を順次積層した積層構造となるので、ＭＩＳ構造の容量素子に比べて占有面積が縮小される。この結果、論理回路の占有面積を縮小できるので、半導体集積回路装置の小型化を図ることができる。
【００１０】
【発明の実施の形態】
以下、本発明の構成について、システムＩＣに本発明を適用した実施の形態とともに説明する。なお、実施の形態を説明するための図面において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１１】
図１は本発明の一実施形態であるシステムＩＣのブロック図である。
図１に示すように、本実施形態のシステムＩＣは、ＤＲＡＭユニット５１、ＳＲＡＭ(Ｓtatic Ｒandom Ａccess Ｍemory）ユニット５２、論理回路ユニット５３、アナログ回路ユニット５４の夫々を同一基板に混在した構成になっている。これらの各ユニット間は、入出力データバス(Ｉ／Ｏ−ＢＵＳ)を介在して相互に接続されている。
【００１２】
前記ＤＲＡＭユニット５１には、図２(要部回路図)に示すように、１ビットの情報(“１”又は“０”)を記憶するメモリセルＭＤが配置され、更に、周辺回路としてセンスアンプ回路ＤＳＡが配置されている。メモリセルＭＤは、メモリセル選択用素子であるｎチャネルＭＩＳＦＥＴＱｓと情報蓄積用素子である容量素子Ｃ１との直列回路で構成され、ワード線ＷＬとビット線ＢＬとが交差する領域に配置されている。このメモリセルＭＤは、メモリセルアレイ領域において、行列状に複数個配置されている。センスアンプ回路ＤＳＡは、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐ及び負荷用素子である抵抗素子Ｒで構成されている。
【００１３】
前記ＳＲＡＭユニット５２には、図３(要部回路図)に示すように、１ビットの情報(“１”又は“０”)を記憶するメモリセルＭＳが配置され、更に、周辺回路としてセンスアンプ回路ＳＳＡが配置されている。
【００１４】
前記メモリセルＭＳは、２つのインバータ回路からなるフリップフロップ回路、転送用素子である２つのｎチャネルＭＩＳＦＥＴＱｔ及びα線ソフトエラー対策用素子である容量素子Ｃ２で構成されている。２つのインバータ回路の夫々は、負荷用素子であるｐチャネルＭＩＳＦＥＴＱｆ及び駆動用素子であるｎチャネルＭＩＳＦＥＴＱｄで構成されている。一方のインバータ回路のｐチャネルＭＩＳＦＥＴＱｆ、ｎチャネルＭＩＳＦＥＴＱｄの夫々のドレイン領域はフリップフロップ回路の記憶ノード部(情報蓄積ノード部)Ａとして構成され、他方のインバータ回路のｐチャネルＭＩＳＦＥＴＱｆ、ｎチャネルＭＩＳＦＥＴＱｄの夫々のドレイン領域はフリップフロップ回路の記憶ノード部(情報蓄積ノード部)Ｂとして構成されている。
【００１５】
前記一方のｎチャネルＭＩＳＦＥＴＱｔは、フリップフロップ回路の記憶ノード部Ａとビット線ＢＬ１との間に挿入され、他方のｎチャネルＭＩＳＦＥＴＱｔは、フリップフロップ回路の記憶ノード部Ｂとビット線ＢＬ２との間に挿入されている。この２つのｎチャネルＭＩＳＦＥＴＱｔは、ワード線ＷＬによって動作が制御される。
【００１６】
前記容量素子Ｃ２の一方の電極はフリップフロップ回路の記憶ノード部Ａに接続され、その他方の電極はフリップフロップ回路の記憶ノード部Ｂに接続されている。即ち、容量素子Ｃ２は、フリップフロップ回路の記憶ノード部に付加されている。
【００１７】
前記センスアンプ回路ＳＳＡは、前述のセンスアンプ回路ＤＳＡと同様に、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐ及び負荷用素子である抵抗素子Ｒで構成されている。
【００１８】
前記論理回路ユニット５３には、ＮＯＴゲート回路、ＮＯＲゲート回路、ＮＡＮＤゲート回路、ＯＲゲート回路、ＡＮＤゲート回路等の論理回路が配置されている。この論理回路は、図示していないが、ｐチャネルＭＩＳＦＥＴ及びｎチャネルＭＩＳＦＥＴで構成されている。また、論理回路ユニット５３には、図４(要部回路図）に示すように、容量素子Ｃ３が配置されている。この容量素子Ｃ３は、切り換えノイズによる電源電位の揺らぎを防止するため、第１基準電源配線Ｖccと第２基準電源配線Ｖssとの間にデカップリング用として挿入されている。第１基準電源配線Ｖccと第２基準電源配線Ｖssとの間には、ｐチャネルＭＩＳＦＥＴＱｐ及びｎチャネルＭＩＳＦＥＴＱｎが挿入されている。
【００１９】
前記論理回路ユニット５３には、図６(要部回路図)に示すように、抵抗素子Ｒが配置されている。抵抗素子Ｒは、フリップフロップ回路ＦＦ１とフリップフロップ回路ＦＦ２とを結ぶ信号伝送パス経路に一端側が接続され、フリップフロップ回路ＦＦ３に他端側が接続された診断パス経路に挿入されている。なお、図６において、符号ＧＴは論理回路であり、符号ＢＡはバッファ回路である。
【００２０】
前記アナログ回路ユニットには、図５(要部回路図)に示すように、オペアンプ回路ＯＰ、ｎチャネルＭＩＳＦＥＴＱｎ及び容量素子Ｃ４からなるスイッチドキャパシタ回路が配置され、更に、図７(要部回路図)に示すように、エンコーダ回路ＥＤ、オペアンプ回路ＯＰ及び抵抗素子ＲからなるＡ／Ｄ変換器が配置されている。オペアンプ回路ＯＰ及びエンコーダ回路ＥＤは、ｐチャネルＭＩＳＦＥＴ及びｎチャネルＭＩＳＦＥＴで構成されている。
【００２１】
なお、前記ＳＲＡＭユニット５２の容量素子Ｃ２、論理回路ユニット５３の容量素子Ｃ３及びアナログ回路ユニット５４の容量素子Ｃ４は、ＤＲＡＭユニット５１の容量素子Ｃ１を形成する工程において形成される。
【００２２】
また、前記ＤＲＡＭユニット５１の抵抗素子Ｒ、ＳＲＡＭユニット５２の抵抗素子Ｒ、論理回路ユニット５３の抵抗素子Ｒは、アナログ回路ユニット５４の抵抗素子Ｒを形成する工程において形成される。
【００２３】
また、前記各ユニットのｎチャネルＭＩＳＦＥＴ及びｐチャネルＭＩＳＦＥＴは同一工程で形成される。
【００２４】
次に、前記システムＩＣの具体的な構造について、図８(要部断面図)及び図９(要断面図)を用いて説明する。図８には、論理回路ユニット５３を構成する各素子(ｎチャネルＭＩＳＦＥＴ、ｐチャネルＭＩＳＦＥＴ、容量素子、抵抗素子)を示している。図９には、ＤＲＡＭユニット５１のメモリセルＭＤ及びＳＲＡＭユニット５２のメモリセルＭＳを示している。
【００２５】
なお、ＤＲＡＭユニット５１のセンスアンプ回路を構成する各素子、ＳＲＡＭユニット５２のセンスアンプ回路を構成する各素子及びアナログ回路ユニット５４を構成する各素子は、論理回路ユニット５３を構成する各素子とほぼ同一構造となるので、これらの各素子の図示は省略する。
【００２６】
また、図８及び図９において、図を見易くするため、後述する配線２２の上層は図示を省略し、更に、断面を表わすハッチング(平行斜線)は一部省略している。
【００２７】
図８及び図９に示すように、システムＩＣは、例えば単結晶珪素からなるｐ型半導体基板１を主体に構成されている。このｐ型半導体基板１の表面のｐチャネル電界効果トランジスタ形成領域にはｎ型ウエル領域３が形成されている。
【００２８】
前記ＤＲＡＭユニット５１のメモリセルＭＤのメモリセル選択用素子であるｎチャネルＭＩＳＦＥＴＱｓは、図９に示すように、フィールド絶縁膜２で周囲を囲まれた領域内において、ｐ型半導体基板１の表面のｎチャネル電界効果トランジスタ形成領域に構成されている。このｎチャネルＭＩＳＦＥＴＱｓは、主に、チャネル形成領域であるｐ型半導体基板１、ゲート絶縁膜４、ゲート電極５Ａ、ソース領域及びドレイン領域である一対のｎ型半導体領域６及び一対のｎ型半導体領域９で構成されている。一対のｎ型半導体領域６はゲート電極５Ａに対して自己整合で形成され、一対のｎ型半導体領域９はゲート電極５Ａの側面に形成された側壁絶縁膜(サイドウォールスペーサ)に対して自己整合で形成されている。この一対のｎ型半導体領域９はｎ型半導体領域６に比べて高不純物濃度に設定されている。即ち、ｎチャネルＭＩＳＦＥＴＱｓはＬＤＤ（Ｌightly Ｄoped Ｄrain）構造で構成されている。
【００２９】
前記ＤＲＡＭユニット５１のメモリセルＭＤの情報蓄積素子である容量素子Ｃ１は、層間絶縁膜１５の表面上に構成されている。容量素子Ｃ１は、層間絶縁膜１５の表面から、下部電極１７、誘電体膜１８、上部電極１９の夫々を順次積層した積層構造で構成されている。下部電極１７、上部電極１９の夫々は、例えばチタンナイトライド(ＴｉＮ)膜で形成されている。誘電体膜１８は、例えばタンタルオキサイド(ＴａＯｘ)膜又はチタンジルコン酸鉛(Ｐｂ(Ｚｒ，Ｔｉ)Ｏ₃)膜で形成されている。
【００３０】
前記容量素子Ｃ１の下部電極１７は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６を介してｎチャネルＭＩＳＦＥＴＱｓの一方のｎ型半導体領域９に電気的に接続されている。ｎチャネルＭＩＳＦＥＴＱｓの他方のｎ型半導体領域９は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１２を介してビット線ＢＬに電気的に接続されている。導電性埋込材１２は、例えば抵抗値を低減する不純物が導入された多結晶珪素膜で形成されている。
【００３１】
前記ｎチャネルＭＩＳＦＥＴＱｓはビット線ＢＬの下層に配置され、容量素子Ｃ１はビット線ＢＬの上層に配置されている。即ち、メモリセルＭＤは、ビット線ＢＬの上層に情報蓄積用素子である容量素子Ｃ１を配置したＣＯＢ（Ｃapacitor Ｏver Ｂitline)構造で構成されている。このように、メモリセルＭＤの容量素子Ｃ１をビット線ＢＬの上層に配置することにより、容量素子Ｃ１の平面方向のサイズを最大限大きくすることができるので、メモリセルＭＤの占有面積が縮小されても、１［bit］の情報を記憶するのに必要な電荷量を確保することができる。
【００３２】
前記ＳＲＡＭユニット５２のメモリセルＭＳの駆動用素子であるｎチャネルＭＩＳＦＥＴＱｄは、図９に示すように、フィールド絶縁膜２で周囲を囲まれた領域内において、ｐ型半導体基板１の表面のｎチャネル電界効果トランジスタ形成領域に構成されている。このｎチャネルＭＩＳＦＥＴＱｄは、主に、チャネル形成領域であるｐ型半導体基板１、ゲート絶縁膜４、ゲート電極５Ａ、ソース領域及びドレイン領域である一対のｎ型半導体領域６及び一対のｎ型半導体領域９で構成されている。即ち、ｎチャネルＭＩＳＦＥＴＱｄは、前述のｎチャネルＭＩＳＦＥＴＱｓと同様のＬＤＤ構造で構成されている。
【００３３】
前記ｎチャネルＭＩＳＦＥＴＱｄのゲート電極５Ａの表面及びｎ型半導体領域９の表面にはシリサイド層１４が形成されている。シリサイド層１４は、例えばチタンシリサイド(ＴｉＳｉｘ)膜で形成されている。
【００３４】
前記ＳＲＡＭユニット５２のメモリセルＭＳの負荷用素子であるｐチャネルＭＩＳＦＥＴＱｆは、図９に示すように、フィールド絶縁膜２で周囲を囲まれた領域内において、ｎ型ウエル領域３の表面に構成されている。このｐチャネルＭＩＳＦＥＴＱｆは、主に、チャネル形成領域であるｎ型ウエル領域３、ゲート絶縁膜４、ゲート電極５Ａ、ソース領域及びドレイン領域である一対のｎ型半導体領域７及び一対のｎ型半導体領域１０で構成されている。一対のｎ型半導体領域７はゲート電極５Ａに対して自己整合で形成され、一対のｎ型半導体領域１０はゲート電極５Ａの側面に形成された側壁絶縁膜(サイドウォールスペーサ)に対して自己整合で形成されている。この一対のｎ型半導体領域１０はｎ型半導体領域７に比べて高不純物濃度に設定されている。即ち、ｐチャネルＭＩＳＦＥＴＱｆはＬＤＤ構造で構成されている。
【００３５】
前記ｐチャネルＭＩＳＦＥＴＱｆのゲート電極５Ａの表面及びｐ型半導体領域１０の表面にはシリサイド層１４が形成されている。
【００３６】
前記ＳＲＡＭユニット５２のメモリセルＭＳのα線ソフトエラー対策用素子である容量素子Ｃ２は、図９に示すように、層間絶縁膜１５の表面上に構成されている。容量素子Ｃ２は、層間絶縁膜１５の表面から、下部電極１７、誘電体膜１８、上部電極１９の夫々を順次積層した積層構造で構成されている。この容量素子Ｃ２は、前述の容量素子Ｃ１を形成する工程において形成される。
【００３７】
前記容量素子Ｃ２の下部電極１７は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６を介して一方のｎチャネルＭＩＳＦＥＴＱｄの一方のｎ型半導体領域９に電気的に接続され、更に、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６を介して一方のチャネルＭＩＳＦＥＴＱｆの一方のｎ型半導体領域１０に電気的に接続されている。
【００３８】
前記容量素子Ｃ２の上部電極１９は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６を介して他方のｎチャネルＭＩＳＦＥＴＱｄの一方のｎ型半導体領域９に電気的に接続され、更に、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６を介して他方のチャネルＭＩＳＦＥＴＱｆの一方のｎ型半導体領域１０に電気的に接続されている。
【００３９】
前記他方のｎチャネルＭＩＳＦＥＴＱｄの他方のｎ型半導体領域９は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６及び層間絶縁膜２０の接続孔内に埋め込まれた導電性埋込材２１を介して、層間絶縁膜２０の表面上に形成された配線２２に電気的に接続されている。また、他方のｐチャネルＭＩＳＦＥＴＱｆの他方のｎ型半導体領域１０は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６及び層間絶縁膜２０の接続孔内に埋め込まれた導電性埋込材２１を介して、層間絶縁膜２０の表面上に形成された配線２２に電気的に接続されている。導電性埋込材１６、２１の夫々は、例えばタングステン(Ｗ)膜で形成されている。配線２２は、例えばチタンナイトライド膜、銅(Ｃｕ)が添加されたアルミニウム(Ａｌ)合金膜、チタンナイトライド膜の夫々を順次積層した積層構造で構成されている。
【００４０】
なお、ＳＲＡＭユニット５２のメモリセルＭＳの転送用素子であるｎチャネルＭＩＳＦＥＴＱｔは、図示していないが、ｎチャネルＭＩＳＦＥＴＱｄと同様の構造で構成されている。
【００４１】
前記論理回路ユニット５３のｎチャネルＭＩＳＦＥＴＱｎは、図８に示すように、フィールド絶縁膜２で周囲を囲まれた領域内において、ｐ型半導体基板１の表面のｎチャネル電界効果トランジスタ形成領域に構成されている。このｎチャネルＭＩＳＦＥＴＱｎは、主に、チャネル形成領域であるｐ型半導体基板１、ゲート絶縁膜４、ゲート電極５Ａ、ソース領域及びドレイン領域である一対のｎ型半導体領域６及び一対のｎ型半導体領域９で構成されている。即ち、ｎチャネルＭＩＳＦＥＴＱｎは、前述のｎチャネルＭＩＳＦＥＴＱｓと同様のＬＤＤ構造で構成されている。
【００４２】
前記ｎチャネルＭＩＳＦＥＴＱｎのゲート電極５Ａの表面及びｎ型半導体領域９の表面にはシリサイド層１４が形成されている。このｎチャネルＭＩＳＦＥＴＱｎの一対のｎ型半導体領域９の夫々は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６及び層間絶縁膜２０の接続孔内に埋め込まれた導電性埋込材２１を介して配線２２に電気的に接続されている。
【００４３】
前記論理回路ユニット５３のｐチャネルＭＩＳＦＥＴＱｐは、図８に示すように、フィールド絶縁膜２で周囲を囲まれた領域内において、ｎ型ウエル領域３の表面に構成されている。このｐチャネルＭＩＳＦＥＴＱｐは、主に、チャネル形成領域であるｎ型ウエル領域３、ゲート絶縁膜４、ゲート電極５Ａ、ソース領域及びドレイン領域である一対のｎ型半導体領域７及び一対のｎ型半導体領域１０で構成されている。即ち、ｐチャネルＭＩＳＦＥＴＱｐは、前述のｐチャネルＭＩＳＦＥＴＱｆと同様にＬＤＤ構造で構成されている。
【００４４】
前記ｐチャネルＭＩＳＦＥＴＱｐのゲート電極５Ａの表面及びｐ型半導体領域１０の表面にはシリサイド層１４が形成されている。このｐチャネルＭＩＳＦＥＴＱｐの一対のｎ型半導体領域１０の夫々は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６及び層間絶縁膜２０の接続孔内に埋め込まれた導電性埋込材２１を介して配線２２に電気的に接続されている。
【００４５】
前記論理回路ユニット５３の容量素子Ｃ３は、図８に示すように、層間絶縁膜１５の表面上に構成されている。容量素子Ｃ３は、層間絶縁膜１５の表面から、下部電極１７、誘電体膜１８、上部電極１９の夫々を順次積層した積層構造で構成されている。この容量素子Ｃ３は、前述の容量素子Ｃ１を形成する工程において形成される。
【００４６】
前記論理回路ユニット５３の抵抗素子Ｒは、図８に示すように、フィールド絶縁膜２の表面上に形成された多結晶珪素膜５Ｂで構成されている。多結晶珪素膜５Ｂの一端側のコンタクト領域及び他端側のコンタクト領域は、これらのコンタクト領域で挾まれた中間領域の不純物濃度に比べて高不純物濃度に設定されている。多結晶珪素膜５Ｂの一端側のコンタクト領域の表面及び他端側のコンタクト領域の表面にはシリサイド層１４が形成されている。この抵抗素子Ｒの一端側、他端側の夫々は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６及び層間絶縁膜２０の接続孔内に埋め込まれた導電性埋込材２１を介して配線２２に電気的に接続されている。
【００４７】
前記アナログ回路ユニット５４の容量素子Ｃ４は、図８及び図９に図示していないが、前述の容量素子Ｃ１と同様に構成され、容量素子Ｃ１を形成する工程において形成される。
【００４８】
前記ＤＲＡＭユニット５１の抵抗素子Ｒ、前記ＳＲＡＭユニット５２の抵抗素子Ｒ、前記アナログ回路ユニット５４の抵抗素子Ｒは、図８及び図９に図示していないが、前述の論理回路ユニット５３の抵抗素子Ｒと同様に構成されている。これらの抵抗素子Ｒは、アナログ回路ユニット５４の抵抗素子Ｒを形成する工程において形成される。
【００４９】
次に、前記システムＩＣの製造方法について、図１０乃至図２５（製造方法を説明するための要部断面図）を用いて説明する。なお、図１０乃至図２５において、図を見易くするため、断面を表わすハッチング(平行斜線)は一部省略している。
【００５０】
まず、単結晶珪素からなるｐ型半導体基板１を用意する。
次に、前記ｐ型半導体基板１の表面の素子間分離領域にフィールド絶縁膜２を形成する。フィールド絶縁膜２は、ｐ型半導体基板１の表面の素子間分離領域に溝を形成し、その後、前記溝内を含む基板１の表面上の全面に例えばＣＶＤ(Ｃhemical Ｖapor Ｄeposition)法で酸化珪素膜を形成し、その後、前記酸化珪素膜にＣＭＰ(Ｃhemical Ｍechanical Ｐolishing)処理を施して形成する。
【００５１】
次に、前記基板１の表面のｐチャネル電界効果トランジスタ形成領域にｎ型ウエル領域３を選択的に形成する。ここまでの工程を図１０及び図１１に示す。
【００５２】
次に、前記ｐ型半導体基板１の表面のｐチャネル電界効果トランジスタ形成領域上及びｎチャネル電界効果トランジスタ形成領域上にゲート絶縁膜４を形成する。ゲート絶縁膜４は熱酸化珪素膜で形成する。
【００５３】
次に、前記基板１の表面上の全面に、不純物が導入されていない多結晶珪素膜５をＣＶＤ法で形成する。
【００５４】
次に、前記多結晶珪素膜５の表面上にマスク３０を形成する。マスク３０はフォトリソグラフィ技術で形成する。マスク３０は、基板１のｐチャネル電界効果トランジスタ形成領域上に開口を有し、抵抗素子のコンタクト領域となる多結晶珪素膜５の領域上に開口を有する。
【００５５】
次に、前記マスク３０を不純物導入用マスクとして使用し、マスク３０から露出された多結晶珪素膜５にｐ型不純物として硼素(Ｂ)をイオン打込み法で導入する。ここまでの工程を図１２及び図１３に示す。
【００５６】
次に、前記マスク３０を除去し、その後、前記多結晶珪素膜５の表面上にマスク３１を形成する。マスク３１はフォトリソグラフィ技術で形成する。マスク３１は、基板１のｎチャネル電界効果トランジスタ形成領域上に開口を有する。
【００５７】
次に、前記マスク３１を不純物導入用マスクとして使用し、マスク３１から露出された多結晶珪素膜５にｎ型不純物として燐(Ｐ)をイオン打込み法で導入する。ここまでの工程を図１４及び図１５に示す。
【００５８】
次に、前記マスク３１を除去した後、前記多結晶珪素膜５にパターンニングを施し、ゲート電極５Ａ及び抵抗素子Ｒを形成すると共に、図示していなが、ワード線ＷＬを形成する。
【００５９】
次に、前記ｐ型半導体基板１の表面のｎチャネル電界効果トランジスタ形成領域にｎ型不純物として砒素(Ａｓ)をイオン打込み法で選択的に導入し、一対のｎ型半導体領域６を形成する。この工程において、抵抗素子Ｒはマスクで被覆しておく。
【００６０】
次に、前記ｐ型半導体基板１の表面のｐチャネル電界効果トランジスタ形成領域にｐ型不純物として硼素(Ｂ)をイオン打込み法で選択的に導入し、一対のｐ型半導体領域７を形成する。この工程において、抵抗素子Ｒにも硼素を導入する。
【００６１】
次に、前記ゲート電極５Ａの側面に側壁絶縁膜８を形成する。側壁絶縁膜８は、ｐ型半導体基板１の表面上の全面に例えば酸化珪素膜をＣＶＤ法で形成し、その後、前記酸化珪素膜にＲＩＥ(Ｒeactive Ｉon Ｅtching）等の異方性エッチングを施して形成する。この工程において、抵抗素子Ｒの側面にも側壁絶縁膜８が形成される。
【００６２】
次に、前記ｐ型半導体基板１の表面のｎチャネル電界効果トランジスタ形成領域にｎ型不純物として砒素(Ａｓ)をイオン打込み法で選択的に導入し、一対のｎ型半導体領域９を形成する。この工程において、抵抗素子Ｒはマスクで被覆しておく。この工程により、ｎチャネルＭＩＳＦＥＴＱｎ、ｎチャネルＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴＱｄの夫々が形成されると共に、図示していないがｎチャネルＭＩＳＦＥＴＱｔが形成される。
【００６３】
次に、前記ｐ型半導体基板１の表面のｐチャネル電界効果トランジスタ形成領域にｐ型不純物として硼素(Ｂ)をイオン打込み法で選択的に導入し、一対のｐ型半導体領域１０を形成する。この工程において、抵抗素子Ｒの中間領域は、マスクで被覆しておく。この工程により、ｐチャネルＭＩＳＦＥＴＱｐ、ｐチャネルＭＩＳＦＥＴＱｆの夫々が形成される。ここまでの工程を図１６及び図１７に示す。
【００６４】
次に、前記ｐ型半導体基板１の表面上の全面に例えば酸化珪素膜からなる絶縁膜１１をＣＶＤ法で形成する。
【００６５】
次に、前記絶縁膜１１に接続孔を形成し、その後、前記接続孔内に導電性埋込材１２を形成する。
【００６６】
次に、前記絶縁膜１１の表面上の全面に例えばタングステン(Ｗ)膜からなる配線材をスパッタ法で形成し、その後、前記配線材にパターンニングを施してビット線ＢＬを形成すると共に、図示していないが、ビット線ＢＬ１及びＢＬ２を形成する。ここまでの工程を図１８及び図１９に示す。
【００６７】
次に、前記絶縁膜１１の表面上の全面に例えば酸化珪素膜からなる絶縁膜１３をＣＶＤ法で形成する。その後、前記絶縁膜１３、絶縁膜１１の夫々にＲＩＥ等の異性エッチングを選択的に施し、ｎチャネルＭＩＳＦＥＴＱｓの領域上及び抵抗素子Ｒの中間領域上に絶縁膜１１及び絶縁膜１３を残存させ、これ以外の領域における絶縁膜１３及び絶縁膜１１を除去する。
【００６８】
次に、前記ゲート電極５Ａの表面上、ｎ型半導体領域９の表面上及びｐ型半導体領域１０の表面上にシリサイド層１４を形成すると共に、抵抗素子Ｒのコンタクト領域上にシリサイド層１４を形成する。シリサイド層１４は、基板１の表面上の全面に例えばチタン(Ｔｉ)膜を形成し、その後、熱処理を施して、ゲート電極５Ａ、ｎ型半導体領域９、ｐ型半導体領域１０、抵抗素子ＲのＳｉとチタン膜のＴｉとを反応させ、その後、Ｓｉと反応していない未反応のチタン膜を例えばウエットエッチング法で選択的に除去して形成する。この工程において、ｎチャネルＭＩＳＦＥＴＱｓ及び抵抗素子Ｒの中間領域は絶縁膜１１で被覆されているので、ｎチャネルＭＩＳＦＥＴＱｓのｎ型半導体領域７の表面及び抵抗素子Ｒの中間領域の表面にはシリサイド層１４は形成されない。ここまでの工程を図２０及び図２１に示す。
【００６９】
次に、前記基板１の表面上の全面に例えば酸化珪素膜からなる絶縁膜をＣＶＤ法で堆積して層間絶縁膜１５を形成し、その後、前記層間絶縁膜１５に接続孔を形成し、その後、前記接続孔内に導電性埋込材１６を形成する。ここまでの工程を図２２及び図２３に示す。
【００７０】
次に、前記層間絶縁膜１５の表面上にＤＲＡＭユニット５１のメモリセルＭＤの容量素子Ｃ１を形成すると共に、ＳＲＡＭユニット５２のメモリセルＭＳの容量素子Ｃ２及び論理回路ユニット５３の容量素子Ｃ３を形成する。この工程において、図示していないが、アナログ回路ユニット５４の容量素子も同時に形成する。これらの容量素子は、層間絶縁膜１５の表面上に例えばチタンナイトライド(ＴｉＮ)膜からなる第１電極材を形成し、その後、前記第１電極材にパターンニングを施して下部電極１７を形成し、その後、前記下部電極１７上を含む層間絶縁膜１５上の全面に例えばタンタルオキサイド(ＴａＯｘ)膜又はチタンジルコン酸鉛(Ｐｂ(Ｚｒ，Ｔｉ)Ｏ₃)膜からなる誘電体膜１８を形成し、その後、前記誘電体膜１８にパターンニングを施し、その後、前記誘電体膜１８上を含む層間絶縁膜１５上の全面に例えばチタンナイトライド(ＴｉＮ)膜からなる第２電極材を形成し、その後、前記第２電極材にパターンニングを施して上部電極１９を形成することにより形成される。ここまでの工程を図２４及び図２５に示す。
【００７１】
次に、前記上部電極１９の表面上を含む基板１上の全面に層間絶縁膜２０を形成し、その後、前記層間絶縁膜２０に接続孔を形成し、その後、前記接続孔内に導電性埋込材２１を形成し、その後、前記層間絶縁膜２０の表面上に配線２２を形成することにより、図８及び図９に示す状態となる。この後、層間絶縁膜、第２層目の配線、層間絶縁膜、第３層目の配線及び最終保護膜を形成することにより、本実施形態のシステムＩＣがほぼ完成する。
【００７２】
以上説明したように、本実施形態によれば以下の効果が得られる。
（１）ＤＲＡＭのメモリセルＭＤの容量素子Ｃ１を形成する工程において、論理回路の容量素子Ｃ３を形成することにより、論理回路の容量素子Ｃ３はＤＲＡＭのメモリセルＭＤの容量素子Ｃ１と同一工程で形成されるので、論理回路の容量素子Ｃ３の工程に相当する分、システムＩＣの製造工程数を低減できる。
【００７３】
また、論理回路の容量素子Ｃ３は、層間絶縁膜１５上において、下部電極１７、誘電体膜１８、上部電極１９の夫々を順次積層した積層構造となるので、ＭＩＳ構造の容量素子に比べて占有面積が縮小される。この結果、論理回路の占有面積を縮小できるので、システムＩＣの小型化を図ることができる。
【００７４】
（２）ＤＲＡＭのメモリセルＭＤの容量素子Ｃ１を形成する工程において、ＳＲＡＭのメモリセルＭＳの記憶ノード部に付加される容量素子Ｃ２を形成することにより、ＳＲＡＭのメモリセルＭＳの容量素子Ｃ２は、ＤＲＡＭのメモリセルＭＤの容量素子Ｃ１と同一工程で形成されるので、メモリセルＭＳの容量素子Ｃ２の工程に相当する分、システムＩＣの製造工程数を低減できる。
【００７５】
（３）ＤＲＡＭのメモリセルＭＤの容量素子Ｃ１を形成する工程において、アナログ回路の容量素子Ｃ４を形成することにより、アナログ回路の容量素子Ｃ４は、ＤＲＡＭのメモリセルＭＤの容量素子Ｃ１と同一工程で形成されるので、アナログ回路の容量素子Ｃ４の工程に相当する分、システムＩＣの製造工程数を低減できる。
【００７６】
（４）アナログ回路の抵抗素子Ｒを形成する工程において、ＤＲＡＭのセンスアンプ回路ＤＳＡの抵抗素子Ｒを形成することにより、センスアンプ回路ＤＳＡの抵抗素子Ｒはアナログ回路の抵抗素子Ｒと同一工程で形成されるので、センスアンプ回路ＤＳＡの抵抗素子Ｒに相当する分、システムＩＣの製造工程数を低減できる。
【００７７】
（５）アナログ回路の抵抗素子Ｒを形成する工程において、ＳＲＡＭのセンスアンプ回路ＳＳＡの抵抗素子Ｒを形成することにより、センスアンプ回路ＳＳＡの抵抗素子Ｒはアナログ回路の抵抗素子Ｒと同一工程で形成されるので、センスアンプ回路ＳＳＡの抵抗素子Ｒに相当する分、システムＩＣの製造工程数を低減できる。
【００７８】
（６）アナログ回路の抵抗素子Ｒを形成する工程において、論理回路の抵抗素子Ｒを形成することにより、論理回路の抵抗素子Ｒはアナログ回路の抵抗素子Ｒと同一工程で形成されるので、論理回路の抵抗素子Ｒに相当する分、システムＩＣの製造工程数を低減できる。
【００７９】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００８０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、半導体集積回路装置の製造工程数を低減できる。
また、本発明によれば、半導体集積回路装置の小型化が図れる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるシステムＩＣのブロック図である。
【図２】前記システムＩＣの要部回路図である。
【図３】前記システムＩＣの要部回路図である。
【図４】前記システムＩＣの要部回路図である。
【図５】前記システムＩＣの要部回路図である。
【図６】前記システムＩＣの要部回路図である。
【図７】前記システムＩＣの要部回路図である。
【図８】前記システムＩＣの要部断面図である。
【図９】前記システムＩＣの要部断面図である。
【図１０】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１１】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１２】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１３】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１４】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１５】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１６】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１７】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１８】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１９】前記システムＩＣの製造方法を説明するための要部断面図である。
【図２０】前記システムＩＣの製造方法を説明するための要部断面図である。
【図２１】前記システムＩＣの製造方法を説明するための要部断面図である。
【図２２】前記システムＩＣの製造方法を説明するための要部断面図である。
【図２３】前記システムＩＣの製造方法を説明するための要部断面図である。
【図２４】前記システムＩＣの製造方法を説明するための要部断面図である。
【図２５】前記システムＩＣの製造方法を説明するための要部断面図である。
【符号の説明】
１…ｐ型半導体基板、２…フィールド絶縁膜、３…ｎ型ウエル領域、４…ゲート絶縁膜、５Ａ…ゲート電極、６…ｎ型半導体領域、７…ｐ型半導体領域、９…ｎ型半導体領域、１０…ｐ型半導体領域、１２…導電性埋込材、１４…シリサイド層、１５…層間絶縁膜、１６…導電性埋込材、１７…下部電極、１８…誘電体膜、１９…上部電極、２０…層間絶縁膜、２１…導電性埋込材、２２…配線、Ｃ１，Ｃ２，Ｃ３，Ｃ４…容量素子、Ｒ…抵抗素子、ＭＤ，ＭＳ…メモリセル、ＤＳＡ，ＳＳＡ…センスアンプ回路、ＷＬ…ワード線、ＢＬ，ＢＬ１，ＢＬ２…ビット線、Ｑｎ，Ｑｓ，Ｑｔ，Ｑｄ…ｎチャネルＭＩＳＦＥＴ、Ｑｐ，Ｑｆ…ｐチャネルＭＩＳＦＥＴ、５１…ＤＲＡＭユニット、５２…ＳＲＡＭユニット、５３…論理回路ユニット、５４…アナログ回路ユニット。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit device, and more particularly to a system IC in which at least two circuits having different functions are mixed on the same substrate (IntegratedCircuit).
[0002]
[Prior art]
As a semiconductor integrated circuit device, a system IC in which logic circuits such as DRAM (Dynamic Random Access Memory) and CPU (Central Processing Unit) are mixed on the same semiconductor substrate has been developed. This system IC has DRAM and logic circuit on the same substrate.TowerTherefore, the data transfer speed between the DRAM and the logic circuit is high. For this type of system IC, see, for example, CIC 1996 ["Performance Evaluation of a Microprocessor with On-chip DRAM and High Bandwidth Internal Bus", S. Iwata et. al., CICC '96 13.1 p269-272].Japanese Patent Application Laid-Open No. 7-235616 discloses that in a semiconductor element including a DRAM and an analog circuit, the capacitance of the analog portion and the polysilicon resistor are simultaneously formed when the capacitance of the DRAM portion is formed. Japanese Patent Laid-Open Nos. 9-74144, 10-12838, and 7-106518 disclose the formation of a decoupling capacitor for a logic circuit when a DRAM capacitor is formed.
[0003]
[Problems to be solved by the invention]
As a result of studying the system IC having the above-described DRAM and logic circuit, the present inventor has found the following problems.
[0004]
In the DRAM, a memory cell storing 1-bit information (“1” or “0”) is stored in a MISFET (MetalInsulatorSemiconductorFieldEffectTransistor) and a capacitive circuit. This capacitive element has a laminated structure in which a lower electrode, a dielectric film, and an upper electrode are sequentially laminated. Each of the lower electrode and the upper electrode is formed of, for example, a polycrystalline silicon film into which an impurity for reducing the resistance value is introduced. The dielectric film is formed of, for example, a single layer film made of a silicon oxide film or a silicon nitride film, or a multilayer film made of a silicon oxide film and a silicon nitride film.
[0005]
In the logic circuit, a decoupling capacitive element is inserted between the power supply wirings in order to prevent fluctuations in the power supply potential due to switching noise. This capacitive element has a gate electrode as an upper electrode, a gate insulating film as a dielectric film, and a semiconductor region formed on the main surface of the semiconductor substrate under the gate insulating film as a lower electrode.MetalInsulatorSemiconductor) structure. That is, since the system IC forms the capacitive element of the DRAM and the capacitive element of the logic circuit in separate steps, the number of manufacturing steps of the system IC increases correspondingly.
[0006]
An object of the present invention is to provide a technique capable of reducing the number of manufacturing steps of a semiconductor integrated circuit device.
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0007]
[Means for Solving the Problems]
Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
A method of manufacturing a semiconductor integrated circuit device having at least a DRAM and a logic circuit on the same substrate, wherein the capacitor of the logic circuit is formed in the step of forming a capacitor of a memory cell of the DRAM. The capacitor element is formed after a transistor element is formed in an element formation region on the surface of the substrate and an interlayer insulating film is formed in an upper layer of the transistor element. The formation of the capacitive element includes a step of forming a lower electrode on the interlayer insulating film, a step of forming a dielectric film on the lower electrode, and a step of forming an upper electrode on the dielectric film. .
[0008]
According to the above-described means, since the capacitor element of the logic circuit is formed in the same process as the capacitor element of the DRAM memory cell, the number of manufacturing steps of the semiconductor integrated circuit device is reduced by the amount corresponding to the process of the capacitor element of the logic circuit. Can be reduced.
[0009]
Further, since the capacitive element of the logic circuit has a laminated structure in which the lower electrode, the dielectric film, and the upper electrode are sequentially laminated on the interlayer insulating film, the occupied area is reduced as compared with the capacitive element having the MIS structure. . As a result, the area occupied by the logic circuit can be reduced, and the semiconductor integrated circuit device can be downsized.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the configuration of the present invention will be described together with an embodiment in which the present invention is applied to a system IC. Note that components having the same function are denoted by the same reference symbols in the drawings for describing the embodiments, and the repetitive description thereof is omitted.
[0011]
FIG. 1 is a block diagram of a system IC according to an embodiment of the present invention.
As shown in FIG. 1, the system IC of this embodiment includes a DRAM unit 51, SRAM (StaticRandomAccessMemory) unit 52, logic circuit unit 53, and analog circuit unit 54 are mixed on the same substrate. These units are connected to each other via an input / output data bus (I / O-BUS).
[0012]
As shown in FIG. 2 (main circuit diagram), the DRAM unit 51 is provided with a memory cell MD for storing 1-bit information (“1” or “0”), and a sense amplifier as a peripheral circuit. A circuit DSA is arranged. The memory cell MD is composed of a series circuit of an n-channel MISFETQs that is a memory cell selection element and a capacitive element C1 that is an information storage element, and is arranged in a region where the word line WL and the bit line BL intersect. . A plurality of memory cells MD are arranged in a matrix in the memory cell array region. The sense amplifier circuit DSA includes an n-channel MISFET Qn, a p-channel MISFET Qp, and a resistance element R that is a load element.
[0013]
As shown in FIG. 3 (main circuit diagram), the SRAM unit 52 is provided with a memory cell MS for storing 1-bit information (“1” or “0”), and a sense amplifier as a peripheral circuit. A circuit SSA is arranged.
[0014]
The memory cell MS includes a flip-flop circuit composed of two inverter circuits, two n-channel MISFETs Qt that are transfer elements, and a capacitive element C2 that is an α-ray soft error countermeasure element. Each of the two inverter circuits includes a p-channel MISFET Qf that is a load element and an n-channel MISFET Qd that is a drive element. The drain regions of the p-channel MISFET Qf and the n-channel MISFET Qd of one inverter circuit are configured as a storage node portion (information storage node portion) A of the flip-flop circuit, and the p-channel MISFET Qf and the n-channel MISFET Qd of the other inverter circuit, respectively. The drain region is configured as a storage node portion (information storage node portion) B of the flip-flop circuit.
[0015]
The one n-channel MISFET Qt is inserted between the storage node portion A of the flip-flop circuit and the bit line BL1, and the other n-channel MISFET Qt is interposed between the storage node portion B of the flip-flop circuit and the bit line BL2. Has been inserted. The operations of the two n-channel MISFETs Qt are controlled by the word line WL.
[0016]
One electrode of the capacitive element C2 is connected to the storage node portion A of the flip-flop circuit, and the other electrode is connected to the storage node portion B of the flip-flop circuit. That is, the capacitive element C2 is added to the storage node portion of the flip-flop circuit.
[0017]
The sense amplifier circuit SSA includes an n-channel MISFET Qn, a p-channel MISFET Qp, and a resistance element R that is a load element, as in the sense amplifier circuit DSA.
[0018]
The logic circuit unit 53 includes logic circuits such as a NOT gate circuit, a NOR gate circuit, a NAND gate circuit, an OR gate circuit, and an AND gate circuit. Although not shown, this logic circuit is composed of a p-channel MISFET and an n-channel MISFET. In the logic circuit unit 53, as shown in FIG. 4 (main circuit diagram), a capacitive element C3 is arranged. The capacitive element C3 is inserted for decoupling between the first reference power supply wiring Vcc and the second reference power supply wiring Vss in order to prevent fluctuation of the power supply potential due to switching noise. A p-channel MISFET Qp and an n-channel MISFET Qn are inserted between the first reference power line Vcc and the second reference power line Vss.
[0019]
In the logic circuit unit 53, a resistance element R is arranged as shown in FIG. The resistance element R is inserted into a diagnostic path path having one end connected to the signal transmission path path connecting the flip-flop circuit FF1 and the flip-flop circuit FF2, and the other end connected to the flip-flop circuit FF3. In FIG. 6, symbol GT is a logic circuit, and symbol BA is a buffer circuit.
[0020]
As shown in FIG. 5 (main part circuit diagram), the analog circuit unit is provided with a switched capacitor circuit including an operational amplifier circuit OP, an n-channel MISFET Qn, and a capacitive element C4, and FIG. 7 (main part circuit diagram). ), An A / D converter including an encoder circuit ED, an operational amplifier circuit OP, and a resistance element R is disposed. The operational amplifier circuit OP and the encoder circuit ED are composed of a p-channel MISFET and an n-channel MISFET.
[0021]
The capacitive element C2 of the SRAM unit 52, the capacitive element C3 of the logic circuit unit 53, and the capacitive element C4 of the analog circuit unit 54 are formed in the process of forming the capacitive element C1 of the DRAM unit 51.
[0022]
The resistance element R of the DRAM unit 51, the resistance element R of the SRAM unit 52, and the resistance element R of the logic circuit unit 53 are formed in the step of forming the resistance element R of the analog circuit unit 54.
[0023]
The n channel MISFET and the p channel MISFET of each unit are formed in the same process.
[0024]
Next, a specific structure of the system IC will be described with reference to FIG. 8 (essential sectional view) and FIG. 9 (essential sectional view). FIG. 8 shows each element (n-channel MISFET, p-channel MISFET, capacitor element, resistor element) constituting the logic circuit unit 53. FIG. 9 shows the memory cell MD of the DRAM unit 51 and the memory cell MS of the SRAM unit 52.
[0025]
Each element constituting the sense amplifier circuit of the DRAM unit 51, each element constituting the sense amplifier circuit of the SRAM unit 52, and each element constituting the analog circuit unit 54 are substantially the same as each element constituting the logic circuit unit 53. Since these have the same structure, the illustration of each of these elements is omitted.
[0026]
8 and 9, the upper layer of the wiring 22, which will be described later, is not shown in order to make the drawing easier to see, and hatching (parallel oblique lines) representing a cross section is partially omitted.
[0027]
As shown in FIGS. 8 and 9, the system IC is mainly configured by a p-type semiconductor substrate 1 made of, for example, single crystal silicon. An n-type well region 3 is formed in a p-channel field effect transistor formation region on the surface of the p-type semiconductor substrate 1.
[0028]
As shown in FIG. 9, the n-channel MISFET Qs which is a memory cell selection element of the memory cell MD of the DRAM unit 51 is formed on the surface of the p-type semiconductor substrate 1 in the region surrounded by the field insulating film 2. An n-channel field effect transistor formation region is formed. The n-channel MISFET Qs mainly includes a p-type semiconductor substrate 1 serving as a channel formation region, a gate insulating film 4, a gate electrode 5A, a pair of n-type semiconductor regions 6 serving as a source region and a drain region, and a pair of n-type semiconductor regions. 9. The pair of n-type semiconductor regions 6 is formed in a self-alignment with respect to the gate electrode 5A, and the pair of n-type semiconductor regions 9 is in a self-alignment with a sidewall insulating film (sidewall spacer) formed on the side surface of the gate electrode 5A. It is formed with. The pair of n-type semiconductor regions 9 is set to a higher impurity concentration than the n-type semiconductor region 6. That is, the n-channel MISFETQs is LDD (LightlyDopedDrain) structure.
[0029]
A capacitive element C1 which is an information storage element of the memory cell MD of the DRAM unit 51 is formed on the surface of the interlayer insulating film 15. The capacitive element C1 has a stacked structure in which the lower electrode 17, the dielectric film 18, and the upper electrode 19 are sequentially stacked from the surface of the interlayer insulating film 15. Each of the lower electrode 17 and the upper electrode 19 is formed of, for example, a titanium nitride (TiN) film. The dielectric film 18 is, for example, a tantalum oxide (TaOx) film or lead titanium zirconate (Pb (Zr, Ti) O)._Three) It is formed of a film.
[0030]
The lower electrode 17 of the capacitive element C1 is electrically connected to one of the n-type semiconductor regions 9 of the n-channel MISFET Qs through the conductive embedded material 16 embedded in the connection hole of the interlayer insulating film 15. . The other n-type semiconductor region 9 of the n-channel MISFET Qs is electrically connected to the bit line BL via the conductive embedded material 12 embedded in the connection hole of the interlayer insulating film 15. The conductive embedding material 12 is formed of, for example, a polycrystalline silicon film into which an impurity for reducing the resistance value is introduced.
[0031]
The n-channel MISFET Qs is disposed in the lower layer of the bit line BL, and the capacitive element C1 is disposed in the upper layer of the bit line BL. In other words, the memory cell MD has a COB (capacitor C1) that is an information storage element disposed above the bit line BL.CapacitorOverBitline) structure. Thus, by arranging the capacitive element C1 of the memory cell MD in the upper layer of the bit line BL, the size of the capacitive element C1 in the planar direction can be maximized, so that the area occupied by the memory cell MD is reduced. However, it is possible to secure the amount of charge necessary to store 1 [bit] information.
[0032]
As shown in FIG. 9, the n-channel MISFET Qd, which is a driving element for the memory cell MS of the SRAM unit 52, has an n-channel on the surface of the p-type semiconductor substrate 1 in the region surrounded by the field insulating film 2. The field effect transistor formation region is configured. The n-channel MISFET Qd mainly includes a p-type semiconductor substrate 1 serving as a channel formation region, a gate insulating film 4, a gate electrode 5A, a pair of n-type semiconductor regions 6 serving as a source region and a drain region, and a pair of n-type semiconductor regions. 9. That is, the n-channel MISFET Qd has an LDD structure similar to that of the aforementioned n-channel MISFET Qs.
[0033]
A silicide layer 14 is formed on the surface of the gate electrode 5A and the surface of the n-type semiconductor region 9 of the n-channel MISFET Qd. The silicide layer 14 is formed of, for example, a titanium silicide (TiSix) film.
[0034]
As shown in FIG. 9, the p-channel MISFET Qf, which is a load element for the memory cell MS of the SRAM unit 52, is formed on the surface of the n-type well region 3 in the region surrounded by the field insulating film 2. ing. The p-channel MISFET Qf mainly includes an n-type well region 3 that is a channel formation region, a gate insulating film 4, a gate electrode 5A, a pair of n-type semiconductor regions 7 that are a source region and a drain region, and a pair of n-type semiconductor regions. 10 is comprised. The pair of n-type semiconductor regions 7 is formed in a self-alignment with respect to the gate electrode 5A, and the pair of n-type semiconductor regions 10 is in a self-alignment with a sidewall insulating film (sidewall spacer) formed on the side surface of the gate electrode 5A. It is formed with. The pair of n-type semiconductor regions 10 is set to a higher impurity concentration than the n-type semiconductor region 7. That is, the p-channel MISFET Qf has an LDD structure.
[0035]
A silicide layer 14 is formed on the surface of the gate electrode 5A and the surface of the p-type semiconductor region 10 of the p-channel MISFET Qf.
[0036]
As shown in FIG. 9, the capacitive element C2, which is an element for countermeasures against α-ray soft error of the memory cell MS of the SRAM unit 52, is formed on the surface of the interlayer insulating film 15. The capacitive element C2 has a stacked structure in which the lower electrode 17, the dielectric film 18, and the upper electrode 19 are sequentially stacked from the surface of the interlayer insulating film 15. The capacitive element C2 is formed in the process of forming the capacitive element C1 described above.
[0037]
The lower electrode 17 of the capacitive element C2 is electrically connected to one n-type semiconductor region 9 of one n-channel MISFET Qd through a conductive buried material 16 buried in the connection hole of the interlayer insulating film 15. Furthermore, it is electrically connected to one n-type semiconductor region 10 of one channel MISFET Qf via a conductive filling material 16 buried in the connection hole of the interlayer insulating film 15.
[0038]
The upper electrode 19 of the capacitive element C2 is electrically connected to one n-type semiconductor region 9 of the other n-channel MISFET Qd through a conductive embedded material 16 embedded in the connection hole of the interlayer insulating film 15. Furthermore, it is electrically connected to one n-type semiconductor region 10 of the other channel MISFET Qf through a conductive filling material 16 buried in the connection hole of the interlayer insulating film 15.
[0039]
The other n-type semiconductor region 9 of the other n-channel MISFET Qd has a conductive buried material 16 embedded in the connection hole of the interlayer insulating film 15 and a conductive buried material embedded in the connection hole of the interlayer insulating film 20. It is electrically connected to the wiring 22 formed on the surface of the interlayer insulating film 20 through the insert 21. In addition, the other n-type semiconductor region 10 of the other p-channel MISFET Qf has a conductive embedded material 16 embedded in the connection hole of the interlayer insulating film 15 and a conductive material embedded in the connection hole of the interlayer insulating film 20. The wiring 22 is electrically connected to the wiring 22 formed on the surface of the interlayer insulating film 20 through the filling material 21. Each of the conductive embedding materials 16 and 21 is formed of, for example, a tungsten (W) film. The wiring 22 has a laminated structure in which, for example, a titanium nitride film, an aluminum (Al) alloy film to which copper (Cu) is added, and a titanium nitride film are sequentially laminated.
[0040]
Note that the n-channel MISFET Qt, which is a transfer element of the memory cell MS of the SRAM unit 52, is configured in the same manner as the n-channel MISFET Qd, although not shown.
[0041]
As shown in FIG. 8, the n-channel MISFET Qn of the logic circuit unit 53 is configured as an n-channel field effect transistor formation region on the surface of the p-type semiconductor substrate 1 in a region surrounded by the field insulating film 2. ing. The n-channel MISFET Qn mainly includes a p-type semiconductor substrate 1 serving as a channel formation region, a gate insulating film 4, a gate electrode 5A, a pair of n-type semiconductor regions 6 serving as a source region and a drain region, and a pair of n-type semiconductor regions. 9. In other words, the n-channel MISFET Qn has an LDD structure similar to that of the aforementioned n-channel MISFET Qs.
[0042]
A silicide layer 14 is formed on the surface of the gate electrode 5A and the surface of the n-type semiconductor region 9 of the n-channel MISFET Qn. Each of the pair of n-type semiconductor regions 9 of the n-channel MISFET Qn includes a conductive buried material 16 embedded in the connection hole of the interlayer insulating film 15 and a conductive buried material embedded in the connection hole of the interlayer insulating film 20. It is electrically connected to the wiring 22 via the insert 21.
[0043]
As shown in FIG. 8, the p-channel MISFET Qp of the logic circuit unit 53 is formed on the surface of the n-type well region 3 in the region surrounded by the field insulating film 2. The p-channel MISFET Qp mainly includes an n-type well region 3 that is a channel formation region, a gate insulating film 4, a gate electrode 5A, a pair of n-type semiconductor regions 7 that are a source region and a drain region, and a pair of n-type semiconductor regions. 10 is comprised. That is, the p-channel MISFET Qp has an LDD structure as in the above-described p-channel MISFET Qf.
[0044]
A silicide layer 14 is formed on the surface of the gate electrode 5A and the surface of the p-type semiconductor region 10 of the p-channel MISFET Qp. Each of the pair of n-type semiconductor regions 10 of the p-channel MISFET Qp includes a conductive buried material 16 buried in the connection hole of the interlayer insulating film 15 and a conductive buried material buried in the connection hole of the interlayer insulating film 20. It is electrically connected to the wiring 22 via the insert 21.
[0045]
The capacitive element C3 of the logic circuit unit 53 is formed on the surface of the interlayer insulating film 15, as shown in FIG. The capacitive element C3 has a stacked structure in which the lower electrode 17, the dielectric film 18, and the upper electrode 19 are sequentially stacked from the surface of the interlayer insulating film 15. The capacitive element C3 is formed in the process of forming the capacitive element C1 described above.
[0046]
The resistance element R of the logic circuit unit 53 is composed of a polycrystalline silicon film 5B formed on the surface of the field insulating film 2, as shown in FIG. The contact region on one end side and the contact region on the other end side of the polycrystalline silicon film 5B are set to a higher impurity concentration than the impurity concentration in the intermediate region sandwiched between these contact regions. A silicide layer 14 is formed on the surface of the contact region on one end side and the surface of the contact region on the other end side of the polycrystalline silicon film 5B. One end side and the other end side of the resistance element R are respectively embedded in the conductive embedding material 16 embedded in the connection hole of the interlayer insulating film 15 and the conductive embedding embedded in the connection hole of the interlayer insulating film 20. It is electrically connected to the wiring 22 through the material 21.
[0047]
Although not shown in FIGS. 8 and 9, the capacitor C4 of the analog circuit unit 54 is configured in the same manner as the capacitor C1, and is formed in the step of forming the capacitor C1.
[0048]
The resistance element R of the DRAM unit 51, the resistance element R of the SRAM unit 52, and the resistance element R of the analog circuit unit 54 are not shown in FIGS. 8 and 9, but are the resistance elements of the logic circuit unit 53 described above. The configuration is the same as R. These resistance elements R are formed in the process of forming the resistance elements R of the analog circuit unit 54.
[0049]
Next, a method for manufacturing the system IC will be described with reference to FIG. 10 to FIG. 25 (a cross-sectional view of relevant parts for explaining the manufacturing method). In FIGS. 10 to 25, in order to make the drawings easy to see, hatching (parallel oblique lines) representing a cross section is partially omitted.
[0050]
First, a p-type semiconductor substrate 1 made of single crystal silicon is prepared.
Next, a field insulating film 2 is formed in the element isolation region on the surface of the p-type semiconductor substrate 1. The field insulating film 2 forms a groove in the element isolation region on the surface of the p-type semiconductor substrate 1, and then, for example, CVD (on the entire surface on the surface of the substrate 1 including the inside of the groove).ChemicalVaporD(eposition) method, a silicon oxide film is formed, and then the silicon oxide film is subjected to CMP (ChemicalMechanicalPolishing) treatment to form.
[0051]
Next, an n-type well region 3 is selectively formed in a p-channel field effect transistor formation region on the surface of the substrate 1. The steps so far are shown in FIGS.
[0052]
Next, a gate insulating film 4 is formed on the p-channel field effect transistor formation region and the n-channel field effect transistor formation region on the surface of the p-type semiconductor substrate 1. The gate insulating film 4 is formed of a thermal silicon oxide film.
[0053]
Next, a polycrystalline silicon film 5 into which impurities are not introduced is formed on the entire surface of the substrate 1 by a CVD method.
[0054]
Next, a mask 30 is formed on the surface of the polycrystalline silicon film 5. The mask 30 is formed by a photolithography technique. Mask 30 has an opening on the p-channel field effect transistor formation region of substrate 1 and has an opening on the region of polycrystalline silicon film 5 that serves as a contact region of the resistive element.
[0055]
Next, using the mask 30 as an impurity introduction mask, boron (B) as a p-type impurity is introduced into the polycrystalline silicon film 5 exposed from the mask 30 by an ion implantation method. The steps so far are shown in FIGS.
[0056]
Next, the mask 30 is removed, and then a mask 31 is formed on the surface of the polycrystalline silicon film 5. The mask 31 is formed by a photolithography technique. The mask 31 has an opening on the n-channel field effect transistor formation region of the substrate 1.
[0057]
Next, using the mask 31 as an impurity introduction mask, phosphorus (P) is introduced as an n-type impurity into the polycrystalline silicon film 5 exposed from the mask 31 by an ion implantation method. The steps so far are shown in FIGS.
[0058]
Next, after removing the mask 31, the polycrystalline silicon film 5 is patterned to form a gate electrode 5A and a resistance element R, and a word line WL is formed although not shown.
[0059]
Next, arsenic (As) is selectively introduced into the n-channel field effect transistor formation region on the surface of the p-type semiconductor substrate 1 by ion implantation to form a pair of n-type semiconductor regions 6. In this step, the resistance element R is covered with a mask.
[0060]
Next, boron (B) as a p-type impurity is selectively introduced into the p-channel field effect transistor formation region on the surface of the p-type semiconductor substrate 1 by ion implantation to form a pair of p-type semiconductor regions 7. In this step, boron is also introduced into the resistance element R.
[0061]
Next, a sidewall insulating film 8 is formed on the side surface of the gate electrode 5A. For example, a silicon oxide film is formed on the entire surface of the surface of the p-type semiconductor substrate 1 by a CVD method, and then the sidewall oxide film 8 is formed on the silicon oxide film by RIE (ReactiveIonEIt is formed by performing anisotropic etching such as tching). In this step, the sidewall insulating film 8 is also formed on the side surface of the resistance element R.
[0062]
Next, arsenic (As) is selectively introduced as an n-type impurity into the n-channel field effect transistor formation region on the surface of the p-type semiconductor substrate 1 to form a pair of n-type semiconductor regions 9. In this step, the resistance element R is covered with a mask. Through this step, an n-channel MISFET Qn, an n-channel MISFET Qs, and an n-channel MISFET Qd are formed, and an n-channel MISFET Qt is formed although not shown.
[0063]
Next, boron (B) as a p-type impurity is selectively introduced into the p-channel field effect transistor formation region on the surface of the p-type semiconductor substrate 1 by ion implantation to form a pair of p-type semiconductor regions 10. In this step, the intermediate region of the resistance element R is covered with a mask. By this step, each of the p-channel MISFET Qp and the p-channel MISFET Qf is formed. The steps up to here are shown in FIGS.
[0064]
Next, an insulating film 11 made of, for example, a silicon oxide film is formed on the entire surface of the p-type semiconductor substrate 1 by a CVD method.
[0065]
Next, a connection hole is formed in the insulating film 11, and then a conductive embedding material 12 is formed in the connection hole.
[0066]
Next, a wiring material made of, for example, a tungsten (W) film is formed on the entire surface of the insulating film 11 by sputtering, and then the wiring material is patterned to form the bit lines BL. Although not shown, bit lines BL1 and BL2 are formed. The steps up to here are shown in FIGS.
[0067]
Next, an insulating film 13 made of, for example, a silicon oxide film is formed on the entire surface of the insulating film 11 by a CVD method. Thereafter, each of the insulating film 13 and the insulating film 11 is selectively subjected to isomeric etching such as RIE to leave the insulating film 11 and the insulating film 13 on the n-channel MISFET Qs region and the intermediate region of the resistance element R, The insulating film 13 and the insulating film 11 in other regions are removed.
[0068]
Next, the silicide layer 14 is formed on the surface of the gate electrode 5A, the surface of the n-type semiconductor region 9, and the surface of the p-type semiconductor region 10, and the silicide layer 14 is formed on the contact region of the resistance element R. To do. The silicide layer 14 is formed, for example, by forming a titanium (Ti) film on the entire surface of the substrate 1 and then performing a heat treatment to form the gate electrode 5A, the n-type semiconductor region 9, the p-type semiconductor region 10, and the resistance element R. Si and Ti of the titanium film are reacted, and then an unreacted titanium film that has not reacted with Si is selectively removed by, for example, a wet etching method. In this step, since the intermediate region of the n-channel MISFET Qs and the resistance element R is covered with the insulating film 11, the silicide layer 14 is formed on the surface of the n-type semiconductor region 7 of the n-channel MISFET Qs and the surface of the intermediate region of the resistance element R. Is not formed. The steps up to here are shown in FIGS.
[0069]
Next, an insulating film made of, for example, a silicon oxide film is deposited on the entire surface of the substrate 1 by a CVD method to form an interlayer insulating film 15, and then a connection hole is formed in the interlayer insulating film 15. The conductive embedding material 16 is formed in the connection hole. The steps up to here are shown in FIGS.
[0070]
Next, the capacitor C1 of the memory cell MD of the DRAM unit 51 is formed on the surface of the interlayer insulating film 15, and the capacitor C2 of the memory cell MS of the SRAM unit 52 and the capacitor C3 of the logic circuit unit 53 are formed. To do. In this step, although not shown, the capacitor element of the analog circuit unit 54 is also formed at the same time. In these capacitive elements, a first electrode material made of, for example, a titanium nitride (TiN) film is formed on the surface of the interlayer insulating film 15, and then the lower electrode 17 is formed by patterning the first electrode material. Thereafter, for example, a tantalum oxide (TaOx) film or a lead titanium zirconate (Pb (Zr, Ti) O) film is formed on the entire surface of the interlayer insulating film 15 including the lower electrode 17._Three) Is formed, and then the dielectric film 18 is patterned. Thereafter, for example, titanium nitride (TiN) is formed on the entire surface of the interlayer insulating film 15 including the dielectric film 18. A second electrode material made of a film is formed, and then the upper electrode 19 is formed by patterning the second electrode material. The steps up to here are shown in FIGS.
[0071]
Next, an interlayer insulating film 20 is formed on the entire surface of the substrate 1 including the surface of the upper electrode 19, and then a connection hole is formed in the interlayer insulating film 20, and then a conductive buried in the connection hole. By forming the insert 21 and then forming the wiring 22 on the surface of the interlayer insulating film 20, the state shown in FIGS. 8 and 9 is obtained. Thereafter, by forming the interlayer insulating film, the second layer wiring, the interlayer insulating film, the third layer wiring, and the final protective film, the system IC of this embodiment is almost completed.
[0072]
As described above, according to the present embodiment, the following effects can be obtained.
(1) In the process of forming the capacitive element C1 of the DRAM memory cell MD, the capacitive element C3 of the logic circuit is formed in the same process as the capacitive element C1 of the DRAM memory cell MD. Thus, the number of manufacturing processes of the system IC can be reduced by the amount corresponding to the process of the capacitive element C3 of the logic circuit.
[0073]
Further, since the capacitive element C3 of the logic circuit has a laminated structure in which the lower electrode 17, the dielectric film 18 and the upper electrode 19 are sequentially laminated on the interlayer insulating film 15, the capacitive element C3 is occupied as compared with the capacitive element having the MIS structure. The area is reduced. As a result, the area occupied by the logic circuit can be reduced, so that the size of the system IC can be reduced.
[0074]
(2) In the step of forming the capacitive element C1 of the DRAM memory cell MD, the capacitive element C2 of the SRAM memory cell MS is formed by forming the capacitive element C2 added to the storage node portion of the SRAM memory cell MS. Since it is formed in the same process as the capacitive element C1 of the DRAM memory cell MD, the number of manufacturing processes of the system IC can be reduced by an amount corresponding to the process of the capacitive element C2 of the memory cell MS.
[0075]
(3) In the process of forming the capacitive element C1 of the DRAM memory cell MD, the analog circuit capacitive element C4 is formed in the same process as the capacitive element C1 of the DRAM memory cell MD by forming the analog circuit capacitive element C4. Therefore, the number of manufacturing processes of the system IC can be reduced by the amount corresponding to the process of the capacitor C4 of the analog circuit.
[0076]
(4) In the process of forming the resistance element R of the analog circuit, the resistance element R of the sense amplifier circuit DSA is formed in the same process as the resistance element R of the analog circuit by forming the resistance element R of the sense amplifier circuit DSA of the DRAM. Therefore, the number of manufacturing processes of the system IC can be reduced by the amount corresponding to the resistance element R of the sense amplifier circuit DSA.
[0077]
(5) In the step of forming the resistance element R of the analog circuit, the resistance element R of the sense amplifier circuit SSA is formed in the same process as the resistance element R of the analog circuit by forming the resistance element R of the sense amplifier circuit SSA of the SRAM. Thus, the number of manufacturing processes of the system IC can be reduced by the amount corresponding to the resistance element R of the sense amplifier circuit SSA.
[0078]
(6) In the process of forming the resistance element R of the analog circuit, the resistance element R of the logic circuit is formed in the same process as the resistance element R of the analog circuit by forming the resistance element R of the logic circuit. The number of manufacturing steps of the system IC can be reduced by the amount corresponding to the resistance element R of the circuit.
[0079]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Of course.
[0080]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
According to the present invention, the number of manufacturing steps of a semiconductor integrated circuit device can be reduced.
Furthermore, according to the present invention, the semiconductor integrated circuit device can be reduced in size.
[Brief description of the drawings]
FIG. 1 is a block diagram of a system IC according to an embodiment of the present invention.
FIG. 2 is a main part circuit diagram of the system IC.
FIG. 3 is a main part circuit diagram of the system IC;
FIG. 4 is a main part circuit diagram of the system IC;
FIG. 5 is a main part circuit diagram of the system IC;
FIG. 6 is a main part circuit diagram of the system IC.
FIG. 7 is a main part circuit diagram of the system IC.
FIG. 8 is a cross-sectional view of a main part of the system IC.
FIG. 9 is a cross-sectional view of a principal part of the system IC.
FIG. 10 is a fragmentary cross-sectional view for illustrating the method of manufacturing the system IC.
FIG. 11 is a fragmentary cross-sectional view for illustrating the method for manufacturing the system IC.
FIG. 12 is a fragmentary cross-sectional view for illustrating the method of manufacturing the system IC.
FIG. 13 is a fragmentary cross-sectional view for illustrating the method for manufacturing the system IC.
FIG. 14 is a fragmentary cross-sectional view for illustrating the method of manufacturing the system IC.
FIG. 15 is a fragmentary cross-sectional view for illustrating the method of manufacturing the system IC.
FIG. 16 is a fragmentary cross-sectional view for illustrating the method of manufacturing the system IC.
FIG. 17 is a fragmentary cross-sectional view for illustrating the method of manufacturing the system IC.
FIG. 18 is a fragmentary cross-sectional view for illustrating the method for manufacturing the system IC.
FIG. 19 is a fragmentary cross-sectional view for illustrating the method of manufacturing the system IC.
FIG. 20 is a fragmentary cross-sectional view for illustrating the method of manufacturing the system IC.
FIG. 21 is a fragmentary cross-sectional view for illustrating the method of manufacturing the system IC.
FIG. 22 is a fragmentary cross-sectional view for illustrating the method of manufacturing the system IC.
FIG. 23 is a fragmentary cross-sectional view for illustrating the method of manufacturing the system IC.
FIG. 24 is a fragmentary cross-sectional view for illustrating the method of manufacturing the system IC.
FIG. 25 is a fragmentary cross-sectional view for illustrating the method of manufacturing the system IC.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... p-type semiconductor substrate, 2 ... Field insulating film, 3 ... n-type well region, 4 ... Gate insulating film, 5A ... Gate electrode, 6 ... n-type semiconductor region, 7 ... p-type semiconductor region, 9 ... n-type semiconductor Regions 10, p-type semiconductor regions 12, conductive implants 14, silicide layers, 15 interlayer insulating films, 16 conductive implants, 17 lower electrodes, 18 dielectric films, 19 upper portions Electrode, 20 ... Interlayer insulating film, 21 ... Conductive embedding material, 22 ... Wiring, C1, C2, C3, C4 ... Capacitance element, R ... Resistance element, MD, MS ... Memory cell, DSA, SSA ... Sense amplifier circuit , WL... Word line, BL, BL1, BL2... Bit line, Qn, Qs, Qt, Qd... N channel MISFET, Qp, Qf .. p channel MISFET, 51... DRAM unit, 52. , 4 ... analog circuit unit.

Claims

同一基板に少なくとも抵抗素子を有するセンスアンプを具備するＤＲＡＭ及びアナログ回路を有する半導体集積回路装置の製造方法であって、
（１）前記基板上にゲート絶縁膜を形成する工程、
（２）前記ゲート絶縁膜上に多結晶シリコンを堆積する工程、
（３）前記多結晶シリコンをパターニングして前記ＤＲＡＭおよびアナログ回路の電界効果トランジスタのゲート電極および前記センスアンプの抵抗素子及びアナログ回路の抵抗素子を同時に形成する工程、
（４）前記ゲート電極および抵抗素子上に第１絶縁膜を形成する工程、
（５）前記ＤＲＡＭの電界効果トランジスタ部およびアナログ回路の抵抗素子の中間領域上には前記第１絶縁膜を残存させ、前記アナログ回路の電界効果トランジスタのｐ型半導体領域およびｎ型半導体領域およびゲート電極上面ならびに前記アナログ回路の前記抵抗素子のコンタクト領域上の前記第１絶縁膜を除去するように前記第１絶縁膜をパターニングする工程、
（６）前記論理回路のｎ型半導体領域およびｐ型半導体領域およびゲート電極表面上および前記アナログ回路の抵抗素子の前記コンタクト領域上にシリサイドを形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。A method of manufacturing a semiconductor integrated circuit device having a DRAM and an analog circuit having a sense amplifier having at least a resistance element on the same substrate,
(1) forming a gate insulating film on the substrate;
(2) depositing polycrystalline silicon on the gate insulating film ;
(3) patterning the polycrystalline silicon to simultaneously form the gate electrode of the field effect transistor of the DRAM and analog circuit, the resistance element of the sense amplifier, and the resistance element of the analog circuit;
(4) forming a first insulating film on the gate electrode and the resistance element;
(5) said on an intermediate area of the resistance element of a field effect transistor unit and the analog circuit of the DRAM is left the first insulating film, p-type semiconductor region and the n-type semiconductor region and the gate of the field effect transistor of the analog circuit Patterning the first insulating film so as to remove the first insulating film on the electrode upper surface and the contact region of the resistive element of the analog circuit;
(6) forming silicide on the n-type semiconductor region and the p-type semiconductor region of the logic circuit, the gate electrode surface, and the contact region of the resistor element of the analog circuit;
A method for manufacturing a semiconductor integrated circuit device, comprising:

前記（３）の工程の後に、前記論理回路のｐ型電界効果トランジスタのｐ型半導体領域への不純物導入時に前記抵抗素子全体にも不純物導入を行うことを特徴とする請求項１に記載の半導体集積回路装置の製造方法。 2. The semiconductor according to claim 1, wherein after the step (3), impurities are also introduced into the entire resistance element when impurities are introduced into the p-type semiconductor region of the p-type field effect transistor of the logic circuit. A method for manufacturing an integrated circuit device.

前記（６）の工程においてシリサイドの形成は、Ｔｉ膜を前記基板全面に形成して熱処理を施しその後Ｓｉと反応していないＴｉ膜を除去して行うことを特徴とする請求項１に記載の半導体集積回路装置の製造方法。 2. The method according to claim 1, wherein the formation of the silicide in the step (6) is performed by forming a Ti film on the entire surface of the substrate, performing a heat treatment, and then removing the Ti film that has not reacted with Si. A method of manufacturing a semiconductor integrated circuit device.

前記（２）の工程の後に、前記論理回路のｐ型電界効果トランジスタのｐ型半導体領域への不純物導入時に前記抵抗素子の前記コンタクト領域にも不純物導入を行うことを特徴とする請求項１に記載の半導体集積回路装置の製造方法。 The impurity is also introduced into the contact region of the resistance element when the impurity is introduced into the p-type semiconductor region of the p-type field effect transistor of the logic circuit after the step (2). A method for manufacturing the semiconductor integrated circuit device according to claim.