JP2004146844A - Method for manufacturing semiconductor integrated circuit device - Google Patents

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Naotaka Hashimoto
橋本　直孝
Yutaka Hoshino
星野　裕
Shuji Ikeda
池田　修二
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Abstract

<P>PROBLEM TO BE SOLVED: To improve a soft error resistance of a SRAM by increasing the storage node capacitance of a memory cell of the SRAM. <P>SOLUTION: In a complete CMOS SRAM in which a memory cell is constituted of six pieces of MISFETs, capacitive elements C having stack structures are formed of lower electrodes 16 covering the top of the memory cell, upper electrodes 19, and capacitor insulating films 18 formed between the electrodes 16 and 19. One electrodes (lower electrodes 16) of the elements C are connected to one storage nodes of flip-flop circuits which constitute the memory cell, and the other electrodes (upper electrodes 19) are connected to the other storage nodes of the flip flop circuits. <P>COPYRIGHT: (C)2004,JPO

Description

　本発明は、半導体集積回路装置の製造技術に関し、特に、ＳＲＡＭ(Static Random Access Memory)を有する半導体集積回路装置の製造に適用して有効な技術に関するものである。 The present invention relates to a technology for manufacturing a semiconductor integrated circuit device, and more particularly to a technology effective when applied to the manufacture of a semiconductor integrated circuit device having an SRAM (Static Random Access Memory).

　高抵抗負荷型あるいは完全ＣＭＯＳ型のメモリセルと、相補型ＭＩＳＦＥＴ（ＣＭＯＳＦＥＴ）で構成された周辺回路とを組み合わせたＣＭＯＳ ＳＲＡＭは、従来よりコンピュータやワークステーションのキャッシュメモリなどに用いられている。 (4) A CMOS SRAM in which a memory cell of a high resistance load type or a complete CMOS type is combined with a peripheral circuit composed of a complementary MISFET (CMOSFET) has been conventionally used for a cache memory of a computer or a work station.

　ＣＭＯＳ ＳＲＡＭのメモリセルは、１ビット(bit)の情報を記憶するフリップフロップ回路と２個の転送用ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)とで構成されている。フリップフロップ回路は、高抵抗負荷型では一対の駆動用ＭＩＳＦＥＴと一対の抵抗素子とで構成され、完全ＣＭＯＳ型では一対の駆動用ＭＩＳＦＥＴと一対の負荷用ＭＩＳＦＥＴとで構成されている。 The memory cell of the CMOS SRAM is composed of a flip-flop circuit for storing 1-bit information and two transfer MISFETs (Metal Insulator Semiconductor Field Effect Transistors). The flip-flop circuit is composed of a pair of driving MISFETs and a pair of resistive elements in a high resistance load type, and is composed of a pair of driving MISFETs and a pair of load MISFETs in a complete CMOS type.

　近年、この種のＳＲＡＭは、大容量化・高速化のためにメモリセルサイズの微細化が要求されると共に、システムの低消費電力化のために動作電圧の低減が要求されている。しかし、これらの要求に対応しようとする際に問題となるのがα線によるソフトエラー耐性の低下である。 In recent years, this type of SRAM has been required to have a smaller memory cell size for higher capacity and higher speed, and a lower operating voltage for lower power consumption of the system. However, a problem when trying to meet these demands is a decrease in resistance to soft errors due to α rays.

　α線によるソフトエラーとは、宇宙線に含まれるα線（Ｈｅ原子核）やＬＳＩパッケージのレジン材料などに含まれる放射性原子から放出されたα線がメモリセルに入射し、情報蓄積部に保持されている情報を破壊する現象である。 Soft error due to α-rays means that α-rays (He nuclei) contained in cosmic rays and α-rays emitted from radioactive atoms contained in resin materials of LSI packages enter memory cells and are stored in an information storage unit. This is a phenomenon that destroys the information that is stored.

　α線粒子は５ｅＶのエネルギーを有し、シリコン（Ｓｉ）基板中に入射すると電子−正孔対を発生させる。このα線がメモリセルの“Ｈｉｇｈ”電位レベルの蓄積ノードに入射すると、α線によって発生した電子が蓄積ノードに流れ、正孔が基板に流れる結果、蓄積ノードの電荷と電位とが瞬間的に減少し、ある確率でメモリセルの情報を反転させてしまう。 Α-ray particles have an energy of 5 eV and generate electron-hole pairs when incident on a silicon (Si) substrate. When this α-ray enters the storage node at the “High” potential level of the memory cell, electrons generated by the α-ray flow into the storage node, and holes flow into the substrate. As a result, the charge and potential of the storage node instantaneously change. And the information in the memory cell is inverted with a certain probability.

　ＳＲＡＭの場合、上記したα線によるソフトエラー耐性を向上させるには、メモリセルの蓄積ノード容量を増やすことが有効である。 In the case of SRAM, it is effective to increase the storage node capacity of the memory cell in order to improve the soft error resistance due to the α ray.

　特開昭６１−１２８５５７号公報（特許文献１参照）は、高抵抗負荷型のＳＲＡＭに関するものであるが、この公報に開示されたＳＲＡＭは、電源電圧（ＶCC)または基準電圧（ＶSS)に接続された多結晶シリコンの電極をメモリセルの上部に配置し、この電極と蓄積ノードとこれらに挟まれた絶縁膜とで容量を形成することによって、蓄積ノード容量の増加を図っている。 Japanese Patent Application Laid-Open No. 61-128557 (refer to Patent Document 1) relates to a high resistance load type SRAM. The SRAM disclosed in this publication is connected to a power supply voltage (VCC) or a reference voltage (VSS). The capacitance of the storage node is increased by arranging the polycrystalline silicon electrode formed above the memory cell and forming a capacitance between the electrode, the storage node, and the insulating film interposed therebetween.

　特開昭６１−２８３１６１号公報（特許文献２参照）は、同じく高抵抗負荷型のＳＲＡＭに関するものであるが、この公報に開示されたＳＲＡＭは、メモリセルの抵抗素子を構成する第１の多結晶シリコン膜の上部に第２の多結晶シリコン膜を配置し、この第２の多結晶シリコン膜と、抵抗素子の両側に形成された第１の多結晶シリコン膜の低抵抗部と、これらに挟まれた絶縁膜とで容量を形成することによって、蓄積ノード容量の増加を図っている。 Japanese Unexamined Patent Publication No. 61-283161 (refer to Patent Document 2) also relates to a high resistance load type SRAM, but the SRAM disclosed in this publication discloses a first memory element which constitutes a resistance element of a memory cell. A second polycrystalline silicon film is disposed above the crystalline silicon film, and the second polycrystalline silicon film and a low-resistance portion of the first polycrystalline silicon film formed on both sides of the resistance element are provided. By forming a capacitance with the interposed insulating film, the capacitance of the storage node is increased.

　特開昭６４−２５５５８号公報（特許文献３参照）は、同じく高抵抗負荷型のＳＲＡＭに関するものであるが、この公報に開示されたＳＲＡＭは、駆動用ＭＩＳＦＥＴのドレイン領域の接合深さを転送用ＭＩＳＦＥＴのそれよりも深く形成すると共に、このドレイン領域の下部に、このドレイン領域と異なる導電型の半導体領域を形成し、この半導体領域とドレイン領域とで構成されるｐｎ接合容量を蓄積ノードに供給することによって、蓄積ノード容量の増加を図っている。 Japanese Patent Application Laid-Open No. 64-25558 (refer to Patent Document 3) also relates to a high resistance load type SRAM. The SRAM disclosed in this publication transfers the junction depth of the drain region of a driving MISFET. MISFET is formed deeper than that of the MISFET, and a semiconductor region having a conductivity type different from that of the drain region is formed below the drain region. By supplying, the capacity of the storage node is increased.

　特開平１−１６６５５４号公報（特許文献４参照）は、駆動用ＭＩＳＦＥＴの上方に形成した２層の多結晶シリコン膜で負荷用ＭＩＳＦＥＴを構成した、ＴＦＴ(Thin Film Transistor)方式の完全ＣＭＯＳ型ＳＲＡＭに関するものであるが、この公報に開示されたＳＲＡＭは、一方の負荷用ＭＩＳＦＥＴのゲート電極の一部を他方の負荷用ＭＩＳＦＥＴのソースまたはドレイン領域上にまで延在し、このゲート電極と、ソースまたはドレイン領域と、これらに挟まれた絶縁膜とで容量を形成することによって、蓄積ノード容量の増加を図っている。
特開昭６１−１２８５５７号公報 特開昭６１−２８３１６１号公報 特開昭６４−２５５５８号公報 特開平１−１６６５５４号公報 Japanese Patent Application Laid-Open No. 1-166554 (refer to Patent Document 4) discloses a TFT (Thin Film Transistor) type complete CMOS type SRAM in which a load MISFET is formed of two layers of polycrystalline silicon films formed above a driving MISFET. In the SRAM disclosed in this publication, a part of the gate electrode of one load MISFET extends over the source or drain region of the other load MISFET, and the gate electrode and the source Alternatively, the capacitance is formed by the drain region and the insulating film interposed therebetween, thereby increasing the storage node capacitance.
JP-A-61-128557 JP-A-61-283161 JP-A-64-25558 JP-A-1-166554

　このように、高抵抗負荷型ＳＲＡＭやＴＦＴ方式の完全ＣＭＯＳ型ＳＲＡＭは、従来よりメモリセルの蓄積ノード容量を増やすための対策がなされてきた。 As described above, in the high resistance load type SRAM and the TFT type complete CMOS type SRAM, measures for increasing the storage node capacity of the memory cell have been taken conventionally.

　しかし、完全ＣＭＯＳ型ＳＲＡＭのなかでも、メモリセルを構成する６個のＭＩＳＦＥＴをすべて半導体基板内に形成する、いわゆるバルクＣＭＯＳ方式のＳＲＡＭの場合は、蓄積ノード容量を増やすための対策がなされていなかった。 However, among the full CMOS type SRAMs, in the case of a so-called bulk CMOS type SRAM in which all six MISFETs constituting a memory cell are formed in a semiconductor substrate, no measures have been taken to increase the storage node capacitance. Was.

　その理由は、負荷用ＭＩＳＦＥＴを半導体基板内に形成するバルクＣＭＯＳ方式のＳＲＡＭは、負荷用ＭＩＳＦＥＴの面積が比較的大きいことから、電流駆動能力や蓄積ノード容量が大きく、従って、α線の入射によって蓄積ノードの電位が変動した場合でも、蓄積ノードに十分な電荷を供給することができたからである。 The reason is that a bulk CMOS type SRAM in which a load MISFET is formed in a semiconductor substrate has a relatively large area of the load MISFET, and therefore has a large current driving capability and a large storage node capacitance. This is because a sufficient charge can be supplied to the storage node even when the potential of the storage node changes.

　しかし、バルクＣＭＯＳ方式のＳＲＡＭにおいても、メモリセルサイズの微細化がさらに進んだ場合には負荷用ＭＩＳＦＥＴの電流駆動能力が低下し、また動作電圧がさらに低下すれば蓄積ノードに蓄えられる電荷量も減少することから、α線による蓄積ノードの電位変動を抑制することができなくなり、ソフトエラー耐性が低下する。 However, even in the bulk CMOS type SRAM, when the memory cell size is further miniaturized, the current driving capability of the load MISFET is reduced, and when the operating voltage is further reduced, the amount of charge stored in the storage node is also reduced. Because of the decrease, the potential fluctuation of the storage node due to the α ray cannot be suppressed, and the soft error resistance decreases.

　本発明の目的は、バルクＣＭＯＳ方式を採用するＳＲＡＭのソフトエラー耐性を向上させることのできる技術を提供することにある。 An object of the present invention is to provide a technique capable of improving soft error resistance of an SRAM employing a bulk CMOS method.

　本発明の他の目的は、バルクＣＭＯＳ方式を採用するＳＲＡＭの微細化を促進することのできる技術を提供することにある。 Another object of the present invention is to provide a technique capable of promoting miniaturization of an SRAM employing a bulk CMOS method.

　本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本願の一発明は、一対の駆動用ＭＩＳＦＥＴおよび一対の負荷用ＭＩＳＦＥＴからなるフリップフロップ回路と、一対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭを有する半導体集積回路装置の製造方法であって、以下の工程を含んでいる。
（ａ）半導体基板の主面上に堆積した第１層目の導電膜で前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴのそれぞれのゲート電極を形成する工程、
（ｂ）前記半導体基板内に前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴのそれぞれのソース領域およびドレイン領域を構成する半導体領域を形成する工程、
（ｃ）前記第１層目の導電膜の上部に堆積した第２層目の導電膜、前記第２層目の導電膜の上部に堆積した絶縁膜および前記絶縁膜の上部に堆積した第３層目の導電膜で容量素子の一対の電極と容量絶縁膜とを形成する工程、
（ｄ）前記第３層目の導電膜の上部に堆積した第１層目のメタル膜をパターニングして一対のメタル配線を形成し、前記容量素子の一方の電極と前記メモリセルの一方の蓄積ノードとを前記一対のメタル配線の一方を介在して電気的に接続すると共に、前記容量素子の他方の電極と前記メモリセルの他方の蓄積ノードとを前記一対のメタル配線の他方を介在して電気的に接続する工程。
（２）本願の他の一発明は、一対の駆動用ＭＩＳＦＥＴおよび一対の負荷用ＭＩＳＦＥＴからなるフリップフロップ回路と、一対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭと、メモリセル選択用ＭＩＳＦＥＴとその上部に形成した情報蓄積用容量素子とでメモリセルを構成したＤＲＡＭとを有する半導体集積回路装置の製造方法であって、以下の工程を含んでいる。
（ａ）半導体基板の主面上に堆積した第１層目の導電膜で前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴ、前記転送用ＭＩＳＦＥＴおよび前記メモリセル選択用ＭＩＳＦＥＴのそれぞれのゲート電極を形成する工程、
（ｂ）前記第１層目の導電膜の上部に堆積した第２層目の導電膜、前記第２層目の導電膜の上部に堆積した絶縁膜および前記絶縁膜の上部に堆積した第３層目の導電膜で前記ＳＲＡＭのメモリセルの上部に容量素子を形成すると共に、前記ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴの上部に前記情報蓄積用容量素子を形成する工程、
（ｃ）前記第３層目の導電膜の上部に堆積した第１層目のメタル膜をパターニングして一対のメタル配線を形成し、前記ＳＲＡＭの容量素子の一方の電極と前記ＳＲＡＭのメモリセルの一方の蓄積ノードとを前記一対のメタル配線の一方を介在して電気的に接続すると共に、前記容量素子の他方の電極と前記メモリセルの他方の蓄積ノードとを前記一対のメタル配線の他方を介在して電気的に接続する工程。 The following is a brief description of an outline of typical inventions disclosed in the present application.
(1) One invention of the present application is a method for manufacturing a semiconductor integrated circuit device having an SRAM in which a memory cell is constituted by a flip-flop circuit including a pair of a driving MISFET and a pair of a load MISFET, and a pair of a transfer MISFET. It includes the following steps.
(A) forming respective gate electrodes of the driving MISFET, the load MISFET, and the transfer MISFET with a first conductive film deposited on a main surface of a semiconductor substrate;
(B) forming, in the semiconductor substrate, semiconductor regions constituting source regions and drain regions of the driving MISFET, the load MISFET, and the transfer MISFET;
(C) a second conductive film deposited on the first conductive film, an insulating film deposited on the second conductive film, and a third conductive film deposited on the insulating film. Forming a pair of electrodes of a capacitor and a capacitor insulating film with a conductive film as a layer,
(D) patterning the first-layer metal film deposited on the third-layer conductive film to form a pair of metal wirings, and storing one of the electrodes of the capacitor and one of the memory cells; A node is electrically connected through one of the pair of metal wires, and the other electrode of the capacitive element and the other storage node of the memory cell are connected through the other of the pair of metal wires. The process of electrically connecting.
(2) Another invention of the present application relates to an SRAM in which a memory cell is constituted by a flip-flop circuit including a pair of driving MISFETs and a pair of load MISFETs, a pair of transfer MISFETs, and a memory cell selecting MISFET. A method of manufacturing a semiconductor integrated circuit device including a DRAM having a memory cell formed by an information storage capacitor formed thereon and including the following steps.
(A) forming a gate electrode of each of the driving MISFET, the load MISFET, the transfer MISFET, and the memory cell selecting MISFET with a first conductive film deposited on a main surface of a semiconductor substrate; ,
(B) a second-layer conductive film deposited on the first-layer conductive film, an insulating film deposited on the second-layer conductive film, and a third conductive film deposited on the insulating film. Forming a capacitance element above the memory cell of the SRAM with the conductive film of the layer, and forming the information storage capacitance element above the memory cell selecting MISFET of the DRAM;
(C) patterning the first metal film deposited on the third conductive film to form a pair of metal wirings, and forming one electrode of the capacitor element of the SRAM and the memory cell of the SRAM; Is electrically connected to one of the pair of metal wirings via one of the pair of metal wirings, and the other of the pair of metal wirings is connected to the other electrode of the capacitive element and the other storage node of the memory cell. Electrically connecting through the intermediary.

　本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）メモリセルの上部に形成した容量素子の一方の電極を一方の蓄積ノードに接続し、他方の電極を他方の蓄積ノードに接続することにより、容量素子を通じて蓄積ノードに十分な電荷が供給されるので、メモリセルサイズを微細化したり、動作電圧を低下させたりした場合においても、α線による蓄積ノードの電位変動が抑制され、メモリセルのソフトエラー耐性が向上する。
（２）半導体基板上に堆積した２層の導電膜を使って周辺回路の容量素子を構成することにより、半導体基板に形成した拡散層（ｐｎ接合）などを使った容量素子に比べて素子の占有面積を小さくできるので、周辺回路の面積を縮小してＳＲＡＭを高集積化することができる。
（３）容量素子の電極と同一工程で形成されたパッド層を介在させてＭＩＳＦＥＴの半導体領域と配線とを接続することにより、フォトレジストをマスクにしたエッチングで半導体領域の上部に接続を形成する際のマスク合わせ余裕を小さくできるので、ＭＩＳＦＥＴの面積を縮小してＳＲＡＭを高集積化することができる。
（４）ゲート電極とに達する接続孔を形成する工程に先立って、ゲート電極の上部を覆っている絶縁膜の一部の膜厚を薄くしておくことにより、短時間のエッチングでゲート電極を露出させることができるので、他の領域のオーバーエッチングが防止され、フィールド絶縁膜などが削られる不具合を防止できる。これにより、ＳＲＡＭを有する半導体集積回路装置の製造歩留り、信頼性が向上する。 The effects obtained by typical aspects of the invention disclosed in the present application will be briefly described as follows.
(1) By connecting one electrode of a capacitor formed above a memory cell to one storage node and connecting the other electrode to the other storage node, sufficient charge is supplied to the storage node through the capacitor. Therefore, even when the memory cell size is reduced or the operating voltage is reduced, the potential change of the storage node due to α rays is suppressed, and the soft error resistance of the memory cell is improved.
(2) By forming a capacitive element of a peripheral circuit using two layers of conductive films deposited on a semiconductor substrate, the capacitance of the element is reduced as compared with a capacitive element using a diffusion layer (pn junction) formed on the semiconductor substrate. Since the occupied area can be reduced, the area of the peripheral circuit can be reduced and the SRAM can be highly integrated.
(3) By connecting the semiconductor region of the MISFET and the wiring through a pad layer formed in the same step as the electrode of the capacitor, a connection is formed above the semiconductor region by etching using a photoresist as a mask. In this case, the margin for mask alignment can be reduced, so that the area of the MISFET can be reduced and the SRAM can be highly integrated.
(4) Prior to the step of forming a connection hole reaching the gate electrode, the thickness of a part of the insulating film covering the upper part of the gate electrode is reduced, so that the gate electrode can be etched in a short time. Since it can be exposed, over-etching of other regions can be prevented, and the problem that the field insulating film or the like is scraped can be prevented. As a result, the manufacturing yield and reliability of the semiconductor integrated circuit device having the SRAM are improved.

　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In all the drawings for describing the embodiments, the same members are denoted by the same reference numerals in principle, and the repeated description thereof will be omitted.

　（実施の形態１）
　図４は、本実施の形態のＳＲＡＭのメモリセルの等価回路図である。図示のように、このメモリセルは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置された一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2、一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2および一対の転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2で構成されている。駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2はｎチャネル型で構成され、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2はｐチャネル型で構成されている。すなわち、このメモリセルは、４個のｎチャネル型ＭＩＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴとを使った完全ＣＭＯＳ型で構成されている。 (Embodiment 1)
FIG. 4 is an equivalent circuit diagram of the memory cell of the SRAM of the present embodiment. As shown, this memory cell includes a pair of driving MISFETs Qd 1 and Qd 2 arranged at the intersection of a pair of complementary data lines (data line DL, data line / (bar) DL) and word line WL. , And a pair of load MISFETs Qp 1 and Qp 2 and a pair of transfer MISFETs Qt 1 and Qt 2 . The drive MISFETs Qd 1 and Qd 2 and the transfer MISFETs Qt 1 and Qt 2 are of an n-channel type, and the load MISFETs Qp 1 and Qp 2 are of a p-channel type. That is, this memory cell is configured as a complete CMOS type using four n-channel MISFETs and two p-channel MISFETs.

　上記メモリセルを構成する６個のＭＩＳＦＥＴのうち、一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2と一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2は、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳＦＥＴＱｔ1のソース領域に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳＦＥＴＱｔ2のソース領域に接続されている。 Of the six MISFETs constituting the memory cell, a pair of drive MISFETs Qd 1 and Qd 2 and a pair of load MISFETs Qp 1 and Qp 2 constitute a flip-flop circuit as an information storage unit for storing 1-bit information. Make up. One of the input and output terminals of the flip-flop circuit (storage node A) is connected to the source region of the transfer MISFET Qt 1, the other input-output terminal (the storage node B) is connected to the source region of the transfer MISFET Qt 2 ing.

　転送用ＭＩＳＦＥＴＱｔ1のドレイン領域はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ2のドレイン領域はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2の各ソース領域）は電源電圧（Ｖcc）に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2の各ソース領域）は基準電圧（Ｖss)に接続されている。電源電圧（Ｖcc)は例えば３Ｖであり、基準電圧（Ｖss)は例えば０Ｖ（ＧＮＤ）である。 Drain region of the transfer MISFET Qt 1 is connected to the data line DL, the drain region of the transfer MISFET Qt 2 is connected to the data line / DL. One end (the source regions of the load MISFETs Qp 1 , Qp 2 ) of the flip-flop circuit is connected to the power supply voltage (Vcc), and the other end (the source regions of the drive MISFETs Qd 1 , Qd 2 ) is the reference voltage (Vss). )It is connected to the. The power supply voltage (Vcc) is, for example, 3 V, and the reference voltage (Vss) is, for example, 0 V (GND).

　本実施の形態のＳＲＡＭの特徴は、上記メモリセル内に以下に詳述するようなスタック構造の容量素子Ｃを形成し、この容量素子Ｃの一方の電極をフリップフロップ回路の一方の蓄積ノード（蓄積ノードＡ）に接続すると共に、他方の電極を他方の蓄積ノード（蓄積ノードＢ）に接続したことにある。 A feature of the SRAM of the present embodiment is that a capacitor C having a stack structure as described in detail below is formed in the memory cell, and one electrode of the capacitor C is connected to one storage node of a flip-flop circuit. That is, the other electrode is connected to the other storage node (storage node B) while being connected to the storage node A).

　次に、上記メモリセルの具体的な構成を図１（メモリセル約９個分を示す平面図）、図２（メモリセル約１個分を示す拡大平面図）、図３（図１、図２のＡ−Ａ’線に沿った断面図）を用いて説明する。なお、図１および図２には、メモリセルを構成する各導電層とこれらの導電層を接続する接続孔のみを示し、各導電層を分離する絶縁膜の図示は省略する。 Next, FIG. 1 (a plan view showing about nine memory cells), FIG. 2 (an enlarged plan view showing about one memory cell), and FIG. 3 (FIGS. 2 (a cross-sectional view along the line AA ′). Note that FIGS. 1 and 2 show only the conductive layers constituting the memory cell and the connection holes connecting these conductive layers, and the illustration of the insulating film separating the conductive layers is omitted.

　メモリセルを構成する６個のＭＩＳＦＥＴは、単結晶シリコンからなる半導体基板１の主面のフィールド絶縁膜２で周囲を囲まれた活性領域に形成されている。ｎチャネル型で構成される駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2と転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2はｐ型ウエル３の活性領域に形成され、ｐチャネル型で構成される負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2はｎ型ウエル４の活性領域に形成されている。ｐ型ウエル３の下部の半導体基板１内にはｐ型埋込み層５が形成され、ｎ型ウエル４の下部の半導体基板１内にはｎ型埋込み層６が形成されている。 Six MISFETs forming a memory cell are formed in an active region surrounded by a field insulating film 2 on a main surface of a semiconductor substrate 1 made of single crystal silicon. The drive MISFETs Qd 1 , Qd 2 and the transfer MISFETs Qt 1 , Qt 2 formed of the n-channel type are formed in the active region of the p-type well 3, and the load MISFETs Qp 1 , Qp 2 formed of the p-channel type are n It is formed in the active region of the mold well 4. A p-type buried layer 5 is formed in the semiconductor substrate 1 below the p-type well 3, and an n-type buried layer 6 is formed in the semiconductor substrate 1 below the n-type well 4.

　一対の転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2は、ｐ型ウエル３の活性領域に形成されたｎ型半導体領域７（ソース領域、ドレイン領域）と、この活性領域の表面に形成された酸化シリコン膜からなるゲート絶縁膜８と、このゲート絶縁膜８上に形成された第１層目のｎ型多結晶シリコン膜（または多結晶シリコン膜と高融点金属シリサイド膜とを積層したポリサイド膜）からなるゲート電極９とで構成されている。転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のゲート電極９は、ワード線ＷＬと一体に構成されている。 The pair of transfer MISFETs Qt 1 and Qt 2 include an n-type semiconductor region 7 (source region and drain region) formed in the active region of the p-type well 3 and a silicon oxide film formed on the surface of the active region. A gate electrode comprising a gate insulating film 8 and a first-layer n-type polycrystalline silicon film (or a polycide film formed by laminating a polycrystalline silicon film and a refractory metal silicide film) formed on the gate insulating film 8. 9. The gate electrodes 9 of the transfer MISFETs Qt 1 and Qt 2 are formed integrally with the word line WL.

　一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2は、ｐ型ウエル３の活性領域に形成されたｎ型半導体領域１０（ソース領域、ドレイン領域）と、この活性領域の表面に形成されたゲート絶縁膜８と、このゲート絶縁膜８上に形成された第１層目のｎ型多結晶シリコン膜（またはポリサイド膜）からなるゲート電極１１ａ，１１ｂとで構成されている。駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）は、転送用ＭＩＳＦＥＴＱｔ1のソース領域（ｎ型半導体領域７）と共通の活性領域に形成され、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）は、転送用ＭＩＳＦＥＴＱｔ2のソース領域（ｎ型半導体領域７）と共通の活性領域に形成されている。 The pair of driving MISFETs Qd 1 and Qd 2 include an n-type semiconductor region 10 (source region and drain region) formed in the active region of the p-type well 3 and a gate insulating film 8 formed on the surface of the active region. And gate electrodes 11a and 11b formed of a first-layer n-type polycrystalline silicon film (or polycide film) formed on the gate insulating film 8. Drain region of the driving MISFET Qd 1 (n-type semiconductor region 10) is formed in the source region of the transfer MISFET Qt 1 and (n-type semiconductor region 7) common active region of the driving MISFET Qd 2 drain region (n-type semiconductor region 10) is formed in a common active region and the source region of the transfer MISFET Qt 2 (n-type semiconductor regions 7).

　一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2は、ｎ型ウエル４の活性領域に形成されたｐ型半導体領域１２（ソース領域、ドレイン領域）と、この活性領域の表面に形成されたゲート絶縁膜８と、このゲート絶縁膜８上に形成された第１層目のｎ型多結晶シリコン膜（またはポリサイド膜）からなるゲート電極１１ａ，１１ｂとで構成されている。負荷用ＭＩＳＦＥＴＱｐ1のゲート電極１１ａは、前記駆動用ＭＩＳＦＥＴＱｄ1のゲート電極１１ａと一体に構成され、負荷用ＭＩＳＦＥＴＱｐ2のゲート電極１１ｂは、前記駆動用ＭＩＳＦＥＴＱｄ2のゲート電極１１ｂと一体に構成されている。 The pair of load MISFETs Qp 1 and Qp 2 include a p-type semiconductor region 12 (source region and drain region) formed in the active region of the n-type well 4 and a gate insulating film 8 formed on the surface of the active region. And gate electrodes 11a and 11b formed of a first-layer n-type polycrystalline silicon film (or polycide film) formed on the gate insulating film 8. The gate electrode 11a of the load MISFET Qp 1, the configured gate electrode 11a integral with the driving MISFET Qd 1, the gate electrode 11b of the load MISFET Qp 2 are formed integrally with the gate electrode 11b of the driving MISFET Qd 2 I have.

　上記６個のＭＩＳＦＥＴで構成されたメモリセルの上部には、酸化シリコン膜からなる絶縁膜１４、１５を介して容量素子Ｃの下部電極１６が形成されている。この下部電極１６は第２層目のｎ型多結晶シリコン膜からなり、メモリセルの上部を広く覆っている。下部電極１６は、接続孔１７を通じて駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０、蓄積ノードＡ）に接続されている。 A lower electrode 16 of the capacitive element C is formed above the memory cell composed of the six MISFETs via insulating films 14 and 15 made of a silicon oxide film. This lower electrode 16 is made of a second-layer n-type polycrystalline silicon film, and widely covers the upper part of the memory cell. The lower electrode 16, the drain region (n-type semiconductor region 10, the storage node A) of the drive MISFET Qd 1 through the connection hole 17 is connected to.

　上記下部電極１６の上部には、窒化シリコン膜からなる容量絶縁膜１８を介して容量素子Ｃの上部電極１９が形成されている。この上部電極１９は第３層目のｎ型多結晶シリコン膜からなり、メモリセルの上部を広く覆っている。上部電極１９は、接続孔２０を通じて駆動用ＭＩＳＦＥＴＱｄ1、負荷用ＭＩＳＦＥＴＱｐ1に共通のゲート電極１１ａと、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０、蓄積ノードＢ）とに接続されている。 An upper electrode 19 of the capacitor C is formed above the lower electrode 16 via a capacitor insulating film 18 made of a silicon nitride film. The upper electrode 19 is made of a third-layer n-type polycrystalline silicon film and widely covers the upper part of the memory cell. Upper electrode 19, connecting holes 20 for driving MISFET Qd 1 through the common gate electrode 11a to the load MISFET Qp 1, the drain region (n-type semiconductor region 10, the storage node B) of the drive MISFET Qd 2 is connected to the .

　このように、本実施の形態のＳＲＡＭは、メモリセルの上部を広い面積で覆う下部電極１６と上部電極１９、およびこれらに挟まれた容量絶縁膜１８でスタック構造の容量素子Ｃを構成し、この容量素子Ｃの一方の電極（下部電極１６）をフリップフロップ回路の一方の蓄積ノードＡに接続し、他方の電極（上部電極１９）を他方の蓄積ノードＢに接続している。 As described above, in the SRAM of the present embodiment, the lower electrode 16 and the upper electrode 19 covering the upper portion of the memory cell with a large area, and the capacitive element C having a stack structure are constituted by the capacitive insulating film 18 interposed therebetween. One electrode (lower electrode 16) of the capacitive element C is connected to one storage node A of the flip-flop circuit, and the other electrode (upper electrode 19) is connected to the other storage node B.

　この構成により、容量素子Ｃを通じて蓄積ノードＡ，Ｂに十分な電荷が供給されるので、メモリセルサイズを微細化したり、動作電圧を低下させたりした場合においても、α線による蓄積ノードＡ，Ｂの電位変動が抑制され、メモリセルのソフトエラー耐性が向上する。 With this configuration, sufficient charges are supplied to the storage nodes A and B through the capacitance element C. Therefore, even when the memory cell size is reduced or the operating voltage is reduced, the storage nodes A and B using the α-line are used. Is suppressed, and the soft error resistance of the memory cell is improved.

　上記容量素子Ｃの上層には、ＢＰＳＧ(Boro Phospho Silicate Glass)膜からなる第１層目の層間絶縁膜２１を介して第１層目のアルミニウム（Ａｌ）合金膜からなる一対の局所配線Ｌ1,Ｌ2、電源電圧線２２Ａ、基準電圧線２２Ｂおよび一対のパッド層２２Ｃが形成されている。 A pair of local wirings L 1 made of a first-layer aluminum (Al) alloy film are provided above the capacitor element C via a first-layer interlayer insulating film 21 made of a BPSG (Boro Phospho Silicate Glass) film. , L 2 , a power supply voltage line 22A, a reference voltage line 22B, and a pair of pad layers 22C.

　上記一対の局所配線Ｌ1,Ｌ2の一方（Ｌ2）の一端部は、接続孔２３を通じて前記容量素子Ｃの上部電極１９に接続され、さらに前記接続孔２０を通じて駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）と、駆動用ＭＩＳＦＥＴＱｄ1、負荷用ＭＩＳＦＥＴＱｐ1に共通のゲート電極１１ａとに接続されている。局所配線Ｌ2の他端部は、接続孔２４を通じて負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）に接続されている。つまり、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０、蓄積ノードＢ）、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ1、負荷用ＭＩＳＦＥＴＱｐ1に共通のゲート電極１１ａのそれぞれは、局所配線Ｌ2および上部電極１９を介して互いに接続されている。 One end (L 2 ) of one of the pair of local wirings L 1 , L 2 is connected to the upper electrode 19 of the capacitive element C through the connection hole 23, and the drain region of the driving MISFET Qd 2 is further connected through the connection hole 20. (N-type semiconductor region 10), and a gate electrode 11a common to the driving MISFET Qd 1 and the load MISFET Qp 1 . The other end portion of the local wiring L 2 is connected to the drain region of the load MISFET Qp 2 (p-type semiconductor region 12) through the connection hole 24. That is, the drain region of the driving MISFET Qd 2 (n-type semiconductor region 10, the storage node B), a drain region (p-type semiconductor region 12) of the load MISFET Qp 2, driving MISFET Qd 1, the common gate electrode to the load MISFET Qp 1 each 11a, are connected to each other via the local interconnect L 2 and the upper electrode 19.

　また、他方の局所配線Ｌ1の一端部は、接続孔２５を通じて負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）と、駆動用ＭＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ2に共通のゲート電極１１ｂとに接続されている。局所配線Ｌ1の他端部は、接続孔２６を通じて前記容量素子Ｃの下部電極１６に接続され、さらに前記接続孔１７を通じて駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に接続されている。つまり、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０、蓄積ノードＡ）、負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ2に共通のゲート電極１１ｂのそれぞれは、局所配線Ｌ1および下部電極１６を介して互いに接続されている。 One end portion of the other local interconnection L 1 includes a drain region of the load MISFET Qp 1 through the connection hole 25 (p-type semiconductor region 12), the driving MISFET Qd 2, to the common gate electrode 11b in the load MISFET Qp 2 It is connected. The other end portion of the local wiring L 1 is connected to said lower electrode 16 of the capacitor element C, and is further connected the drain region of the driving MISFET Qd 1 through the connection hole 17 (n-type semiconductor region 10) through the connection hole 26 I have. That is, the drain region of the driving MISFET Qd 1 (n-type semiconductor region 10, the storage node A), a drain region (p-type semiconductor region 12) of the load MISFET Qp 1, driving MISFET Qd 2, the common gate electrode to the load MISFET Qp 2 each 11b, are connected to each other via a local interconnection L 1 and the lower electrode 16.

　上記局所配線Ｌ1,Ｌ2と同層の電源電圧線２２Ａ、基準電圧線２２Ｂおよび一対のパッド層２２Ｃのうち、電源電圧線２２Ａは、接続孔２７を通じて負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2の各ソース領域（ｐ型半導体領域１２）に接続され、これらのソース領域（ｐ型半導体領域１２）に電源電圧（Ｖcc）を供給する。基準電圧線２２Ｂは、接続孔２８を通じて駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2の各ソース領域（ｎ型半導体領域１０）に接続され、これらのソース領域（ｎ型半導体領域１０）に基準電圧（Ｖss）を供給する。また、一対のパッド層２２Ｃの一方は、接続孔２９を通じて転送用ＭＩＳＦＥＴＱｔ1のドレイン領域（ｎ型半導体領域７）に接続され、他方は、接続孔２９を通じて転送用ＭＩＳＦＥＴＱｔ2のドレイン領域（ｎ型半導体領域７）に接続されている。 Of the power supply voltage line 22A, the reference voltage line 22B and the pair of pad layers 22C in the same layer as the local wirings L 1 and L 2 , the power supply voltage line 22A is connected to each source of the load MISFETs Qp 1 and Qp 2 through the connection hole 27. The source region (p-type semiconductor region 12) is connected to the region (p-type semiconductor region 12) and supplies a power supply voltage (Vcc) to these source regions (p-type semiconductor region 12). The reference voltage line 22B is connected to each source region (n-type semiconductor region 10) of the driving MISFETs Qd 1 and Qd 2 through the connection hole 28, and applies a reference voltage (Vss) to these source regions (n-type semiconductor region 10). Supply. Also, one of the pair of pad layer 22C, connected through holes 29 are connected to the drain region of the transfer MISFET Qt 1 (n-type semiconductor region 7), the other is a drain region (n-type transfer MISFET Qt 2 through the connection hole 29 It is connected to the semiconductor region 7).

　上記局所配線Ｌ1,Ｌ2、電源電圧線２２Ａ、基準電圧線２２Ｂおよびパッド層２２Ｃの上層には、酸化シリコン膜からなる第２層目の層間絶縁膜３１を介して第２層目のＡｌ合金膜からなる一対の相補性データ線（データ線ＤＬ、データ線／ＤＬ）が形成されている。データ線ＤＬは、接続孔３２を通じてパッド層２２Ｃに接続され、さらに前記接続孔２９を通じて転送用ＭＩＳＦＥＴＱｔ1のドレイン領域（ｎ型半導体領域７）に接続されている。また、データ線／ＤＬは、接続孔３２を通じてパッド層２２Ｃに接続され、さらに接続孔２９を通じて転送用ＭＩＳＦＥＴＱｔ2のドレイン領域（ｎ型半導体領域７）に接続されている。 On the local wirings L 1 and L 2 , the power supply voltage line 22A, the reference voltage line 22B, and the pad layer 22C, a second layer of Al is interposed via a second layer insulating film 31 made of a silicon oxide film. A pair of complementary data lines (data line DL, data line / DL) made of an alloy film are formed. The data line DL is connected via holes 32 connected to the pad layer 22C, it is further connected the drain region of the transfer MISFET Qt 1 through the connection hole 29 (n-type semiconductor regions 7). The data line / DL is connected to a pad layer 22C through the connection hole 32 is further connected to the drain region of the transfer MISFET Qt 2 (n-type semiconductor region 7) through a connection hole 29.

　次に、上記のように構成された本実施の形態のＳＲＡＭのメモリセルの製造方法を説明する。なお、メモリセルの製造方法を示す各図（図５〜図２２）のうち、断面図は図１、図２のＡ−Ａ’線に対応している。また、平面図には導電層と接続孔のみを示し、絶縁膜の図示は省略する。 Next, a method of manufacturing the SRAM memory cell according to the present embodiment configured as described above will be described. In each of the drawings (FIGS. 5 to 22) illustrating the method for manufacturing the memory cell, the cross-sectional views correspond to the line A-A 'in FIGS. In the plan view, only the conductive layer and the connection hole are shown, and the illustration of the insulating film is omitted.

　まず、図５に示すように、窒化シリコン膜を熱酸化のマスクに用いた周知のＬＯＣＯＳ法により、ｐ-型単結晶シリコンからなる半導体基板１の主面に素子分離用のフィールド絶縁膜２を４００nm程度の膜厚で形成する。次に、フォトレジストをマスクにしたイオン注入法により、半導体基板１内にｐ型埋込み層５とｎ型埋込み層６とを形成した後、ｐ型埋込み層５の上部にｐ型ウエル３を形成し、ｎ型埋込み層６の上部にｎ型ウエル４を形成する。次に、ｐ型ウエル３、ｎ型ウエル４のそれぞれの活性領域の表面を熱酸化してゲート絶縁膜８を形成する。図６は、ｐ型ウエル３、ｎ型ウエル４のそれぞれの活性領域（ＡＲ）の平面パターン（メモリセル約９個分）を示している。 First, as shown in FIG. 5, a field insulating film 2 for element isolation is formed on a main surface of a semiconductor substrate 1 made of p − -type single crystal silicon by a well-known LOCOS method using a silicon nitride film as a thermal oxidation mask. It is formed with a thickness of about 400 nm. Next, a p-type buried layer 5 and an n-type buried layer 6 are formed in the semiconductor substrate 1 by ion implantation using a photoresist as a mask, and then a p-type well 3 is formed on the p-type buried layer 5. Then, an n-type well 4 is formed on the n-type buried layer 6. Next, the surfaces of the active regions of the p-type well 3 and the n-type well 4 are thermally oxidized to form a gate insulating film 8. FIG. 6 shows a plane pattern (about nine memory cells) of each active region (AR) of the p-type well 3 and the n-type well 4.

　次に、図７に示すように、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のゲート電極９（ワード線ＷＬ）、負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａ、負荷用ＭＩＳＦＥＴＱｐ2、駆動用ＭＩＳＦＥＴＱｄ2に共通のゲート電極１１ｂをそれぞれ形成する。ゲート電極９（ワード線ＷＬ）およびゲート電極１１ａ，１１ｂは、半導体基板１上にＣＶＤ法で膜厚１００nm程度のｎ型多結晶シリコン膜（またはポリサイド膜）を堆積し、その上にＣＶＤ法で膜厚１２０nm程度の酸化シリコン膜１４を堆積した後、フォトレジストをマスクにしたエッチングで酸化シリコン膜１４およびｎ型多結晶シリコン膜（またはポリサイド膜）をパターニングして形成する。図８は、ゲート電極９（ワード線ＷＬ）およびゲート電極１１ａ，１１ｂの平面パターン（メモリセル約９個分）を示している。 Next, as shown in FIG. 7, the gate electrode 9 (word line WL) of the transfer MISFETs Qt 1 and Qt 2 , the load MISFET Qp 1 , the gate electrode 11 a common to the drive MISFET Qd 1 , the load MISFET Qp 2 , and the drive MISFET Qp 2 respectively forming a common gate electrode 11b in the MISFET Qd 2. The gate electrode 9 (word line WL) and the gate electrodes 11a and 11b are formed by depositing an n-type polycrystalline silicon film (or polycide film) having a thickness of about 100 nm on the semiconductor substrate 1 by a CVD method, and then by a CVD method. After depositing a silicon oxide film 14 having a thickness of about 120 nm, the silicon oxide film 14 and the n-type polycrystalline silicon film (or polycide film) are patterned by etching using a photoresist as a mask. FIG. 8 shows a plane pattern (for about nine memory cells) of the gate electrode 9 (word line WL) and the gate electrodes 11a and 11b.

　次に、図９に示すように、半導体基板１上にＣＶＤ法で堆積した酸化シリコン膜をＲＩＥ(Reactive Ion Etching)法でパターニングすることにより、ゲート電極９（ワード線ＷＬ）、ゲート電極１１ａ，１１ｂのそれぞれの側壁にサイドウォールスペーサ１３を形成する。次に、フォトレジストをマスクにしたイオン注入法でｐ型ウエル３にリンまたはヒ素（Ａｓ）を打ち込んでｎ型半導体領域７（転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のソース、ドレイン領域）およびｎ型半導体領域１０（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース、ドレイン領域）を形成し、ｎ型ウエル４にホウ素を打ち込んでｐ型半導体領域１２（負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース、ドレイン領域）を形成する。なお、これらのＭＩＳＦＥＴのソース領域、ドレイン領域は、高不純物濃度の半導体領域と低不純物濃度の半導体領域とで構成されるＬＤＤ(Lightly Doped Drain)構造としてもよい。 Next, as shown in FIG. 9, the silicon oxide film deposited on the semiconductor substrate 1 by the CVD method is patterned by the RIE (Reactive Ion Etching) method, so that the gate electrode 9 (word line WL), the gate electrode 11a, A side wall spacer 13 is formed on each side wall of 11b. Next, phosphorus or arsenic (As) is implanted into the p-type well 3 by ion implantation using a photoresist as a mask to form an n-type semiconductor region 7 (source and drain regions of the transfer MISFETs Qt 1 and Qt 2 ) and an n-type semiconductor. A region 10 (source and drain regions of the drive MISFETs Qd 1 and Qd 2 ) is formed, and boron is implanted into the n-type well 4 to form a p-type semiconductor region 12 (source and drain regions of the load MISFETs Qp 1 and Qp 2 ). I do. Note that the source region and the drain region of these MISFETs may have an LDD (Lightly Doped Drain) structure including a high impurity concentration semiconductor region and a low impurity concentration semiconductor region.

　次に、図１０に示すように、半導体基板１上にＣＶＤ法で膜厚５０nm程度の酸化シリコン膜１５を堆積し、フォトレジストをマスクにしてこの酸化シリコン膜１５とその下層の絶縁膜（ゲート絶縁膜９と同層の絶縁膜）とをエッチングすることにより、図１１に示すように、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に達する接続孔１７を形成する。 Next, as shown in FIG. 10, a silicon oxide film 15 having a thickness of about 50 nm is deposited on the semiconductor substrate 1 by the CVD method, and using the photoresist as a mask, this silicon oxide film 15 and an insulating film (gate by etching the insulating film) and the same layer as the insulating film 9, as shown in FIG. 11, to form a contact hole 17 reaching the drain region of the driving MISFET Qd 1 (n-type semiconductor region 10).

　次に、図１２、図１３に示すように、半導体基板１上にＣＶＤ法で膜厚５０nm程度のｎ型多結晶シリコン膜を堆積し、フォトレジストをマスクにしたエッチングでこの多結晶シリコン膜をパターニングすることにより、容量素子Ｃの下部電極１６を形成する。この下部電極１６は、前記接続孔１７を通じて駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０、蓄積ノードＡ）に接続される。 Next, as shown in FIGS. 12 and 13, an n-type polycrystalline silicon film having a thickness of about 50 nm is deposited on the semiconductor substrate 1 by the CVD method, and the polycrystalline silicon film is etched by using a photoresist as a mask. By patterning, the lower electrode 16 of the capacitor C is formed. The lower electrode 16, the connecting drain region of the driving MISFET Qd 1 through a hole 17 (n-type semiconductor region 10, the storage node A) is connected to.

　次に、図１４、図１５に示すように、半導体基板１上にＣＶＤ法で膜厚１５nm程度の窒化シリコン膜からなる容量絶縁膜１８を堆積し、フォトレジストをマスクにしてこの容量絶縁膜１８とその下層の酸化シリコン膜１５、１４、絶縁膜（ゲート絶縁膜９と同層の絶縁膜）をエッチングすることにより、負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａと、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）とに達する接続孔２０を形成する。 Next, as shown in FIGS. 14 and 15, a capacitance insulating film 18 made of a silicon nitride film having a thickness of about 15 nm is deposited on the semiconductor substrate 1 by the CVD method, and the capacitance insulating film 18 is formed using a photoresist as a mask. And the underlying silicon oxide films 15 and 14 and the insulating film (the insulating film of the same layer as the gate insulating film 9) are etched to form a gate electrode 11a common to the load MISFET Qp 1 and the driving MISFET Qd 1 , forming a connection hole 20 reaching the MISFET Qd 2 of the drain region (n-type semiconductor region 10).

　次に、図１６、図１７に示すように、半導体基板１上にＣＶＤ法で膜厚５０nm程度のｎ型多結晶シリコン膜を堆積し、フォトレジストをマスクにしたエッチングでこの多結晶シリコン膜をパターニングすることにより、容量素子Ｃの上部電極１９を形成する。この上部電極１９は、前記接続孔２０を通じて負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａと、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０、蓄積ノードＢ）とに接続される。図１８のグレイのパターンで示す領域は、下部電極１６と上部電極１９とが重なり合った領域（本実施の形態の容量素子Ｃが形成される領域）を示している。 Next, as shown in FIGS. 16 and 17, an n-type polycrystalline silicon film having a thickness of about 50 nm is deposited on the semiconductor substrate 1 by the CVD method, and this polycrystalline silicon film is etched by using a photoresist as a mask. By patterning, the upper electrode 19 of the capacitor C is formed. The upper electrode 19 is connected to the gate electrode 11a common to the load MISFET Qp 1 and the drive MISFET Qd 1 through the connection hole 20 and to the drain region (the n-type semiconductor region 10 and the storage node B) of the drive MISFET Qd 2. You. A region indicated by a gray pattern in FIG. 18 indicates a region where the lower electrode 16 and the upper electrode 19 overlap (a region where the capacitor C of this embodiment is formed).

　次に、図１９、図２０に示すように、半導体基板１上にＣＶＤ法で膜厚５００nm程度のＢＰＳＧ膜からなる層間絶縁膜２１を堆積し、その表面をリフローにより平坦化した後、フォトレジストをマスクにしてこの層間絶縁膜２１とその下層の容量絶縁膜１８、酸化シリコン膜１５、１４、絶縁膜（ゲート絶縁膜９と同層の絶縁膜）をエッチングすることにより、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）に達する接続孔２４、負荷用ＭＩＳＦＥＴＱｐ2、駆動用ＭＩＳＦＥＴＱｄ2に共通のゲート電極１１ｂと負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）とに達する接続孔２５、容量素子Ｃの下部電極１６に達する接続孔２６、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース領域（ｐ型半導体領域１２）に達する接続孔２７、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース領域（ｎ型半導体領域１０）に達する接続孔２８、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のソース領域（ｎ型半導体領域７）に達する接続孔２９をそれぞれ形成する。 Next, as shown in FIGS. 19 and 20, an interlayer insulating film 21 made of a BPSG film having a thickness of about 500 nm is deposited on the semiconductor substrate 1 by a CVD method, and the surface thereof is planarized by reflow. the capacitor insulating film between the interlayer insulating film 21 underlying in the mask 18, the silicon oxide film 15 and 14, by etching the insulating film (an insulating film between the gate insulating film 9 the same layer), the load MISFET Qp 2 connection holes 24 reaching the drain region (p-type semiconductor region 12), load MISFET Qp 2, connecting hole reaching the common gate electrode 11b and the drain region of the load MISFET Qp 1 (p-type semiconductor region 12) to the driving MISFET Qd 2 25, the connection reaches the lower electrode 16 of the capacitor C hole 26, the source region of the load MISFETQp 1, Qp 2 (p-type semiconductor region 12 Connection hole 27 reaching the driving MISFET Qd 1, Qd 2 of the source regions (n-type semiconductor region 10) to reach the connection hole 28, connecting holes reaching the source region of the transfer MISFET Qt 1, Qt 2 (n-type semiconductor region 7) 29 are formed.

　次に、図２１、図２２に示すように、層間絶縁膜２１上にスパッタ法で膜厚３００nm程度のＡｌ合金膜を堆積し、フォトレジストをマスクにしたエッチングでこのＡｌ合金膜をパターニングすることにより、局所配線Ｌ1,Ｌ2、電源電圧線２２Ａ、基準電圧線２２Ｂおよびパッド層２２Ｃを形成する。 Next, as shown in FIGS. 21 and 22, an Al alloy film having a thickness of about 300 nm is deposited on the interlayer insulating film 21 by a sputtering method, and the Al alloy film is patterned by etching using a photoresist as a mask. Thereby, local wirings L 1 and L 2 , power supply voltage line 22A, reference voltage line 22B, and pad layer 22C are formed.

　次に、ＣＶＤ法で膜厚５００nm程度の酸化シリコン膜からなる層間絶縁膜３１を堆積し、フォトレジストをマスクにしたエッチングでこの層間絶縁膜３１に接続孔３２を形成した後、層間絶縁膜３１上にスパッタ法でＡｌ合金膜を堆積し、フォトレジストをマスクにしたエッチングでこのＡｌ合金膜をパターニングしてデータ線ＤＬ，／ＤＬを形成することにより、前記図１〜図３に示すメモリセルが完成する。 Next, an interlayer insulating film 31 made of a silicon oxide film having a thickness of about 500 nm is deposited by a CVD method, and a connection hole 32 is formed in the interlayer insulating film 31 by etching using a photoresist as a mask. An Al alloy film is deposited thereon by sputtering, and the Al alloy film is patterned by etching using a photoresist as a mask to form data lines DL and / DL, thereby forming the memory cells shown in FIGS. Is completed.

　図２３は、本実施の形態のＳＲＡＭの周辺回路の一部を示す断面図である。この周辺回路は、例えば入出力保護回路であり、前述したメモリセルの容量素子Ｃとほぼ同一構造の容量素子Ｃが形成されている。この容量素子Ｃの下部電極１６は、第２層目のｎ型多結晶シリコン膜で構成され、メモリセルの容量素子Ｃの下部電極１６と同一工程で形成される。容量絶縁膜１８は、窒化シリコン膜からなり、メモリセルの容量素子Ｃの容量絶縁膜１８と同一工程で形成させる。上部電極１９は、第３層目のｎ型多結晶シリコン膜で構成され、メモリセルの容量素子Ｃの上部電極１９と同一工程で形成される。 FIG. 23 is a cross-sectional view showing a part of a peripheral circuit of the SRAM of the present embodiment. This peripheral circuit is, for example, an input / output protection circuit, in which a capacitance element C having substantially the same structure as the above-described capacitance element C of the memory cell is formed. The lower electrode 16 of the capacitive element C is formed of a second-layer n-type polycrystalline silicon film, and is formed in the same step as the lower electrode 16 of the capacitive element C of the memory cell. The capacitance insulating film 18 is made of a silicon nitride film, and is formed in the same step as the capacitance insulating film 18 of the capacitance element C of the memory cell. The upper electrode 19 is formed of a third-layer n-type polycrystalline silicon film, and is formed in the same step as the upper electrode 19 of the capacitor C of the memory cell.

　この容量素子Ｃの上部電極１９は、入出力保護回路の一部を構成するｎチャネル型ＭＩＳＦＥＴＱｎのｎ型半導体領域３３と接続され、かつ層間絶縁膜２１に形成された接続孔３５を通じて上層の配線２２Ｄと接続されている。配線２２Ｄは、前記メモリセルの局所配線Ｌ1,Ｌ2、電源電圧線２２Ａ、基準電圧線２２Ｂおよびパッド層２２Ｃと同層のＡｌ合金膜からなる。容量素子Ｃの下部電極１６は、層間絶縁膜２１に形成された接続孔３６を通じて配線２２Ｄと接続され、かつこの配線２２Ｄを介してｎ型ウエル４の主面に形成されたｐ型半導体領域３４と接続されている。下部電極１６は、ｎ型の多結晶シリコン膜で構成されているので、配線２２Ｄを介して間接的にｐ型半導体領域３４と接続されている。 The upper electrode 19 of the capacitive element C is connected to the n-type semiconductor region 33 of the n-channel MISFET Qn forming a part of the input / output protection circuit, and is connected to an upper wiring through a connection hole 35 formed in the interlayer insulating film 21. 22D. The wiring 22D is made of an Al alloy film in the same layer as the local wirings L 1 and L 2 of the memory cell, the power supply voltage line 22A, the reference voltage line 22B, and the pad layer 22C. The lower electrode 16 of the capacitive element C is connected to the wiring 22D through a connection hole 36 formed in the interlayer insulating film 21, and the p-type semiconductor region 34 formed on the main surface of the n-type well 4 via the wiring 22D. Is connected to Since the lower electrode 16 is made of an n-type polycrystalline silicon film, it is indirectly connected to the p-type semiconductor region 34 via the wiring 22D.

　このように、半導体基板１上に堆積した２層の多結晶シリコン膜を使って周辺回路の容量素子Ｃを構成する本実施の形態によれば、半導体基板に形成した拡散層（ｐｎ接合）などを使った容量素子に比べて素子の占有面積を小さくできるので、周辺回路の面積を縮小してＳＲＡＭを高集積化することができる。また、この容量素子Ｃは、拡散層（ｐｎ接合）などを使った容量素子に比べて容量の大きさを自由に制御できるという特徴もある。 As described above, according to the present embodiment in which the capacitance element C of the peripheral circuit is formed using the two-layer polycrystalline silicon film deposited on the semiconductor substrate 1, the diffusion layer (pn junction) formed on the semiconductor substrate Since the area occupied by the element can be made smaller than that of the capacitor element using the SRAM, the area of the peripheral circuit can be reduced and the SRAM can be highly integrated. Further, the capacitance element C has a feature that the magnitude of the capacitance can be freely controlled as compared with a capacitance element using a diffusion layer (pn junction) or the like.

　また、上記ｎチャネル型ＭＩＳＦＥＴＱｎのもう一方のｎ型半導体領域３３は、容量素子Ｃの上部電極１９と同じ第３層目のｎ型多結晶シリコン膜で構成されたパッド層３８を介して配線２２Ｄと接続されている。パッド層３８は、容量素子Ｃの上部電極１９と同一工程で形成される。このパッド層３８を介してｎ型半導体領域３３と配線２２Ｄとを接続することにより、フォトレジストをマスクにしたエッチングでｎ型半導体領域３３の上部に接続孔３７を形成する際のマスク合わせ余裕を小さくできるので、ｎチャネル型ＭＩＳＦＥＴＱｎの面積を縮小してＳＲＡＭを高集積化することができる。なお、パッド層３７は、容量素子Ｃの下部電極１６と同じ第２層目のｎ型多結晶シリコン膜で構成してもよい。 The other n-type semiconductor region 33 of the n-channel MISFET Qn is connected to the wiring 22D via a pad layer 38 formed of the same third-layer n-type polycrystalline silicon film as the upper electrode 19 of the capacitive element C. Is connected to The pad layer 38 is formed in the same step as the upper electrode 19 of the capacitor C. By connecting the n-type semiconductor region 33 and the wiring 22D via the pad layer 38, a margin for mask alignment when forming the connection hole 37 above the n-type semiconductor region 33 by etching using a photoresist as a mask is provided. Since the size can be reduced, the area of the n-channel type MISFET Qn can be reduced and the SRAM can be highly integrated. Note that the pad layer 37 may be formed of the same second-layer n-type polycrystalline silicon film as the lower electrode 16 of the capacitor C.

　（実施の形態２）
　本実施の形態によるＳＲＡＭのメモリセルの製造方法を図２４〜図３８を用いて説明する。なお、メモリセルの製造方法を示す各図のうち、平面図には導電層と接続孔のみを示し、絶縁膜の図示は省略する。 (Embodiment 2)
The method of manufacturing the SRAM memory cell according to the present embodiment will be described with reference to FIGS. In each of the drawings showing the method for manufacturing the memory cell, only the conductive layer and the connection holes are shown in the plan view, and the illustration of the insulating film is omitted.

　まず、図２４に示すように、ｐ型ウエル３、ｎ型ウエル４のそれぞれの活性領域の主面に転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のゲート電極９（ワード線ＷＬ）、負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａ、負荷用ＭＩＳＦＥＴＱｐ2、駆動用ＭＩＳＦＥＴＱｄ2に共通のゲート電極１１ｂをそれぞれ形成する。ここまでの工程は、前記実施の形態１と同じである。 First, as shown in FIG. 24, the gate electrodes 9 (word lines WL) of the transfer MISFETs Qt 1 and Qt 2 , the load MISFET Qp 1 , and the drive are provided on the main surfaces of the respective active regions of the p-type well 3 and the n-type well 4. common gate electrode 11a to use MISFET Qd 1, load MISFET Qp 2, to form respectively a common gate electrode 11b to the driving MISFET Qd 2. The steps so far are the same as those in the first embodiment.

　次に、本実施の形態では、図２５に示すように、フォトレジストをマスクにしてゲート電極１１ａ，１１ｂ上の酸化シリコン膜１４の一部をエッチングし、その膜厚を薄くする。膜厚を薄くする箇所は、後の工程で局所配線との接続を行うための接続孔が開孔される領域である。 Next, in this embodiment, as shown in FIG. 25, a part of the silicon oxide film 14 on the gate electrodes 11a and 11b is etched using a photoresist as a mask to reduce its thickness. The portion where the film thickness is reduced is a region where a connection hole for making a connection with a local wiring is formed in a later step.

　酸化シリコン膜１４の一部の膜厚を薄くするには、第１のフォトレジストをマスクにして酸化シリコン膜１４および多結晶シリコン膜をパターニングしてゲート電極９（ワード線ＷＬ）およびゲート電極１１ａ，１１ｂを形成した後、第２のフォトレジストをマスクにして酸化シリコン膜１４の一部をエッチングする方法（第１方法）や、第１層目の多結晶シリコン膜上に酸化シリコン膜１４を堆積した後、第１のフォトレジストをマスクにして酸化シリコン膜１４の一部をエッチングし、次に、第２のフォトレジストをマスクにして酸化シリコン膜１４および多結晶シリコン膜をパターニングしてゲート電極９（ワード線ＷＬ）およびゲート電極１１ａ，１１ｂを形成する方法（第２方法）がある。 To reduce the thickness of part of the silicon oxide film 14, the first photoresist is used as a mask to pattern the silicon oxide film 14 and the polycrystalline silicon film to form the gate electrode 9 (word line WL) and the gate electrode 11a. , 11b are formed, a method of etching a part of the silicon oxide film 14 using the second photoresist as a mask (first method), or a method of forming the silicon oxide film 14 on the first polycrystalline silicon film. After the deposition, a portion of the silicon oxide film 14 is etched using the first photoresist as a mask, and then the silicon oxide film 14 and the polycrystalline silicon film are patterned using the second photoresist as a mask to form a gate. There is a method (second method) for forming the electrode 9 (word line WL) and the gate electrodes 11a and 11b.

　第１の方法では、ゲート電極形成後、第２のフォトレジストをマスクにして酸化シリコン膜１４の一部をエッチングする際、このマスクに合わせずれが生じると、ゲート電極端部のフィールド絶縁膜２が削られる虞れがある。これに対し、第２の方法では、酸化シリコン膜１４の一部をエッチングするマスクに合わせずれが生じた場合でも、下層の多結晶シリコン膜がエッチングストッパとなるのでこのような不具合は生じない。 In the first method, when a part of the silicon oxide film 14 is etched using the second photoresist as a mask after the formation of the gate electrode, if the mask is misaligned, the field insulating film 2 at the end of the gate electrode is removed. May be scraped. On the other hand, in the second method, even when a mask for etching a part of the silicon oxide film 14 is misaligned, such a problem does not occur because the underlying polycrystalline silicon film serves as an etching stopper.

　第１の方法を採用する場合は、フィールド絶縁膜２とはエッチングレートが異なる材料、例えば窒化シリコン膜を第１層目の多結晶シリコン膜上に堆積し、第１のフォトレジストをマスクにしてこの窒化シリコン膜および多結晶シリコン膜をパターニングしてゲート電極を形成した後、第２のフォトレジストをマスクにして窒化シリコン膜の一部をエッチングすることにより、フィールド絶縁膜２の削れを防ぐことができる。あるいは、ゲート電極の側壁にサイドウォールスペーサ（１３）を形成した後、ゲート電極上の絶縁膜の一部をエッチングすることによっても、ゲート電極端部のフィールド絶縁膜２の削れを防ぐことができる。 When the first method is employed, a material having an etching rate different from that of the field insulating film 2, for example, a silicon nitride film is deposited on the first polycrystalline silicon film, and the first photoresist is used as a mask. After the silicon nitride film and the polycrystalline silicon film are patterned to form a gate electrode, a part of the silicon nitride film is etched using the second photoresist as a mask to prevent the field insulating film 2 from being scraped. Can be. Alternatively, after forming the side wall spacer (13) on the side wall of the gate electrode, a part of the insulating film on the gate electrode is etched to prevent the field insulating film 2 at the end of the gate electrode from being scraped. .

　次に、図２６に示すように、ゲート電極９（ワード線ＷＬ）、ゲート電極１１ａ，１１ｂのそれぞれの側壁にサイドウォールスペーサ１３を形成した後、フォトレジストをマスクにしたイオン注入法でｐ型ウエル３にｎ型半導体領域７（転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のソース、ドレイン領域）およびｎ型半導体領域１０（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース、ドレイン領域）を形成し、ｎ型ウエル４にｐ型半導体領域１２（負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース、ドレイン領域）を形成する。 Next, as shown in FIG. 26, after forming a side wall spacer 13 on each side wall of the gate electrode 9 (word line WL) and the gate electrodes 11a and 11b, a p-type is formed by ion implantation using a photoresist as a mask. An n-type semiconductor region 7 (source and drain regions of the transfer MISFETs Qt 1 and Qt 2 ) and an n-type semiconductor region 10 (source and drain regions of the drive MISFETs Qd 1 and Qd 2 ) are formed in the well 3. Then, a p-type semiconductor region 12 (source and drain regions of the load MISFETs Qp 1 and Qp 2 ) is formed.

　次に、図２７に示すように、半導体基板１上にＣＶＤ法で窒化シリコン膜４０を堆積した後、図２８、図２９に示すように、ＣＶＤ法で堆積したｎ型多結晶シリコン膜をパターニングして容量素子Ｃの下部電極４１を形成する。前記実施の形態１では、下部電極４１を形成する工程に先だって、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に達する接続孔（１７）を形成したが、本実施の形態では、この工程を省略する。 Next, as shown in FIG. 27, a silicon nitride film 40 is deposited on the semiconductor substrate 1 by the CVD method, and then, as shown in FIGS. 28 and 29, the n-type polycrystalline silicon film deposited by the CVD method is patterned. Thus, the lower electrode 41 of the capacitor C is formed. In the first embodiment, prior to the step of forming the lower electrode 41 has formed the drain region of the driving MISFET Qd 1 (n-type semiconductor region 10) to reach the connection hole (17), in this embodiment, the The steps are omitted.

　次に、図３０、図３１に示すように、ＣＶＤ法で窒化シリコン膜からなる容量絶縁膜１８を堆積し、続いてＣＶＤ法で堆積したｎ型多結晶シリコン膜をパターニングして容量素子Ｃの上部電極４２を形成する。すなわち、前記実施の形態１では、容量絶縁膜１８を堆積した直後に負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａと、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）とに達する接続孔（２０）を形成するのに対し、本実施の形態では、この工程を省略し、容量絶縁膜１８の堆積と上部電極４２用の多結晶シリコン膜の堆積とを連続して行う。図３２のグレイのパターンで示す領域は、下部電極４１と上部電極４２とが重なり合った領域（本実施の形態の容量素子Ｃが形成される領域）を示している。 Next, as shown in FIGS. 30 and 31, a capacitive insulating film 18 made of a silicon nitride film is deposited by the CVD method, and then the n-type polycrystalline silicon film deposited by the CVD method is patterned to form the capacitive element C. The upper electrode 42 is formed. That is, in the first embodiment, immediately after the capacitive insulating film 18 is deposited, the gate electrode 11a common to the load MISFET Qp 1 and the drive MISFET Qd 1 and the drain region (n-type semiconductor region 10) of the drive MISFET Qd 2 In this embodiment, this step is omitted, and the deposition of the capacitive insulating film 18 and the deposition of the polycrystalline silicon film for the upper electrode 42 are performed continuously. . The region indicated by the gray pattern in FIG. 32 indicates a region where the lower electrode 41 and the upper electrode 42 overlap (a region where the capacitor C of this embodiment is formed).

　次に、図３３〜図３５に示すように、ＣＶＤ法でＢＰＳＧ膜からなる層間絶縁膜２１を堆積し、その表面をリフローにより平坦化した後、フォトレジストをマスクにして層間絶縁膜２１をエッチングする。このとき、層間絶縁膜２１の下層の容量絶縁膜１８（窒化シリコン膜）または上部電極４２（多結晶シリコン膜）をエッチングストッパにして、層間絶縁膜２１のみをエッチングする。 Next, as shown in FIGS. 33 to 35, an interlayer insulating film 21 made of a BPSG film is deposited by a CVD method, and the surface thereof is planarized by reflow, and then the interlayer insulating film 21 is etched using a photoresist as a mask. I do. At this time, only the interlayer insulating film 21 is etched using the capacitive insulating film 18 (silicon nitride film) under the interlayer insulating film 21 or the upper electrode 42 (polycrystalline silicon film) as an etching stopper.

　次に、層間絶縁膜２１の下層の容量絶縁膜１８または上部電極４２、さらにその下層の下部電極４１、窒化シリコン膜４０、酸化シリコン膜１４、絶縁膜（ゲート絶縁膜９と同層の絶縁膜）をエッチングし、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース領域（ｐ型半導体領域１２）に達する接続孔２７、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース領域（ｎ型半導体領域１０）に達する接続孔２８、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のソース領域（ｎ型半導体領域７）に達する接続孔２９、負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａと駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）とに達する接続孔４３、負荷用ＭＩＳＦＥＴＱｐ2、駆動用ＭＩＳＦＥＴＱｄ2に共通のゲート電極１１ｂと負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）とに達する接続孔４４、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に達する接続孔４５、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）に達する接続孔４６をそれぞれ形成する。 Next, the capacitive insulating film 18 or the upper electrode 42 below the interlayer insulating film 21, the lower electrode 41 below the interlayer insulating film 21, the silicon nitride film 40, the silicon oxide film 14, and an insulating film (an insulating film of the same layer as the gate insulating film 9) ) Is etched to form a connection hole 27 reaching the source region (p-type semiconductor region 12) of the load MISFETs Qp 1 and Qp 2 and a connection hole 28 reaching the source region (n-type semiconductor region 10) of the drive MISFETs Qd 1 and Qd 2. , reaching the source region of the transfer MISFET Qt 1, Qt 2 (n-type semiconductor region 7) connecting hole 29, load MISFET Qp 1, the common gate electrode 11a and the drain region (n-type driving MISFET Qd 2 to the driving MISFET Qd 1 connection hole 43 reaching the semiconductor region 10), load MISFET Qp 2, the common gate electrode 11b to the driving MISFET Qd 2 Drain region (p-type semiconductor region 12) and reaches the connection hole 44 of the load MISFET Qp 1, connecting holes 45 reaching the drain region of the driving MISFET Qd 1 (n-type semiconductor region 10), the load MISFET Qp 2 drain region (p The connection holes 46 reaching the mold semiconductor region 12) are respectively formed.

　上記接続孔４３は、上部電極４２の一部を貫通してゲート電極１１ａとドレイン領域（ｎ型半導体領域１０）とに達しているので、図３４に示すように、この接続孔４３の側壁に上部電極４２の一部が露出する。また、同図には示していないが、接続孔４５は、下部電極４１の一部を貫通してドレイン領域（ｎ型半導体領域１０）に達しているので、この接続孔４５の側壁には下部電極４１の一部が露出する。 Since the connection hole 43 penetrates a part of the upper electrode 42 and reaches the gate electrode 11a and the drain region (the n-type semiconductor region 10), as shown in FIG. Part of the upper electrode 42 is exposed. Although not shown in the figure, the connection hole 45 penetrates a part of the lower electrode 41 and reaches the drain region (n-type semiconductor region 10). Part of the electrode 41 is exposed.

　また、上記接続孔４３の底部にはゲート電極１１ａの一部が露出し、接続孔４４の底部にはゲート電極１１ｂの一部が露出するが、前述したように、この領域のゲート電極１１ａ，１１ｂ上の酸化シリコン膜１４は、あらかじめその膜厚を薄くしてあるので、短時間のエッチングでゲート電極１１ａ，１１ｂを露出させることができる。これに対し、接続孔４３、４４の底部の酸化シリコン膜１４の膜厚を薄くしなかった場合は、酸化シリコン膜１４を長時間エッチングしなければならないので、レジストマスクに合わせずれが生じたときに、ゲート電極１１ａ，１１ｂの端部のフィールド絶縁膜２がオーバーエッチングされて削られる虞れがある。 A part of the gate electrode 11a is exposed at the bottom of the connection hole 43, and a part of the gate electrode 11b is exposed at the bottom of the connection hole 44. As described above, the gate electrodes 11a, Since the thickness of the silicon oxide film 14 on 11b is reduced in advance, the gate electrodes 11a and 11b can be exposed by short-time etching. On the other hand, if the thickness of the silicon oxide film 14 at the bottoms of the connection holes 43 and 44 is not reduced, the silicon oxide film 14 must be etched for a long time. In addition, there is a possibility that the field insulating film 2 at the end portions of the gate electrodes 11a and 11b is over-etched and removed.

　次に、図３６、図３７に示すように、層間絶縁膜２１上にスパッタ法で堆積したＡｌ合金膜をパターニングすることにより、局所配線Ｌ1,Ｌ2、電源電圧線２２Ａ、基準電圧線２２Ｂおよびパッド層２２Ｃを形成する。 Next, as shown in FIGS. 36 and 37, the local wirings L 1 and L 2 , the power supply voltage line 22A, and the reference voltage line 22B are patterned by patterning the Al alloy film deposited on the interlayer insulating film 21 by the sputtering method. And a pad layer 22C.

　これにより、一方の局所配線Ｌ2の一端部は、接続孔４３の側壁で容量素子Ｃの上部電極４２に接続され、さらにこの接続孔４３の底部で駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）と、駆動用ＭＩＳＦＥＴＱｄ1、負荷用ＭＩＳＦＥＴＱｐ1に共通のゲート電極１１ａとに接続される。局所配線Ｌ2の他端部は、接続孔４６を通じて負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）に接続される。つまり、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０、蓄積ノードＢ）、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ1、負荷用ＭＩＳＦＥＴＱｐ1に共通のゲート電極１１ａのそれぞれは、局所配線Ｌ2および上部電極４２を介して互いに接続される。 Thus, one end portion of one of the local lines L 2 are connected by a side wall of the hole 43 is connected to the upper electrode 42 of the capacitor element C, further drain region (n-type semiconductor of the driving MISFET Qd 2 at the bottom of the connection hole 43 Region 10) and a gate electrode 11a common to the driving MISFET Qd 1 and the load MISFET Qp 1 . The other end portion of the local wiring L 2 is connected to the drain region of the load MISFET Qp 2 (p-type semiconductor region 12) through the connection hole 46. That is, the drain region of the driving MISFET Qd 2 (n-type semiconductor region 10, the storage node B), a drain region (p-type semiconductor region 12) of the load MISFET Qp 2, driving MISFET Qd 1, the common gate electrode to the load MISFET Qp 1 11a each are connected to each other via a local interconnection L 2 and the upper electrode 42.

　また、他方の局所配線Ｌ1の一端部は、接続孔４５の側壁で容量素子Ｃの下部電極４１に接続され、さらにこの接続孔４５の底部で駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に接続される。局所配線Ｌ1の他端部は、接続孔４４を通じて負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）と、駆動用ＭＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ2に共通のゲート電極１１ｂとに接続される。つまり、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０、蓄積ノードＡ）、負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ2に共通のゲート電極１１ｂのそれぞれは、局所配線Ｌ1および下部電極４１を介して互いに接続される。 The other end portion of the local wiring L 1 is connected at the side wall of the hole 45 is connected to the lower electrode 41 of the capacitor element C, further drain region (n-type semiconductor region of the driving MISFET Qd 1 at the bottom of the connection hole 45 10). The other end portion of the local wiring L 1 is a drain region (p-type semiconductor region 12) of the load MISFET Qp 1 through the connection hole 44, the driving MISFET Qd 2, is connected to the common gate electrode 11b in the load MISFET Qp 2 . That is, the drain region of the driving MISFET Qd 1 (n-type semiconductor region 10, the storage node A), a drain region (p-type semiconductor region 12) of the load MISFET Qp 1, driving MISFET Qd 2, the common gate electrode to the load MISFET Qp 2 11b each are connected to each other via a local interconnection L 1 and the lower electrode 41.

　また、電源電圧線２２Ａは、接続孔２７を通じて負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2の各ソース領域（ｐ型半導体領域１２）に接続され、基準電圧線２２Ｂは、接続孔２８を通じて駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2の各ソース領域（ｎ型半導体領域１０）に接続される。さらに、一対のパッド層２２Ｃの一方は、接続孔２９を通じて転送用ＭＩＳＦＥＴＱｔ1のドレイン領域（ｎ型半導体領域７）に接続され、他方は、接続孔２９を通じて転送用ＭＩＳＦＥＴＱｔ2のドレイン領域（ｎ型半導体領域７）に接続される。 The power supply voltage line 22A is connected to each source region (p-type semiconductor region 12) of the load MISFETs Qp 1 and Qp 2 through the connection hole 27, and the reference voltage line 22B is connected to the drive MISFETs Qd 1 and Qd through the connection hole 28. 2 are connected to each source region (n-type semiconductor region 10). Furthermore, one of the pair of pad layer 22C, connected through holes 29 are connected to the drain region of the transfer MISFET Qt 1 (n-type semiconductor region 7), the other is a drain region (n-type transfer MISFET Qt 2 through the connection hole 29 It is connected to the semiconductor region 7).

　その後、図３８に示すように、ＣＶＤ法で堆積した酸化シリコン膜からなる層間絶縁膜３１に接続孔３２を形成した後、層間絶縁膜３１上にスパッタ法で堆積したＡｌ合金膜をパターニングしてデータ線ＤＬ，／ＤＬを形成し、接続孔３２を通じてデータ線ＤＬ，／ＤＬとパッド層２２Ｃとを接続する。 Then, as shown in FIG. 38, after forming a connection hole 32 in the interlayer insulating film 31 made of a silicon oxide film deposited by the CVD method, the Al alloy film deposited by the sputtering method on the interlayer insulating film 31 is patterned. The data lines DL and / DL are formed, and the data lines DL and / DL are connected to the pad layer 22C through the connection holes 32.

　このように、本実施の形態の製造方法は、容量素子Ｃの下部電極４１を形成する工程に先だって駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に達する接続孔を形成する工程と、容量絶縁膜１８を堆積した後、上部電極４２を形成する工程に先だって負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａと、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）とに達する接続孔を形成する工程とを省略する。これにより、フォトレジストをマスクにしたエッチング工程が２工程少なくなるので、その分、メモリセルの製造工程を短縮することができる。 Thus, the manufacturing method of this embodiment includes the steps of forming a contact hole reaching the drain region of the prior driving MISFET Qd 1 (n-type semiconductor region 10) to the step of forming the lower electrode 41 of the capacitor element C, after depositing the capacitor insulating film 18, the load MISFET Qp 1 prior to the step of forming the upper electrode 42, and the common gate electrode 11a to the driving MISFET Qd 1, the drain region of the driving MISFET Qd 2 (n-type semiconductor region 10) And a step of forming a connection hole reaching the contact hole are omitted. As a result, the number of etching steps using the photoresist as a mask is reduced by two, and accordingly, the manufacturing steps of the memory cell can be shortened accordingly.

　なお、上記した２つの接続孔形成工程は、いずれか一方のみを省略することもできる。例えば容量素子Ｃの下部電極４１を形成する工程では接続孔を形成し、上部電極４２を形成する工程では接続孔を形成しないようにすると、ＤＲＡＭ(Dynamic Random Access Memory)のメモリセル選択用ＭＩＳＦＥＴの上部にスタック構造の情報蓄積用容量素子（キャパシタ）を形成するプロセスと、本発明の容量素子Ｃを形成するプロセスとを共通化することができるので、一つの半導体チップにＤＲＡＭとＳＲＡＭとを混在させた１チップマイコンの製造工程を短縮することができる。 In the above two connection hole forming steps, only one of them can be omitted. For example, if a connection hole is formed in the step of forming the lower electrode 41 of the capacitive element C, and no connection hole is formed in the step of forming the upper electrode 42, a MISFET for selecting a memory cell of a DRAM (Dynamic Random Access Memory) is formed. Since the process for forming the information storage capacitor (capacitor) having the stack structure on the upper portion and the process for forming the capacitor C of the present invention can be shared, the DRAM and the SRAM are mixed in one semiconductor chip. Thus, the manufacturing process of the one-chip microcomputer can be shortened.

　また、本実施の形態の製造方法は、容量絶縁膜１８の堆積と第３層目の多結晶シリコン膜の堆積とを連続して行う。これにより、容量絶縁膜１８の表面の汚染を少なくすることができるので、高品質の容量素子Ｃを形成することができる。 In the manufacturing method according to the present embodiment, the deposition of the capacitor insulating film 18 and the deposition of the third-layer polycrystalline silicon film are successively performed. Thereby, contamination of the surface of the capacitive insulating film 18 can be reduced, so that a high-quality capacitive element C can be formed.

　また、本実施の形態の製造方法は、絶縁膜をエッチングしてゲート電極１１ａに達する接続孔４３とゲート電極１１ｂに達する接続孔４４とを形成する工程に先立って、ゲート電極１１ａ，１１ｂ上の絶縁膜（酸化シリコン膜１４）の膜厚を薄くしておく。これにより、接続孔４３、４４を形成する際に用いるレジストマスクの合わせずれによるフィールド絶縁膜２の削れを抑えることができるので、ＳＲＡＭの製造歩留まり、信頼性を向上させることができる。またこれにより、接続孔４３、４４とゲート電極１１ａ，１１ｂとドレイン領域（ｎ型半導体領域１０）との合わせ余裕が不要となるので、メモリセルの面積を縮小してＳＲＡＭの高集積化を図ることができる。 Further, in the manufacturing method according to the present embodiment, prior to the step of forming the connection hole 43 reaching the gate electrode 11a and the connection hole 44 reaching the gate electrode 11b by etching the insulating film, the gate electrode 11a, 11b The thickness of the insulating film (silicon oxide film 14) is reduced. This can prevent the field insulating film 2 from being scraped due to misalignment of the resist mask used when forming the connection holes 43 and 44, so that the manufacturing yield and reliability of the SRAM can be improved. This also eliminates the need for a margin for matching the connection holes 43 and 44, the gate electrodes 11a and 11b, and the drain region (the n-type semiconductor region 10), thereby reducing the memory cell area and increasing the integration of the SRAM. be able to.

　図３９に示すように、本実施の形態のＳＲＡＭの周辺回路、例えば入出力保護回路には、前述したメモリセルの容量素子Ｃとほぼ同一構造の容量素子Ｃが形成される。この容量素子Ｃの下部電極４１は、第２層目のｎ型多結晶シリコン膜で構成され、メモリセルの容量素子Ｃの下部電極４１と同一工程で形成される。容量絶縁膜１８は、窒化シリコン膜で構成され、メモリセルの容量素子Ｃの容量絶縁膜１８と同一工程で形成される。上部電極４２は、第３層目のｎ型多結晶シリコン膜で構成され、メモリセルの容量素子Ｃの上部電極４２と同一工程で形成される。 As shown in FIG. 39, a capacitive element C having substantially the same structure as the capacitive element C of the memory cell described above is formed in a peripheral circuit of the SRAM of the present embodiment, for example, an input / output protection circuit. The lower electrode 41 of the capacitive element C is formed of a second-layer n-type polycrystalline silicon film, and is formed in the same step as the lower electrode 41 of the capacitive element C of the memory cell. The capacitance insulating film 18 is formed of a silicon nitride film, and is formed in the same step as the capacitance insulating film 18 of the capacitance element C of the memory cell. The upper electrode 42 is formed of a third-layer n-type polycrystalline silicon film, and is formed in the same step as the upper electrode 42 of the capacitor C of the memory cell.

　この容量素子Ｃの下部電極４１は、層間絶縁膜２１に形成された接続孔３６の側壁で配線２２Ｄと接続され、かつこの配線２２Ｄを通じてｎ型ウエル４のｐ型半導体領域３４と接続されている。上部電極４２は、層間絶縁膜２１に形成された接続孔３５の側壁で配線２２Ｄと接続され、かつこの配線２２Ｄを通じてｎチャネル型ＭＩＳＦＥＴＱｎのｎ型半導体領域３３と接続されている。また、ｎチャネル型ＭＩＳＦＥＴＱｎのもう一方のｎ型半導体領域３３は、容量素子Ｃの上部電極４２と同じ第３層目のｎ型多結晶シリコン膜で構成されたパッド層３８を介して配線２２Ｄと接続されている。パッド層３８は、容量素子Ｃの下部電極４１と同じ第２層目のｎ型多結晶シリコン膜で構成してもよい。 The lower electrode 41 of the capacitive element C is connected to the wiring 22D on the side wall of the connection hole 36 formed in the interlayer insulating film 21, and is connected to the p-type semiconductor region 34 of the n-type well 4 through the wiring 22D. . The upper electrode 42 is connected to the wiring 22D on the side wall of the connection hole 35 formed in the interlayer insulating film 21, and is connected to the n-type semiconductor region 33 of the n-channel MISFET Qn through the wiring 22D. Further, the other n-type semiconductor region 33 of the n-channel type MISFET Qn is connected to the wiring 22D via a pad layer 38 formed of the same third-layer n-type polycrystalline silicon film as the upper electrode 42 of the capacitive element C. It is connected. The pad layer 38 may be formed of the same second-layer n-type polycrystalline silicon film as the lower electrode 41 of the capacitor C.

　（実施の形態３）
　本実施の形態によるＳＲＡＭのメモリセルの製造方法を図４０〜図５２を用いて説明する。なお、メモリセルの製造方法を示す各図のうち、平面図には導電層と接続孔のみを示し、絶縁膜の図示は省略する。 (Embodiment 3)
A method of manufacturing the SRAM memory cell according to the present embodiment will be described with reference to FIGS. In each of the drawings showing the method for manufacturing the memory cell, only the conductive layer and the connection holes are shown in the plan view, and the illustration of the insulating film is omitted.

　まず、図４０に示すように、第１層目のｎ型多結晶シリコン膜をパターニングして、ｐ型ウエル３、ｎ型ウエル４のそれぞれの活性領域の主面に転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のゲート電極９（ワード線ＷＬ）、負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａ、負荷用ＭＩＳＦＥＴＱｐ2、駆動用ＭＩＳＦＥＴＱｄ2に共通のゲート電極１１ｂをそれぞれ形成する。次に、後の工程で局所配線との接続を行うための接続孔が配置される領域のゲート電極１１ａ，１１ｂの上部を覆う酸化シリコン膜１４をエッチングしてその膜厚を薄くする。 First, as shown in FIG. 40, the first layer of the n-type polycrystalline silicon film is patterned, and the transfer MISFETs Qt 1 and Qt 2 are formed on the main surfaces of the respective active regions of the p-type well 3 and the n-type well 4. the gate electrode 9 (the word line WL), the load MISFET Qp 1, the common gate electrode 11a to the driving MISFET Qd 1, load MISFET Qp 2, to form respectively a common gate electrode 11b to the driving MISFET Qd 2. Next, the silicon oxide film 14 covering the upper portions of the gate electrodes 11a and 11b in a region where a connection hole for making a connection with a local wiring is to be formed in a later step is etched to reduce its thickness.

　次に、ゲート電極９（ワード線ＷＬ）、ゲート電極１１ａ，１１ｂのそれぞれの側壁にサイドウォールスペーサ１３を形成した後、ｐ型ウエル３にｎ型半導体領域７（転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のソース、ドレイン領域）およびｎ型半導体領域１０（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース、ドレイン領域）を形成し、ｎ型ウエル４にｐ型半導体領域１２（負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース、ドレイン領域）を形成する。ここまでの工程は、前記実施の形態２と同じである。 Next, after forming sidewall spacers 13 on the respective side walls of the gate electrode 9 (word line WL) and the gate electrodes 11a and 11b, the n-type semiconductor region 7 (the transfer MISFETs Qt 1 and Qt 2 Source and drain regions) and an n-type semiconductor region 10 (source and drain regions of the driving MISFETs Qd 1 and Qd 2 ) are formed, and a p-type semiconductor region 12 (sources of the load MISFETs Qp 1 and Qp 2 ) is formed in the n-type well 4. (Drain region). The steps so far are the same as those in the second embodiment.

　次に、本実施の形態では、図４１に示すように、半導体基板１上にＣＶＤ法で窒化シリコン膜４０を堆積した後、図４２に示すように、この窒化シリコン膜４０とその下層の絶縁膜（ゲート絶縁膜９と同層の絶縁膜）とをエッチングし、負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）に達する接続孔５０を形成する。 Next, in this embodiment, as shown in FIG. 41, a silicon nitride film 40 is deposited on the semiconductor substrate 1 by the CVD method, and then, as shown in FIG. etching the film (insulating film between the gate insulating film 9 the same layer), to form a contact hole 50 reaching the drain region of the load MISFET Qp 1 (p-type semiconductor region 12).

　次に、図４３、図４４に示すように、ＣＶＤ法で堆積した多結晶シリコン膜をパターニングして容量素子Ｃの下部電極５１を形成する。このとき、本実施の形態では、下部電極５１をｐ型の多結晶シリコン膜で構成し、前記接続孔５０を通じて負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）とダイレクトに接続する。 Next, as shown in FIGS. 43 and 44, the lower electrode 51 of the capacitor C is formed by patterning the polycrystalline silicon film deposited by the CVD method. In this case, in the present embodiment, the lower electrode 51 composed of a p-type polycrystalline silicon film is directly connected to the drain region of the load MISFET Qp 1 (p-type semiconductor region 12) through the connecting hole 50.

　次に、図４５、図４６に示すように、ＣＶＤ法で堆積した窒化シリコン膜からなる容量絶縁膜１８とその下層の絶縁膜（ゲート絶縁膜９と同層の絶縁膜）とをエッチングして、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に達する接続孔５２を形成した後、ＣＶＤ法で堆積したｎ型の多結晶シリコン膜をパターニングして容量素子Ｃの上部電極５３を形成する。この上部電極５３は、上記接続孔５２を通じて駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に接続される。図４７のグレイのパターンで示す領域は、下部電極５１と上部電極５３とが重なり合った領域（本実施の形態の容量素子Ｃが形成される領域）を示している。 Next, as shown in FIGS. 45 and 46, the capacitor insulating film 18 made of the silicon nitride film deposited by the CVD method and the insulating film thereunder (the same insulating film as the gate insulating film 9) are etched. , after forming a connection hole 52 reaching the drain region of the driving MISFET Qd 1 (n-type semiconductor region 10), the upper electrode 53 of the capacitor element C by patterning the polycrystalline silicon film of n-type deposited by CVD formation I do. The upper electrode 53 is connected to the drain region of the driving MISFET Qd 1 (n-type semiconductor region 10) through the connection hole 52. The region indicated by the gray pattern in FIG. 47 indicates a region where the lower electrode 51 and the upper electrode 53 overlap (a region where the capacitor C of this embodiment is formed).

　次に、図４８、図４９に示すように、ＣＶＤ法でＢＰＳＧ膜からなる層間絶縁膜２１を堆積し、その表面をリフローにより平坦化した後、フォトレジストをマスクにして、まず層間絶縁膜２１をエッチングし、引き続き、層間絶縁膜２１の下層の容量絶縁膜１８、上部電極５２または下部電極５１、さらにその下層の窒化シリコン膜４０、酸化シリコン膜１４、絶縁膜（ゲート絶縁膜９と同層の絶縁膜）をエッチングすることにより、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース領域（ｐ型半導体領域１２）に達する接続孔２７、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース領域（ｎ型半導体領域１０）に達する接続孔２８、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のソース領域（ｎ型半導体領域７）に達する接続孔２９、負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａと駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）とに達する接続孔５４、負荷用ＭＩＳＦＥＴＱｐ2、駆動用ＭＩＳＦＥＴＱｄ2に共通のゲート電極１１ｂと負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）とに達する接続孔５５、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）の上部において上部電極５３に達する接続孔５７、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）の上部において下部電極５１に達する接続孔５８をそれぞれ形成する。 Next, as shown in FIGS. 48 and 49, an interlayer insulating film 21 made of a BPSG film is deposited by a CVD method, and the surface thereof is flattened by reflow. Then, the capacitive insulating film 18 under the interlayer insulating film 21, the upper electrode 52 or the lower electrode 51, the silicon nitride film 40, the silicon oxide film 14, and the insulating film (the same layer as the gate insulating film 9) The connection hole 27 reaching the source regions (p-type semiconductor regions 12) of the load MISFETs Qp 1 and Qp 2 by etching the insulating film (not shown), and the source regions (n-type semiconductor regions 10) of the drive MISFETs Qd 1 and Qd 2 connection hole 28, the transfer MISFET Qt 1, Qt 2 of the source region (n-type semiconductor region 7) to reach the connection hole 29, load MISFET Qp 1 reaching, Common gate electrode 11a and the drain region of the driving MISFET Qd 2 in movement for MISFET Qd 1 (n-type semiconductor region 10) and reaches the connection hole 54, load MISFET Qp 2, MISFET Qp for loading a common gate electrode 11b to the driving MISFET Qd 2 1 of the drain region (p-type semiconductor region 12) and reaches the connection hole 55, connecting holes 57 reaching the upper electrode 53 in the upper portion of the drain region of the driving MISFET Qd 1 (n-type semiconductor region 10), the drain of the load MISFET Qp 2 A connection hole 58 reaching the lower electrode 51 is formed above the region (p-type semiconductor region 12).

　上記接続孔５４を形成する際には、その底部にゲート電極１１ａの一部が露出し、接続孔５５を形成する際には、その底部にゲート電極１１ｂの一部が露出するが、前述したように、この領域のゲート電極１１ａ，１１ｂ上の酸化シリコン膜１４は、あらかじめその膜厚を薄くしてあるので、接続孔５４、５５を形成する際に用いるレジストマスクの合わせずれによるフィールド絶縁膜２の削れを抑えることができ、これにより、前記実施の形態２と同様の効果が得られる。 When the connection hole 54 is formed, a part of the gate electrode 11a is exposed at the bottom thereof, and when the connection hole 55 is formed, a part of the gate electrode 11b is exposed at the bottom thereof. As described above, since the thickness of the silicon oxide film 14 on the gate electrodes 11a and 11b in this region is reduced in advance, the field insulating film caused by misalignment of the resist mask used when forming the connection holes 54 and 55 is formed. 2 can be suppressed, and the same effect as in the second embodiment can be obtained.

　次に、図５０、図５１に示すように、層間絶縁膜２１上にスパッタ法で堆積したＡｌ合金膜をパターニングすることにより、局所配線Ｌ1,Ｌ2、電源電圧線２２Ａ、基準電圧線２２Ｂおよびパッド層２２Ｃを形成する。 Next, as shown in FIGS. 50 and 51, the local wirings L 1 and L 2 , the power supply voltage line 22A, and the reference voltage line 22B are patterned by patterning the Al alloy film deposited on the interlayer insulating film 21 by the sputtering method. And a pad layer 22C.

　これにより、一方の局所配線Ｌ2の一端部は、接続孔５４を通じて駆動用ＭＩＳＦＥＴＱｄ1、負荷用ＭＩＳＦＥＴＱｐ1に共通のゲート電極１１ａと、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０、蓄積ノードＢ）とに接続され、局所配線Ｌ2の他端部は、接続孔５８を通じて下部電極５１に接続され、さらに接続孔５０を通じて負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）に接続される。つまり、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０、蓄積ノードＢ）、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ1、負荷用ＭＩＳＦＥＴＱｐ1に共通のゲート電極１１ａのそれぞれは、局所配線Ｌ2および下部電極５１を介して互いに接続される。 Thus, one end portion of one of the local lines L 2 are connected for drive through a hole 54 MISFET Qd 1, the common gate electrode 11a to the load MISFET Qp 1, the drain region (n-type semiconductor region 10 of the drive MISFET Qd 2, accumulation connected to the node B) and the other end portion of the local wiring L 2 is connected to the lower electrode 51 through the connection hole 58, further connected to the drain region of the load MISFET Qp 2 (p-type semiconductor region 12) through the connection hole 50 Is done. That is, the drain region of the driving MISFET Qd 2 (n-type semiconductor region 10, the storage node B), a drain region (p-type semiconductor region 12) of the load MISFET Qp 2, driving MISFET Qd 1, the common gate electrode to the load MISFET Qp 1 11a each are connected to each other via a local interconnection L 2 and the lower electrode 51.

　また、他方の局所配線Ｌ1の一端部は、接続孔５５を通じて駆動用ＭＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ2に共通のゲート電極１１ｂと、負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）とに接続され、局所配線Ｌ1の他端部は、接続孔５７を通じて上部電極５３に接続され、さらに接続孔５２を通じて駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０、蓄積ノードＡ）に接続される。つまり、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０、蓄積ノードＡ）、負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ2に共通のゲート電極１１ｂのそれぞれは、局所配線Ｌ1および上部電極５３を介して互いに接続される。 One end portion of the other local interconnection L 1 is the connection hole 55 driving MISFET Qd 2 through, as a common gate electrode 11b in the load MISFET Qp 2, the drain region of the load MISFET Qp 1 (p-type semiconductor region 12) connected, the other end portion of the local wiring L 1 is connected through a hole 57 connected to the upper electrode 53 is further connected to the drain region of the driving MISFET Qd 1 through the connection hole 52 (n-type semiconductor region 10, the storage node a) You. That is, the drain region of the driving MISFET Qd 1 (n-type semiconductor region 10, the storage node A), a drain region (p-type semiconductor region 12) of the load MISFET Qp 1, driving MISFET Qd 2, the common gate electrode to the load MISFET Qp 2 11b each are connected to each other via a local interconnection L 1 and the upper electrode 53.

　また、電源電圧線２２Ａは、接続孔２７を通じて負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2の各ソース領域（ｐ型半導体領域１２）に接続され、基準電圧線２２Ｂは、接続孔２８を通じて駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2の各ソース領域（ｎ型半導体領域１０）に接続される。さらに、一対のパッド層２２Ｃの一方は、接続孔２９を通じて転送用ＭＩＳＦＥＴＱｔ1のドレイン領域（ｎ型半導体領域７）に接続され、他方は、接続孔２９を通じて転送用ＭＩＳＦＥＴＱｔ2のドレイン領域（ｎ型半導体領域７）に接続される。 The power supply voltage line 22A is connected to each source region (p-type semiconductor region 12) of the load MISFETs Qp 1 and Qp 2 through the connection hole 27, and the reference voltage line 22B is connected to the drive MISFETs Qd 1 and Qd through the connection hole 28. 2 are connected to each source region (n-type semiconductor region 10). Furthermore, one of the pair of pad layer 22C, connected through holes 29 are connected to the drain region of the transfer MISFET Qt 1 (n-type semiconductor region 7), the other is a drain region (n-type transfer MISFET Qt 2 through the connection hole 29 It is connected to the semiconductor region 7).

　その後、図５２に示すように、ＣＶＤ法で堆積した酸化シリコン膜からなる層間絶縁膜３１に接続孔３２を形成した後、層間絶縁膜３１上にスパッタ法で堆積したＡｌ合金膜をパターニングしてデータ線ＤＬ，／ＤＬを形成し、接続孔３２を通じてデータ線ＤＬ，／ＤＬとパッド層２２Ｃとを接続する。 Thereafter, as shown in FIG. 52, after forming a connection hole 32 in an interlayer insulating film 31 made of a silicon oxide film deposited by a CVD method, an Al alloy film deposited by a sputtering method on the interlayer insulating film 31 is patterned. The data lines DL and / DL are formed, and the data lines DL and / DL are connected to the pad layer 22C through the connection holes 32.

　図５３に示すように、本実施の形態のＳＲＡＭの周辺回路、例えば入出力保護回路には、前述したメモリセルの容量素子Ｃとほぼ同一構造の容量素子Ｃが形成される。この容量素子Ｃの下部電極５１は、第２層目のｐ型多結晶シリコン膜で構成され、メモリセルの容量素子Ｃの下部電極５１と同一工程で形成される。容量絶縁膜１８は、窒化シリコン膜からなり、メモリセルの容量素子Ｃの容量絶縁膜１８と同一工程で形成される。上部電極５３は、第３層目のｎ型多結晶シリコン膜で構成され、メモリセルの容量素子Ｃの上部電極５３と同一工程で形成される。 As shown in FIG. 53, a capacitor C having substantially the same structure as the capacitor C of the memory cell described above is formed in a peripheral circuit of the SRAM according to the present embodiment, for example, an input / output protection circuit. The lower electrode 51 of the capacitive element C is formed of a second-layer p-type polycrystalline silicon film, and is formed in the same step as the lower electrode 51 of the capacitive element C of the memory cell. The capacitance insulating film 18 is made of a silicon nitride film and is formed in the same step as the capacitance insulating film 18 of the capacitance element C of the memory cell. The upper electrode 53 is formed of a third-layer n-type polycrystalline silicon film, and is formed in the same step as the upper electrode 53 of the capacitor C of the memory cell.

　この容量素子Ｃの下部電極５１は、ｎ型ウエル４のｐ型半導体領域３４と接続され、かつ層間絶縁膜２１に形成された接続孔３６を通じて配線２２Ｄと接続されている。上部電極５３は、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ型半導体領域３３と接続され、かつ層間絶縁膜２１に形成された接続孔３５を通じて配線２２Ｄと接続されている。また、ｎチャネル型ＭＩＳＦＥＴＱｎのもう一方のｎ型半導体領域３３は、容量素子Ｃの上部電極５３と同じ第３層目のｎ型多結晶シリコン膜で構成されたパッド層３８を介して配線２２Ｄと接続されている。本実施の形態では第２層目の多結晶シリコン膜をｐ型で構成しているので、このｐ型多結晶シリコン膜で構成されたパッド層を介して（図示しない）周辺回路のｐチャネル型ＭＩＳＦＥＴのｐ型半導体領域と配線とを接続させることができる。 The lower electrode 51 of the capacitive element C is connected to the p-type semiconductor region 34 of the n-type well 4 and to the wiring 22D through the connection hole 36 formed in the interlayer insulating film 21. The upper electrode 53 is connected to the n-type semiconductor region 33 of the n-channel MISFET Qn, and is connected to the wiring 22D through the connection hole 35 formed in the interlayer insulating film 21. Further, the other n-type semiconductor region 33 of the n-channel MISFET Qn is connected to the wiring 22D via a pad layer 38 made of the same third-layer n-type polycrystalline silicon film as the upper electrode 53 of the capacitor C. It is connected. In the present embodiment, since the second-layer polycrystalline silicon film is formed of a p-type, a p-channel type of a peripheral circuit (not shown) is formed through a pad layer formed of the p-type polycrystalline silicon film. The wiring can be connected to the p-type semiconductor region of the MISFET.

　（実施の形態４）
　本実施の形態によるＳＲＡＭのメモリセルの製造方法を図５４〜図６４を用いて説明する。なお、メモリセルの製造方法を示す各図のうち、平面図には導電層と接続孔のみを示し、絶縁膜の図示は省略する。 (Embodiment 4)
A method of manufacturing the SRAM memory cell according to the present embodiment will be described with reference to FIGS. In each of the drawings showing the method for manufacturing the memory cell, only the conductive layer and the connection holes are shown in the plan view, and the illustration of the insulating film is omitted.

　まず、図５４に示すように、前記実施の形態２と同一の工程に従って駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2を形成し、その上部に窒化シリコン膜４０を堆積する。 First, as shown in FIG. 54, drive MISFETs Qd 1 , Qd 2 , load MISFETs Qp 1 , Qp 2 and transfer MISFETs Qt 1 , Qt 2 are formed in accordance with the same steps as in the second embodiment, and nitrided on top of them. A silicon film 40 is deposited.

　すなわち、ｐ型ウエル３、ｎ型ウエル４のそれぞれの活性領域の主面に転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のゲート電極９（ワード線ＷＬ）、負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａ、負荷用ＭＩＳＦＥＴＱｐ2、駆動用ＭＩＳＦＥＴＱｄ2に共通のゲート電極１１ｂをそれぞれ形成した後、フォトレジストをマスクにしてゲート電極１１ａ，１１ｂ上の酸化シリコン膜１４の一部をエッチングし、その膜厚を薄くする。続いて、ゲート電極９（ワード線ＷＬ）、ゲート電極１１ａ，１１ｂのそれぞれの側壁にサイドウォールスペーサ１３を形成した後、フォトレジストをマスクにしたイオン注入法でｐ型ウエル３にｎ型半導体領域７（転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のソース、ドレイン領域）およびｎ型半導体領域１０（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース、ドレイン領域）を形成し、ｎ型ウエル４にｐ型半導体領域１２（負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース、ドレイン領域）を形成する。その後、半導体基板１上にＣＶＤ法で窒化シリコン膜４０を堆積する。 That is, a gate common to the gate electrodes 9 (word lines WL) of the transfer MISFETs Qt 1 and Qt 2 , the load MISFET Qp 1 , and the drive MISFET Qd 1 is provided on the main surface of each of the active regions of the p-type well 3 and the n-type well 4. After forming a common gate electrode 11b for the electrode 11a, the load MISFET Qp 2 , and the drive MISFET Qd 2 , a part of the silicon oxide film 14 on the gate electrodes 11a and 11b is etched using a photoresist as a mask, and the film is etched. Reduce the thickness. Subsequently, after sidewall spacers 13 are formed on the respective side walls of the gate electrode 9 (word line WL) and the gate electrodes 11a and 11b, the n-type semiconductor region is formed in the p-type well 3 by ion implantation using a photoresist as a mask. 7 (the source and drain regions of the transfer MISFETs Qt 1 and Qt 2 ) and the n-type semiconductor region 10 (the source and drain regions of the drive MISFETs Qd 1 and Qd 2 ), and the p-type semiconductor region 12 ( The source and drain regions of the load MISFETs Qp 1 and Qp 2 are formed. Thereafter, a silicon nitride film 40 is deposited on the semiconductor substrate 1 by a CVD method.

　次に、図５５、図５６に示すように、窒化シリコン膜４０の上部にＣＶＤ法で堆積したｎ型多結晶シリコン膜をパターニングして容量素子Ｃの下部電極６１を形成する。この下部電極６１は、前記実施の形態２の下部電極４１とはパターンが異なっており、図５６に示すように、その一部が駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）、負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）のそれぞれの上部を覆っている。 Next, as shown in FIGS. 55 and 56, the lower electrode 61 of the capacitor C is formed by patterning the n-type polycrystalline silicon film deposited on the silicon nitride film 40 by the CVD method. The lower electrode 61, the have different pattern than the lower electrode 41 of the second embodiment, as shown in FIG. 56, a portion of the drain region of the driving MISFET Qd 1 (n-type semiconductor region 10), the load covering the upper portion of each of the drain region of use MISFET Qp 1 (p-type semiconductor region 12).

　次に、図５７、図５８に示すように、窒化シリコン膜からなる容量絶縁膜１８をＣＶＤ法で堆積した後、この容量絶縁膜１８上にＣＶＤ法で堆積したｎ型多結晶シリコン膜をパターニングして容量素子Ｃの上部電極６２を形成する。この上部電極６２は、前記実施の形態２の上部電極４２とはパターンが異なっており、図５８に示すように、その一部が駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）のそれぞれの上部を覆っている。図５９のグレイのパターンで示す領域は、下部電極６１と上部電極６２とが重なり合った領域（本実施の形態の容量素子Ｃが形成される領域）を示している。 Next, as shown in FIGS. 57 and 58, after a capacitor insulating film 18 made of a silicon nitride film is deposited by a CVD method, an n-type polycrystalline silicon film deposited by the CVD method on this capacitor insulating film 18 is patterned. Thus, the upper electrode 62 of the capacitor C is formed. The upper electrode 62, the have different pattern than the upper electrode 42 of the second embodiment, as shown in FIG. 58, a portion of the driving MISFET Qd 2 drain region (n-type semiconductor region 10), the load covering the upper portion of each of the drain regions of use MISFET Qp 2 (p-type semiconductor region 12). The region indicated by the gray pattern in FIG. 59 indicates a region where the lower electrode 61 and the upper electrode 62 overlap (a region where the capacitor C of this embodiment is formed).

　次に、図６０、図６１に示すように、ＢＰＳＧ膜からなる層間絶縁膜２１をＣＶＤ法で堆積し、その表面をリフローにより平坦化した後、フォトレジストをマスクにして、まず層間絶縁膜２１をエッチングし、続いて層間絶縁膜２１の下層の上部電極６２、容量絶縁膜１８、下部電極６１、窒化シリコン膜４０、酸化シリコン膜１４、絶縁膜（ゲート絶縁膜９と同層の絶縁膜）をエッチングすることにより、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース領域（ｐ型半導体領域１２）に達する接続孔２７、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース領域（ｎ型半導体領域１０）に達する接続孔２８、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のソース領域（ｎ型半導体領域７）に達する接続孔２９、負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａと駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）とに達する接続孔６３、負荷用ＭＩＳＦＥＴＱｐ2、駆動用ＭＩＳＦＥＴＱｄ2に共通のゲート電極１１ｂと負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）とに達する接続孔６４、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に達する接続孔６５、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）に達する接続孔６６をそれぞれ形成する。 Next, as shown in FIGS. 60 and 61, an interlayer insulating film 21 made of a BPSG film is deposited by a CVD method, and the surface thereof is flattened by reflow. Then, the upper electrode 62, the capacitor insulating film 18, the lower electrode 61, the silicon nitride film 40, the silicon oxide film 14, and the insulating film (the insulating film in the same layer as the gate insulating film 9) below the interlayer insulating film 21 Is etched to form a connection hole 27 reaching the source region (p-type semiconductor region 12) of the load MISFETs Qp 1 and Qp 2 and a connection hole reaching the source region (n-type semiconductor region 10) of the drive MISFETs Qd 1 and Qd 2. 28, the transfer MISFET Qt 1, Qt 2 of the source region (n-type semiconductor region 7) to reach the connection hole 29, load MISFET Qp 1, driving MISFET Qd 1 Common gate electrode 11a and the drain region of the driving MISFET Qd 2 (n-type semiconductor region 10) and reaches the connection hole 63, load MISFET Qp 2, the drain region of the load MISFET Qp 1 and the common gate electrode 11b to the driving MISFET Qd 2 (p-type semiconductor region 12) and reaches the connection hole 64, reaching the connection hole 65 reaching the drain region of the driving MISFET Qd 1 (n-type semiconductor region 10), the load MISFET Qp 2 drain region (p-type semiconductor region 12) The connection holes 66 are respectively formed.

　上記接続孔６３は、上部電極６２の一部を貫通してゲート電極１１ａとドレイン領域（ｎ型半導体領域１０）とに達しているので、図６０に示すように、この接続孔６３の側壁に上部電極６２の一部が露出する。また、同図には示していないが、接続孔６６も上部電極６２の一部を貫通してドレイン領域（ｎ型半導体領域１２）に達しているので、この接続孔６３の側壁に上部電極６２の一部が露出する。また、接続孔６４は、下部電極６１の一部を貫通してゲート電極１１ｂとドレイン領域（ｎ型半導体領域１２）とに達しているので、図６０に示すように、この接続孔６４の側壁に下部電極６１の一部が露出する。また、同図には示していないが、接続孔６５も下部電極６１の一部を貫通してドレイン領域（ｎ型半導体領域１０）に達しているので、この接続孔６５の側壁に下部電極６１の一部が露出する。 Since the connection hole 63 penetrates a part of the upper electrode 62 and reaches the gate electrode 11a and the drain region (the n-type semiconductor region 10), as shown in FIG. Part of the upper electrode 62 is exposed. Although not shown in the figure, the connection hole 66 also penetrates a part of the upper electrode 62 and reaches the drain region (the n-type semiconductor region 12). Part of is exposed. Since the connection hole 64 penetrates a part of the lower electrode 61 and reaches the gate electrode 11b and the drain region (the n-type semiconductor region 12), as shown in FIG. Part of the lower electrode 61 is exposed. Although not shown in the figure, the connection hole 65 also penetrates a part of the lower electrode 61 and reaches the drain region (the n-type semiconductor region 10). Part of is exposed.

　なお、上記接続孔６３の底部にはゲート電極１１ａの一部が露出し、接続孔６４の底部にはゲート電極１１ｂの一部が露出するが、前述したように、この領域のゲート電極１１ａ，１１ｂ上の酸化シリコン膜１４は、あらかじめその膜厚を薄くしてあるので、短時間のエッチングでゲート電極１１ａ，１１ｂを露出させることができ、前記実施の形態２と同様の効果が得られる。 A part of the gate electrode 11a is exposed at the bottom of the connection hole 63, and a part of the gate electrode 11b is exposed at the bottom of the connection hole 64. As described above, the gate electrodes 11a, Since the thickness of the silicon oxide film 14 on 11b is reduced in advance, the gate electrodes 11a and 11b can be exposed by short-time etching, and the same effect as in the second embodiment can be obtained.

　次に、図６２に示すように、層間絶縁膜２１上にスパッタ法あるいはＣＶＤ法で堆積したタングステン（Ｗ）膜をエッチバックすることにより、前記接続孔６３〜６６の内部にＷ膜６７を埋め込む。 Next, as shown in FIG. 62, a tungsten (W) film deposited by a sputtering method or a CVD method on the interlayer insulating film 21 is etched back to bury a W film 67 in the connection holes 63 to 66. .

　前述したように、接続孔６３の側壁と接続孔６６の側壁にはそれぞれ上部電極６２の一部が露出しているので、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０、蓄積ノードＢ）、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ1、負荷用ＭＩＳＦＥＴＱｐ1に共通のゲート電極１１ａのそれぞれは、接続孔６３、６６に埋め込まれたＷ膜６７および上部電極６２を介して互いに接続される。 As described above, since each of the side walls and the side walls of the connection hole 66 of the connection hole 63 is a portion of the upper electrode 62 is exposed, the drain region of the driving MISFET Qd 2 (n-type semiconductor region 10, the storage node B) , the drain region of the load MISFET Qp 2 (p-type semiconductor region 12), the driving MISFET Qd 1, each of the common gate electrode 11a to the load MISFET Qp 1, W film 67 and the upper electrode is embedded in the connection hole 63, 66 They are connected to each other via 62.

　また、接続孔６４の側壁と接続孔６５の側壁にはそれぞれ下部電極６１の一部が露出しているので、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０、蓄積ノードＡ）、負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ2に共通のゲート電極１１ｂのそれぞれは、接続孔６４，６５に埋め込まれたＷ膜６７および下部電極６１を介して互いに接続される。 Further, since each of the side walls and the side walls of the connection hole 65 of the connection hole 64 is part of the lower electrode 61 is exposed, the drain region of the driving MISFET Qd 1 (n-type semiconductor region 10, the storage node A), for the load drain regions of the MISFET Qp 1 (p-type semiconductor region 12), the driving MISFET Qd 2, each of the common gate electrode 11b in the load MISFET Qp 2, via the W film 67 and the lower electrode 61 embedded in the connection hole 64 and 65 Connected to each other.

　このように、前記各実施の形態１〜３では、層間絶縁膜２１上にスパッタ法で堆積したＡｌ合金膜を使って局所配線（Ｌ1,Ｌ2)を形成したのに対し、本実施の形態では、接続孔６３〜６６の内部に埋め込んだＷ膜６７と容量素子Ｃの上部電極６２および下部電極６１を局所配線として利用する。これにより、図６３に示すように、層間絶縁膜２１上に堆積したＡｌ合金膜で電源電圧線２２Ａ、基準電圧線２２Ｂおよびパッド層２２Ｃを形成する際、前記各実施の形態１〜３で局所配線を配置した領域に他の配線（例えば基準電圧線や電源電圧線を強化するための配線、分割ワード線など）を配置することが可能となるので、メモリセルの動作信頼性や配線設計の自由度が向上する。 As described above, in the first to third embodiments, the local wirings (L 1 , L 2 ) are formed using the Al alloy film deposited on the interlayer insulating film 21 by the sputtering method. In the embodiment, the W film 67 embedded in the connection holes 63 to 66 and the upper electrode 62 and the lower electrode 61 of the capacitor C are used as local wiring. Thereby, as shown in FIG. 63, when forming the power supply voltage line 22A, the reference voltage line 22B, and the pad layer 22C with the Al alloy film deposited on the interlayer insulating film 21, the localization in each of the first to third embodiments is performed. Other wirings (for example, wirings for strengthening reference voltage lines and power supply voltage lines, divided word lines, etc.) can be arranged in the area where the wirings are arranged, so that the operation reliability of memory cells and the wiring design can be improved. The degree of freedom is improved.

　その後、図６４に示すように、ＣＶＤ法で堆積した酸化シリコン膜からなる層間絶縁膜３１に接続孔３２を形成した後、層間絶縁膜３１上にスパッタ法で堆積したＡｌ合金膜をパターニングしてデータ線ＤＬ，／ＤＬを形成し、接続孔３２を通じてデータ線ＤＬ，／ＤＬとパッド層２２Ｃとを接続する。 Thereafter, as shown in FIG. 64, after forming a connection hole 32 in the interlayer insulating film 31 made of a silicon oxide film deposited by the CVD method, the Al alloy film deposited by the sputtering method on the interlayer insulating film 31 is patterned. The data lines DL and / DL are formed, and the data lines DL and / DL are connected to the pad layer 22C through the connection holes 32.

　なお、本実施の形態では接続孔６３〜６６の内部にＷ膜を埋め込んだが、Ｗ以外の金属材料を埋め込んでもよい。このとき接続孔６３〜６６に埋め込む金属は、層間絶縁膜２１上に堆積したＡｌ合金膜をパターニングして電源電圧線２２Ａ、基準電圧線２２Ｂ、パッド層２２Ｃなどを形成する際のドライエッチングで削れ難い材料を選択する必要がある。また、接続孔６３〜６６の底部は半導体領域（ｎ型半導体領域１０またはｐ型半導体領域１２）と接しているので、接続孔６３〜６６に埋め込む金属は、半導体領域中の不純物が拡散し難い材料を選択する必要がある。ただし、不純物拡散速度の遅い金属シリサイド層を半導体領域の表面に設けた場合は、この限りではない。 In the present embodiment, the W film is embedded in the connection holes 63 to 66, but a metal material other than W may be embedded. At this time, the metal to be buried in the connection holes 63 to 66 is removed by dry etching when the power supply voltage line 22A, the reference voltage line 22B, the pad layer 22C, etc. are formed by patterning the Al alloy film deposited on the interlayer insulating film 21. It is necessary to select difficult materials. In addition, since the bottoms of the connection holes 63 to 66 are in contact with the semiconductor region (the n-type semiconductor region 10 or the p-type semiconductor region 12), the metal buried in the connection holes 63 to 66 hardly diffuses impurities in the semiconductor region. Materials need to be selected. However, this does not apply when a metal silicide layer having a low impurity diffusion rate is provided on the surface of the semiconductor region.

　本発明によれば、容量素子の上部電極および下部電極を局所配線として利用することにより、別途局所配線を設ける必要がなくなり、局所配線を設ける領域に他の配線を配置することが可能となるので、メモリセルの動作信頼性や配線設計の自由度を向上させることができる。 According to the present invention, by using the upper electrode and the lower electrode of the capacitive element as local wiring, it is not necessary to separately provide a local wiring, and another wiring can be arranged in a region where the local wiring is provided. In addition, the operational reliability of the memory cell and the degree of freedom in wiring design can be improved.

　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the gist of the invention. Needless to say.

　本発明は、ＳＲＡＭあるいはＳＲＡＭとＤＲＡＭとを同一半導体基板上に形成する半導体集積回路装置の製造に適用して有用なものである。 The present invention is useful when applied to the manufacture of an SRAM or a semiconductor integrated circuit device in which an SRAM and a DRAM are formed on the same semiconductor substrate.

本発明の一実施の形態であるＳＲＡＭのメモリセル（約９個分）を示す平面図である。FIG. 2 is a plan view showing memory cells (about nine) of the SRAM according to the embodiment of the present invention; 本発明の一実施の形態であるＳＲＡＭのメモリセルを示す拡大平面図である。FIG. 1 is an enlarged plan view showing a memory cell of an SRAM according to an embodiment of the present invention. 図１、図２のＡ−Ａ’線における半導体基板の要部断面図である。FIG. 3 is a cross-sectional view of a principal part of the semiconductor substrate taken along line A-A ′ in FIGS. 1 and 2. 本発明のＳＲＡＭのメモリセルの等価回路図である。FIG. 3 is an equivalent circuit diagram of a memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。FIG. 4 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a first method of manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。FIG. 3 is a plan view of a semiconductor substrate showing a first method for manufacturing a memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。FIG. 4 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a first method for manufacturing a memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。FIG. 3 is a plan view of a semiconductor substrate showing a first method for manufacturing a memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。FIG. 4 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a first method of manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。FIG. 4 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a first method of manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。FIG. 3 is a plan view of a semiconductor substrate showing a first method for manufacturing a memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。FIG. 4 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a first method of manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。FIG. 3 is a plan view of a semiconductor substrate showing a first method for manufacturing a memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。FIG. 4 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a first method of manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。FIG. 3 is a plan view of a semiconductor substrate showing a first method for manufacturing a memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。FIG. 4 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a first method of manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。FIG. 3 is a plan view of a semiconductor substrate showing a first method for manufacturing a memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。FIG. 3 is a plan view of a semiconductor substrate showing a first method for manufacturing a memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。FIG. 4 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a first method of manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。FIG. 3 is a plan view of a semiconductor substrate showing a first method for manufacturing a memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。FIG. 4 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a first method of manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。FIG. 3 is a plan view of a semiconductor substrate showing a first method for manufacturing a memory cell of the SRAM of the present invention. 本発明のＳＲＡＭの周辺回路を示す半導体基板の要部断面図である。FIG. 3 is a cross-sectional view of a principal part of a semiconductor substrate showing a peripheral circuit of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。FIG. 10 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a second method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。FIG. 10 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a second method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。FIG. 10 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a second method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。FIG. 11 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a second method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。FIG. 10 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a second method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の平面図である。FIG. 11 is a plan view of a semiconductor substrate showing a second method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。FIG. 10 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a second method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の平面図である。FIG. 11 is a plan view of a semiconductor substrate showing a second method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の平面図である。FIG. 11 is a plan view of a semiconductor substrate showing a second method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。FIG. 10 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a second method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。FIG. 10 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a second method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の平面図である。FIG. 11 is a plan view of a semiconductor substrate showing a second method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。FIG. 10 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a second method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の平面図である。FIG. 11 is a plan view of a semiconductor substrate showing a second method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。FIG. 10 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a second method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭの周辺回路を示す半導体基板の要部断面図である。FIG. 3 is a cross-sectional view of a principal part of a semiconductor substrate showing a peripheral circuit of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の要部断面図である。FIG. 10 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a third method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の要部断面図である。FIG. 10 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a third method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の平面図である。FIG. 11 is a plan view of a semiconductor substrate showing a third method for manufacturing a memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の要部断面図である。FIG. 10 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a third method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の平面図である。FIG. 11 is a plan view of a semiconductor substrate showing a third method for manufacturing a memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の要部断面図である。FIG. 10 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a third method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の平面図である。FIG. 11 is a plan view of a semiconductor substrate showing a third method for manufacturing a memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の平面図である。FIG. 11 is a plan view of a semiconductor substrate showing a third method for manufacturing a memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の要部断面図である。FIG. 10 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a third method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の平面図である。FIG. 11 is a plan view of a semiconductor substrate showing a third method for manufacturing a memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の要部断面図である。FIG. 10 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a third method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の要部平面図である。FIG. 11 is a plan view of a principal part of a semiconductor substrate, illustrating a third method of manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の断面図である。FIG. 14 is a cross-sectional view of a semiconductor substrate, illustrating a third method of manufacturing the SRAM memory cell of the present invention. 本発明のＳＲＡＭの周辺回路を示す半導体基板の要部断面図である。FIG. 3 is a cross-sectional view of a principal part of a semiconductor substrate showing a peripheral circuit of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の要部断面図である。FIG. 15 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a fourth method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の要部断面図である。FIG. 15 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a fourth method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の平面図である。FIG. 15 is a plan view of a semiconductor substrate showing a fourth method for manufacturing a memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の要部断面図である。FIG. 15 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a fourth method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の平面図である。FIG. 15 is a plan view of a semiconductor substrate showing a fourth method for manufacturing a memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の平面図である。FIG. 15 is a plan view of a semiconductor substrate showing a fourth method for manufacturing a memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の要部断面図である。FIG. 15 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a fourth method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の平面図である。FIG. 15 is a plan view of a semiconductor substrate showing a fourth method for manufacturing a memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の要部断面図である。FIG. 15 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a fourth method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の要部断面図である。FIG. 15 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a fourth method for manufacturing the memory cell of the SRAM of the present invention. 本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の要部断面図である。FIG. 15 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a fourth method for manufacturing the memory cell of the SRAM of the present invention.

符号の説明Explanation of reference numerals

　１　半導体基板
　２　フィールド絶縁膜
　３　ｐ型ウエル
　４　ｎ型ウエル
　５　ｐ型埋込み層
　６　ｎ型埋込み層
　７　ｎ型半導体領域（ソース領域、ドレイン領域）
　８　ゲート絶縁膜
　９　ゲート電極
１０　ｎ型半導体領域（ソース領域、ドレイン領域）
１１ａ　ゲート電極
１１ｂ　ゲート電極
１２　ｐ型半導体領域（ソース領域、ドレイン領域）
１３　サイドウォールスペーサ
１４　酸化シリコン膜
１５　酸化シリコン膜
１６　下部電極
１７　接続孔
１８　容量絶縁膜
１９　上部電極
２０　接続孔
２１　層間絶縁膜
２２Ａ　電源電圧線
２２Ｂ　基準電圧線
２２Ｃ　パッド層
２２Ｄ　配線
２３　接続孔
２４　接続孔
２５　接続孔
２６　接続孔
２７　接続孔
２８　接続孔
２９　接続孔
３１　層間絶縁膜
３２　接続孔
３３　ｎ型半導体領域
３４　ｐ型半導体領域
３５　接続孔
３６　接続孔
３７　接続孔
３８　パッド層
４０　窒化シリコン膜
４１　下部電極
４２　上部電極
４３　接続孔
４４　接続孔
４５　接続孔
４６　接続孔
５０　接続孔
５１　下部電極
５２　接続孔
５３　上部電極
５４　接続孔
５５　接続孔
５７　接続孔
５８　接続孔
６１　下部電極
６２　上部電極
６３　接続孔
６４　接続孔
６５　接続孔
６６　接続孔
６７　タングステン（Ｗ）膜
ＡＲ　活性領域
Ｃ　容量素子
ＤＬ　データ線
／ＤＬ　データ線
Ｌ1　局所配線
Ｌ2　局所配線
Ｑｄ1　駆動用ＭＩＳＦＥＴ
Ｑｄ2　駆動用ＭＩＳＦＥＴ
Ｑｎ　ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ1　負荷用ＭＩＳＦＥＴ
Ｑｐ2　負荷用ＭＩＳＦＥＴ
Ｑｔ1　転送用ＭＩＳＦＥＴ
Ｑｔ2　転送用ＭＩＳＦＥＴ
ＷＬ　ワード線 Reference Signs List 1 semiconductor substrate 2 field insulating film 3 p-type well 4 n-type well 5 p-type buried layer 6 n-type buried layer 7 n-type semiconductor region (source region, drain region)
Reference Signs List 8 gate insulating film 9 gate electrode 10 n-type semiconductor region (source region, drain region)
11a Gate electrode 11b Gate electrode 12 p-type semiconductor region (source region, drain region)
13 Side wall spacer 14 Silicon oxide film 15 Silicon oxide film 16 Lower electrode 17 Connection hole 18 Capacitance insulating film 19 Upper electrode 20 Connection hole 21 Interlayer insulation film 22A Power supply voltage line 22B Reference voltage line 22C Pad layer 22D Wiring 23 Connection hole 24 Connection Hole 25 connection hole 26 connection hole 27 connection hole 28 connection hole 29 connection hole 31 interlayer insulation film 32 connection hole 33 n-type semiconductor region 34 p-type semiconductor region 35 connection hole 36 connection hole 37 connection hole 38 pad layer 40 silicon nitride film 41 Lower electrode 42 Upper electrode 43 Connection hole 44 Connection hole 45 Connection hole 46 Connection hole 50 Connection hole 51 Lower electrode 52 Connection hole 53 Upper electrode 54 Connection hole 55 Connection hole 57 Connection hole 58 Connection hole 61 Lower electrode 62 Upper electrode 63 Connection hole 64 Connection hole 65 Connection hole 66 Connection hole 67 Tungsten (W) film AR Active region C Quantity element DL data line / DL data line L 1 local wiring L 2 local wiring Qd 1 driving MISFET
MISFET for driving Qd 2
Qn n-channel type MISFET
MISFET for Qp 1 load
MISFET for Qp 2 load
MISFET for Qt 1 transfer
MISFET for Qt 2 transfer
WL word line

Claims (3)

　一対の駆動用ＭＩＳＦＥＴおよび一対の負荷用ＭＩＳＦＥＴからなるフリップフロップ回路と、一対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上に堆積した第１層目の導電膜で前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴのそれぞれのゲート電極を形成する工程、
（ｂ）前記半導体基板内に前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴのそれぞれのソース領域およびドレイン領域を構成する半導体領域を形成する工程、
（ｃ）前記第１層目の導電膜の上部に堆積した第２層目の導電膜、前記第２層目の導電膜の上部に堆積した絶縁膜および前記絶縁膜の上部に堆積した第３層目の導電膜で容量素子の一対の電極と容量絶縁膜とを形成する工程、
（ｄ）前記第３層目の導電膜の上部に堆積した第１層目のメタル膜をパターニングして一対のメタル配線を形成し、前記容量素子の一方の電極と前記メモリセルの一方の蓄積ノードとを前記一対のメタル配線の一方を介在して電気的に接続すると共に、前記容量素子の他方の電極と前記メモリセルの他方の蓄積ノードとを前記一対のメタル配線の他方を介在して電気的に接続する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。 A method of manufacturing a semiconductor integrated circuit device having an SRAM in which a memory cell is constituted by a flip-flop circuit including a pair of driving MISFETs and a pair of load MISFETs, and a pair of transfer MISFETs,
(A) forming respective gate electrodes of the driving MISFET, the load MISFET, and the transfer MISFET with a first conductive film deposited on a main surface of a semiconductor substrate;
(B) forming, in the semiconductor substrate, semiconductor regions constituting source regions and drain regions of the driving MISFET, the load MISFET, and the transfer MISFET;
(C) a second conductive film deposited on the first conductive film, an insulating film deposited on the second conductive film, and a third conductive film deposited on the insulating film. Forming a pair of electrodes of a capacitor and a capacitor insulating film with a conductive film as a layer,
(D) patterning the first-layer metal film deposited on the third-layer conductive film to form a pair of metal wirings, and storing one of the electrodes of the capacitor and one of the memory cells; A node is electrically connected through one of the pair of metal wires, and the other electrode of the capacitive element and the other storage node of the memory cell are connected through the other of the pair of metal wires. Electrical connection process,
A method for manufacturing a semiconductor integrated circuit device, comprising: 　一対の駆動用ＭＩＳＦＥＴおよび一対の負荷用ＭＩＳＦＥＴからなるフリップフロップ回路と、一対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭと、メモリセル選択用ＭＩＳＦＥＴとその上部に形成した情報蓄積用容量素子とでメモリセルを構成したＤＲＡＭとを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上に堆積した第１層目の導電膜で前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴ、前記転送用ＭＩＳＦＥＴおよび前記メモリセル選択用ＭＩＳＦＥＴのそれぞれのゲート電極を形成する工程、
（ｂ）前記第１層目の導電膜の上部に堆積した第２層目の導電膜、前記第２層目の導電膜の上部に堆積した絶縁膜および前記絶縁膜の上部に堆積した第３層目の導電膜で前記ＳＲＡＭのメモリセルの上部に容量素子を形成すると共に、前記ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴの上部に前記情報蓄積用容量素子を形成する工程、
（ｃ）前記第３層目の導電膜の上部に堆積した第１層目のメタル膜をパターニングして一対のメタル配線を形成し、前記ＳＲＡＭの容量素子の一方の電極と前記ＳＲＡＭのメモリセルの一方の蓄積ノードとを前記一対のメタル配線の一方を介在して電気的に接続すると共に、前記容量素子の他方の電極と前記メモリセルの他方の蓄積ノードとを前記一対のメタル配線の他方を介在して電気的に接続する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。 A flip-flop circuit composed of a pair of driving MISFETs and a pair of load MISFETs, an SRAM in which a memory cell is composed of a pair of transfer MISFETs, a memory cell selecting MISFET, and an information storage capacitive element formed thereon; A method of manufacturing a semiconductor integrated circuit device having a DRAM having a memory cell formed therewith,
(A) forming a gate electrode of each of the driving MISFET, the load MISFET, the transfer MISFET, and the memory cell selecting MISFET with a first conductive film deposited on a main surface of a semiconductor substrate; ,
(B) a second-layer conductive film deposited on the first-layer conductive film, an insulating film deposited on the second-layer conductive film, and a third conductive film deposited on the insulating film. Forming a capacitance element above the memory cell of the SRAM with the conductive film of the layer, and forming the information storage capacitance element above the memory cell selecting MISFET of the DRAM;
(C) patterning the first metal film deposited on the third conductive film to form a pair of metal wirings, and forming one electrode of the capacitor element of the SRAM and the memory cell of the SRAM; Is electrically connected to one of the pair of metal wirings via one of the pair of metal wirings, and the other of the pair of metal wirings is connected to the other electrode of the capacitive element and the other storage node of the memory cell. Electrically connecting via
A method for manufacturing a semiconductor integrated circuit device, comprising: 　一対の駆動用ＭＩＳＦＥＴ、一対の負荷用ＭＩＳＦＥＴおよび一対の転送用ＭＩＳＦＥＴを具備したメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上に堆積した第１層目の導電膜で前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴのそれぞれのゲート電極を形成する工程、
（ｂ）前記半導体基板内に、前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴのそれぞれのソース領域およびドレイン領域を形成する工程、
（ｃ）前記第１層目の導電膜の上部に堆積した第２層目の導電膜、前記第２層目の導電膜の上部に堆積した絶縁膜および前記絶縁膜の上部に堆積した第３層目の導電膜で前記メモリセルの一対の蓄積ノード間に容量素子を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。 A method of manufacturing a semiconductor integrated circuit device having a memory cell including a pair of driving MISFETs, a pair of load MISFETs, and a pair of transfer MISFETs,
(A) forming respective gate electrodes of the driving MISFET, the load MISFET, and the transfer MISFET with a first conductive film deposited on a main surface of a semiconductor substrate;
(B) forming a source region and a drain region of each of the driving MISFET, the load MISFET, and the transfer MISFET in the semiconductor substrate;
(C) a second conductive film deposited on the first conductive film, an insulating film deposited on the second conductive film, and a third conductive film deposited on the insulating film. Forming a capacitive element between the pair of storage nodes of the memory cell with the conductive film of the layer,
A method for manufacturing a semiconductor integrated circuit device, comprising:
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