JP3847181B2 - 軟判定ビタビ復号装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、通信路を介して受信した畳み込み符号系列を復号してもとの情報系列を再生する復号装置、具体的には受信した符号系列を多値データに軟判定し、ビタビアルゴリズムを用いて復号する軟判定ビタビ復号装置に関するものである。
【0002】
【従来の技術】
畳み込み符号を復号するアルゴリズムのーつとしてビタビアルゴリズムがよく知られている(G.D.Forney, Jr., "The Viterbi Algorithm" proceedings of IEEE, vo1.61, pp268-278, Mar.1973 参照)。ビタビアルゴリズムは最尤復号を効率よく実行するアルゴリズムであり、受信した符号系列と送信側符号器で生成された可能性のあるすべての符号系列とを比較し、受信した符号系列に最も近い系列、即ちパスメトリックが最小のものを選択し、これを復号してもとの情報系列を再生するものである。
【0003】
一般的なビタビ復号装置の構成を図5に示す。同図に示すようにこのビタビ復号装置は、ブランチメトリック計算回路1、ACS回路(加算比較選択回路)2、パスメモリ3、最尤復号回路4、最尤状態検出器5、正規化回路6、パスメトリックレジスタ7を備える。ACS回路2は加算器21、比較器22、選択器23を含む。以下にこのビタビ復号装置の動作を説明する。
【0004】
受信信号はその振幅を表すディジタルデータ(多値の軟判定データ)に変換される。ブランチメトリック計算回路1は、この軟判定データが入力されると、送信側の符号器が生成し得る全ての符号化データのそれぞれについて、その確からしさ(尤度)を表すブランチメトリックを計算する。ここではブランチメトリックは非負の値をとり、その最尤値(最小値)は0であるとする。
【0005】
ACS回路12は、ブランチメトリック計算回路1で計算されたブランチメトリックに基づき以下のようにしてパスメトリックの計算を行う。ここでは畳込み符号の状態数(送信側の符号器が生成し得る全ての種類の符号化データの数)をNとする。
【0006】
ACSS回路2は時刻k-1で計算したN個のパスメトリック{GK-1(i):i=1,2,・・・,N}に時刻kでのブランチメトリックを加算し、比較・選択を行なって、時刻kにおける正規化前の新たなパスメトリック{GK(i);i=1,2,・・・,N}を作る。
【0007】
伝送路雑音によってパスメトリックが増加し、レジスタがオーバーフローすることを防止するために、正規化回路6は正規化前の全てのパスメトリックが予め設定した値を超える度に一定の減数を全てのパスメトリックから差し引く。これは例えば、正規化回路6内の減算回路の減数βKを、正規化前のすべてのパスメトリック{GK(i)}が予め設定された値を超えた場合には所定値に設定し、そうでない場合には0とすることにより実現される。これにより、各パスメトリックは式G'K(i)=GK(i)-βk;i=1,2,・・・,Nに従い正規化される。こうして作られた正規化後のパスメトリックG'k(i)はパスメトリックレジスタ7に蓄えられ、次の時刻に加算器21に供給される。
【0008】
また、ACS回路2は、尤度の高いN種類のパスを比較・選択して時刻kにおける生き残りパスとしてパスメモリ3に供給する。最尤状態検出器5は減算前のパスメトリック{GK(i)}の最小値を検出すると同時に、この最小パスメトリックを有する状態(これを最尤状態と称する)を識別し、識別結果を最尤復号回路4に供給する。即ち、最小パスメトリックがGK(io)(=min(GK(i)))の場合、GK(io)の値を減数βKとすると同時に、ioを最尤状態信号として最尤復号回路4に供給する。最尤復号回路4は、所定の打ち切りパス長の長さだけそれぞれ蓄えられている複数の生き残りパスメトリックの中からioに対応するパスメトリックを選択し、その先頭データを復号して出力する。尚、ACS回路2を複数具備し、処理を並列化することで処理の高速化を図ることも一般に行われている。
【0009】
【発明が解決しようとする課題】
上記のような構成のビタビ復号装置を使用する伝送システムにおいて、伝送路上の雑音が大きい場合には受信側での誤り訂正能力を高める必要がある。一般に軟判定ビタビ復号において軟判定データのレベル数(量子化レベル数)を増やすと符号化利得すなわち誤り訂正能力が向上することが知られている。従って高い訂正能力を得たい場合には、軟判定データのビット幅(ビット数)を大きくすればよい。
【0010】
しかし、軟判定データのビット幅が大きくなれば、ブランチメトリックのとり得る最大値が大きくなるため、ブランチチメトリック計算回路の規模も必然的に大きくなる。更に、ブランチメトリックが入力されるACS回路内の加算器及び比較器のビット幅、ACS演算結果を保持するパスメトリックレジスタのビット幅、ACS演算結果を正規化する値(減数)は、ブランチメトリックの最大値によって決まるため、それらの回路規模も必然大きくなる。同様に、最尤状態検出器内のパスメトリックの最小値を求める比較器のビット幅もパスメトリックのとり得る最大値により決まるため、その回路規模も必然的に大きくなる。
【0011】
ビタビ復号装置では、パスメトリックの値は徐々に増加していき、ー定の値に達する度に減算される動作が繰り返されるが、その間、ACS回路内の加算器、比較器、及び最尤状態検出器内の比較器では、全てのビットが常時動作している(即ち、全てのビットが"0"と"1"との間で常時変化する)ため、ビット幅が大きくなるとそれに伴って消費電力が増大する。即ち、高い訂正能力を得るために軟判定データのビット幅(ビット数)を大きくすると、装置の消費電力が増大するという問題がある。
【0012】
本発明は上記問題に鑑みなされたものであり、高い誤り訂正能力を有するビタビ復号装置の消費電力を低減することを目的とする。
【課題を解決するための手段】
上記目的を達成すべく、請求項1に記載の発明は、軟判定多値データに変換された受信符号のブランチメトリックを計算するブランチメトリック計算手段と、
前記ブランチメトリック計算が計算したブランチメトリック及び1時点前のパスメトリックから現時点のパスメトリックを計算するとともに生き残りパスを決定する加算比較選択手段と、
前記加算比較選択手段が決定した生き残りパスを記憶するパスメモリ手段と、
前記加算比較選択手段が計算した現時点のパスメトリックを正規化する正規化手段と、
前記正規化手段が正規化したパスメトリックを前記1時点前のパスメトリックとして格納するパスメトリックレジスタ手段と、
前記加算比較選択手段が計算した現時点のパスメトリックに基づき前記パスメモリ手段に記憶されている生き残りパスの中の1つを最尤パスとして決定する最尤パス決定手段と、
前記最尤パス決定手段が決定した最尤パスに従い情報を再生する復号手段と、
を含む軟判定ビタビ復号装置において、
前記軟判定多値データを構成するビット列を、前記受信符号の振幅に応じたビット数n(nは正の整数)だけ下位側にシフトし、上位nビットを0に固定する変換手段を設け、該変換手段により変換された軟判定多値データからブランチメトリックを計算するようにし、
前記パスメトリックレジスタ手段は、前記加算比較選択手段が計算した複数のパスメトリックをそれぞれ格納している複数のレジスタの特定位置のビットが全て1になったか否かを判定する手段と、前記特定位置を前記ビット数nの値に応じて決定する手段とを備え、
前記正規化手段は、前記複数のレジスタの前記特定位置のビットが全て1になったと判定されたときに前記特定位置のビットを全て0に置換たことを特徴とする。
【0014】
請求項2に記載の発明は請求項1に記載の発明において、前記受信符号は0系及び1系の2つの符号で構成され、前記ブランチメトリック計算手段は、0系及び1系の軟判定データの1に対するメトリックをそれぞれ計算する第1及び第2の排他的論理和回路と、0系の軟判定データの0及び1に対するメトリックの二乗を計算する第1及び第2の二乗回路と、1系の軟判定データの0及び1に対するメトリックの二乗をそれぞれ計算する第3及び第4の二乗回路と、前記第1及び第3の二乗回路の出力の和、前記第1及び第4の二乗回路の出力の和、前記第2及び第3の二乗回路の出力の和、及び前記第2及び第4の二乗回路の出力の和をそれぞれ計算する第1から第4の加算回路とを有することを特徴とする。
【0015】
【発明の実施の形態】
図1に本発明のビタビ復号装置の一実施形態の構成を示す。図1において図4に示した要素と同じあるいは対応する要素には同じ符号を付している。即ち1はブランチメトリック計算回路、2はACS回路(加算比較選択回路)、3はパスメモリ、4は最尤復号回路、5は最尤状態検出器、6は正規化回路、7はパスメトリックレジスタ7、21は加算器、22は比較器、23は選択器23である。本実施形態のビタビ復号装置は、ブランチメトリック計算回路1及びパスメトリックレジスタ7に後述の有効ビット数信号が供給され、また、パスメトリックレジスタ7から正規化回路6に後述の正規化指示信号が供給される点で図4の従来の復号装置と異なっている。
【0016】
以下に、本実施形態のビタビ復号装置の動作を説明する。ここでは図6に示すようなフリップフロップからなるレジスタ51,52及び排他的論理和回路53,54から構成される畳み込み符号器から出力される0系の符号OUT0及び1系の符号OUT1からなる拘束長3、符号化率1/2の符号系列を受信し、これを軟判定して情報系列を再生するものとする。軟判定レベル数=8、すなわち受信系列の量子化ビット数=3とする。また、符号系列は符号なし2進データ("0"または"1")からなり、量子化後の受信系列値(軟判定データ)の"0"に対するメトリック及び"1"に対するメトリックは、下の表に示すように距離(振幅差)の二乗に従うものとする。
【0017】
【表1】
【0018】
畳み込み符号化信号OUT0及びOUT1を受信すると、不図示のA/D変換器によりそれらの振幅を複数ビット(この場合3ビット)で表現する多値(この場合8値)データに変換され、軟判定データとしてブランチメトリック計算回路1に入力される。
【0019】
有効ビット数信号は、受信符号系列の強度(振幅)を定常的に監視する不図示の信号強度監視回路により生成される信号であり、受信状態が良好、即ち、受信符号系列の強度が大きいときには有効ビット数として小さい値を示し、受信状態不良、即ち、受信符号系列の強度が小さいときには有効ビット数として大きい値を示す。
【0020】
図2にブランチメトリック計算回路1の内部構成を示す。同図に示すようにブランチメトリック計算回路1は、受信系列変換回路11、メトリック計算回路12a,12b、マルチプレクサ13、二乗回路14a,14b,14c,14d、加算回路15a,15b,15c,15dを含む。
【0021】
受信系列変換回路11は、0系、1系それぞれの受信系列を有効ビット数信号の示す値に応じて変換する回路である。例えば、有効ビット数信号の値が3であれば入力される0系及び1系受信系列をそのまま"0"に対する0系及び1系の受信系列のメトリック▲1▼及び▲3▼としてそれぞれ出力する。有効ビット数信号の値が2であれば受信系列の上位2ビットを下位2ビットにシフトし、最上位ビットに"0"を付加し、上記メトリック▲1▼及び▲3▼としてそれぞれ出力する。また、有効ビット数信号の値が1であれば受信系列の最上位ビットを最下位ビットとし、上位2ビットに"0"を付加し、上記メトリック▲1▼及び▲3▼としてそれぞれ出力する。
マルチプレクサ13は、有効ビット数信号の値が3であれば"111"、有効ビット数信号の値が2であれば"011"、有効ビット数信号の値が1であれば"001"を選択して出力する回路である。
【0022】
メトリック計算回路12aは、受信系列変換回路11から出力されるメトリック▲1▼と有効ビット数信号の値に応じて"111","011","001"のいずれかを選択するマルチプレクサ13の出力との間の差分、即ち変換後の0系の受信系列の"1"に対するメトリック▲2▼を求める回路である。また、メトリック計算回路12bは、受信系列変換回路11から出力されるメトリック▲3▼とマルチプレクサ13の出力との間の差分、即ち変換後の1系の受信系列の"1"に対するメトリック▲4▼を求める回路である。
【0023】
二乗回路14aはメトリック▲1▼を二乗して▲1▼2を出力する回路、二乗回路14bはメトリック▲2▼を二乗して▲2▼2を出力する回路、二乗回路14cはメトリック▲3▼を二乗して▲3▼2を出力する回路、二乗回路14dはメトリック▲4▼を二乗して、▲4▼2を出力する回路である。
【0024】
加算回路15aは▲1▼2と▲3▼2とを加算する回路、加算回路15bは▲1▼2と▲4▼2とを加算する回路、加算回路15cは▲2▼2と▲3▼2とを加算する回路、加算回路15dは▲2▼2と▲4▼2とを加算する回路である。これにより、0系及び1系の受信系列の4種類の組み合わせ"00","01","10","11"に対する4種類のブランチメトリックが加算回路15a〜15dからACS回路2に供給される。
【0025】
次に図3を参照してパスメトリックレジスタ7から正規化回路6に供給される正規化指示信号について説明する。図3に示すように正規化回路6は、ACS回路2が計算するパスメトリックから所定の値を減算して正規化する減算回路61を含み、パスメトリックレジスタ7は、正規化後のパスメトリックを逐次保持するレジスタ71と、特定ビット位置決定回路72と、特定ビット位置決定回路72の出力に従い正規化指示信号を出力するNAND回路73とを含む。本実施の形態では、パスの総数は2拘束長− 1=22=4であるため、正規化回路6は減算回路61を4つ備え、また、パスメトリックレジスタ7はレジスタ71を4つ備える。
【0026】
正規化回路6の減算回路61は、入力されるパスメトリックからー定値を差し引く減算を、NAND回路73が供給する正規化指示信号が"0"のときにパスメトリックの特定位置のビットを"0"に置換することにより実現する。正規化指示信号が"1"を取るときには正規化は行われない。
【0027】
特定ビット位置決定回路72は、パスメトリックのどの位置のビット(以下、特定ビット位置という)を"0"に置換すべきかを指定する回路である。特定ビット位置は、式1から計算されるパスメトリックのとり得る値の最大値Pdiff(t)に応じて決定される。
Pdiff(t) = (K-1){BM(max) BM(min)} … (式1)
K: 拘束長
BM(max): ブランチメトリックのとり得る値の最大値
BM(min): ブランチメトリックのとり得る値の最小値
例えば、K = 3, BM(max) = 49, BM(min) = 0 の場合、Pdiff(t) = 98 であり、これに応じた適切な特定ビット位置を決定する。
【0028】
本実施形態では、有効入力ビット数信号の値1,2,3のそれぞれに応じた特定ビット位置を予め定めておき、特定ビット位置決定回路72が出力する3つの特定ビット位置選択信号の中、入力される有効入力ビット数信号の値に対応するものを"1"とし、残りの2つを"0"とする。
【0029】
また、有効入力ビット数信号の値1,2,3に対応してNAND回路73を3つ設ける。各NAND回路には、特定ビット位置決定回路72の出力する3つの特定ビット位置選択信号の中の1つと正規化後の4つのパスメトリック(パスメトリックP1〜P4)の有効入力ビット数信号の値に対応した位置のビットの値とが入力され、その出力は各減算回路に供給される。
【0030】
以上の構成により、有効入力ビット数信号の各値のそれぞれについて、正規化後の全てのパスメトリックがある値を超えると(即ち、各パスメトリックの所定の位置のビットが全て"1"になると)、対応のNANDゲート73の出力が"0"となり、各パスメトリックの所定の位置のビットが"0"に置換されることにより減算が行われる。
【0031】
ACS回路2、パスメモリ3、最尤状態検出回路5、最尤復号回路4は、本発明の本質部分ではなく、従来のものを使用できるので構成の説明は省略する。
【0032】
次に、上記構成を有する本実施形態のビタビ復号装置の動作を説明する。最初にブランチメトリック計算回路1の動作を説明する。ここでは、ブランチメトリック計算回路1の出力ビット幅、すなわち加算回路15a〜15dのビット幅は7であるとする。有効入力ビット数信号の値が3の場合、0系及び1系の受信系列は、受信系列変換回路11で変換されることなく、そのまま"0"に対するメトリック▲1▼及び▲3▼として出力される。従って、メトリック▲1▼及び▲3▼のとり得る値は0〜7の範囲であり、また、このときマルチプレクサは"111"を出力するので、メトリック計算回路12a及び12bが出力する変換後の受信系列の"1"に対するメトリック▲2▼及び▲4▼も0〜7の範囲である。ブランチメトリックは0〜7の二乗と0〜7の二乗との加算値であり、従って0〜98(ビット列1100010)の範囲の値を取る。このとき加算回路15a〜15dはそれぞれ7ビットのすべてが動作状態(7つのビットが全て"0"と"1"との間で変化する状態)にある。
【0033】
有効入力ビット数信号の値が2の場合、0系及び1系の受信系列は受信系列変換回路11において1ビット下位にそれぞれシフトされる。例えば、7(ビット表記では111)は3(ビット表記では011)に変換される。従ってこの場合、メトリック▲1▼及び▲3▼のとり得る値は0〜3の範囲である。また、この場合マルチプレクサは"011"を出力するので、メトリック計算回路12a及び12bが出力する変換後の受信系列の"1"に対するメトリック▲2▼及び▲4▼も0〜3の範囲である。ブランチメトリックは0〜3の二乗と0〜3の二乗との加算値であり、従って0〜18(ビット列0010010)の範囲の値を取る。このとき加算回路15a〜15dはそれぞれ上位2ビットが非動作状態("00"に固定)であり、下位5ビットだけが動作状態にある。
【0034】
有効入力ビット数信号の値が1の場合、0系及び1系の受信系列は受信系列変換回路11において2ビット下位にそれぞれシフトされる。例えば、7(ビット表記では111)は1(ビット表記では001)に変換される。従ってこの場合メトリック▲1▼及び▲3▼のとり得る値は0または1である。また、この場合マルチプレクサは"001"を出力するので、メトリック計算回路12a及び12bが出力する変換後の受信系列の"1"に対するメトリック▲2▼及び▲4▼も0または1である。ブランチメトリックは0または1の二乗と0または1の二乗との加算値であり、従って0〜2(ビット列0000010)の範囲の値を取る。このとき加算回路15a〜15dはそれぞれ上位5ビットが非動作状態("00000"に固定)であり、下位2ビットだけが動作状態にある。
【0035】
次に、パスメトリックレジスタ7と正規化回路6の動作を説明する。ここで、図4に示すように1つのパスのパスメトリックレジスタのビット幅を9とし、正規化を行うための特定ビット位置の候補が、有効入力ビット数信号の値が3の場合には上位9ビット目(パスメトリックレジスタの最上位ビット)、2の場合には上位7ビット目、1の場合には上位4ビット目であるとする。
【0036】
有効入力ビット数信号の値が3の場合、パスメトリックの正規化が行われるのは全てのパスのパスメトリック値が256(ビット列100000000)を超えたときであるため、9ビット幅のパスメトックレジスタは、9ビットの全てが動作状態にある。
【0037】
有効入力ビット数信号の値が2の場合、パスメトリックの正規化が行われるのは全てのパスのパスメトリック値が64(ビット列001000000)を超えたときであるため、9ビット幅のパスメトックレジスタの上位2ビットは"00"に固定で動作せず、下位7ビットが動作状態にある。
【0038】
有効入力ビット数信号の値が1の場合、パスメトリックの正規化が行われるのは全てのパスのパスメトリック値が8(ビット列000001000)を超えたときであるため、9ビット幅のパスメトックレジスタの上位5ビットは"00000"に固定で動作せず、下位4ビットだけが動作状態にある。
【0039】
本実施形態のビタビ復号装置では、有効ビット数信号の値が小さいときには各回路の動作率が減少し、それにより消費電力が低減される。従来のビタビ復号装置では、受信状態に関わらず軟判定データのレベル数(量子化レベル数)は一定(受信系列の有効ビット数を常時3とすることに相当)である。これに対し、本実施形態では受信状態に応じて軟判定データのレベル数を変更する。即ち、受信状態が良好であり高い誤り訂正能力が必要ないときは復号すべきデータの上位ビットを固定することにより消費電力の低減が可能となる。
【0040】
【発明の効果】
本発明によれば、高い誤り訂正能力を有するビタビ復号装置の消費電力を低減することができる。
【図面の簡単な説明】
【図1】 本発明のビタビ復号装置の一実施形態の構成を示すブロック図である。
【図2】 図1のビタビ復号装置のブランチメトリック計算回路の内部構成を示す図である。
【図3】 図1のビタビ復号装置において、パスメトリックレジスタから正規化回路に供給される正規化指示信号を説明する図である。
【図4】 正規化回路内の減算器のビット構成の一例を示す図である。
【図5】 従来のビタビ復号装置の構成を示すブロック図である。
【図6】 畳込み符号器の構成図である。
【符号の説明】
1 ブランチメトリック計算回路、 2 ACS回路、 3 パスメモリ、 4 最尤復号回路、 5 最尤状態検出器、 6 減算器、 7 パスメトリックレジスタ、 11 受信系列変換回路、 12a,12b メトリック計算回路、 14a〜14d 二乗回路、 15a〜15d 加算回路。
Claims (2)
- 軟判定多値データに変換された受信符号のブランチメトリックを計算するブランチメトリック計算手段と、
前記ブランチメトリック計算手段が計算したブランチメトリック及び1時点前のパスメトリックから現時点のパスメトリックを計算するとともに生き残りパスを決定する加算比較選択手段と、
前記加算比較選択手段が決定した生き残りパスを記憶するパスメモリ手段と、
前記加算比較選択手段が計算した現時点のパスメトリックを正規化する正規化手段と、
前記正規化手段が正規化したパスメトリックを前記1時点前のパスメトリックとして格納するパスメトリックレジスタ手段と、
前記加算比較選択手段が計算した現時点のパスメトリックに基づき前記パスメモリ手段に記憶されている生き残りパスの中の1つを最尤パスとして決定する最尤パス決定手段と、
前記最尤パス決定手段が決定した最尤パスに従い情報を再生する復号手段と、
を含む軟判定ビタビ復号装置において、
前記軟判定多値データを構成するビット列を、前記受信符号の振幅に応じたビット数n(nは正の整数)だけ下位側にシフトし、上位nビットを0に固定する変換手段を設け、該変換手段により変換された軟判定多値データからブランチメトリックを計算するようにし、
前記パスメトリックレジスタ手段は、前記加算比較選択手段が計算した複数のパスメトリックをそれぞれ格納している複数のレジスタの特定位置のビットが全て1になったか否かを判定する手段と、前記特定位置を前記ビット数nの値に応じて決定する手段とを備え、
前記正規化手段は、前記複数のレジスタの前記特定位置のビットが全て1になったと判定されたときに前記特定位置のビットを全て0に置換する
ことを特徴とする軟判定ビタビ復号装置。 - 前記受信符号は0系及び1系の2つの符号で構成され、前記ブランチメトリック計算手段は、0系及び1系の軟判定データの1に対するメトリックをそれぞれ計算する第1及び第2の排他的論理和回路と、0系の軟判定データの0及び1に対するメトリックの二乗を計算する第1及び第2の二乗回路と、1系の軟判定データの0及び1に対するメトリックの二乗をそれぞれ計算する第3及び第4の二乗回路と、前記第1及び第3の二乗回路の出力の和、前記第1及び第4の二乗回路の出力の和、前記第2及び第3の二乗回路の出力の和、及び前記第2及び第4の二乗回路の出力の和をそれぞれ計算する第1から第4の加算回路とを有することを特徴とする請求項1に記載の軟判定ビタビ復号装置。
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