JP3607894B2 - ヴィテルビデコーダのためのacsユニット - Google Patents
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Description
本発明は、請求項1の前提部で主張される、ヴィテルビデコーダのためのACSユニット(Add Compare Select)に関し、特にチャネル符号化モバイル無線シグナルを復号するためのモバイル無線受信器において使用され得る。
【0002】
ヴィテルビデコーダは、最も知られるデジタルモバイル無線受信器において使用される。ヴィテルビデコーダは、最尤法デコーダと呼ばれ、一般的に、チャネル符号化、特に複雑に符号化されたモバイル無線シグナルを復号化するために用いられる。チャネル符号化プロセスの間、伝送がより確実に行なわれるようにするために、トランスミッタにおいて伝送されるべきシグナルに余分な情報が添加される。しかしながら、モバイル無線シグナルが伝送されると、ノイズがそこに重ね合わされる。したがって、受信器の目的は、すべての可能な伝送シーケンスから、現在の伝送シーケンスと一致する公算が最も大きい伝送シーケンスを見つけ出す受信シーケンスを使用するということである。この目的は、ヴィテルビデコーダによって実行される。
【0003】
チャネル符号化のために用いられる符号化規則は、対応するトレリス図(Trellis Diagramm)によって説明され得る。ヴィテルビデコーダは、デコーダの各構成に左右される、最大または最小の経路メトリックを有するトレリス図における経路を決定するためにいわゆるメトリックを計算する。復号化されたシーケンスは、その後、トレリス図におけるこの経路に基づいて決定され、出力され得る。
【0004】
ヴィテルビ復号化の原理は、以下の文面において詳細に、かつ簡潔に説明される。
【0005】
例として、図4は、時間t...t+3における4つの異なった状態を有する各ケースについてのトレリス図を示し、これは例えばビット‘00’、‘10’、‘01’および‘11’に対応する。それぞれのシグナルシーケンスは、トレリス図における対応する経路に割り当てられる。この場合の経路は、時間についての2つの連続する状態の間にブランチのシーケンスを含む。この場合のそれぞれのブランチは、時間についての2つの連続する状態の間の状態の転位を記号化する。例えばある状態から発生した上位ブランチは、バイナリ値‘0’を有する受信されたシグナルに対応し、同じ状況から発生した下位ブランチは、バイナリ値’1’を有する受信されたシグナルに対応する。ブランチメトリック(BM)λtが割り当てられるこれらの状態転位のそれぞれは、伝送されたシグナルに対応する。ブランチメトリックλtは以下のように定義される:
λ1=|y’1−r1 2|
この場合、rtは、時間tにおいて受信されたシグナルに対応し、y’tは、これの関数として時間tにおいて伝送が期待されたシグナルに対応する。
【0006】
さらに、トレリス図を通過するそれぞれの経路は、時間またはタイムステップtまで経路メトリックγtに割り当てられる。
【0007】
図4において例示されるトレリス図は、特に蝶型構造と呼ばれる構造を有する。これは、トレリス図におけるタイムステップt+1の2つの状態は、各ケースについて先行するタイムステップtからの2つの状態に割り当てられ、そのブランチはそれぞれタイムステップt+1における前述の状態に延び、各ケースについて異なった状態から発生するブランチの2つのブランチメトリックが同一であるということを意味する。したがって、例えば経路メトリックスγt (1)、γt (3)、γ t+1 (2) およびγt+1 (3)が割り当てられる図4において示される状態は、そのような蝶型構造を形成し、経路メトリックγt (1)を有する状態から、経路メトリックγt+1 (2)を有する状態へのブランチのためのブランチメトリックは、経路メトリックγt (3)を有する状態から、経路メトリックγ t+1 (3)を有する状態へのブランチのブランチメトリックλt (3)に対応し、一方で、経路メトリックγt (1)を有する状態から経路メトリックγt+1 (3)を有する状態へのブランチのブランチメトリックは、経路メトリックγt (3)を有する状態から経路メトリックγt+1 (2)を有する状態へのブランチのブランチメトリックλt (1)に対応する。この場合、一般的な形式ではγt (s)がタイムステップtにおける状態sに割り当てられた経路メトリックを示し、λ t (s) は符号sに対応し、時間tにおける状態転位のブランチメトリックを示す。
【0008】
ヴィテルビデコーダは、次に、最良の経路メトリックを有する経路を決定するためにトレリス図を用いることを必要とする。定義により、これは一般的には、最小の経路メトリックを有する経路である。
【0009】
特定の状態へ延びる経路のそれぞれの経路メトリックは、時間についての先行する状態の経路メトリックおよび、この先行する状態から特定の状態へ延びるブランチのブランチメトリックから成る。これは、トレリス図におけるすべての可能な経路および経路メトリックを決定および評価する必要はないということを意味する。その代わりに、この時間までの最良の経路メトリックを有する経路は、トレリス図におけるそれぞれの状態およびそれぞれのタイムステップに対して決定される。残存経路(Survivor Path)と呼ばれるこの経路およびその経路メトリックのみが格納される必要がある。この状態に延びる他のすべての経路は無視され得る。したがって、それぞれのタイムステップの間、複数の異なった状態に対応する複数のそのような残存経路が存在する。
【0010】
上記記載は、経路メトリックγt+1 (s)の計算が、1ブランチを介して状態sに接続される先行タイムステップtの経路メトリックに左右されるということを明らかにする。経路メトリックは、したがって、帰納的アルゴリズムを用いて計算され得、これは、ヴィテルビデコーダにおけるアドコンペアセレクトユニット(ACS ユニット)と呼ばれるものによって実行される。
【0011】
図5は、ヴィテルビデコーダの例示的構成を示す。ACSユニットに加えて、ヴィテルビデコーダはブランチメトリックユニット(BMU)をおよび残存メモリユニットを有する。ブランチメトリックユニットの目的は、ブランチメトリックλ t (s) を計算することであり、このブランチメトリックは、受信されたシグナルとトレリス図における、対応する状態転位の原因となるシグナルとの間の差の大きさである。ブランチメトリックユニットによって計算されたブランチメトリックは、最適経路(残存経路)を決定するために、ACSユニットに供給され、残存メモリユニットは、これらの残存経路を格納するので、最終的に、復号化は最良の経路メトリックを有する残存経路に基づいて実行され得る。この経路と関連付けられたシグナルシーケンスは、実際伝送されたシーケンスと対応する公算が最も高い。
【0012】
従来のACSユニットにおけるプロセッサエレメント1は、図6において示された方法で設計され得る。この場合、トレリス図におけるそれぞれの状態は、別個のプロセッサエレメント1によって評価されると仮定される。プロセッサエレメント1のタスクは、トレリス図における1つの状態に延びる2つの相互に競合する経路から、最良の、つまり最も低位の経路メトリックを有する経路を選択するということである。この状態へ延びる残存経路のための格納された数値、およびその経路メトリックは、その後、更新される。
【0013】
図4におけるトレリス図からわかり得るように、時間t+1におけるそれぞれの状態sは、上位ブランチおよび下位ブランチを介して、対応する先行の状態に接続される。この状態sに対応する残存経路を決定するために、上位ブランチを介して状態sに延びる経路の経路メトリックは、したがって、下位ブランチを介して状態sに延びる経路の経路メトリックと比較されなければならず、つまり、図6において示されるプロセッサエレメント1のタスクは、経路メトリックγt+1 (s)を有する残存経路を決定するために、経路メトリックγt (0)を有する先行する「上位」状態および経路メトリックλt (0)を有する「上位」ブランチを介して延びる経路であって計γt (0)+λt (0)に対応する経路メトリックか、または経路メトリックγt (1)を有する下位状態および経路メトリックλt (1)を有する下位ブランチを介して延びる経路であって計γt (1)+λt (1)に対応する経路メトリックかを選択しなければならないということである。
【0014】
その結果、上述のプロセッサエレメントの動作は、例えば図6において示される回路によって実行され得、図6においては、可能な経路メトリックが加算器14および15を用いて計算され、かつコムパレーター16を用いて比較されるので、比較結果δs次第で、2つの加算器14または15によって計算された合計の小さい方は、その後、マルチプレクサ17の助けによって、経路メトリックγ t+1 (s) として出力され得る。
【0015】
図7は、ACSユニットの全体構成ならびに、同ユニットのブランチメトリックユニットおよび残存メモリユニットへの接続を示し、図4における例を用いて示されたトレリス図に対応する。タイムステップtにおける状態sのために計算されたそれぞれの結果γt (s)が、同時に時間についての連続的状態のための経路メトリックの計算の基礎を成すため、図7において示されるように、中間レジスタ18を介するプロセッサエレメント1のフィードバックが要求される。個別のプロセッサエレメント1から残存経路ユニットへ供給された決定またはシグナル値δ0...δ3は、正しい残存経路およびその経路メトリックの選択ならびに格納を許す。
【0016】
上記のACSユニットは、ヴィテルビデコーダの計算に関わる最も集中的な部分である。ACSユニットは、最も広い表面積を占め、多大な電力を必要とする。モバイル無線技術の用途に関して、この場合のACSユニットの複雑さは、モバイル無線シグナルのチャネル符号化に用いられるそれぞれのコードの複雑さと共に指数関数的に生じる。
【0017】
したがって、ACSユニットの回路の複雑さを可能な限り単純に保つということが基本的に要求される。それゆえ、例えばChi−ying Tsui、 Roger S.K. Cheng、Curtis Lingらの文献「Low Power ACS Unit Design For The Viterbi Decoder」、(Conference IEEE ISCAS、1999、Orlando)においては、請求項1の前提部に記載のように、先行する状態のそれぞれから検討中の状態へと1つのブランチが延び、これらの先行する状態のための経路メトリック間の差を形成し、およびこの差を対応するブランチメトリック間の差と比較するための状態の残存経路を決定するためのものとACSユニットを説明する。したがって、比較結果によっては、残存経路および、それゆえ対応する経路メトリックを計算するために必要な合計を直接的に推論することが可能である。この手順は、上述の蝶型構造を想定して、トレリス図における1つのタイムステップの2つの状態から、経路メトリックの計算のために、差が一緒に処理され得るという利点を有する。これは、回路の複雑さが低減されるということを意味し得る。
【0018】
しかしながら、この手続きは、それぞれの蝶型構造と関連したタイムステップの上位および下位状態の経路メトリックを決定するための比較の別々の編成を要求し、この目的のために、それ相応に2つのコンパレータが要求される。
【0019】
米国特許5 781 569号は、時間tにおける状態重みおよび経路メトリクスの差の大きさおよび数学的符号を供給するための加算器、ブランチメトリックの差の大きさおよび数学的符号を供給するためのさらなる加算器、差の大きさを比較し、どの差がより大きいかということを示すシグナルを供給するコンパレータ、ならびに他の加算器を用いて時間t+1における状態の重みを決定するために、どの状態重みおよびメトリックスを用いるのかを決定するコンパレータからの数学的符号およびシグナルを用いる制御ロジックデバイスを含むACSユニットを開示する。
ページらの文献「Improved Architectures for the Add−Compare−Select Operation in Long Constraint Length Viterbi Decoding」IEEE 1998年(XP66629)は、ACSユニットのための非干渉アーキテクチュア(decoupled archtecture)を開示する。これは、ACSユニットのレジスターの形のバッファ格納要求、複数の出力状態メトリックスおよび経路メトリックスが削減されように最適化される。 米国特許5 815 515 は、2つの特殊化された蝶型計算ユニットを開示し、これらは、先行する時間tの経路重みから時間t+1の経路重みを計算するために、ヴィテルビデコーダにおける状態間を接続するエッジのためのエッジメトリック値の関数としてそれぞれ使用される。
この従来の技術に対して、本発明は、あまり複雑でない回路を有し、かつ表面積をあまり占めることのないヴィテルビデコーダのためのACSユニットを提供するという目的に基づく。
【0020】
本発明によると、この目的は請求項1に記載のACSユニットによって達成される。従属請求項は、本発明の利点および好適な実施形態を規定する。
【0021】
すでに説明されたトレリス図の蝶型構造を想定する本発明によると、トレリス図におけるタイムステップの2つの状態からの経路メトリックは、トレリス図における、すぐ前のタイムスロットの蝶型構造を介して、これらの状態と接続するそれら2つの状態の経路メトリックの差を比較する関数として計算される。対応するブランチメトリック間の差、経路メトリックの差およびブランチメトリックの差の数学的符号を用いてさらに計算される。
【0022】
本手続きは、結果としてACSユニットの回路の複雑さをかなり低減する。調査は、デジタル通信技術(モバイル無線技術(例えばGSMまたはUMTSモバイル無線標準規格による)、衛星通信、およびワイヤフリー通信一般)において現在使用されている、全ての符号のための本発明を用いることによって、計算上の複雑さが約33%削減され得るということを示した。したがって、既知の従来の技術と比較して、対応する電力を節減することも可能である。特に、Chi−ying Tsui、 Roger S.K. Cheng、Curtis Lingらの文献「Low Power ACS Unit Design For the Viterbi Decoder」、(Conference IEEE ISCAS、1999、Orlando)において提案されるACSユニットと比較すると、蝶型構造の上位状態および下位状態の経路メトリックを決定するための別個のコンパレータは必要ではない。本発明によるACSユニットにおいて、上述の経路メトリックの差とブランチメトリックの差との間で、成されるべき比較は、少数のビットを用いて実行される。これは、要求される回路の表面積および電力の節減にも貢献する。
【0023】
発明によるACSユニットは、簡潔な方法を用いて、組み合わせ回路および順次回路の両方の形態で製造され得る。特に、2つのトレリス状態が本発明を用いて同時に処理され得るので、ACSユニットに要求される表面積は削減される。それぞれ使用されるトレリス図における1タイムステップのすべての状態は、完全に並列して(ACSユニットにおけるプロセッサエレメントの数が、少なくとも1タイムステップにおける状態の数の半分と対応する場合)、または時間分割多重化(time−division multiplexing)(プロセッサエレメントの数が少ない場合)によって処理され得る。
【0024】
本発明の好適な1つの実施形態によると、入力コンパレータも提供され得、この入力コンパレータは、経路メトリックの差およびブランチメトリックの差における特定のビットを相互に比較し、かつ現在のコンパレータをこの目的のために動作させる必要がなく、経路メトリックを計算するために加えられる必要がある構成要素を、早期の段階であっても可能な時点で決定することを可能にするために評価される比較結果とも比較する。2つの補間表示(complement representation)が用いられた場合、したがって、最上位ビットを比較することによって、例えば経路メトリック差とブランチメトリック差における数学的符号の割合を決定することが可能である。
【0025】
本発明は、以下の好適な例示的実施形態を用いて、また添付の図面を参照してさらに詳細に説明される。
【0026】
本発明を説明するために、以下においてすでに説明された蝶型構造の簡単な記述を再び含み、これは本発明の必須条件に対応する。
【0027】
図4において例を用いて示されたトレリス図からもわかるように、トレリス図は、その構造においてある種の規則性を有する。この構造は、蝶型と呼ばれるものからなり、図2に示されるような蝶型を有する。蝶型構造によると、1つのタイムステップtにおける2つの状態19および20は、次のタイムステップt+1における2つの状態21および22と接続されているので、各ケースについて状態19および状態20のそれぞれから1つのブランチが状態21に延び、および1つのブランチが状態22に延び、状態19から状態21へ延びるブランチのブランチメトリックλt (0)が、状態20から状態22に延びるブランチのブランチメトリックに対応し、状態19から状態22へ延びるブランチのブランチメトリックλt (1)が、状態20から状態21に延びるブランチのブランチメトリックに対応する。図2はさらに、経路メトリックγt (0)、γt (1)、γt+1 (0)およびγt+1 (1)が個々の状態に対応することを示す。
【0028】
蝶型構造のこの規則性は、上位経路メトリックγt+1 (0)および下位経路メトリックγt+1 (1)を決定することを要求される計算上の動作の数を低減するために、本発明の目的のために用いられる。
【0029】
理論上可能な経路メトリックの最良の経路メトリックは、経路メトリックγt+1 (0)およびγt+1 (1)を確立するために、各ケースについて決定されなければならない。1つの状態のためのそれぞれの経路メトリックは、先行するタイムステップにおける状態のための経路メトリックおよびこれらの2つの状態の間の接続ブランチのブランチメトリックからなる。このようにして、経路メトリックγt+1 (1)を確立するために、理論上可能なより小さい経路メトリックγt (0)+λt (0)およびγt (1)+λt (1)が決定されなければならず、経路メトリックγt+1 (1)を確立するために、理論上可能なより小さいγt (0)+λt (1)およびγt (1)+λt (0)が決定されなければならない。したがって、以下の比較動作が要求される:
上位状態には
【0030】
【数1】
【0031】
下位状態には
【0032】
【数2】
【0033】
それぞれの比較動作は各ケースについて
【0034】
【数3】
【0035】
によって表す。
【0036】
蝶型構造において上位状態21および下位状態22のために実行されるべき比較動作は、特定の類似性を有する。
【0037】
ブランチメトリックおよび経路メトリックは、サブトラクタによって相互に切り離され得るので、上位および下位状態のための経路メトリック差とブランチメトリック差との相互の比較は、それぞれ以下のような結果になる:
上位状態には
【0038】
【数4】
【0039】
下位状態には
【0040】
【数5】
【0041】
経路メトリック差Γt=γt (1) ―γt (0)およびブランチメトリック差Λt=λt (1)−λt (0)がこれらの差のために規定されているならば、実行されるべき比較動作の結果は:
上位状態には
【0042】
【数6】
【0043】
下位状態には
【0044】
【数7】
【0045】
2つの比較は絶対または大きさの比較
【0046】
【数8】
【0047】
によって解きうる。この比較の結果は、|Λt|と|Гt |との間の関係を定義する。メトリックλt (0)、λt (1)、γt (1)およびγt (0)は定義によって正であるので、上述のいずれの不等式も先に実行された数学的修正によって変更されなかった。本来、上位状態21ための経路メトリックγ t+1 (0) および上位状態22のための経路メトリックγ t+1 (1) を決定するために生成される不等式は、したがってΛtとГtという数学的符号を評価することによって解き得、この場合、|Λt|が下位状態22の不等式のために、負の数学的符号と共に提供されることが保証される必要がある。
【0048】
これらの分析の結果、経路メトリックγ t+1 (0) およびγt+1 (1)を確立するために、1つの絶対比較のみ実行される必要があり、この場合においては、この後、ΛtとГtという数学的符号を評価することによるこの比較結果の関数として最終決定が下される。以下においてさらに詳細に説明されるように、これは比較的単純な回路を用いて行ない得る。
【0049】
図1は、ヴィテルビデコーダにおけるACSユニットのプロセッサエレメント1のための例示的実施形態のブロック図を示す。プロセッサエレメント1は、トレリス図のタイムステップt+1における2つの状態のための経路メトリックγt+1 (0)およびγt+1 (1)を計算するために用いられ、かつ入力シグナルとして、計算されるべき2つの状態と共に図2において示される蝶型構造を形成するトレリス図における先行するタイムステップtの、これら2つの状態の経路メトリックγt (1)およびγt (0)を受信する。さらに、プロセッサエレメント1は入力シグナルとして、この蝶型構造における対応する接続ブランチのブランチメトリックλt (0)およびλt (1)を受信する。経路メトリックγt (1)、γt (0)はマルチプレクサ9および11に、ブランチメトリックλt (0)、λt (1)はマルチプレクサ8および10に供給され、それぞれ、制御シグナルC0またはC1次第であり、それらの2つの入力値の1つを、それぞれの加算器12または13に供給し、これは最終的に経路メトリックγt+1 (0)またはγt+1 (1)としてそれぞれ2つの可能な合計を出力する。決定または制御シグナルC0またはC1は、さらに(反転され)残存メモリユニットに供給される。
【0050】
制御シグナルC0およびC1は、評価ユニット6によって生成される。サブトラクタ2およびコンパレータ4は、評価ユニット6を駆動するために提供され、サブトラクタ2は、2つの経路メトリックγt (1)およびγt (0)の間の差を計算し、一方で、コンパレータ4は、外部で供給されたブランチメトリック差Λを、これの結果として出た経路メトリック差Гと比較し、その比較結果を評価ユニット6に供給する。
【0051】
ブランチメトリック差Λ=λt (0)−λt (1)はブランチメトリックユニット(BMU)において計算され、かつACSユニットおよび2つの差異型、つまり第1に通常のブランチメトリック差Λ+および第2にネゲートされたブランチメトリック差Λ‐としてプロセッサエレメント1に供給される。2つのブランチメトリック差異型のうちのどちらが経路メトリック差Гのために使用されるべきかということに関する選択は、マルチプレクサ3によってなされ、これは経路メトリック差の数学的符号ビット sg(Г)の関数として駆動される。2つの補間表示が使用された場合、数学的符号ビットはMSB(Most Significant Bit)に対応する。以下においてさらに詳細に説明されるように、ブランチメトリックの2つの異型の間を区別することが必要であるので、同じ数学的符号を有する値を相互に比較することが常に可能であり、したがって、正しい比較結果を計算することが常に可能である。
【0052】
すでに述べたように、コンパレータ4は、絶対比較C=|Гt |>|Λt|の結果を決定する。ГtおよびΛtは両方とも正または負であり得るので、前述の上位状態および下位状態のための不等式を正確に作成することを実際に可能にし、かつそれぞれのマルチプレクサ8、9または10、11を介する経路メトリック計算のための正しい値を選択することを可能にするために、決定された比較値Cを反転することを必要とし得る、4つの可能な値の組み合わせが生じる。
【0053】
対応するロジックは、図3に示されており、ГおよびΛの数学的符号ならびにその後で、各ケースにつき、絶対比較結果Cの関数としての上位状態および下位状態をそれぞれ表すC0およびC1のためのそれぞれの値の可能な組合わせを有する。この場合のサフィックスマイナス符号は、負の数学的符号に対応し、サフィックスプラス符号は、正の数学的符号に対応するので、例えばГ−は負の経路差値を、およびГ+は正の経路差値を表す。
【0054】
図3は、特にC0およびC1の値が、上位状態および下位状態の両方のための2つの可能な数学的符号の組み合わせのためのГおよびΛの数学的符号を評価することによってまさに決定され得、絶対比較を実際に実行する必要がなく、したがって値Cを計算する必要がない、ということを示す。「比較結果」つまり制御シグナルC0およびC1は、このようにして、これらの場合、かなり早期に利用可能であるが、これはいかなる比較も実行する必要がないからであり、マルチプレクサ8、9および10、11の選択におけるグリッチの可能性がかなり低減されるという結果になる。
【0055】
ГおよびΛの数学的符号の他のすべてのケースについては、絶対比較結果の値Cの関数として、C0およびC1のための値は図3に示されるロジックと類似の計算がなされる。
【0056】
数学的符号sg(Г)およびsg(Λ)ならびに絶対比較の値C=|Гt|>|Λt|の関数としてのC0およびC1に対応する値の決定は、すでに図1において示されるように、評価ユニット6において実行される。図3を参照してすでに説明されたように、評価ユニットは、この目的のために、数学的符号sg(Г)およびsg(Λ)を評価することのみを必要とし、結果次第で、固定バイナリ値‘1’、固定バイナリ値‘0’、比較結果の不変値Cまたは比較結果のネゲートされた値
【0057】
【数9】
【0058】
を値C0およびC1に割り当てる。マルチブレクサ3はこの場合、正しい値±Гt>±Λtは、絶対比較|Гt|>|Λt| を実行するために、常に相互に比較するということを保証する。
【0059】
図3に示されたロジックを用いることは、上位経路メトリックγt+1 (0)および下位経路メトリックγt+1 (1)の両方を計算することを、これの関数として、可能にするために、ただ1つの絶対比較C= |Гt|>|Λt|が評価され得るということを意味する。コンパレータの複雑さは、主として加算器またはサブトラクタの複雑さに対応すると仮定すると、図1および図6において示されたプロセッサエレメント1の比較によって、本発明が図6において示されるプロセッサトポロジーの約33%を省くことを可能にするということが容易に確認され得る(図6における6つの加算器またはコンパレータユニットと図1における4つの加算器、サブトラクタまたはコンパレータユニットを比較)。さらに、経路メトリックγt+1 (0)およびγt+1 (1)は、本発明によると、プロセッサエレメント1を用いることによって、同時にタイムステップt+1における1つの蝶型の両方の状態のために計算されるが、図1において示されるプロセッサエレメントは、1つの状態のみのための経路メトリックを計算することが意図される、ということに注意すべきである。
【0060】
有利な展開として、入力コンパレータ5は、図1において示されるプロセッサエレメント1において提供され、経路メトリック差Гのブランチメトリック差Λとの初期比較を実行するように設計される。一般的には、このようにしてビットの数の相違を検出するために、入力コンパレータ5は、経路メトリック差およびブランチメトリック差の最上位ビットを相互に比較するように設計され得る。2つの補間表示Г+&Λ−およびГ−&Λ+(図3参照)は、例えば、このように予め検出さえされ得るので、入力コンパレータ5は、例えば、経路メトリック差およびブランチメトリック差の最上位ビット(MSB)のみを比較するように設計され得る。比較結果は、さらなる入力シグナルとして評価ユニット6に供給される。
【0061】
さらに本発明によると、およびそれぞれに使用されるトレリス図における異なった状態の数の関数として、ACSユニットは図1において示されるように、複数のプロセッサエレメント1を有し、その出力は、図7に類似して、決定された経路メトリック値のバッファ格納ユニットのためのレジスタ18を介してフィードバックされる。このフィードバックのために、経路メトリック値は序々に増加されるので、図1において示されるように、好適には1つの繰り込みユニット(図示せず)が、図1において示されるように、経路メトリックγt (0)およびγt (1)と関連し、コンパレータ2ならびにマルチプレクサ9および11に延び、入力側回路経路において干渉され得、フィードバックされた経路メトリック値が繰り込み化する間、これはあらゆるオーバーフローを回避する。
【0062】
上述のように決定されたそれぞれ最良な、つまり最小限の経路メトリックは、トレリス図におけるタイムステップのそれぞれの状態のための残存メモリユニットにおける対応する経路と共にバッファに格納される。ACSユニットプロセッサエレメント1(図1に示されるように)の使用と図7における例示との主な相違は、発明によるとおよび図1において示されるプロセッサエレメント1は2つの経路メトリックγt+1 (0)およびγt+1 (1)を計算することを意図されるということである。
【図面の簡単な説明】
【図1】図1は、本発明によるACSユニットにおけるプロセッサエレメントのブロック図を示す。
【図2】図2は、トレリス図の蝶型構造を説明する例示的な図である。
【図3】図3は、本発明の基礎である計算経路メトリックスの原理を説明する例示的な図である。
【図4】図4は、4つの状態を有するトレリス図の例である。
【図5】図5は、ヴィテルビデコーダの一般的な構成である。
【図6】図6は、既知のACSユニットにおけるプロセッサエレメントのブロック図である。
【図7】図7は、図6において示される複数のプロセッサエレメントを有する既知のACSユニットの構成を示す。
Claims (10)
- ヴィテルビデコーダのためのACSユニットであって、該ACSユニットは、該ヴィテルビデコーダに割り当てられるトレリス図の経路メトリックを決定することが意図され、
該トレリス図におけるタイムステップ(t+1)の第1および第2の状態(21、22)が、各ケースについて、第3および第4の状態(20、19)に割り当てられ、これらはそれぞれが該トレリス図における経路を介して、先行する該タイムステップ(t)から該第1および第2の状態(21、22)に接続され、該第1の状態(21)を該第4の状態(19)へ接続するブランチの、および該第2の状態(22)を該第3の状態(20)へ接続する該ブランチの該トレリス図における第1のブランチメトリック(λt (0))は、同じ大きさであり、第2のブランチメトリック(λt (1))は、該第1の状態(21)を第3の状態(20)へ接続するブランチおよび該第2の状態(22)を該第4の状態(19)へ接続する該経路と同じ大きさであり、ACSユニットは、該第1の状態および該第2の状態(21、22)と関連付けられた経路メトリック(γt+1 (0)、γ t+1 (1) )を決定するプロセッサエレメント(1)を有し、該プロセッサエレメント(1)は、該第1および該第2のブランチメトリック(λt (0)、λt (1))、ならびに、該第3および該第4の状態(20、19)とそれぞれ関連付けられた該経路メトリック(γt (0)、γt ( 1 ))を入力値として受け取り、
該第3および第4の状態(19、20)と関連付けられた該経路メトリック(γt (0)、γt (1))間の経路メトリック差(Г)を計算する差分化デバイス(2)と、
該経路メトリック差(Г)を、該第1および第2のブランチ(λt (0)、λt (1))間のブランチメトリック差(Λ)と比較し、かつ比較結果(C)の関数としての該第1および該第2の状態(21、22)と関連付けられた該経路メトリック(γt+1 (0)、γt+1 (1))を決定する評価デバイス(3〜6)とを含み、
該評価デバイス(3〜6)は、該比較結果(C)の関数として該第1および該第2の状態(21、22)と関連付けられる該経路メトリック(γt+1 (0)、γt+1 (1))を決定するように設計され、一方でさらに該経路メトリックス差(Г)および該ブランチメトリックス差(Λ)の数学的符号を評価し、
該評価デバイス(3〜6)は、該比較結果の関数として、ならびに該ブランチメトリック差(Г)および経路メトリック差(Λ)の数学的符号として、該第1の状態(21)と関連付けられた第1の選択デバイス(8、9、12)のための第1の制御シグナル(C0)および該第2の状態(22)と関連付けられた第2の選択デバイス(10、11、13)のための第2の制御シグナル(C1)を生成するように設計され、
該第1の選択デバイス(8、9、12)は、該第1の制御シグナル(C0)の該関数としての、該第4の状態(19)の該経路メトリック(γ(t) (0))と該第1のブランチメトリック(λt (0))との合計、または、該第3の状態(20)の該経路メトリック(γ(t) (1))と該第2のブランチメトリック(λt (1))との合計を該第1の状態(21)の該経路メトリック(γt+1 (0))として出力するように設計され、
該第2の選択デバイス(10、11、13)は、該第2の制御シグナル(C1)の該関数としての、該第4の状態(19)の該経路メトリック(γt (0))と該第2のブランチメトリック(λt (1))との合計、または、該第3の状態(20)の該経路メトリック(γt (1))と該第1のブランチメトリック(λt (0))との合計を該第2の状態(22)の該経路メトリック(γt+1 (1))として出力するように設計される、ACSユニット。 - 前記第1および前記第2の選択デバイスが、それぞれ第1および第2のマルチプレクサ(8、9;10、11)を有し、これらは前記第1および前記第2の制御シグナル(C0、C1)によってそれぞれ駆動され、該第1のマルチプレクサが入力シグナルとして前記第1および第2のブランチメトリック(λt (0)、λt (1))を受け取り、かつ該第2のマルチプレクサが入力シグナルとして、前記第3および第4の状態(20、19)と関連付けられた前記経路メトリック(γt (0)、γt (1))を受け取り、該第1および第2のマルチプレクサからの出力シグナルが加算器(12;13)に供給される、請求項1に記載のACSユニット。
- 前記経路メトリック差(Г)および前記ブランチメトリック差(Λ)が異なった数学的符号を有する場合、該経路メトリック差(Г)と該ブランチメトリック差(Λ)との間の比較をする必要が無く、前記評価デバイス(3〜6)は、固定バイナリ値を前記第1の制御シグナル(C0)に割り当てるように設計され、
該評価デバイス(3〜6)は、該経路メトリック差(Г)および該ブランチメトリック差(Λ)が同一の数学的符号を有する場合、該経路メトリック差(Г)と該ブランチメトリック差(Λ)との間の比較をする必要が無く、固定バイナリ値を該第2の制御シグナル(C1)に割り当てるように設計される、請求項1または2に記載のACSユニット。 - 前記経路メトリック差(Г)が正の数学的符号を有し、前記ブランチメトリック差(Λ)が負の数学的符号を有する場合、前記評価デバイス(3〜6)は、第1のバイナリ値を前記第1の制御シグナル(C0)に割り当て、該第1のバイナリ値によって、前記第4の状態(19)の前記経路メトリック(γt (0))と前記第1のブランチメトリック(λt (0))との合計は前記第1の選択デバイス(8、9、12)から前記第1の状態(21)の該経路メトリック(γt+1 (0))として出力され、
該経路メトリック差(Г)が負の数学的符号を有し、該ブランチメトリック差(Λ)が正の数学的符号を有する場合、該評価デバイス(3〜6)は、反転された該第1のバイナリ値に対応する第2のバイナリ値を該第1の制御シグナル(C0)に割り当て、該第2のバイナリ値によって、前記第3の状態(20)の該経路メトリック(γt (1))と前記第2のブランチメトリック(λt (1))との合計が、該経路メトリック(γt+1 (0))として該第1の選択デバイス(8、9、12)から出力される、請求項3に記載のACSユニット。 - 前記経路メトリック差(Г)および前記ブランチメトリック差(Λ)が、それぞれ正の数学的符号を有する場合、前記評価デバイス(3〜6)は、第1のバイナリ値を前記第2の制御シグナル(C1)に割り当て、該第1のバイナリ値によって、前記第4の状態(19)の前記経路メトリック(γt (0))と前記第2のブランチメトリック(λt (1))との合計は、前記第2の選択デバイス(10、11、13)から該経路メトリック(γ t+1 (1) )として出力され、
該経路メトリック差(Г)および該ブランチメトリック差(Λ)がそれぞれ負の数学的符号を有する場合、該評価デバイス(3〜6)は、反転された該第1のバイナリ値に対応する第2のバイナリ値を該第2の制御シグナル(C0)に割り当て、該第2のバイナリ値によって、該第3の状態(20)の前記経路メトリック(γt (1))と前記第1のブランチメトリック(λt (0))の合計は、該経路メトリック(γt+1 (1))として該第2の選択デバイス(10、11、13)から出力される、請求項3または4に記載のACSユニット。 - 前記経路メトリック差(Г)および前記ブランチメトリック差(Λ)が、それぞれ正の数学的符号を有する場合、前記評価デバイス(3〜6)は比較結果の前記バイナリ値(C)を前記第1の制御シグナル(C0)に割り当てるように設計され、該経路メトリック差(Г)および該ブランチメトリック差(Λ)が、それぞれ負の数学的符号を有する場合、該評価デバイス(3〜6)は比較結果の反転された該バイナリ値を該第1の制御シグナル(C0)に割り当てる、請求項1〜5の一つに記載のACSユニット。
- 前記経路メトリック差(Г)が正の数学的符号を有し、前記ブランチメトリック差(Λ)が負の数学的符号を有する場合、前記評価デバイス(3〜6)は、比較結果の前記バイナリ値(C)を前記第2の制御シグナル(C1)に割り当てるように設計され、該経路メトリック差(Г)が負の数学的符号を有し、該ブランチメトリック差(Λ)が正の数学的符号を有する場合、該評価デバイス(3〜6)は、比較結果の反転された該バイナリ値を該第2の制御シグナル(C1)に割り当てる、請求項1〜6の一つに記載のACSユニット。
- 前記評価デバイス(3〜6)は、
前記入力シグナルとして、前記ブランチメトリック差(Λ+)および前記ブランチメトリック差(Λ−)のネゲートされた値を受信し、差分化デバイス(2)によって形成される前記経路メトリック差(Г)の数学的符号を表示するビット(sg(Г))によって駆動される前記マルチプレクサ(3)と、
該経路メトリック差(Г)および該マルチプレクサ(3)からの前記出力シグナルを受信する前記コンパレータ(4)と、
該入力シグナルとして、該コンパレータ(4)からの該出力シグナルと、該ブランチメトリック差の数学的符号を表示する該ビット(sg(Λ))と、該経路メトリック差の数学的符号を表示する該ビット(sg(Г))とを受信し、これらの関数として、前記第1および第2の制御シグナル(C0、C1)を出力する、請求項1〜7に記載のACSユニット。 - 前記評価デバイス(3〜6)は入力コンパレータ(5)を有し、該入力コンパレータは前記経路メトリック差(Г)および前記ブランチメトリック差(Λ)の特定のビットの初期比較を実行し、かつ対応する比較結果をさらなる入力シグナルとして評価ロジックデバイス(6)に供給し、該評価ロジックデバイス(6)は、前記第1および第2の制御シグナル(C0、C1)が生成されると、該入力コンパレータ(5)から供給された比較結果を考慮に入れる、請求項8に記載のACSユニット。
- 前記入力コンパレータ(5)は前記経路メトリック差(Г)および前記ブランチメトリック差(Λ)の最上位ビットの初期比較を実行する、請求項9に記載のACSユニット。
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