JP3841252B2 - ツルー／コンプリメント冗長構造を有する半導体メモリ装置 - Google Patents
ツルー／コンプリメント冗長構造を有する半導体メモリ装置 Download PDFInfo
- Publication number
- JP3841252B2 JP3841252B2 JP22862599A JP22862599A JP3841252B2 JP 3841252 B2 JP3841252 B2 JP 3841252B2 JP 22862599 A JP22862599 A JP 22862599A JP 22862599 A JP22862599 A JP 22862599A JP 3841252 B2 JP3841252 B2 JP 3841252B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- true
- complement
- redundant
- column
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【発明の詳細な説明】
本発明は半導体メモリ装置に関し、さらに詳しくは、新たな冗長構造を有する半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
ウェーハ収率（ｗａｆｅｒ ｙｉｅｌｄ）は、メモリチップを生産する製造費用の重要な決定要因の１つであり、与えられたウェーハ上での、製造される無欠陥チップ（ｎｏｎ−ｄｅｆｅｃｔｉｖｅ ｃｈｉｐｓ）と全体チップ（ｔｏｔａｌ ｃｈｉｐｓ）との比率として定義される。
【０００３】
一般に、メモリチップの集積度が増加するにつれて、メモリチップの１つ、又はそれ以上のメモリセル内で欠陥が発生される可能性は、さらに増加する。従って、与えられたウェーハ上で製造される複数のチップの集積度が増加すれば増加するほど、ウェーハの収率は減少するようになっている。ウェーハの収率を増加させるために欠陥を除去する一番効果的な方法は、冗長回路を提供することである。冗長回路（ｒｅｄｕｎｄａｎｃｙ ｃｉｒｃｕｉｔ）は、メモリセルがテストされる間に、即ちウェーハレベルで欠陥は発見されたメモリセルの行、及び／又は列を置き換えるための、１つまたは複数のメモリセルの冗長行、及び／又は冗長列として提供される。冗長回路の一列が、１９９８年６月１６日登録されたＵ．Ｓ．Ｐａｔ．Ｎｏ．５、７６８、１９７号に“ＲＥＤＵＮＤＡＮＣＹ ＣＩＲＣＵＩＴ ＦＯＲ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＤＥＶＩＣＥ”という名称で掲載されている。
【０００４】
上述の特許５、７６８、１９７号から分かるように、欠陥セルを含むワードラインに沿って配列されたメモリセルの列は、冗長ワードライン、又は冗長ビットラインを選択するため使用されるデコーダ内の欠陥行、又は欠陥列のアドレスをプログラムすることによって、置き換えることができる。特に、レーザ（ｌａｓｅｒ）、又は過電流（ｏｖｅｒｃｕｒｒｅｎｔ）を使用してヒューズを溶かす方法がよく知られている。特に、欠陥セルの列を置き換える新しい冗長構造（ｒｅｄｕｎｄａｎｃｙ ｓｃｈｅｍｅ）を提供することが注目されている。
【０００５】
【発明が解決しようとする課題】
従って、本発明の目的は、冗長動作速度を向上させることができる新しい冗長構造を具えた半導体メモリ装置を提供することにある。
【０００６】
【課題を解決するための手段】
上述の目的を達成するための本発明の半導体メモリ装置は、複数のメモリブロックと、複数のメーンワードラインと、冗長セルに対応する冗長ビットラインを有する冗長ブロックとを具えたアレーであって、前記メモリブロック各々が、サブワードラインとビットラインの交差領域に配列された複数のメモリセルを有し、前記冗長ブロックが、所定のメモリブロックのサブワードラインを共有するアレーと、前記複数のメモリブロックに対応するように配列された複数のブロック感知増幅器であって、前記冗長ブロックが、前記所定のメモリブロックに対応するブロック感知増幅器を共有する複数のブロック感知増幅器と、メモリブロックの選択された列のビットラインを示す列アドレス信号を受けて、前記選択された列が欠陥列であるときに、感知増幅制御信号と、行選択信号と、列選択信号とを発生する冗長制御器と、前記複数のメモリブロックに対応する複数のサブワードラインデコーダであって、前記冗長ブロックのサブワードラインが、前記行選択信号によって選択される複数のサブワードラインデコーダと、前記列選択信号に応じて前記冗長ブロックの冗長列を選択する冗長デコーダであって、前記冗長ブロックと前記所定のメモリブロックの間に共有される前記ブロック感知増幅器が、前記冗長ブロックからデータを感知するように前記感知増幅制御信号に応じて活性化される冗長デコーダとを有し、前記列アドレス信号の各々は、１対のツルー及びコンプリメント列アドレス信号を含み、前記冗長ブロックは第１冗長列と第２冗長列とを含む。前記冗長制御器は、前記第１及び第２冗長列に各々対応して冗長列が置き換わるか否かを示す第１及び第２冗長イネイブル回路と、前記第１及び第２冗長イネイブル回路に各々対応する第１及び第２ヒューズボックスであって、前記列アドレス信号に対応するヒューズボックス回路及びヒューズ素子を含み、前記各ヒューズボックス回路が対応する対のツルー及びコンプリメント列アドレス信号を受けて、前記ヒューズ素子に応じて前記ツルー及びコンプリメント列アドレス信号を処理する第１及び第２ヒューズボックスと、前記ツルー及びコンプリメント列アドレス信号の処理された結果をデコーディングして、第１及び第２ツルーパルス信号と第１及び第２コンプリメントパルス信号を発生する第１デコーディング手段と、前記ツルー及びコンプリメント列アドレス信号の処理された結果をデコーディングして、第３及び第４ツルーパルス信号と第３及び第４コンプリメントパルス信号を発生する第２デコーディング手段と、前記第１乃至第４ツルーパルス信号と前記第１乃至第４コンプリメントパルス信号に応じて、前記感知増幅制御信号を発生する感知増幅制御信号発生手段と、前記第１乃至第４ツルーパルス信号に応じて前記行選択信号を発生する行選択信号発生手段とを有する。前記第１デコーディング手段は、ブロック選択情報に関連し前記処理されたツルー列アドレス信号をデコーディングして、前記第１ツルーパルス信号を発生する第１ツルーデコーダと、ブロック選択情報に関連し前記処理されたコンプリメント列アドレス信号をデコーディングして、前記第１コンプリメントパルス信号を発生する第１コンプリメントデコーダと、列選択情報に関連し前記処理されたツルー列アドレス信号をデコーディングして、前記第２ツルーパルス信号を発生する第２ツルーデコーダと、列選択情報に関連し前記処理されたコンプリメント列アドレス信号をデコーディングして、前記第２コンプリメントパルス信号を発生する第２コンプリメントデコーダとを含む。前記第２デコーディング手段は、ブロック選択情報に関連し前記処理されたツルー列アドレス信号をデコーディングして、前記第３ツルーパルス信号を発生する第３ツルーデコーダと、ブロック選択情報に関連し前記処理されたコンプリメント列アドレス信号をデコーディングして、前記第３コンプリメントパルス信号を発生する第３コンプリメントデコーダと、列選択情報に関連し前記処理されたツルー列アドレス信号をデコーディングして、前記第４ツルーパルス信号を発生する第４ツルーデコーダと、列選択情報に関連し前記処理されたコンプリメント列アドレス信号をデコーディングして、前記第４コンプリメントパルス信号を発生する第４コンプリメントデコーダとを含むことを特徴とする。
【０００８】
又、本発明による半導体メモリ装置は、複数のワードラインと、複数のサブワードライン及びビットラインの交差領域に配列された複数のメモリセルとを有する複数のメモリブロックと、複数の冗長メモリセルに関連する複数の冗長ビットラインを有する冗長メモリブロックであって、所定のメモリブロックと複数のサブワードラインを共有する冗長メモリブロックと、前記複数のメモリブロックに対応する複数のブロック感知増幅器であって、前記冗長メモリブロックが、前記所定のメモリブロックとブロック感知増幅器を共有する複数のブロック感知増幅器と、メモリブロックの欠陥列を示す列アドレス信号を受けて、前記欠陥列に対応する感知増幅制御信号と、行選択信号と、列選択信号とを発生する冗長制御器と、隣接するメモリブロックの間に位置した複数のサブワードラインデコーダであって、前記冗長メモリブロックが、前記所定のメモリブロックとサブワードラインデコーダを共有する複数のサブワードラインデコーダとを有する。前記冗長制御器は、前記冗長メモリブロック内の冗長列を確認するための少なくとも第１及び第２ヒューズを含む冗長イネイブル回路と、前記冗長イネイブル回路に連結され、第３ヒューズを含み、対応する対のツルー及びコンプリメント列アドレス信号を受けて、前記第３ヒューズに応じて前記ツルー及びコンプリメント列アドレス信号を処理するヒューズボックス回路と、前記ヒューズボックス回路に連結され、ブロック選択情報に関連し前記ヒューズボックス回路から出力されるツルー列アドレス信号に応じて第１ツルーパルス信号を発生する第１ツルーデコーダと、前記ヒューズボックス回路に連結され、ブロック選択情報に関連し前記ヒューズボックス回路から出力されるコンプリメント列アドレス信号に応じて第１コンプリメントパルス信号を発生する第１コンプリメントデコーダと、前記ヒューズボックス回路に連結され、列選択情報に関連し前記ヒューズボックス回路から出力されるツルー列アドレス信号に応じて第２ツルーパルス信号を発生する第２ツルーデコーダと、前記ヒューズボックス回路に連結され、列選択情報に関連し前記ヒューズボックス回路から出力されるコンプリメント列アドレス信号に応じて第２コンプリメントパルス信号を発生する第２コンプリメントデコーダと、前記第１及び第２ツルーデコーダ、及び第１及び第２コンプリメントデコーダに連結され、前記第１及び第２ツルーパルス信号、及び第１及び第２コンプリメントパルス信号に応じて感知増幅制御信号を発生する感知増幅制御信号発生回路と、前記第１及び第２ツルーデコーダに連結され、前記第１及び第２ツルーパルス信号に応じて行選択信号を発生するサブワードライン選択信号発生回路とを有することを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を参照図面に基づいて詳細に説明する。
【００１０】
図１は、本実施の形態による半導体メモリ装置１００のブロック図である。
【００１１】
図１において、半導体メモリ装置、例えばＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置１００は、この分野によく知られた階層的なワードライン構造を用いて構成され、複数のメモリブロック(Memory Block)ＢＬＫ１〜ＢＬＫｎ（ｎ＝正の定数）に分れたメモリセルアレー１１０を含む。各々のメモリブロックＢＬＫ１〜ＢＬＫｎにおいて、図面に図示されなかったが、情報を貯蔵するための複数のメモリセルは、各々サブワードライン及びビットラインの交差領域（ｉｎｔｅｒｓｅｃｔｉｏｎ）に配列される。図１に図示されたように、メモリブロックＢＬＫ１〜ＢＬＫｎの間には、複数のサブワードラインデコーダ（SWD;Sub Word-line Decoder、又はセクションワードラインデコーダ）１２０が各々メモリブロックＢＬＫ１〜ＢＬＫｎに対応するように配列される。各メモリブロックＢＬＫ１〜ＢＬＫｎ内に提供されるワードラインは、アドレスバッファ(Address Buffer)１４０からの行アドレスによって、行デコーダ(Row Decoder)１３０及び対応するサブワードラインデコーダ１２０によって選択される。各メモリブロックＢＬＫ１〜ＢＬＫｎ内のビットラインは、アドレスバッファ１４０からの列アドレスによって、列デコーダ(Column Decoder)１５０によって選択される。ワードラインとビットラインの選択動作は、この分野ではよく知られているため、それに対する説明は省略する。
【００１２】
図１に図示されたように、メモリブロックＢＬＫ１〜ＢＬＫｎのうちのメモリブロックＢＬＫｎ内に、メモリブロックＢＬＫｎとサブワードラインを共有する冗長メモリブロック(RBLK;Redundancy Block)１６０が提供される。冗長メモリブロック１６０内には、メモリブロックＢＬＫ１〜ＢＬＫｎ内に発生する１つ、又はそれ以上の欠陥セル（ｄｅｆｅｃｔｉｖｅ ｃｅｌｌ）の列を置き換えるための冗長メモリセルの冗長列が提供される。冗長メモリブロック１６０内の冗長メモリセルは、メモリブロックＢＬＫ１〜ＢＬＫｎ内のメモリセルと同一の製造工程（例えば、ＣＭＯＳ製造工程）を用いて形成される。本実施の形態のＲＡＭ装置１００は列冗長を採択しており、冗長列、即ち冗長メモリブロック１６０内の冗長ビットラインは冗長デコーダ回路(RD;Redundant Decoder circuit)１７０によって選択される。
【００１３】
ブロック感知増幅回路(Block Sense Amplifier circuit)ＢＳＡ１〜ＢＳＡｎは、各々対応するメモリブロックＢＬＫ１〜ＢＬＫｎに連結されている。メモリブロックＢＬＫ１〜ＢＬＫｎのうち１つが選択されると、これに対応するブロック感知増幅回路が選択されたメモリブロック内の情報を感知増幅する。そしてメモリブロックＢＬＫｎに連結されたブロック感知増幅回路ＢＳＡｎは、メモリブロックＢＬＫｎだけではなく冗長メモリブロック１６０によっても使用される。
【００１４】
続いて図１を参照すると、アドレスバッファ１４０から列アドレスを受け入れる感知増幅制御信号ＲＹＳＵＭＢ及び複数の選択信号ＲＹＳＵＭＢＰ、ＤＲＥＦ１ＴＢ、ＤＲＥＦ２ＴＢ、ＤＲＳ１ＴＢ、ＤＲＳ２ＴＢを発生する冗長コントローラ(Redundancy Controller)２００が、ＲＡＭ装置１００内に提供される。感知増幅制御信号ＲＹＳＵＭＢは、ブロック感知増幅回路ＢＳＡ１〜ＢＳＡｎに共通に提供される。ブロック感知増幅回路ＢＳＡ１〜ＢＳＡ(n-1)と比較するとき、感知増幅制御信号ＲＹＳＵＭＢは、反転されてブロック感知増幅回路ＢＳＡｎに印加されることに注意しなければならない。従って、感知増幅制御信号ＲＹＳＵＭＢが活性化されると（即ち冗長が要求されると）、ブロック感知増幅回路ＢＳＡｎは活性化される反面、その他のブロック感知増幅回路ＢＳＡ１〜ＢＳＡn-1は非活性化される。
【００１５】
例えば、メモリブロックＢＬＫ１内の任意の列のメモリセルに対する情報の読出／書き込み動作が実施されるとき、欠陥メモリセルに関連されたメインワードライン（図面に図示されなかったが、メモリブロックＢＬＫ１〜ＢＬＫｎに共通に配列される）は、行デコーダ１３０によって選択され、選択されたメインワードラインと関連されたサブワードライン（例えば、４つ）のうち１つが、選択されたメモリブロックＢＬＫ１に対応するサブワードラインデコーダ１２０によって選択される。それから、欠陥メモリセルに連結された任意の列（即ち、任意のビットライン）が列デコーダ１５０によって選択される。同時に冗長コントローラ２００は、列アドレスに応じて低レベルの感知増幅制御信号ＲＹＳＵＭＢを発生する。これはブロック感知増幅回路ＢＳＡ１〜ＢＳＡn-1を非活性化させ、ブロック感知増幅回路ＢＳＡｎを活性化させる。
【００１６】
欠陥メモリセルの列は、冗長コントローラ２００から提供される選択信号ＤＲＥＦ１ＴＢ、ＤＲＥＦ２ＴＢ、ＤＲＳ１ＴＢ、ＤＲＳ２ＴＢによって冗長デコーダ１７０によって選択される冗長列に、置き換わる。このとき、冗長メモリブロック１６０は、メモリブロックＢＬＫｎと同一のサブワードラインを使用するため、置き換わった冗長メモリセルに対応するメモリセルブロックＢＬＫｎのサブワードラインは、冗長コントローラ２００から提供される選択信号ＲＹＳＵＢＰによって、対応するサブワードラインデコーダ１２０によって選択される。従って、メモリブロックＢＬＫ１の欠陥メモリセルは、選択されたサブワードライン及び選択された冗長列と関連された冗長メモリセルに置き換えられ、指定された（ａｄｄｒｅｓｓｅｄ）冗長メモリセル内の情報は、感知増幅制御信号ＲＹＳＵＭＢによって活性化されたブロック感知増幅回路ＢＳＡnによって感知増幅される。
【００１７】
図２は、図１に図示された冗長コントローラ２００のブロック図である。本発明の望ましい実施形態において、２つの冗長列が冗長メモリブロック１６０内に提供されると仮定してみよう。このような条件下で具現された冗長コントローラ２００は、２つのヒューズボックス(Fuse Box)２１０ａ、２１０ｂ、及び対応するヒューズボックス２１０ａ、２１０ｂに各々連結される２つの冗長イネイブル回路２２０ａ、２２０ｂを含む。ヒューズボックス２１０ａ、２１０ｂは、各々ツルー(True)アドレス信号Ａ１ＴＢ〜Ａ７ＴＢ及びコンプリメント(Complement)アドレス信号Ａ１ＣＢ〜Ａ７ＣＢを受け入れ、信号ＲＳｉＴＢ（ｉ＝１、２、３）、ＲＳｉＣＢ、ＲＥｊＴＢ（ｊ＝１、２）、ＲＦｊＴＢ及びＲＦｊＣＢを発生する。冗長イネイブル回路２２０ａは、電源電圧及び対応するヒューズボックス２１０ａの間に直列に連結された１対のヒューズＦ１ａ，Ｆ２ａで構成されている。同様に、冗長イネイブル回路２２０ｂは、電源電圧及び対応するヒューズボックス２１０ｂの間に直列に連結された１対のヒューズＦ１ｂ、Ｆ２ｂで構成されている。
【００１８】
本発明の望ましい実施形態によるヒューズボックス２１０ａの詳細回路図が図３及び図４に図示されている。図３及び図４に図示されなかったが、ヒューズボックス２１０ｂは、ヒューズボックス２１０ａと同一に構成されることは自明である。
【００１９】
便宜上、１対のツルー及びコンプリメントアドレス信号Ａ１ＴＢ、Ａ１ＣＢに関連されたヒューズボックス回路２１１が図３及び図４に図示されているが、その他のツルー及びコンプリメントアドレス信号に関連されたヒューズボックス２１２〜２１７も、図３及び図４に図示されたヒューズボックス２１１と同様に構成されることは自明である。
【００２０】
図３及び図４に図示されたように、ヒューズボックス回路２１１は、対応する冗長イネイブル回路２２０ａに連結されている。ヒューズＦ１ａ、Ｆ１ｂがカッティングされないとき、信号ラインＬ１は高レベル（例えば、電源電圧）までチャージされる。反面、ヒューズＦ１ａ、Ｆ１ｂがカッティングされるとき、信号ラインＬ１はフローティング状態になる。
【００２１】
図３及び図４に図示されたように、連結された１つのインバータＩＮＶ１と１つのＮＭＯＳトランジスタＭＮ１は、信号ラインＬ１に連結されたラッチ回路を構成する。ＮＭＯＳトランジスタＭＮ２は、信号ラインＬ１と接地電圧の間に連結され、信号ＰＯＷＥＲＵＰによって活性化されたり非活性化される。ヒューズＦ１ａ、Ｆ２ａがカッティングされた場合、信号ＰＯＷＥＲＵＰが活性化されるとき、信号ラインＬ１は、ＮＭＯＳトランジスタＭＮ２を通して低レベル（即ち、接地電圧レベル）に設定される。信号ラインＬ１に共通に連結された第１入力を有する２つの入力ノーア（ＮＯＲ）ゲートＧ１、Ｇ２がヒューズボックス回路２１１に提供されている。ノーアゲートＧ１の第２入力はノードＮ１に連結され、ノーアゲートＧ２の第２入力はインバータＩＮＶ２を通してノードＮ１に連結される。ヒューズＦ３は、ノードＮ１と電源電圧との間に連結される。図３及び図４に図示されたように、連結された１つのインバータＩＮＶ３と１つのＮＭＯＳトランジスタＭＮ３は、ノードＮ１に連結されてラッチを構成する。信号ＰＯＷＥＲＵＰによってスイッチオン／オフされるＮＭＯＳトランジスタＭＮ４は、ノードＮ１と接地電圧との間に連結される。ヒューズＦ３がカッティングされた場合、信号ＰＯＷＥＲＵＰが活性化されるとき、ノードＮ１はＮＭＯＳトランジスタを通して低レベルに設定され、ノードＮ１のレベルはインバータＩＮＶ３とトランジスタＭＮ３によってホールディングされる。
【００２２】
続いて、図３及び図４を参照すると、ヒューズボックス回路２１１内に４つの伝送ゲートＧ３、Ｇ４、Ｇ５、そしてＧ６と、２つのインバータＩＮＶ４、ＩＮＶ５が提供される。伝送ゲートＧ３は、入力信号Ａ１ＣＢを入力するための入力端子Ｔ１と出力信号ＲＳ１ＴＢを出力するための出力端子Ｔ３との間に連結され、ノーアゲートＧ１の出力に連結される１制御端子とインバータＩＮＶ４を介してノーアゲートＧ１の出力に連結される他の制御端子とを有する。伝送ゲートＧ４は、入力信号Ａ１ＴＢを入力するための入力端子Ｔ２と出力信号ＲＳ１ＣＢを出力するための出力端子Ｔ４との間に連結され、ノーアゲートＧ１の出力に連結される１制御端子とインバータＩＮＶ４を通してノーアゲートＧ１の出力に連結される他の制御端子とを有する。入力端子Ｔ１と出力端子Ｔ４の間に連結される伝送ゲートＧ６は、ノーアゲートＧ２の出力に連結される１制御端子とインバータＩＮＶ５を通してノーアゲートＧ２の出力に連結される他の制御端子とを有する。入力端子Ｔ２と出力端子Ｔ３の間に連結される伝送ゲートＧ５も、ノーアゲートＧ２の出力に連結される１制御端子とインバータＩＮＶ５を通してノーアゲートＧ２の出力に連結される他の制御端子とを有する。ゲートが接地されたＰＭＯＳトランジスタＭＰ１は、電源電圧と出力端子Ｔ３との間に連結されたチャンネルを有する。同様に、ゲートが接地されたＰＭＯＳトランジスタＭＰ２は、電源電圧と出力端子Ｔ４との間に連結されたチャンネルを有する。
【００２３】
以下、図３及び図４に図示されたヒューズボックス回路２１１の動作がさらに詳細に説明される。
【００２４】
冗長が要求されるとき、ヒューズＦ１、Ｆ２がカッティングされると、信号ラインＬ１は、パワーアップ（ｐｏｗｅｒ−ｕｐ）のときにＮＭＯＳトランジスタＭＮ２を通して低レベルに設定されて、ノーアゲートＧ１、Ｇ２の第１入力が各々低レベルになる。ヒューズＦ３がカッティングされてないと、ノーアゲートＧ１、Ｇ２の第２入力は、各々高レベルと低レベルになる。このような条件下で、伝送ゲートＧ３、Ｇ４は非活性化され、伝送ゲートＧ５、Ｇ６は活性化される。従って、入力端子Ｔ１は、伝送ゲートＧ６を通して出力端子Ｔ４に連結され、入力端子Ｔ２は、伝送ゲートＧ５を通して出力端子Ｔ３に連結される。結果的に、ツルーアドレス信号Ａ１ＴＢは、ツルーアドレス信号ＲＳ１ＴＢとして出力され、コンプリメントアドレス信号Ａ１ＣＢは、コンプリメントアドレス信号ＲＳ１ＣＢとして出力される。
【００２５】
一方、ヒューズＦ３がカッティングされると、ノードＮ１は、信号ＰＯＷＥＲＵＰの活性化に応じてＮＭＯＳトランジスタＭＮ４を通して接地される。そのため、ノーアゲートＧ１、Ｇ２の第２入力は、各々低レベルと高レベルになる。このような条件下で、伝送ゲートＧ３、Ｇ４は活性化され、伝送ゲートＧ５、Ｇ６は非活性化される。従って、入力端子Ｔ１は、伝送ゲートＧ３を通して出力端子Ｔ３に連結され、入力端子Ｔ２は、伝送ゲートＧ４を通して出力端子Ｔ４に連結される。結果的に、ツルーゲート信号Ａ１ＴＢは、コンプリメントアドレス信号ＲＳ１ＣＢとして出力され、コンプリメントアドレス信号Ａ１ＣＢは、ツルーアドレス信号ＲＳ１ＴＢとして出力される。
【００２６】
冗長イネイブル回路２２０ａのヒューズＦ１ａ、Ｆ２ａがカッティングされないと、信号ラインＬ１は引き続いて高レベルを維持する。これは、ノーアゲートＧ１、Ｇ２の１入力を高レベルにさせることによって、伝送ゲートＧ３、Ｇ４、Ｇ５、そしてＧ６を非活性化させる。即ち、冗長が行われない。
【００２７】
再び、図２を参照すると、冗長コントローラ２００は、バス２２１ａを通してヒューズボックス２１０ａに連結された、第１ツルーデコーダ(First True Decoder)２３０ａ及び第１コンプリメントデコーダ(First Complement Decoder)２４０ａ、第２ツルーデコーダ(Second True Decoder)２５０ａ及び第２コンプリメントデコーダ(Second Complement Decoder)２６０ａと、バス２２１ｂを通してヒューズボックス２１０ｂに連結された、第１ツルーデコーダ(First True Decoder)２３０ｂ及び第１コンプリメントデコーダ(First Complement Decoder)２４０ｂ、第２ツルーデコーダ(Second True Decoder)２５０ｂ及び第２コンプリメントデコーダ(Second Complement Decoder)２６０ｂをさらに含む。デコーダは、以下図５、図６、図７、そして図８に基づいてさらに詳細に説明される。
【００２８】
図５を参照すると、本発明の望ましい実施形態による第１ツルーデコーダ２３０ａが図示されている。第１ツルーデコーダ２３０ａは、ヒューズボックス２１０ａからの出力信号ＲＳ１ＴＢ、ＲＳ２ＴＢ、そしてＲＳ３ＴＢを入力されて、パルス形態のデコーディングされた信号ＤＲＳ１ＴＢを発生する。図面には図示されなかいが、ヒューズボックス２１０ｂに対応する第１ツルーデコーダ２３０ｂは、図５の第１ツルーデコーダ２３０ａと同様に構成される。
【００２９】
第１ツルーデコーダ２３０ａは、ロジック回路２３１及びダイナミックインバータ回路２３２で構成される。ロジック回路２３１は、ツルーアドレス信号ＲＳ１ＴＢ、ＲＳ２ＴＢ、そしてＲＳ３ＴＢをデコーディングして、出力信号Ａを出力する。ロジック回路２３１は、２入力ノーアゲートＧ７、Ｇ８、２入力ナンド（ＮＡＮＤ）ゲートＧ９、及び図５に図示されたように連結されたインバータＩＮＶ６で構成される。ここで、ツルーアドレス信号ＲＳ１ＴＢ、ＲＳ２ＴＢ、そしてＲＳ３ＴＢは、ツルー及びコンプリメントアドレス信号ＡｉＴＢ、ＡｉＣＢのうち、ブロック選択情報と関連されたアドレス信号である。信号ＲＳ１ＴＢ、ＲＳ２ＴＢ、そしてＲＳ３ＴＢが全部低レベルになると、ロジック回路２３１からデコーディングされた出力信号Ａは高レベルのパルスとなる（即ち、活性化される）。反面、信号ＲＳ１ＴＢ、ＲＳ２ＴＢ、そしてＲＳ３ＴＢのうちのいずれか１つが高レベルになると、ロジック信号２３１からの信号Ａは低レベルに維持される（即ち、非活性化される）。
【００３０】
ロジック信号２３１からの信号Ａが高レベルに活性化されるとき、ダイナミックインバータ信号２３２は、アクティブ低パルス（ａｃｔｉｖｅ ｌｏｗ ｐｕｌｓｅ）の出力信号ＤＲＳ１ＴＢを発生する。信号Ａが低レベルに維持される間、ノードＮ２は、ＰＭＯＳトランジスタＭＰ４を通して電源電圧のレベルにプリチャージされる。ノードＮ２は、信号ＤＲＳ１ＴＢを出力するための出力端子の機能をする。ＮＭＯＳトランジスタＭＮ４、ＭＮ５のチャンネルは、ノードＮ２と接地電圧との間に直列に連結される。トランジスタＮＭ４のゲートは信号Ａに連結され、トランジスタＭＮ５のゲートはセルフリセット回路２３３の出力ノードＮ８に連結される。ＰＭＯＳトランジスタＭＰ３のチャンネルは、電源電圧とノードＮ２との間に連結され、ＰＭＯＳトランジスタＭＰ３のゲートはセルフリセット回路２３３の出力ノードＮ８に連結される。
【００３１】
セルフリセット回路２３３は、入力信号Ａのパルス幅（ｗｉｄｔｈ ｏｒ ｄｕｔｙ）と周期（ｐｅｒｉｏｄ）及び信号ＤＲＳ１ＴＢのパルス幅を決定するための遅延時間に関係なしに、安定的なセルフリセット動作を実施する。セルフリセット回路２３３は、遮断回路２３４、ラッチ回路２３５、遅延回路２３６、フリップフロップ２３７、及び３つのインバータＩＮＶ１０、ＩＮＶ１１、ＩＮＶ１２で構成される。
【００３２】
遮断回路２３４は、図5に図示されたように連結された、ＰＭＯＳトランジスタＭＰ５、２つのＮＭＯＳトランジスタＭＮ６、ＭＮ７及びインバータＩＮＶ７を含む。信号Ａが活性化されることによって、ノードＮ２がプリチャージ状態（例えば、高レベル）からディスチャージ状態（例えば、低レベル）に遷移すると、遮断回路２３４は、ノードＮ２をラッチ回路２３５に連結する。信号Ａが活性化されている間に、ノードＮ２がディスチャージ状態からプリチャージ状態に遷移しても、遮断回路２３４によってノードＮ２のプレチャージ状態はラッチ回路２３４に伝達されない。一方、信号Ａが非活性化されている間は、遮断回路２３４によってノードＮ２のプリチャージ状態がラッチ回路２３５に伝達される。
【００３３】
フリップフロップ２３７は、２入力ナンドゲートＧ１０、Ｇ１１を含む。フリップフロップ２３７の設定端子（ｓｅｔ ｔｅｒｍｉｎａｌ）として、ナンドゲートＧ１０の１入力（ノードＮ４）が遅延回路２３６を通してラッチ回路２３５に連結される。フリップフロップ２３７の初期化端子（ｒｅｓｅｔ ｔｅｒｍｉｎａｌ）として、ナンドゲートＧ１１の１入力（ノードＮ５）がインバータＩＮＶ１０を通してラッチ回路２３５に連結される。
【００３４】
以下、ツルーデコーダ２３０ａの動作が詳細に説明される。
【００３５】
ロジック回路２３１に入力された信号ＲＳ１ＴＢ、ＲＳ２ＴＢ、そしてＲＳ３ＴＢのうち、１信号が高レベルに維持されるとき、ロジック回路２３１からの信号Ａは低レベルになる。このとき、ノードＮ２はトランジスタＭＰ４を通して高レベルでプリチャージされる。ノードＮ８が高レベルであると、ＰＭＯＳトランジスタＭＰ３はターンオフされ、ＮＭＯＳトランジスタＭＮ５はターンオンされる。この条件下で、入力信号ＲＳ１ＴＢ、ＴＳ２ＴＢ、そしてＲＳ３ＴＢが全部低レベルに遷移するとき、信号Ａは高レベルに遷移する。これは、ＮＭＯＳトランジスタＭＮ４をターンオンさせてノードＮ２をディスチャージさせる。
【００３６】
続いて、信号ＤＲＳ１ＴＢのパルス幅を決定する時間が経過した後、セルフリセット回路２３３がノードＮ２のポテンシャル（ｐｏｔｅｎｔｉａｌ）に応じて、ＰＭＯＳトランジスタＭＰ３を活性させ、ＮＭＯＳトランジスターＭＮ５を非活性化させる。セルフリセット回路２３３に対するより詳しい説明は、次のようである。
【００３７】
ノードＮ２が低レベルになるため、ＰＭＯＳトランジスタＭＰ５がターンオンされてノードＮ３が高レベルでチャージされる。そうすると、フリップフロップ２３７の初期化端子(Reset N5)がインバータＩＮＶ１０を通して低レベルから高レベルに遷移される。しかし、初期化端子(Reset N5)の入力信号が低レベルから高レベルに遷移されても、ノードＮ６での出力信号は続いて高レベルを維持する。これは、入力が高レベルから低レベルに遷移されるときだけ、ナンドゲートによって構成されたフリップフロップの出力が変わるためである。
【００３８】
遅延回路２３６によって時間が経過した後、設定端子(Set N4)は高レベルから低レベルに遷移する。これによりノードＮ７が低レベルから高レベルに遷移して、ノードＮ６を低レベルになるようにする。そのため、ノードＮ２がＰＭＯＳトランジスタＭＰ３を通して高レベルにプレチャージされる。それから、ＮＭＯＳトランジスタＭＮ５を活性化させ、ＰＭＯＳトランジスタＭＰ３を非活性化させるためのセルフリセット動作が、次のように実施される。
【００３９】
このようにプレチャージされたノードＮ２の高レベルが遮断信号２３４に印加されて、ＮＭＯＳトランジスタＭＮ６がターンオンされる。上述のように、ノードＮ２が高レベルにプレチャージされた後、信号Ａが高レベルに維持されると、ノードＮ２はラッチ回路２３５から電気的に断線（ｄｉｓｃｏｎｎｅｃｔｉｏｎ）される。一方、信号Ａが低レベルに非活性化されると、ノードＮ３（ラッチ回路２３５の入力）がＮＭＯＳトランジスタＭＮ６、ＭＮ７を通して高レベルから低レベルに遷移する。
【００４０】
続いて、ラッチ回路２３５の出力（高レベル）が、インバータＩＮＶ１０を通してフリップフロップ２３７の初期化端子(Reset N5)に印加される。即ち、初期化端子(Reset N5)が高レベルから低レベルに遷移される。これにより、ノードＮ６は、設定端子(Set N4)のレベル変化に関係なしに低レベルから高レベルに遷移する。そのため、ＮＭＯＳトランジスタＭＮ５はターンオンされ、ＰＭＯＳトランジスタＭＰ３はターンオフされる。即ち、信号Ａが再び低レベルから高レベルに遷移される前にセルフリセット動作が完了される。上述の過程により、第１ツルーデコーダ２３０ａは、信号遅延（ｓｉｇｎａｌ ｄｅｌａｙ）なしにデコーディングされた信号ＰＲＳ１ＴＢを発生する。
【００４１】
図６を参照すると、ヒューズボックス２１０ａに対応する第１コンプリメントデコーダ２４０ａの詳細回路図が図示されている。図面に図示されなかったが、ヒューズボックス２１０ｂに対応する第１コンプリメントデコーダ２４０ｂは、図６の第１コンプリメントデコーダ２４０ａと同様に構成される。
【００４２】
第１コンプリメントデコーダ２４０ａは、ロジック回路２４１とダイナミックインバータ回路２４２で構成されている。ロジック回路２４１は、ヒューズボックス２１０ａからのコンプリメントアドレス信号ＲＳ１ＣＢ、ＲＳ２ＣＢ、そしてＲＳ３ＣＢをデコーディングして、デコーディングされた出力信号を出力する。ロジック回路２４１は、図６に図示されたように連結された、２入力ナンドゲートＧ１２、Ｇ１３、２入力ノーアゲートＧ１４、及び１インバータＩＮＶ１３を有する。ここで、アドレス信号ＲＳ１ＣＢ、ＲＳ２ＣＢ、ＲＳ３ＣＢは、ツルー及びコンプリメントアドレス信号ＡｉＴＢ、ＡｉＣＢのうち、ブロック選択情報と関連するアドレス信号である。
【００４３】
信号ＲＳ１ＣＢ、ＲＳ２ＣＢ、ＲＳ３ＣＢのうち１信号が低レベルになると、ロジック回路２４１からの信号Ｂは高レベルになる（即ち、活性化される）。反面、信号ＲＳ１ＣＢ、ＲＳ２ＣＢ、ＲＳ３ＣＢが全部低レベルになると、ロジック回路２４１からの信号Ｂは低レベルに維持される（即ち、非活性化される）。図５と図６のダイナミックインバータ回路２４２は同一に構成されているため、これに対する説明は省略する。又、第１コンプリメントデコーダ２４０ａは、図５と同様な方法で出力信号ＤＲＳ１ＣＢを発生するため、これに対する説明も省略する。デコーダ構造によって信号遅延なしにデコーディングされた信号ＤＲＳ１ＣＢが発生される。
【００４４】
図７を参照すると、ヒューズボックス２１０ａに対応する第２ツルーデコーダ２５０ａの詳細回路図が図示されている。図面に図示されなかったが、ヒューズボックス２１０ｂに対応する第２ツルーデコーダ２５０ｂは、図７のデコーダ２５０ａと同一に構成される。
【００４５】
第１ツルー及びコンプリメントデコーダのように、第２ツルーデコーダ２５０ａは、ロジック回路２５１とダイナミックインバータ回路２５２で構成される。ロジック回路２５１は、ヒューズボックス２１０ａからのツルーアドレス信号ＲＦ１ＴＢ、ＲＦ２ＴＢ、ＲＥ１ＴＢ、そしてＲＥ２ＴＢをデコーディングして、デコーディングされた信号Ｃを出力する。ロジック回路は、図７に図示されたように連結された、２入力ナンドゲートＧ１５、Ｇ１６、２入力ノーアゲートＧ１７、及び１インバータＩＮＶ１４を含む。ここで、ツルーアドレス信号ＲＦ１ＴＢ、ＲＦ２ＴＢは、ヒューズボックス２１０ａからの列選択情報と関連する１対のアドレス信号であり、ツルーアドレス信号ＲＥ１ＴＢ、ＲＥ２ＴＢは、ヒューズボックス２１０ｂからの列選択情報と関連する他の１対のアドレス信号である。
【００４６】
信号ＲＦ１ＴＢ、ＲＦ２ＴＢ、ＲＥ１ＴＢ、そしてＲＥ２ＴＢの１つが低レベルになると、ロジック回路２５１からの信号Ｃは高レベルになる（即ち、活性化される）。一方、信号ＲＦ１ＴＢ、ＲＦ２ＴＢ、ＲＥ１ＴＢ、そしてＲＥ２ＴＢの全てが高レベルになるとき、ロジック回路２５１からの信号Ｃが低レベルに維持される（即ち、非活性化される）。図５と図７のダイナミックインバータ回路２５２は同一に構成されるため、これに対する説明は省略する。又、第２ツルーデコーダ２５０ａは、図５と同一の方法で出力信号ＤＲＥＦ１ＴＢを発生するので、これに対する説明も省略する。デコーダ構造によって信号遅延なしにデコーディングされた信号ＤＲＥＦ１ＴＢが発生される。
【００４７】
図８を参照すると、ヒューズボックス２１０ａに対応する第２コンプリメントデコーダ２６０ａの詳細回路図が図示されている。図面に図示されなかったが、ヒューズボックス２１０ｂに対応する第２コンプリメントデコーダ２６０ｂは、図８の第２コンプリメントデコーダ２５０ａと同一に構成される。
【００４８】
第２ツルーデコーダ２６０ａは、ロジック回路２６１とダイナミックインバータ回路２６２で構成される。ロジック回路２６１は、ヒューズボックス２１０ａからのコンムリメントアドレス信号ＲＦ１ＣＢ、ＲＦ２ＣＢ、ＲＥ１ＣＢ、そしてＲＥ２ＣＢをデコーディングして、デコーディングされた信号Ｄを出力する。ロジック回路は、図８に図示されたように連結された、２入力ナンドゲートＧ１８、Ｇ１９、２入力ノーアゲートＧ２０、及び１インバータＩＮＶ１５を含む。ここで、コンプリメントアドレス信号ＲＦ１ＣＢ、ＲＦ２ＣＢは、ヒューズボックス２１０ａからの列選択情報と関連する１対のアドレス信号であり、コンプリメントアドレス信号ＲＥ１ＣＢ、ＲＥ２ＣＢは、ヒューズボックス２１０ｂからの列選択情報と関連する他の１対のアドレス信号である。
【００４９】
信号ＲＦ１ＣＢ、ＲＦ２ＣＢ、ＲＥ１ＣＢ、そしてＲＥ２ＣＢの１つが低レベルになると、ロジック回路２６１からの信号Ｄは高レベルになる（即ち、活性化される）。一方、信号ＲＦ１ＣＢ、ＲＦ２ＣＢ、ＲＥ１ＣＢ、そしてＲＥ２ＣＢの全てが高レベルになるとき、ロジック回路２６１からの信号Ｄが低レベルに維持される（即ち、非活性化される）。図７と図８のダイナミックインバータ回路２６２は同一に構成されるため、これに対する説明は省略する。又、第２コンプリメントデコーダ２６０ａは、図７と同一の方法で出力信号ＤＲＥＦ１ＣＢを発生するので、これに対する説明も省略する。デコーダ構造によって信号遅延なしにデコーディングされた信号ＤＲＥＦ１ＣＢが発生される。
【００５０】
再び図２を参照すると、冗長コントローラ２００は、感知増幅制御信号発生部(Sense Amplification Control Signal Generation Section)２７０をさらに含む。感知増幅制御信号発生部２７０は、デコーダ２３０ａ／ｂ、２４０ａ／ｂ、２５０ａ／ｂ、２６０ａ／ｂからの信号ＤＲＳ１ＴＢ、ＤＲＳ１ＣＢ、ＤＲＥＦ１ＴＢ、ＤＲＳ２ＴＢ、ＤＲＥＦ２ＴＢ、そしてＤＲＥＦ２ＣＢに応じて、ブロック制御増幅器ＢＳＡ１〜ＢＳＡｎを制御するための感知増幅制御信号ＲＹＳＵＭＢを発生する。感知増幅制御信号発生部２７０の詳細回路図が図９に図示されている。
【００５１】
図９を参照すると、感知増幅制御信号発生部２７０は、３つのナンドゲートＧ２１、Ｇ２２、そしてＧ２３、２つのノーアゲートＧ２４、Ｇ２５、５つのインバータＩＮＶ１６〜ＩＮＶ２０、２つのＰＭＯＳトランジスタＭＰ６、ＭＰ７及び、２つのＮＭＯＳトランジスタＭＮ８、ＭＮ９で構成される。
【００５２】
ＮＭＯＳトランジスタＭＮ８は、ノードＮ９（出力信号ＲＹＳＵＭＢを出力するための端子）と接地電圧との間に連結される。トランジスタＭＮ８のゲートは、入力信号ＤＲＥＦ２ＴＢ、ＤＲＳ２ＴＢをデコーディングするためのノーアゲートＧ２４の出力に連結される。ゲートがノーアゲートＧ２５の出力に連結されたＮＭＯＳトランジスタＭＮ９は、ノードＮ９と接地電圧との間に連結される。ノーアゲートＧ２５は、出力信号ＤＲＥＦ１ＴＢ、ＤＲＳ１ＴＢをデコーディングして、ＮＭＯＳトランジスタＭＮ９のゲートにデコーディングされた結果を出力する。トランジスタＭＮ８、ＭＮ９は、各々プルダウントランジスタ（ｐｕｌｌ ｄｏｗｎ ｔｒａｎｓｉｓｔｏｒ）として機能する。
【００５３】
プルアップトランジスタとして機能するＰＭＯＳトランジスタＭＰ６は、電源電圧とノードＮ９との間に連結される。トランジスタＭＰ６のゲートは、ナンドゲートＧ２３の出力に連結される。ノーアゲートＧ２１は、信号ＤＲＥＦ２ＣＢ、ＤＲＥＦ２ＣＢと、インバータＩＮＶ１６を通して信号ＣＲＦＺ２を入力してデコーディングする。又、ノーアゲートＧ２１は、ナンドゲートＧ２３の１出力にデコーディングされた結果を提供する。ノーアゲートＧ２２は、信号ＤＲＥＦ１ＣＢ、ＤＲＳ１ＣＢと、インバータＩＮＶ１７を通して信号ＣＲＦＺ１を入力してデコーディングする。又、ノーアゲートＧ２２は、ナンドゲートＧ２３の他の入力にデコーディングされた結果を提供する。
【００５４】
ゲートにインバータＩＮＶ１８を通して信号ＰＯＷＥＲＵＰが入力されるＰＭＯＳトランジスタＭＰ７は、電源電圧とノードＮ９との間に連結される。インバータＩＮＶ１９、ＩＮＶ２０とノードＮ９は、ラッチを構成する。信号ＰＯＷＥＲＵＰが活性化（ｐｏｗｅｒ ｕｐ）されるとき、ノードＮ９はトランジスタＭＰ７を通して高レベルでプレチャージされ、ノードＮ９のポテンシャルは、インバータＩＮＶ１９及びＩＮＶ２０によってラッチされる。
【００５５】
この実施形態から、信号ＣＲＦＺ１は、ヒューズボックス２１０ａのヒューズＦ１ａ、Ｆ２ａがカッティングされたことを示す信号であり、信号ＣＲＦＺ２は、ヒューズボックス２１０ｂのヒューズＦ１ｂ、Ｆ２ｂがカッティングされたことを示す信号である。例えば、ヒューズＦ１ａ、Ｆ２ａ、Ｆ１ｂ、そしてＦ２ｂがカッティングされなかったときは、信号ＣＲＦＺ１、ＣＲＦＺ２は各々高レベルになる。反面、ヒューズＦ１ａ、Ｆ２ａ、Ｆ１ｂ、そしてＦ２ｂがカッティングされるとき、信号ＣＲＦＺ１、ＣＲＦＺ２は低レベルになる。
【００５６】
再び、図２を参照すると、冗長コントローラ２００は、サブワードライン選択信号発生部(Sub Word Line Select Signal Generating section)２８０をさらに含む。サブワードライン選択信号発生部２８０は、アクティブ低パルス形態（ａｃｔｉｖｅ ｌｏｗ ｐｕｌｓｅ ｆｏｒｍ）の信号ＤＲＥＦ１ＴＢ、ＤＲＥＦ２ＴＢ、ＤＲＳ１ＴＢ、そしてＤＲＳ２ＴＢに応じて、サブワードライン選択信号ＲＹＳＵＭＢＰを発生する。図２に図示されたサブワードライン選択信号発生部２８０の詳細回路図が図１０に図示されている。サブワードライン選択信号発生部２８０は、３つのノーアゲートＧ２６、Ｇ２７、そしてＧ２８、３つのＮＭＯＳトランジスタＭＮ４、ＭＮ５、そしてＭＮ１０、２つのＰＭＯＳトランジスタＭＰ３、ＭＰ４、及び図１０に図示されたように連結されたセルフリセット回路２８１で構成されている。
【００５７】
図１１乃至図１２は、本発明の半導体メモリ装置による冗長動作を説明するためのタイミング図である。以下、冗長動作が図１１に基づいて説明される。
【００５８】
７ビットの列アドレスがクロック信号ＣＬＫに同期されて外部からＲＡＭ内部に提供され、２つの冗長列が図１の冗長メモリブロック１６０に提供されると仮定してみよう。図１１に図示されたように、“０００００００”の第１列アドレスが提供された後、“１１１１１１１”の第２列アドレスが入力されるとする。このような条件下で、“１１１１１１１”の第２列アドレスは、選択されたメモリブロック内の少なくとも１つの欠陥メモリセルの列に関連する。即ち、第１列アドレスに対応して選択されたメモリブロック内の列は、一般に読出／書き込みの１周期の間に選択され、以後に詳細に説明されるが、第２列アドレスに対応して選択されたメモリブロック内の列は、冗長メモリブロック内の列に置き換わる。
【００５９】
図１１に図示されたように、アドレスバッファ１４０は、“１１１１１１１”の第２列アドレスを入力して、“０００００００”のツルーアドレス信号Ａ１ＴＢ〜Ａ７ＴＢと“１１１１１１１”のコンプリメントアドレス信号Ａ１ＣＢ〜Ａ７ＣＢを出力する。即ち、アドレス信号ＸＡｉが“１”であると、アドレスバッファ１４０からのツルーアドレス信号ＡｉＴＢがパルス出力される。アドレス信号ＸＡｉが“０”であると、アドレスバッファ１４０からのコンプリメントアドレス信号ＡｉＣＢがパルス出力される。これにより発生されるツルー及びコンプリメントアドレス信号Ａ１ＴＢ〜Ａ７ＴＢ及びＡ１ＣＢ〜Ａ７ＣＢが冗長コントローラ２００内に提供される。
【００６０】
この実施形態で、アドレス信号ＸＡｉが“１”である場合、アドレス信号ＸＡｉに対応するヒューズボックス回路のヒューズＦ３は、カッティングされない。反対に、アドレス信号ＸＡｉが“０”である場合、アドレス信号ＸＡｉに対応するヒューズボックス回路のヒューズＦ３は、カッティングされる。
【００６１】
説明のため、冗長イネイブル回路２２０ａ内のヒューズＦ１ａ、Ｆ２ａがカッティングされたと仮定してみよう。冗長イネイブル回路２２０ａに対応するヒューズボックス回路２１１〜２１７に共通に連結された信号ラインＬ１が、上述のパワーアップ(POWERUP)で低レベルに設定される。上述の条件によって、ヒューズボックス２１０ａ内の全てのヒューズＦ３がカッティングされてないため、各ヒューズボックス回路２１１〜２１７内のノーアゲートＧ１の入力端子が順に低から高レベルに設定され、ノーアゲートＧ２の入力端子は低レベルに設定される。というわけで、伝送ゲートＧ５、Ｇ６が活性化され、伝送ゲートＧ３、Ｇ４は非活性化される。結果的にツルーアドレス信号は、各々ヒューズボックス２１０ａから対応するツルーアドレス信号として出力され、コンプリメントアドレス信号は、ヒューズボックス２１０ａから対応するコンプリメントアドレス信号として出力される。従って、図１１に図示されたように、ヒューズボックス２１０ａからのツルーアドレス信号ＲＳ１ＴＢ、ＴＳ２ＴＢ、ＲＳ３ＴＢ、ＲＥ１ＴＢ、ＲＥ２ＴＢ、ＲＦ１ＴＢ、そしてＲＦ２ＴＢは、各々“０”になり、ヒューズボックス２１０ａからのコンプリメントアドレス信号ＲＳ１ＣＢ、ＲＳ２ＣＢ、ＲＳ３ＣＢ、ＲＥ１ＣＢ、ＲＥ２ＣＢ、ＲＦ１ＣＢ、そしてＲＦ２ＣＢは、各々“１”になる。
【００６２】
それから、第１ツルーデコーダ２３０ａは、各々“０”であるツルーアドレス信号ＲＳ１ＴＢ、ＲＳ２ＴＢ、そしてＲＳ３ＴＢに応じて、アクティブ低パルス形態のデコーディングされた信号ＤＲＳ１ＴＢを発生する。一方、第１コンプリメントデコーダ２４０ａからのデコーディングされた信号ＤＲＳ１ＣＢは、各々“１”であるコンプリメントアドレス信号ＲＳ１ＴＢ、ＲＳ２ＴＢ、そしてＲＳ３ＴＢによって、高レベル（非活性化状態）に維持される。同様に、第２ツルーデコーダ２５０ａは、各々“０”であるトルアドレス信号ＲＥ１ＴＢ、ＲＥ２ＴＢ、ＲＦ１ＴＢ、そしてＲＦ２ＴＢに応じて、アクティブ低パルス形態のデコーディングされた信号ＤＲＥＦ２ＴＢを発生する。一方、第２コンプリメントデコーダ２６０ａからのデコーディングされた信号ＤＲＥＦ１ＣＢは、“１”であるコンプリメントアドレス信号ＲＥ１ＣＢ、ＲＥ２ＣＢ、ＲＦ１ＣＢ、そしてＲＦ２ＣＢによって、高レベル（非活性化状態）に維持される。
【００６３】
冗長イネイブル回路２２０ｂのヒューズＦ１ｂ、Ｆ２ｂがカッティングされてないため、ヒューズボックス２１０ｂに関連する信号ラインＬ１は、高レベルに設定される。従って、伝送ゲートＧ３〜Ｇ６が全部非活性化されることによって、出力信号は各々非活性化された状態に維持される。結果的にヒューズボックス２１０ｂに対応するデコーダ２３０ｂ、２４０ｂ、２５０ｂ、そして２６０ｂからのデコーディングされた信号は、持続的に高レベルに維持される。
【００６４】
続いて、感知増幅制御信号発生部２７０は、各々“０”であるデコーディングされた信号ＤＲＥＦ１ＴＢ、ＤＲＥＦ２ＴＢ、ＤＲＳ１ＴＢ、そしてＤＲＳ２ＴＢに応じて、アクティブ低パルス形態の感知増幅制御信号ＲＹＳＵＭＢを発生する。特に、デコーディングされた信号ＤＲＥＦ１ＴＢ、ＤＲＥＦ２ＴＢ、ＤＲＳ１ＴＢ、そしてＤＲＳ２ＴＢによって、ノーアゲートＧ２４、Ｇ２５の出力が各々低レベルから高レベルに遷移する。というわけで、ＮＭＯＳトランジスタＭＮ８、ＭＮ９がターンオンされて制御信号ＲＹＳＵＭＢが低レベルに活性化される。一方、デコーディングされた信号ＤＲＥＦ１ＴＢ、ＤＲＥＦ２ＴＢ、ＤＲＳ１ＴＢ、そしてＤＲＳ２ＴＢが各々高レベル状態であるため、ＰＭＯＳトランジスタＭＰ６は非活性化される。
【００６５】
又、冗長デコーダ１７０は、ヒューズボックス２１０ａに対応するデコーダからのデコーディングされた信号ＤＲＥＦ１ＴＢ、ＤＲＥＦ２ＴＢ、ＤＲＳ１ＴＢ、そしてＤＲＳ２ＴＢに応じて、２つの冗長列のうちの１つを選択する。同時にサブワードライン選択信号発生部２８０は、ヒューズボックス２１０ａに対応するデコーダからのデコーディングされた信号ＤＲＥＦ１ＴＢ、ＤＲＥＦ２ＴＢ、ＤＲＳ１ＴＢ、そしてＤＲＳ２ＴＢに応じて、サブワードライン選択信号ＲＹＳＵＭＢＰを発生する。
【００６６】
上述の過程を通して、ブロック感知増幅器信号ＢＳＡ１〜ＢＳＡn-1が非活性化される反面、ブロック感知増幅器信号ＢＳＡｎは活性化される。従って、選択された冗長列と、信号ＲＹＳＵＭＢＰによって選択されたサブワードラインデコーダ１２０によって選択されたサブワードラインとに関連する冗長メモリブロック１６０内のデータが、選択されたブロック感知増幅器回路ＢＳＡｎによって感知増幅される。
【００６７】
以下、本実施の形態によるＲＡＭ装置の冗長動作が図１２に基づいて詳細に説明される。
【００６８】
７ビットの列アドレスがクロック信号ＣＬＫに同期されて外部からＲＡＭ内部に提供され、２つの冗長列が図１の冗長メモリブロック１６０に提供されると仮定してみよう。図１１に図示されたように、“１１１１１１１”の第１列アドレスが提供された後、“０００００００”の第２列アドレスが入力されるとする。このような条件下で、“０００００００”の第２列アドレスは、選択されたメモリブロック内の少なくとも１つの欠陥メモリセルの列に関連する。即ち、第１列アドレスに対応する選択されたメモリブロック内の列は、一般に読出／書き込みの１周期の間に選択され、以後に詳細に説明されるが、第２列アドレスに対応する選択されたメモリブロックは、冗長メモリブロック内の列に置き換わる。
【００６９】
図１２に図示されたように、アドレスバッファ１４０は、“１１１１１１１”の第２列アドレスを入力して、“１１１１１１１”のツルーアドレス信号Ａ１ＴＢ〜Ａ７ＴＢと“０００００００”のコンプリメントアドレス信号ＡＩＣＢ〜Ａ７ＣＢを出力する。
【００７０】
説明のため、冗長イネイブル回路２２０ａ内のヒューズＦ１ａ、Ｆ２ａがカッティングされたと仮定してみよう。冗長イネイブル回路２２０ａに対応するヒューズボックス回路２１１〜２１７内に共通に連続された信号ラインＬ１が上述のパワーアップ(POWERUP)で低レベルに設定される。上述の条件によって、ヒューズボックス２１０ａ内の全てのヒューズＦ３がカッティングされるため、各ヒューズボックス回路２１１〜２１７内のノーアゲートＧ１の入力端子が全部低レベルに設定され、ノーアゲートＧ２の入力端子が各々順に低から高レベルに設定される。これにより、伝送ゲートＧ５、Ｇ６が非活性化され、伝送ゲートＧ３、Ｇ４は活性化される。結果的にツルーアドレス信号は、各々ヒューズボックス２１０ａから対応するコンプリメントアドレス信号として出力され、コンプリメントアドレス信号は、ヒューズボックス２１０ａから対応するツルーアドレス信号として出力される。従って、図１２に図示されたように、ヒューズボックス２１０ａからのツルーアドレス信号ＲＳ１ＴＢ、ＲＳ２ＴＢ、ＲＥ１ＴＢ、ＲＥ２ＴＢ、ＲＦ１ＴＢ、そしてＲＦ２ＴＢは、各々“０”になり、ヒューズボックス２１０ａからのコンプリメントアドレス信号ＲＳ１ＣＢ、ＲＳ２ＣＢ、ＲＳ３ＣＢ、ＲＥ１ＣＢ、ＲＥ２ＣＢ、ＲＦ１ＣＢ、そしてＲＦ２ＣＢは、各々“１”になる。
【００７１】
結果的に、ツルーアドレス信号ＲＳ１ＴＢ、ＲＳ２ＴＢ、ＲＳ３ＴＢ、ＲＥ１ＴＢ、ＲＥ２ＴＢ、ＲＦ１ＴＢ、そしてＲＦ２ＴＢは、“１１１１１１１”から“０００００００”に変換される。これは、ヒューズボックス２１０ａからの信号が図１１によって実施される冗長動作で得られる信号と同一となるよう変換されることを意味する。以後、実施される動作は、図１１の動作と同様であるため、これに対する説明は省略する。
【００７２】
【発明の効果】
このような本発明を適用すると、冗長動作速度を向上させることができる新しい冗長構造を具えた半導体メモリ装置を提供できる。すなわち、半導体メモリ装置に備えられたツルーデコーダ及びコンプリメントデコーダを用いて、速い速度で冗長動作を実施することができる。
【図面の簡単な説明】
【図１】本実施の形態による半導体メモリ装置のブロック図である。
【図２】図１に図示された冗長コントローラのブロック図である。
【図３】本発明の望ましい実施形態による図１の第１ヒューズボックスを示す詳細回路図である。
【図４】本発明の望ましい実施形態による図１の第１ヒューズボックスを示す詳細回路図である。
【図５】本発明の望ましい実施形態による図２の第１ツルーデコーダを示す詳細回路図である。
【図６】本発明の望ましい実施形態による図２の第１コンプリメントデコーダを示す詳細回路図である。
【図７】本発明の望ましい実施形態による図２の第２ツルーデコーダを示す詳細回路図である。
【図８】本発明の望ましい実施形態による図２の第２コンプリメントデコーダを示す詳細回路図である。
【図９】本発明の望ましい実施形態による図２の感知増幅制御信号発生部示す詳細回路図である。
【図１０】本発明の望ましい実施形態による図２のサブワードライン選択信号発生部を示す詳細回路図である。
【図１１】本実施の形態による１つの冗長作動を説明するためのタイミング図である。
【図１２】本実施の形態による他の冗長作動を説明するためのタイミング図である。
【符号の説明】
１２０ サブワードラインデコーダ
１３０ 行デコーダ
１４０ アドレスバッファ
１５０ 列デコーダ
１６０ 冗長メモリブロック
１７０ 冗長デコーダ
２００ 冗長コントローラ
２１０ａ，２１０ｂ ヒューズボックス
２２０ａ，２２０ｂ 冗長イネイブル回路
２３０ａ，２３０ｂ 第１トルデコーダ
２４０ａ，２４０ｂ 第１コンプリメントデコーダ
２５０ａ，２５０ｂ 第２トルデコーダ
２６０ａ，２６０ｂ 第２コンプリメントデコーダ
【発明の詳細な説明】
本発明は半導体メモリ装置に関し、さらに詳しくは、新たな冗長構造を有する半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
ウェーハ収率（ｗａｆｅｒ ｙｉｅｌｄ）は、メモリチップを生産する製造費用の重要な決定要因の１つであり、与えられたウェーハ上での、製造される無欠陥チップ（ｎｏｎ−ｄｅｆｅｃｔｉｖｅ ｃｈｉｐｓ）と全体チップ（ｔｏｔａｌ ｃｈｉｐｓ）との比率として定義される。
【０００３】
一般に、メモリチップの集積度が増加するにつれて、メモリチップの１つ、又はそれ以上のメモリセル内で欠陥が発生される可能性は、さらに増加する。従って、与えられたウェーハ上で製造される複数のチップの集積度が増加すれば増加するほど、ウェーハの収率は減少するようになっている。ウェーハの収率を増加させるために欠陥を除去する一番効果的な方法は、冗長回路を提供することである。冗長回路（ｒｅｄｕｎｄａｎｃｙ ｃｉｒｃｕｉｔ）は、メモリセルがテストされる間に、即ちウェーハレベルで欠陥は発見されたメモリセルの行、及び／又は列を置き換えるための、１つまたは複数のメモリセルの冗長行、及び／又は冗長列として提供される。冗長回路の一列が、１９９８年６月１６日登録されたＵ．Ｓ．Ｐａｔ．Ｎｏ．５、７６８、１９７号に“ＲＥＤＵＮＤＡＮＣＹ ＣＩＲＣＵＩＴ ＦＯＲ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＤＥＶＩＣＥ”という名称で掲載されている。
【０００４】
上述の特許５、７６８、１９７号から分かるように、欠陥セルを含むワードラインに沿って配列されたメモリセルの列は、冗長ワードライン、又は冗長ビットラインを選択するため使用されるデコーダ内の欠陥行、又は欠陥列のアドレスをプログラムすることによって、置き換えることができる。特に、レーザ（ｌａｓｅｒ）、又は過電流（ｏｖｅｒｃｕｒｒｅｎｔ）を使用してヒューズを溶かす方法がよく知られている。特に、欠陥セルの列を置き換える新しい冗長構造（ｒｅｄｕｎｄａｎｃｙ ｓｃｈｅｍｅ）を提供することが注目されている。
【０００５】
【発明が解決しようとする課題】
従って、本発明の目的は、冗長動作速度を向上させることができる新しい冗長構造を具えた半導体メモリ装置を提供することにある。
【０００６】
【課題を解決するための手段】
上述の目的を達成するための本発明の半導体メモリ装置は、複数のメモリブロックと、複数のメーンワードラインと、冗長セルに対応する冗長ビットラインを有する冗長ブロックとを具えたアレーであって、前記メモリブロック各々が、サブワードラインとビットラインの交差領域に配列された複数のメモリセルを有し、前記冗長ブロックが、所定のメモリブロックのサブワードラインを共有するアレーと、前記複数のメモリブロックに対応するように配列された複数のブロック感知増幅器であって、前記冗長ブロックが、前記所定のメモリブロックに対応するブロック感知増幅器を共有する複数のブロック感知増幅器と、メモリブロックの選択された列のビットラインを示す列アドレス信号を受けて、前記選択された列が欠陥列であるときに、感知増幅制御信号と、行選択信号と、列選択信号とを発生する冗長制御器と、前記複数のメモリブロックに対応する複数のサブワードラインデコーダであって、前記冗長ブロックのサブワードラインが、前記行選択信号によって選択される複数のサブワードラインデコーダと、前記列選択信号に応じて前記冗長ブロックの冗長列を選択する冗長デコーダであって、前記冗長ブロックと前記所定のメモリブロックの間に共有される前記ブロック感知増幅器が、前記冗長ブロックからデータを感知するように前記感知増幅制御信号に応じて活性化される冗長デコーダとを有し、前記列アドレス信号の各々は、１対のツルー及びコンプリメント列アドレス信号を含み、前記冗長ブロックは第１冗長列と第２冗長列とを含む。前記冗長制御器は、前記第１及び第２冗長列に各々対応して冗長列が置き換わるか否かを示す第１及び第２冗長イネイブル回路と、前記第１及び第２冗長イネイブル回路に各々対応する第１及び第２ヒューズボックスであって、前記列アドレス信号に対応するヒューズボックス回路及びヒューズ素子を含み、前記各ヒューズボックス回路が対応する対のツルー及びコンプリメント列アドレス信号を受けて、前記ヒューズ素子に応じて前記ツルー及びコンプリメント列アドレス信号を処理する第１及び第２ヒューズボックスと、前記ツルー及びコンプリメント列アドレス信号の処理された結果をデコーディングして、第１及び第２ツルーパルス信号と第１及び第２コンプリメントパルス信号を発生する第１デコーディング手段と、前記ツルー及びコンプリメント列アドレス信号の処理された結果をデコーディングして、第３及び第４ツルーパルス信号と第３及び第４コンプリメントパルス信号を発生する第２デコーディング手段と、前記第１乃至第４ツルーパルス信号と前記第１乃至第４コンプリメントパルス信号に応じて、前記感知増幅制御信号を発生する感知増幅制御信号発生手段と、前記第１乃至第４ツルーパルス信号に応じて前記行選択信号を発生する行選択信号発生手段とを有する。前記第１デコーディング手段は、ブロック選択情報に関連し前記処理されたツルー列アドレス信号をデコーディングして、前記第１ツルーパルス信号を発生する第１ツルーデコーダと、ブロック選択情報に関連し前記処理されたコンプリメント列アドレス信号をデコーディングして、前記第１コンプリメントパルス信号を発生する第１コンプリメントデコーダと、列選択情報に関連し前記処理されたツルー列アドレス信号をデコーディングして、前記第２ツルーパルス信号を発生する第２ツルーデコーダと、列選択情報に関連し前記処理されたコンプリメント列アドレス信号をデコーディングして、前記第２コンプリメントパルス信号を発生する第２コンプリメントデコーダとを含む。前記第２デコーディング手段は、ブロック選択情報に関連し前記処理されたツルー列アドレス信号をデコーディングして、前記第３ツルーパルス信号を発生する第３ツルーデコーダと、ブロック選択情報に関連し前記処理されたコンプリメント列アドレス信号をデコーディングして、前記第３コンプリメントパルス信号を発生する第３コンプリメントデコーダと、列選択情報に関連し前記処理されたツルー列アドレス信号をデコーディングして、前記第４ツルーパルス信号を発生する第４ツルーデコーダと、列選択情報に関連し前記処理されたコンプリメント列アドレス信号をデコーディングして、前記第４コンプリメントパルス信号を発生する第４コンプリメントデコーダとを含むことを特徴とする。
【０００８】
又、本発明による半導体メモリ装置は、複数のワードラインと、複数のサブワードライン及びビットラインの交差領域に配列された複数のメモリセルとを有する複数のメモリブロックと、複数の冗長メモリセルに関連する複数の冗長ビットラインを有する冗長メモリブロックであって、所定のメモリブロックと複数のサブワードラインを共有する冗長メモリブロックと、前記複数のメモリブロックに対応する複数のブロック感知増幅器であって、前記冗長メモリブロックが、前記所定のメモリブロックとブロック感知増幅器を共有する複数のブロック感知増幅器と、メモリブロックの欠陥列を示す列アドレス信号を受けて、前記欠陥列に対応する感知増幅制御信号と、行選択信号と、列選択信号とを発生する冗長制御器と、隣接するメモリブロックの間に位置した複数のサブワードラインデコーダであって、前記冗長メモリブロックが、前記所定のメモリブロックとサブワードラインデコーダを共有する複数のサブワードラインデコーダとを有する。前記冗長制御器は、前記冗長メモリブロック内の冗長列を確認するための少なくとも第１及び第２ヒューズを含む冗長イネイブル回路と、前記冗長イネイブル回路に連結され、第３ヒューズを含み、対応する対のツルー及びコンプリメント列アドレス信号を受けて、前記第３ヒューズに応じて前記ツルー及びコンプリメント列アドレス信号を処理するヒューズボックス回路と、前記ヒューズボックス回路に連結され、ブロック選択情報に関連し前記ヒューズボックス回路から出力されるツルー列アドレス信号に応じて第１ツルーパルス信号を発生する第１ツルーデコーダと、前記ヒューズボックス回路に連結され、ブロック選択情報に関連し前記ヒューズボックス回路から出力されるコンプリメント列アドレス信号に応じて第１コンプリメントパルス信号を発生する第１コンプリメントデコーダと、前記ヒューズボックス回路に連結され、列選択情報に関連し前記ヒューズボックス回路から出力されるツルー列アドレス信号に応じて第２ツルーパルス信号を発生する第２ツルーデコーダと、前記ヒューズボックス回路に連結され、列選択情報に関連し前記ヒューズボックス回路から出力されるコンプリメント列アドレス信号に応じて第２コンプリメントパルス信号を発生する第２コンプリメントデコーダと、前記第１及び第２ツルーデコーダ、及び第１及び第２コンプリメントデコーダに連結され、前記第１及び第２ツルーパルス信号、及び第１及び第２コンプリメントパルス信号に応じて感知増幅制御信号を発生する感知増幅制御信号発生回路と、前記第１及び第２ツルーデコーダに連結され、前記第１及び第２ツルーパルス信号に応じて行選択信号を発生するサブワードライン選択信号発生回路とを有することを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を参照図面に基づいて詳細に説明する。
【００１０】
図１は、本実施の形態による半導体メモリ装置１００のブロック図である。
【００１１】
図１において、半導体メモリ装置、例えばＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置１００は、この分野によく知られた階層的なワードライン構造を用いて構成され、複数のメモリブロック(Memory Block)ＢＬＫ１〜ＢＬＫｎ（ｎ＝正の定数）に分れたメモリセルアレー１１０を含む。各々のメモリブロックＢＬＫ１〜ＢＬＫｎにおいて、図面に図示されなかったが、情報を貯蔵するための複数のメモリセルは、各々サブワードライン及びビットラインの交差領域（ｉｎｔｅｒｓｅｃｔｉｏｎ）に配列される。図１に図示されたように、メモリブロックＢＬＫ１〜ＢＬＫｎの間には、複数のサブワードラインデコーダ（SWD;Sub Word-line Decoder、又はセクションワードラインデコーダ）１２０が各々メモリブロックＢＬＫ１〜ＢＬＫｎに対応するように配列される。各メモリブロックＢＬＫ１〜ＢＬＫｎ内に提供されるワードラインは、アドレスバッファ(Address Buffer)１４０からの行アドレスによって、行デコーダ(Row Decoder)１３０及び対応するサブワードラインデコーダ１２０によって選択される。各メモリブロックＢＬＫ１〜ＢＬＫｎ内のビットラインは、アドレスバッファ１４０からの列アドレスによって、列デコーダ(Column Decoder)１５０によって選択される。ワードラインとビットラインの選択動作は、この分野ではよく知られているため、それに対する説明は省略する。
【００１２】
図１に図示されたように、メモリブロックＢＬＫ１〜ＢＬＫｎのうちのメモリブロックＢＬＫｎ内に、メモリブロックＢＬＫｎとサブワードラインを共有する冗長メモリブロック(RBLK;Redundancy Block)１６０が提供される。冗長メモリブロック１６０内には、メモリブロックＢＬＫ１〜ＢＬＫｎ内に発生する１つ、又はそれ以上の欠陥セル（ｄｅｆｅｃｔｉｖｅ ｃｅｌｌ）の列を置き換えるための冗長メモリセルの冗長列が提供される。冗長メモリブロック１６０内の冗長メモリセルは、メモリブロックＢＬＫ１〜ＢＬＫｎ内のメモリセルと同一の製造工程（例えば、ＣＭＯＳ製造工程）を用いて形成される。本実施の形態のＲＡＭ装置１００は列冗長を採択しており、冗長列、即ち冗長メモリブロック１６０内の冗長ビットラインは冗長デコーダ回路(RD;Redundant Decoder circuit)１７０によって選択される。
【００１３】
ブロック感知増幅回路(Block Sense Amplifier circuit)ＢＳＡ１〜ＢＳＡｎは、各々対応するメモリブロックＢＬＫ１〜ＢＬＫｎに連結されている。メモリブロックＢＬＫ１〜ＢＬＫｎのうち１つが選択されると、これに対応するブロック感知増幅回路が選択されたメモリブロック内の情報を感知増幅する。そしてメモリブロックＢＬＫｎに連結されたブロック感知増幅回路ＢＳＡｎは、メモリブロックＢＬＫｎだけではなく冗長メモリブロック１６０によっても使用される。
【００１４】
続いて図１を参照すると、アドレスバッファ１４０から列アドレスを受け入れる感知増幅制御信号ＲＹＳＵＭＢ及び複数の選択信号ＲＹＳＵＭＢＰ、ＤＲＥＦ１ＴＢ、ＤＲＥＦ２ＴＢ、ＤＲＳ１ＴＢ、ＤＲＳ２ＴＢを発生する冗長コントローラ(Redundancy Controller)２００が、ＲＡＭ装置１００内に提供される。感知増幅制御信号ＲＹＳＵＭＢは、ブロック感知増幅回路ＢＳＡ１〜ＢＳＡｎに共通に提供される。ブロック感知増幅回路ＢＳＡ１〜ＢＳＡ(n-1)と比較するとき、感知増幅制御信号ＲＹＳＵＭＢは、反転されてブロック感知増幅回路ＢＳＡｎに印加されることに注意しなければならない。従って、感知増幅制御信号ＲＹＳＵＭＢが活性化されると（即ち冗長が要求されると）、ブロック感知増幅回路ＢＳＡｎは活性化される反面、その他のブロック感知増幅回路ＢＳＡ１〜ＢＳＡn-1は非活性化される。
【００１５】
例えば、メモリブロックＢＬＫ１内の任意の列のメモリセルに対する情報の読出／書き込み動作が実施されるとき、欠陥メモリセルに関連されたメインワードライン（図面に図示されなかったが、メモリブロックＢＬＫ１〜ＢＬＫｎに共通に配列される）は、行デコーダ１３０によって選択され、選択されたメインワードラインと関連されたサブワードライン（例えば、４つ）のうち１つが、選択されたメモリブロックＢＬＫ１に対応するサブワードラインデコーダ１２０によって選択される。それから、欠陥メモリセルに連結された任意の列（即ち、任意のビットライン）が列デコーダ１５０によって選択される。同時に冗長コントローラ２００は、列アドレスに応じて低レベルの感知増幅制御信号ＲＹＳＵＭＢを発生する。これはブロック感知増幅回路ＢＳＡ１〜ＢＳＡn-1を非活性化させ、ブロック感知増幅回路ＢＳＡｎを活性化させる。
【００１６】
欠陥メモリセルの列は、冗長コントローラ２００から提供される選択信号ＤＲＥＦ１ＴＢ、ＤＲＥＦ２ＴＢ、ＤＲＳ１ＴＢ、ＤＲＳ２ＴＢによって冗長デコーダ１７０によって選択される冗長列に、置き換わる。このとき、冗長メモリブロック１６０は、メモリブロックＢＬＫｎと同一のサブワードラインを使用するため、置き換わった冗長メモリセルに対応するメモリセルブロックＢＬＫｎのサブワードラインは、冗長コントローラ２００から提供される選択信号ＲＹＳＵＢＰによって、対応するサブワードラインデコーダ１２０によって選択される。従って、メモリブロックＢＬＫ１の欠陥メモリセルは、選択されたサブワードライン及び選択された冗長列と関連された冗長メモリセルに置き換えられ、指定された（ａｄｄｒｅｓｓｅｄ）冗長メモリセル内の情報は、感知増幅制御信号ＲＹＳＵＭＢによって活性化されたブロック感知増幅回路ＢＳＡnによって感知増幅される。
【００１７】
図２は、図１に図示された冗長コントローラ２００のブロック図である。本発明の望ましい実施形態において、２つの冗長列が冗長メモリブロック１６０内に提供されると仮定してみよう。このような条件下で具現された冗長コントローラ２００は、２つのヒューズボックス(Fuse Box)２１０ａ、２１０ｂ、及び対応するヒューズボックス２１０ａ、２１０ｂに各々連結される２つの冗長イネイブル回路２２０ａ、２２０ｂを含む。ヒューズボックス２１０ａ、２１０ｂは、各々ツルー(True)アドレス信号Ａ１ＴＢ〜Ａ７ＴＢ及びコンプリメント(Complement)アドレス信号Ａ１ＣＢ〜Ａ７ＣＢを受け入れ、信号ＲＳｉＴＢ（ｉ＝１、２、３）、ＲＳｉＣＢ、ＲＥｊＴＢ（ｊ＝１、２）、ＲＦｊＴＢ及びＲＦｊＣＢを発生する。冗長イネイブル回路２２０ａは、電源電圧及び対応するヒューズボックス２１０ａの間に直列に連結された１対のヒューズＦ１ａ，Ｆ２ａで構成されている。同様に、冗長イネイブル回路２２０ｂは、電源電圧及び対応するヒューズボックス２１０ｂの間に直列に連結された１対のヒューズＦ１ｂ、Ｆ２ｂで構成されている。
【００１８】
本発明の望ましい実施形態によるヒューズボックス２１０ａの詳細回路図が図３及び図４に図示されている。図３及び図４に図示されなかったが、ヒューズボックス２１０ｂは、ヒューズボックス２１０ａと同一に構成されることは自明である。
【００１９】
便宜上、１対のツルー及びコンプリメントアドレス信号Ａ１ＴＢ、Ａ１ＣＢに関連されたヒューズボックス回路２１１が図３及び図４に図示されているが、その他のツルー及びコンプリメントアドレス信号に関連されたヒューズボックス２１２〜２１７も、図３及び図４に図示されたヒューズボックス２１１と同様に構成されることは自明である。
【００２０】
図３及び図４に図示されたように、ヒューズボックス回路２１１は、対応する冗長イネイブル回路２２０ａに連結されている。ヒューズＦ１ａ、Ｆ１ｂがカッティングされないとき、信号ラインＬ１は高レベル（例えば、電源電圧）までチャージされる。反面、ヒューズＦ１ａ、Ｆ１ｂがカッティングされるとき、信号ラインＬ１はフローティング状態になる。
【００２１】
図３及び図４に図示されたように、連結された１つのインバータＩＮＶ１と１つのＮＭＯＳトランジスタＭＮ１は、信号ラインＬ１に連結されたラッチ回路を構成する。ＮＭＯＳトランジスタＭＮ２は、信号ラインＬ１と接地電圧の間に連結され、信号ＰＯＷＥＲＵＰによって活性化されたり非活性化される。ヒューズＦ１ａ、Ｆ２ａがカッティングされた場合、信号ＰＯＷＥＲＵＰが活性化されるとき、信号ラインＬ１は、ＮＭＯＳトランジスタＭＮ２を通して低レベル（即ち、接地電圧レベル）に設定される。信号ラインＬ１に共通に連結された第１入力を有する２つの入力ノーア（ＮＯＲ）ゲートＧ１、Ｇ２がヒューズボックス回路２１１に提供されている。ノーアゲートＧ１の第２入力はノードＮ１に連結され、ノーアゲートＧ２の第２入力はインバータＩＮＶ２を通してノードＮ１に連結される。ヒューズＦ３は、ノードＮ１と電源電圧との間に連結される。図３及び図４に図示されたように、連結された１つのインバータＩＮＶ３と１つのＮＭＯＳトランジスタＭＮ３は、ノードＮ１に連結されてラッチを構成する。信号ＰＯＷＥＲＵＰによってスイッチオン／オフされるＮＭＯＳトランジスタＭＮ４は、ノードＮ１と接地電圧との間に連結される。ヒューズＦ３がカッティングされた場合、信号ＰＯＷＥＲＵＰが活性化されるとき、ノードＮ１はＮＭＯＳトランジスタを通して低レベルに設定され、ノードＮ１のレベルはインバータＩＮＶ３とトランジスタＭＮ３によってホールディングされる。
【００２２】
続いて、図３及び図４を参照すると、ヒューズボックス回路２１１内に４つの伝送ゲートＧ３、Ｇ４、Ｇ５、そしてＧ６と、２つのインバータＩＮＶ４、ＩＮＶ５が提供される。伝送ゲートＧ３は、入力信号Ａ１ＣＢを入力するための入力端子Ｔ１と出力信号ＲＳ１ＴＢを出力するための出力端子Ｔ３との間に連結され、ノーアゲートＧ１の出力に連結される１制御端子とインバータＩＮＶ４を介してノーアゲートＧ１の出力に連結される他の制御端子とを有する。伝送ゲートＧ４は、入力信号Ａ１ＴＢを入力するための入力端子Ｔ２と出力信号ＲＳ１ＣＢを出力するための出力端子Ｔ４との間に連結され、ノーアゲートＧ１の出力に連結される１制御端子とインバータＩＮＶ４を通してノーアゲートＧ１の出力に連結される他の制御端子とを有する。入力端子Ｔ１と出力端子Ｔ４の間に連結される伝送ゲートＧ６は、ノーアゲートＧ２の出力に連結される１制御端子とインバータＩＮＶ５を通してノーアゲートＧ２の出力に連結される他の制御端子とを有する。入力端子Ｔ２と出力端子Ｔ３の間に連結される伝送ゲートＧ５も、ノーアゲートＧ２の出力に連結される１制御端子とインバータＩＮＶ５を通してノーアゲートＧ２の出力に連結される他の制御端子とを有する。ゲートが接地されたＰＭＯＳトランジスタＭＰ１は、電源電圧と出力端子Ｔ３との間に連結されたチャンネルを有する。同様に、ゲートが接地されたＰＭＯＳトランジスタＭＰ２は、電源電圧と出力端子Ｔ４との間に連結されたチャンネルを有する。
【００２３】
以下、図３及び図４に図示されたヒューズボックス回路２１１の動作がさらに詳細に説明される。
【００２４】
冗長が要求されるとき、ヒューズＦ１、Ｆ２がカッティングされると、信号ラインＬ１は、パワーアップ（ｐｏｗｅｒ−ｕｐ）のときにＮＭＯＳトランジスタＭＮ２を通して低レベルに設定されて、ノーアゲートＧ１、Ｇ２の第１入力が各々低レベルになる。ヒューズＦ３がカッティングされてないと、ノーアゲートＧ１、Ｇ２の第２入力は、各々高レベルと低レベルになる。このような条件下で、伝送ゲートＧ３、Ｇ４は非活性化され、伝送ゲートＧ５、Ｇ６は活性化される。従って、入力端子Ｔ１は、伝送ゲートＧ６を通して出力端子Ｔ４に連結され、入力端子Ｔ２は、伝送ゲートＧ５を通して出力端子Ｔ３に連結される。結果的に、ツルーアドレス信号Ａ１ＴＢは、ツルーアドレス信号ＲＳ１ＴＢとして出力され、コンプリメントアドレス信号Ａ１ＣＢは、コンプリメントアドレス信号ＲＳ１ＣＢとして出力される。
【００２５】
一方、ヒューズＦ３がカッティングされると、ノードＮ１は、信号ＰＯＷＥＲＵＰの活性化に応じてＮＭＯＳトランジスタＭＮ４を通して接地される。そのため、ノーアゲートＧ１、Ｇ２の第２入力は、各々低レベルと高レベルになる。このような条件下で、伝送ゲートＧ３、Ｇ４は活性化され、伝送ゲートＧ５、Ｇ６は非活性化される。従って、入力端子Ｔ１は、伝送ゲートＧ３を通して出力端子Ｔ３に連結され、入力端子Ｔ２は、伝送ゲートＧ４を通して出力端子Ｔ４に連結される。結果的に、ツルーゲート信号Ａ１ＴＢは、コンプリメントアドレス信号ＲＳ１ＣＢとして出力され、コンプリメントアドレス信号Ａ１ＣＢは、ツルーアドレス信号ＲＳ１ＴＢとして出力される。
【００２６】
冗長イネイブル回路２２０ａのヒューズＦ１ａ、Ｆ２ａがカッティングされないと、信号ラインＬ１は引き続いて高レベルを維持する。これは、ノーアゲートＧ１、Ｇ２の１入力を高レベルにさせることによって、伝送ゲートＧ３、Ｇ４、Ｇ５、そしてＧ６を非活性化させる。即ち、冗長が行われない。
【００２７】
再び、図２を参照すると、冗長コントローラ２００は、バス２２１ａを通してヒューズボックス２１０ａに連結された、第１ツルーデコーダ(First True Decoder)２３０ａ及び第１コンプリメントデコーダ(First Complement Decoder)２４０ａ、第２ツルーデコーダ(Second True Decoder)２５０ａ及び第２コンプリメントデコーダ(Second Complement Decoder)２６０ａと、バス２２１ｂを通してヒューズボックス２１０ｂに連結された、第１ツルーデコーダ(First True Decoder)２３０ｂ及び第１コンプリメントデコーダ(First Complement Decoder)２４０ｂ、第２ツルーデコーダ(Second True Decoder)２５０ｂ及び第２コンプリメントデコーダ(Second Complement Decoder)２６０ｂをさらに含む。デコーダは、以下図５、図６、図７、そして図８に基づいてさらに詳細に説明される。
【００２８】
図５を参照すると、本発明の望ましい実施形態による第１ツルーデコーダ２３０ａが図示されている。第１ツルーデコーダ２３０ａは、ヒューズボックス２１０ａからの出力信号ＲＳ１ＴＢ、ＲＳ２ＴＢ、そしてＲＳ３ＴＢを入力されて、パルス形態のデコーディングされた信号ＤＲＳ１ＴＢを発生する。図面には図示されなかいが、ヒューズボックス２１０ｂに対応する第１ツルーデコーダ２３０ｂは、図５の第１ツルーデコーダ２３０ａと同様に構成される。
【００２９】
第１ツルーデコーダ２３０ａは、ロジック回路２３１及びダイナミックインバータ回路２３２で構成される。ロジック回路２３１は、ツルーアドレス信号ＲＳ１ＴＢ、ＲＳ２ＴＢ、そしてＲＳ３ＴＢをデコーディングして、出力信号Ａを出力する。ロジック回路２３１は、２入力ノーアゲートＧ７、Ｇ８、２入力ナンド（ＮＡＮＤ）ゲートＧ９、及び図５に図示されたように連結されたインバータＩＮＶ６で構成される。ここで、ツルーアドレス信号ＲＳ１ＴＢ、ＲＳ２ＴＢ、そしてＲＳ３ＴＢは、ツルー及びコンプリメントアドレス信号ＡｉＴＢ、ＡｉＣＢのうち、ブロック選択情報と関連されたアドレス信号である。信号ＲＳ１ＴＢ、ＲＳ２ＴＢ、そしてＲＳ３ＴＢが全部低レベルになると、ロジック回路２３１からデコーディングされた出力信号Ａは高レベルのパルスとなる（即ち、活性化される）。反面、信号ＲＳ１ＴＢ、ＲＳ２ＴＢ、そしてＲＳ３ＴＢのうちのいずれか１つが高レベルになると、ロジック信号２３１からの信号Ａは低レベルに維持される（即ち、非活性化される）。
【００３０】
ロジック信号２３１からの信号Ａが高レベルに活性化されるとき、ダイナミックインバータ信号２３２は、アクティブ低パルス（ａｃｔｉｖｅ ｌｏｗ ｐｕｌｓｅ）の出力信号ＤＲＳ１ＴＢを発生する。信号Ａが低レベルに維持される間、ノードＮ２は、ＰＭＯＳトランジスタＭＰ４を通して電源電圧のレベルにプリチャージされる。ノードＮ２は、信号ＤＲＳ１ＴＢを出力するための出力端子の機能をする。ＮＭＯＳトランジスタＭＮ４、ＭＮ５のチャンネルは、ノードＮ２と接地電圧との間に直列に連結される。トランジスタＮＭ４のゲートは信号Ａに連結され、トランジスタＭＮ５のゲートはセルフリセット回路２３３の出力ノードＮ８に連結される。ＰＭＯＳトランジスタＭＰ３のチャンネルは、電源電圧とノードＮ２との間に連結され、ＰＭＯＳトランジスタＭＰ３のゲートはセルフリセット回路２３３の出力ノードＮ８に連結される。
【００３１】
セルフリセット回路２３３は、入力信号Ａのパルス幅（ｗｉｄｔｈ ｏｒ ｄｕｔｙ）と周期（ｐｅｒｉｏｄ）及び信号ＤＲＳ１ＴＢのパルス幅を決定するための遅延時間に関係なしに、安定的なセルフリセット動作を実施する。セルフリセット回路２３３は、遮断回路２３４、ラッチ回路２３５、遅延回路２３６、フリップフロップ２３７、及び３つのインバータＩＮＶ１０、ＩＮＶ１１、ＩＮＶ１２で構成される。
【００３２】
遮断回路２３４は、図5に図示されたように連結された、ＰＭＯＳトランジスタＭＰ５、２つのＮＭＯＳトランジスタＭＮ６、ＭＮ７及びインバータＩＮＶ７を含む。信号Ａが活性化されることによって、ノードＮ２がプリチャージ状態（例えば、高レベル）からディスチャージ状態（例えば、低レベル）に遷移すると、遮断回路２３４は、ノードＮ２をラッチ回路２３５に連結する。信号Ａが活性化されている間に、ノードＮ２がディスチャージ状態からプリチャージ状態に遷移しても、遮断回路２３４によってノードＮ２のプレチャージ状態はラッチ回路２３４に伝達されない。一方、信号Ａが非活性化されている間は、遮断回路２３４によってノードＮ２のプリチャージ状態がラッチ回路２３５に伝達される。
【００３３】
フリップフロップ２３７は、２入力ナンドゲートＧ１０、Ｇ１１を含む。フリップフロップ２３７の設定端子（ｓｅｔ ｔｅｒｍｉｎａｌ）として、ナンドゲートＧ１０の１入力（ノードＮ４）が遅延回路２３６を通してラッチ回路２３５に連結される。フリップフロップ２３７の初期化端子（ｒｅｓｅｔ ｔｅｒｍｉｎａｌ）として、ナンドゲートＧ１１の１入力（ノードＮ５）がインバータＩＮＶ１０を通してラッチ回路２３５に連結される。
【００３４】
以下、ツルーデコーダ２３０ａの動作が詳細に説明される。
【００３５】
ロジック回路２３１に入力された信号ＲＳ１ＴＢ、ＲＳ２ＴＢ、そしてＲＳ３ＴＢのうち、１信号が高レベルに維持されるとき、ロジック回路２３１からの信号Ａは低レベルになる。このとき、ノードＮ２はトランジスタＭＰ４を通して高レベルでプリチャージされる。ノードＮ８が高レベルであると、ＰＭＯＳトランジスタＭＰ３はターンオフされ、ＮＭＯＳトランジスタＭＮ５はターンオンされる。この条件下で、入力信号ＲＳ１ＴＢ、ＴＳ２ＴＢ、そしてＲＳ３ＴＢが全部低レベルに遷移するとき、信号Ａは高レベルに遷移する。これは、ＮＭＯＳトランジスタＭＮ４をターンオンさせてノードＮ２をディスチャージさせる。
【００３６】
続いて、信号ＤＲＳ１ＴＢのパルス幅を決定する時間が経過した後、セルフリセット回路２３３がノードＮ２のポテンシャル（ｐｏｔｅｎｔｉａｌ）に応じて、ＰＭＯＳトランジスタＭＰ３を活性させ、ＮＭＯＳトランジスターＭＮ５を非活性化させる。セルフリセット回路２３３に対するより詳しい説明は、次のようである。
【００３７】
ノードＮ２が低レベルになるため、ＰＭＯＳトランジスタＭＰ５がターンオンされてノードＮ３が高レベルでチャージされる。そうすると、フリップフロップ２３７の初期化端子(Reset N5)がインバータＩＮＶ１０を通して低レベルから高レベルに遷移される。しかし、初期化端子(Reset N5)の入力信号が低レベルから高レベルに遷移されても、ノードＮ６での出力信号は続いて高レベルを維持する。これは、入力が高レベルから低レベルに遷移されるときだけ、ナンドゲートによって構成されたフリップフロップの出力が変わるためである。
【００３８】
遅延回路２３６によって時間が経過した後、設定端子(Set N4)は高レベルから低レベルに遷移する。これによりノードＮ７が低レベルから高レベルに遷移して、ノードＮ６を低レベルになるようにする。そのため、ノードＮ２がＰＭＯＳトランジスタＭＰ３を通して高レベルにプレチャージされる。それから、ＮＭＯＳトランジスタＭＮ５を活性化させ、ＰＭＯＳトランジスタＭＰ３を非活性化させるためのセルフリセット動作が、次のように実施される。
【００３９】
このようにプレチャージされたノードＮ２の高レベルが遮断信号２３４に印加されて、ＮＭＯＳトランジスタＭＮ６がターンオンされる。上述のように、ノードＮ２が高レベルにプレチャージされた後、信号Ａが高レベルに維持されると、ノードＮ２はラッチ回路２３５から電気的に断線（ｄｉｓｃｏｎｎｅｃｔｉｏｎ）される。一方、信号Ａが低レベルに非活性化されると、ノードＮ３（ラッチ回路２３５の入力）がＮＭＯＳトランジスタＭＮ６、ＭＮ７を通して高レベルから低レベルに遷移する。
【００４０】
続いて、ラッチ回路２３５の出力（高レベル）が、インバータＩＮＶ１０を通してフリップフロップ２３７の初期化端子(Reset N5)に印加される。即ち、初期化端子(Reset N5)が高レベルから低レベルに遷移される。これにより、ノードＮ６は、設定端子(Set N4)のレベル変化に関係なしに低レベルから高レベルに遷移する。そのため、ＮＭＯＳトランジスタＭＮ５はターンオンされ、ＰＭＯＳトランジスタＭＰ３はターンオフされる。即ち、信号Ａが再び低レベルから高レベルに遷移される前にセルフリセット動作が完了される。上述の過程により、第１ツルーデコーダ２３０ａは、信号遅延（ｓｉｇｎａｌ ｄｅｌａｙ）なしにデコーディングされた信号ＰＲＳ１ＴＢを発生する。
【００４１】
図６を参照すると、ヒューズボックス２１０ａに対応する第１コンプリメントデコーダ２４０ａの詳細回路図が図示されている。図面に図示されなかったが、ヒューズボックス２１０ｂに対応する第１コンプリメントデコーダ２４０ｂは、図６の第１コンプリメントデコーダ２４０ａと同様に構成される。
【００４２】
第１コンプリメントデコーダ２４０ａは、ロジック回路２４１とダイナミックインバータ回路２４２で構成されている。ロジック回路２４１は、ヒューズボックス２１０ａからのコンプリメントアドレス信号ＲＳ１ＣＢ、ＲＳ２ＣＢ、そしてＲＳ３ＣＢをデコーディングして、デコーディングされた出力信号を出力する。ロジック回路２４１は、図６に図示されたように連結された、２入力ナンドゲートＧ１２、Ｇ１３、２入力ノーアゲートＧ１４、及び１インバータＩＮＶ１３を有する。ここで、アドレス信号ＲＳ１ＣＢ、ＲＳ２ＣＢ、ＲＳ３ＣＢは、ツルー及びコンプリメントアドレス信号ＡｉＴＢ、ＡｉＣＢのうち、ブロック選択情報と関連するアドレス信号である。
【００４３】
信号ＲＳ１ＣＢ、ＲＳ２ＣＢ、ＲＳ３ＣＢのうち１信号が低レベルになると、ロジック回路２４１からの信号Ｂは高レベルになる（即ち、活性化される）。反面、信号ＲＳ１ＣＢ、ＲＳ２ＣＢ、ＲＳ３ＣＢが全部低レベルになると、ロジック回路２４１からの信号Ｂは低レベルに維持される（即ち、非活性化される）。図５と図６のダイナミックインバータ回路２４２は同一に構成されているため、これに対する説明は省略する。又、第１コンプリメントデコーダ２４０ａは、図５と同様な方法で出力信号ＤＲＳ１ＣＢを発生するため、これに対する説明も省略する。デコーダ構造によって信号遅延なしにデコーディングされた信号ＤＲＳ１ＣＢが発生される。
【００４４】
図７を参照すると、ヒューズボックス２１０ａに対応する第２ツルーデコーダ２５０ａの詳細回路図が図示されている。図面に図示されなかったが、ヒューズボックス２１０ｂに対応する第２ツルーデコーダ２５０ｂは、図７のデコーダ２５０ａと同一に構成される。
【００４５】
第１ツルー及びコンプリメントデコーダのように、第２ツルーデコーダ２５０ａは、ロジック回路２５１とダイナミックインバータ回路２５２で構成される。ロジック回路２５１は、ヒューズボックス２１０ａからのツルーアドレス信号ＲＦ１ＴＢ、ＲＦ２ＴＢ、ＲＥ１ＴＢ、そしてＲＥ２ＴＢをデコーディングして、デコーディングされた信号Ｃを出力する。ロジック回路は、図７に図示されたように連結された、２入力ナンドゲートＧ１５、Ｇ１６、２入力ノーアゲートＧ１７、及び１インバータＩＮＶ１４を含む。ここで、ツルーアドレス信号ＲＦ１ＴＢ、ＲＦ２ＴＢは、ヒューズボックス２１０ａからの列選択情報と関連する１対のアドレス信号であり、ツルーアドレス信号ＲＥ１ＴＢ、ＲＥ２ＴＢは、ヒューズボックス２１０ｂからの列選択情報と関連する他の１対のアドレス信号である。
【００４６】
信号ＲＦ１ＴＢ、ＲＦ２ＴＢ、ＲＥ１ＴＢ、そしてＲＥ２ＴＢの１つが低レベルになると、ロジック回路２５１からの信号Ｃは高レベルになる（即ち、活性化される）。一方、信号ＲＦ１ＴＢ、ＲＦ２ＴＢ、ＲＥ１ＴＢ、そしてＲＥ２ＴＢの全てが高レベルになるとき、ロジック回路２５１からの信号Ｃが低レベルに維持される（即ち、非活性化される）。図５と図７のダイナミックインバータ回路２５２は同一に構成されるため、これに対する説明は省略する。又、第２ツルーデコーダ２５０ａは、図５と同一の方法で出力信号ＤＲＥＦ１ＴＢを発生するので、これに対する説明も省略する。デコーダ構造によって信号遅延なしにデコーディングされた信号ＤＲＥＦ１ＴＢが発生される。
【００４７】
図８を参照すると、ヒューズボックス２１０ａに対応する第２コンプリメントデコーダ２６０ａの詳細回路図が図示されている。図面に図示されなかったが、ヒューズボックス２１０ｂに対応する第２コンプリメントデコーダ２６０ｂは、図８の第２コンプリメントデコーダ２５０ａと同一に構成される。
【００４８】
第２ツルーデコーダ２６０ａは、ロジック回路２６１とダイナミックインバータ回路２６２で構成される。ロジック回路２６１は、ヒューズボックス２１０ａからのコンムリメントアドレス信号ＲＦ１ＣＢ、ＲＦ２ＣＢ、ＲＥ１ＣＢ、そしてＲＥ２ＣＢをデコーディングして、デコーディングされた信号Ｄを出力する。ロジック回路は、図８に図示されたように連結された、２入力ナンドゲートＧ１８、Ｇ１９、２入力ノーアゲートＧ２０、及び１インバータＩＮＶ１５を含む。ここで、コンプリメントアドレス信号ＲＦ１ＣＢ、ＲＦ２ＣＢは、ヒューズボックス２１０ａからの列選択情報と関連する１対のアドレス信号であり、コンプリメントアドレス信号ＲＥ１ＣＢ、ＲＥ２ＣＢは、ヒューズボックス２１０ｂからの列選択情報と関連する他の１対のアドレス信号である。
【００４９】
信号ＲＦ１ＣＢ、ＲＦ２ＣＢ、ＲＥ１ＣＢ、そしてＲＥ２ＣＢの１つが低レベルになると、ロジック回路２６１からの信号Ｄは高レベルになる（即ち、活性化される）。一方、信号ＲＦ１ＣＢ、ＲＦ２ＣＢ、ＲＥ１ＣＢ、そしてＲＥ２ＣＢの全てが高レベルになるとき、ロジック回路２６１からの信号Ｄが低レベルに維持される（即ち、非活性化される）。図７と図８のダイナミックインバータ回路２６２は同一に構成されるため、これに対する説明は省略する。又、第２コンプリメントデコーダ２６０ａは、図７と同一の方法で出力信号ＤＲＥＦ１ＣＢを発生するので、これに対する説明も省略する。デコーダ構造によって信号遅延なしにデコーディングされた信号ＤＲＥＦ１ＣＢが発生される。
【００５０】
再び図２を参照すると、冗長コントローラ２００は、感知増幅制御信号発生部(Sense Amplification Control Signal Generation Section)２７０をさらに含む。感知増幅制御信号発生部２７０は、デコーダ２３０ａ／ｂ、２４０ａ／ｂ、２５０ａ／ｂ、２６０ａ／ｂからの信号ＤＲＳ１ＴＢ、ＤＲＳ１ＣＢ、ＤＲＥＦ１ＴＢ、ＤＲＳ２ＴＢ、ＤＲＥＦ２ＴＢ、そしてＤＲＥＦ２ＣＢに応じて、ブロック制御増幅器ＢＳＡ１〜ＢＳＡｎを制御するための感知増幅制御信号ＲＹＳＵＭＢを発生する。感知増幅制御信号発生部２７０の詳細回路図が図９に図示されている。
【００５１】
図９を参照すると、感知増幅制御信号発生部２７０は、３つのナンドゲートＧ２１、Ｇ２２、そしてＧ２３、２つのノーアゲートＧ２４、Ｇ２５、５つのインバータＩＮＶ１６〜ＩＮＶ２０、２つのＰＭＯＳトランジスタＭＰ６、ＭＰ７及び、２つのＮＭＯＳトランジスタＭＮ８、ＭＮ９で構成される。
【００５２】
ＮＭＯＳトランジスタＭＮ８は、ノードＮ９（出力信号ＲＹＳＵＭＢを出力するための端子）と接地電圧との間に連結される。トランジスタＭＮ８のゲートは、入力信号ＤＲＥＦ２ＴＢ、ＤＲＳ２ＴＢをデコーディングするためのノーアゲートＧ２４の出力に連結される。ゲートがノーアゲートＧ２５の出力に連結されたＮＭＯＳトランジスタＭＮ９は、ノードＮ９と接地電圧との間に連結される。ノーアゲートＧ２５は、出力信号ＤＲＥＦ１ＴＢ、ＤＲＳ１ＴＢをデコーディングして、ＮＭＯＳトランジスタＭＮ９のゲートにデコーディングされた結果を出力する。トランジスタＭＮ８、ＭＮ９は、各々プルダウントランジスタ（ｐｕｌｌ ｄｏｗｎ ｔｒａｎｓｉｓｔｏｒ）として機能する。
【００５３】
プルアップトランジスタとして機能するＰＭＯＳトランジスタＭＰ６は、電源電圧とノードＮ９との間に連結される。トランジスタＭＰ６のゲートは、ナンドゲートＧ２３の出力に連結される。ノーアゲートＧ２１は、信号ＤＲＥＦ２ＣＢ、ＤＲＥＦ２ＣＢと、インバータＩＮＶ１６を通して信号ＣＲＦＺ２を入力してデコーディングする。又、ノーアゲートＧ２１は、ナンドゲートＧ２３の１出力にデコーディングされた結果を提供する。ノーアゲートＧ２２は、信号ＤＲＥＦ１ＣＢ、ＤＲＳ１ＣＢと、インバータＩＮＶ１７を通して信号ＣＲＦＺ１を入力してデコーディングする。又、ノーアゲートＧ２２は、ナンドゲートＧ２３の他の入力にデコーディングされた結果を提供する。
【００５４】
ゲートにインバータＩＮＶ１８を通して信号ＰＯＷＥＲＵＰが入力されるＰＭＯＳトランジスタＭＰ７は、電源電圧とノードＮ９との間に連結される。インバータＩＮＶ１９、ＩＮＶ２０とノードＮ９は、ラッチを構成する。信号ＰＯＷＥＲＵＰが活性化（ｐｏｗｅｒ ｕｐ）されるとき、ノードＮ９はトランジスタＭＰ７を通して高レベルでプレチャージされ、ノードＮ９のポテンシャルは、インバータＩＮＶ１９及びＩＮＶ２０によってラッチされる。
【００５５】
この実施形態から、信号ＣＲＦＺ１は、ヒューズボックス２１０ａのヒューズＦ１ａ、Ｆ２ａがカッティングされたことを示す信号であり、信号ＣＲＦＺ２は、ヒューズボックス２１０ｂのヒューズＦ１ｂ、Ｆ２ｂがカッティングされたことを示す信号である。例えば、ヒューズＦ１ａ、Ｆ２ａ、Ｆ１ｂ、そしてＦ２ｂがカッティングされなかったときは、信号ＣＲＦＺ１、ＣＲＦＺ２は各々高レベルになる。反面、ヒューズＦ１ａ、Ｆ２ａ、Ｆ１ｂ、そしてＦ２ｂがカッティングされるとき、信号ＣＲＦＺ１、ＣＲＦＺ２は低レベルになる。
【００５６】
再び、図２を参照すると、冗長コントローラ２００は、サブワードライン選択信号発生部(Sub Word Line Select Signal Generating section)２８０をさらに含む。サブワードライン選択信号発生部２８０は、アクティブ低パルス形態（ａｃｔｉｖｅ ｌｏｗ ｐｕｌｓｅ ｆｏｒｍ）の信号ＤＲＥＦ１ＴＢ、ＤＲＥＦ２ＴＢ、ＤＲＳ１ＴＢ、そしてＤＲＳ２ＴＢに応じて、サブワードライン選択信号ＲＹＳＵＭＢＰを発生する。図２に図示されたサブワードライン選択信号発生部２８０の詳細回路図が図１０に図示されている。サブワードライン選択信号発生部２８０は、３つのノーアゲートＧ２６、Ｇ２７、そしてＧ２８、３つのＮＭＯＳトランジスタＭＮ４、ＭＮ５、そしてＭＮ１０、２つのＰＭＯＳトランジスタＭＰ３、ＭＰ４、及び図１０に図示されたように連結されたセルフリセット回路２８１で構成されている。
【００５７】
図１１乃至図１２は、本発明の半導体メモリ装置による冗長動作を説明するためのタイミング図である。以下、冗長動作が図１１に基づいて説明される。
【００５８】
７ビットの列アドレスがクロック信号ＣＬＫに同期されて外部からＲＡＭ内部に提供され、２つの冗長列が図１の冗長メモリブロック１６０に提供されると仮定してみよう。図１１に図示されたように、“０００００００”の第１列アドレスが提供された後、“１１１１１１１”の第２列アドレスが入力されるとする。このような条件下で、“１１１１１１１”の第２列アドレスは、選択されたメモリブロック内の少なくとも１つの欠陥メモリセルの列に関連する。即ち、第１列アドレスに対応して選択されたメモリブロック内の列は、一般に読出／書き込みの１周期の間に選択され、以後に詳細に説明されるが、第２列アドレスに対応して選択されたメモリブロック内の列は、冗長メモリブロック内の列に置き換わる。
【００５９】
図１１に図示されたように、アドレスバッファ１４０は、“１１１１１１１”の第２列アドレスを入力して、“０００００００”のツルーアドレス信号Ａ１ＴＢ〜Ａ７ＴＢと“１１１１１１１”のコンプリメントアドレス信号Ａ１ＣＢ〜Ａ７ＣＢを出力する。即ち、アドレス信号ＸＡｉが“１”であると、アドレスバッファ１４０からのツルーアドレス信号ＡｉＴＢがパルス出力される。アドレス信号ＸＡｉが“０”であると、アドレスバッファ１４０からのコンプリメントアドレス信号ＡｉＣＢがパルス出力される。これにより発生されるツルー及びコンプリメントアドレス信号Ａ１ＴＢ〜Ａ７ＴＢ及びＡ１ＣＢ〜Ａ７ＣＢが冗長コントローラ２００内に提供される。
【００６０】
この実施形態で、アドレス信号ＸＡｉが“１”である場合、アドレス信号ＸＡｉに対応するヒューズボックス回路のヒューズＦ３は、カッティングされない。反対に、アドレス信号ＸＡｉが“０”である場合、アドレス信号ＸＡｉに対応するヒューズボックス回路のヒューズＦ３は、カッティングされる。
【００６１】
説明のため、冗長イネイブル回路２２０ａ内のヒューズＦ１ａ、Ｆ２ａがカッティングされたと仮定してみよう。冗長イネイブル回路２２０ａに対応するヒューズボックス回路２１１〜２１７に共通に連結された信号ラインＬ１が、上述のパワーアップ(POWERUP)で低レベルに設定される。上述の条件によって、ヒューズボックス２１０ａ内の全てのヒューズＦ３がカッティングされてないため、各ヒューズボックス回路２１１〜２１７内のノーアゲートＧ１の入力端子が順に低から高レベルに設定され、ノーアゲートＧ２の入力端子は低レベルに設定される。というわけで、伝送ゲートＧ５、Ｇ６が活性化され、伝送ゲートＧ３、Ｇ４は非活性化される。結果的にツルーアドレス信号は、各々ヒューズボックス２１０ａから対応するツルーアドレス信号として出力され、コンプリメントアドレス信号は、ヒューズボックス２１０ａから対応するコンプリメントアドレス信号として出力される。従って、図１１に図示されたように、ヒューズボックス２１０ａからのツルーアドレス信号ＲＳ１ＴＢ、ＴＳ２ＴＢ、ＲＳ３ＴＢ、ＲＥ１ＴＢ、ＲＥ２ＴＢ、ＲＦ１ＴＢ、そしてＲＦ２ＴＢは、各々“０”になり、ヒューズボックス２１０ａからのコンプリメントアドレス信号ＲＳ１ＣＢ、ＲＳ２ＣＢ、ＲＳ３ＣＢ、ＲＥ１ＣＢ、ＲＥ２ＣＢ、ＲＦ１ＣＢ、そしてＲＦ２ＣＢは、各々“１”になる。
【００６２】
それから、第１ツルーデコーダ２３０ａは、各々“０”であるツルーアドレス信号ＲＳ１ＴＢ、ＲＳ２ＴＢ、そしてＲＳ３ＴＢに応じて、アクティブ低パルス形態のデコーディングされた信号ＤＲＳ１ＴＢを発生する。一方、第１コンプリメントデコーダ２４０ａからのデコーディングされた信号ＤＲＳ１ＣＢは、各々“１”であるコンプリメントアドレス信号ＲＳ１ＴＢ、ＲＳ２ＴＢ、そしてＲＳ３ＴＢによって、高レベル（非活性化状態）に維持される。同様に、第２ツルーデコーダ２５０ａは、各々“０”であるトルアドレス信号ＲＥ１ＴＢ、ＲＥ２ＴＢ、ＲＦ１ＴＢ、そしてＲＦ２ＴＢに応じて、アクティブ低パルス形態のデコーディングされた信号ＤＲＥＦ２ＴＢを発生する。一方、第２コンプリメントデコーダ２６０ａからのデコーディングされた信号ＤＲＥＦ１ＣＢは、“１”であるコンプリメントアドレス信号ＲＥ１ＣＢ、ＲＥ２ＣＢ、ＲＦ１ＣＢ、そしてＲＦ２ＣＢによって、高レベル（非活性化状態）に維持される。
【００６３】
冗長イネイブル回路２２０ｂのヒューズＦ１ｂ、Ｆ２ｂがカッティングされてないため、ヒューズボックス２１０ｂに関連する信号ラインＬ１は、高レベルに設定される。従って、伝送ゲートＧ３〜Ｇ６が全部非活性化されることによって、出力信号は各々非活性化された状態に維持される。結果的にヒューズボックス２１０ｂに対応するデコーダ２３０ｂ、２４０ｂ、２５０ｂ、そして２６０ｂからのデコーディングされた信号は、持続的に高レベルに維持される。
【００６４】
続いて、感知増幅制御信号発生部２７０は、各々“０”であるデコーディングされた信号ＤＲＥＦ１ＴＢ、ＤＲＥＦ２ＴＢ、ＤＲＳ１ＴＢ、そしてＤＲＳ２ＴＢに応じて、アクティブ低パルス形態の感知増幅制御信号ＲＹＳＵＭＢを発生する。特に、デコーディングされた信号ＤＲＥＦ１ＴＢ、ＤＲＥＦ２ＴＢ、ＤＲＳ１ＴＢ、そしてＤＲＳ２ＴＢによって、ノーアゲートＧ２４、Ｇ２５の出力が各々低レベルから高レベルに遷移する。というわけで、ＮＭＯＳトランジスタＭＮ８、ＭＮ９がターンオンされて制御信号ＲＹＳＵＭＢが低レベルに活性化される。一方、デコーディングされた信号ＤＲＥＦ１ＴＢ、ＤＲＥＦ２ＴＢ、ＤＲＳ１ＴＢ、そしてＤＲＳ２ＴＢが各々高レベル状態であるため、ＰＭＯＳトランジスタＭＰ６は非活性化される。
【００６５】
又、冗長デコーダ１７０は、ヒューズボックス２１０ａに対応するデコーダからのデコーディングされた信号ＤＲＥＦ１ＴＢ、ＤＲＥＦ２ＴＢ、ＤＲＳ１ＴＢ、そしてＤＲＳ２ＴＢに応じて、２つの冗長列のうちの１つを選択する。同時にサブワードライン選択信号発生部２８０は、ヒューズボックス２１０ａに対応するデコーダからのデコーディングされた信号ＤＲＥＦ１ＴＢ、ＤＲＥＦ２ＴＢ、ＤＲＳ１ＴＢ、そしてＤＲＳ２ＴＢに応じて、サブワードライン選択信号ＲＹＳＵＭＢＰを発生する。
【００６６】
上述の過程を通して、ブロック感知増幅器信号ＢＳＡ１〜ＢＳＡn-1が非活性化される反面、ブロック感知増幅器信号ＢＳＡｎは活性化される。従って、選択された冗長列と、信号ＲＹＳＵＭＢＰによって選択されたサブワードラインデコーダ１２０によって選択されたサブワードラインとに関連する冗長メモリブロック１６０内のデータが、選択されたブロック感知増幅器回路ＢＳＡｎによって感知増幅される。
【００６７】
以下、本実施の形態によるＲＡＭ装置の冗長動作が図１２に基づいて詳細に説明される。
【００６８】
７ビットの列アドレスがクロック信号ＣＬＫに同期されて外部からＲＡＭ内部に提供され、２つの冗長列が図１の冗長メモリブロック１６０に提供されると仮定してみよう。図１１に図示されたように、“１１１１１１１”の第１列アドレスが提供された後、“０００００００”の第２列アドレスが入力されるとする。このような条件下で、“０００００００”の第２列アドレスは、選択されたメモリブロック内の少なくとも１つの欠陥メモリセルの列に関連する。即ち、第１列アドレスに対応する選択されたメモリブロック内の列は、一般に読出／書き込みの１周期の間に選択され、以後に詳細に説明されるが、第２列アドレスに対応する選択されたメモリブロックは、冗長メモリブロック内の列に置き換わる。
【００６９】
図１２に図示されたように、アドレスバッファ１４０は、“１１１１１１１”の第２列アドレスを入力して、“１１１１１１１”のツルーアドレス信号Ａ１ＴＢ〜Ａ７ＴＢと“０００００００”のコンプリメントアドレス信号ＡＩＣＢ〜Ａ７ＣＢを出力する。
【００７０】
説明のため、冗長イネイブル回路２２０ａ内のヒューズＦ１ａ、Ｆ２ａがカッティングされたと仮定してみよう。冗長イネイブル回路２２０ａに対応するヒューズボックス回路２１１〜２１７内に共通に連続された信号ラインＬ１が上述のパワーアップ(POWERUP)で低レベルに設定される。上述の条件によって、ヒューズボックス２１０ａ内の全てのヒューズＦ３がカッティングされるため、各ヒューズボックス回路２１１〜２１７内のノーアゲートＧ１の入力端子が全部低レベルに設定され、ノーアゲートＧ２の入力端子が各々順に低から高レベルに設定される。これにより、伝送ゲートＧ５、Ｇ６が非活性化され、伝送ゲートＧ３、Ｇ４は活性化される。結果的にツルーアドレス信号は、各々ヒューズボックス２１０ａから対応するコンプリメントアドレス信号として出力され、コンプリメントアドレス信号は、ヒューズボックス２１０ａから対応するツルーアドレス信号として出力される。従って、図１２に図示されたように、ヒューズボックス２１０ａからのツルーアドレス信号ＲＳ１ＴＢ、ＲＳ２ＴＢ、ＲＥ１ＴＢ、ＲＥ２ＴＢ、ＲＦ１ＴＢ、そしてＲＦ２ＴＢは、各々“０”になり、ヒューズボックス２１０ａからのコンプリメントアドレス信号ＲＳ１ＣＢ、ＲＳ２ＣＢ、ＲＳ３ＣＢ、ＲＥ１ＣＢ、ＲＥ２ＣＢ、ＲＦ１ＣＢ、そしてＲＦ２ＣＢは、各々“１”になる。
【００７１】
結果的に、ツルーアドレス信号ＲＳ１ＴＢ、ＲＳ２ＴＢ、ＲＳ３ＴＢ、ＲＥ１ＴＢ、ＲＥ２ＴＢ、ＲＦ１ＴＢ、そしてＲＦ２ＴＢは、“１１１１１１１”から“０００００００”に変換される。これは、ヒューズボックス２１０ａからの信号が図１１によって実施される冗長動作で得られる信号と同一となるよう変換されることを意味する。以後、実施される動作は、図１１の動作と同様であるため、これに対する説明は省略する。
【００７２】
【発明の効果】
このような本発明を適用すると、冗長動作速度を向上させることができる新しい冗長構造を具えた半導体メモリ装置を提供できる。すなわち、半導体メモリ装置に備えられたツルーデコーダ及びコンプリメントデコーダを用いて、速い速度で冗長動作を実施することができる。
【図面の簡単な説明】
【図１】本実施の形態による半導体メモリ装置のブロック図である。
【図２】図１に図示された冗長コントローラのブロック図である。
【図３】本発明の望ましい実施形態による図１の第１ヒューズボックスを示す詳細回路図である。
【図４】本発明の望ましい実施形態による図１の第１ヒューズボックスを示す詳細回路図である。
【図５】本発明の望ましい実施形態による図２の第１ツルーデコーダを示す詳細回路図である。
【図６】本発明の望ましい実施形態による図２の第１コンプリメントデコーダを示す詳細回路図である。
【図７】本発明の望ましい実施形態による図２の第２ツルーデコーダを示す詳細回路図である。
【図８】本発明の望ましい実施形態による図２の第２コンプリメントデコーダを示す詳細回路図である。
【図９】本発明の望ましい実施形態による図２の感知増幅制御信号発生部示す詳細回路図である。
【図１０】本発明の望ましい実施形態による図２のサブワードライン選択信号発生部を示す詳細回路図である。
【図１１】本実施の形態による１つの冗長作動を説明するためのタイミング図である。
【図１２】本実施の形態による他の冗長作動を説明するためのタイミング図である。
【符号の説明】
１２０ サブワードラインデコーダ
１３０ 行デコーダ
１４０ アドレスバッファ
１５０ 列デコーダ
１６０ 冗長メモリブロック
１７０ 冗長デコーダ
２００ 冗長コントローラ
２１０ａ，２１０ｂ ヒューズボックス
２２０ａ，２２０ｂ 冗長イネイブル回路
２３０ａ，２３０ｂ 第１トルデコーダ
２４０ａ，２４０ｂ 第１コンプリメントデコーダ
２５０ａ，２５０ｂ 第２トルデコーダ
２６０ａ，２６０ｂ 第２コンプリメントデコーダ
Claims (6)
- 複数のメモリブロックと、複数のメーンワードラインと、冗長セルに対応する冗長ビットラインを有する冗長ブロックとを具えたアレーであって、前記メモリブロック各々が、サブワードラインとビットラインの交差領域に配列された複数のメモリセルを有し、前記冗長ブロックが、所定のメモリブロックのサブワードラインを共有するアレーと、
前記複数のメモリブロックに対応するように配列された複数のブロック感知増幅器であって、前記冗長ブロックが、前記所定のメモリブロックに対応するブロック感知増幅器を共有する複数のブロック感知増幅器と、
メモリブロックの選択された列のビットラインを示す列アドレス信号を受けて、前記選択された列が欠陥列であるときに、感知増幅制御信号と、行選択信号と、列選択信号とを発生する冗長制御器と、
前記複数のメモリブロックに対応する複数のサブワードラインデコーダであって、前記冗長ブロックのサブワードラインが、前記行選択信号によって選択される複数のサブワードラインデコーダと、
前記列選択信号に応じて前記冗長ブロックの冗長列を選択する冗長デコーダであって、前記冗長ブロックと前記所定のメモリブロックの間に共有される前記ブロック感知増幅器が、前記冗長ブロックからデータを感知するように前記感知増幅制御信号に応じて活性化される冗長デコーダとを有し、
前記列アドレス信号の各々は、１対のツルー及びコンプリメント列アドレス信号を含み、
前記冗長ブロックは第１冗長列と第２冗長列とを含み、
前記冗長制御器は、
前記第１及び第２冗長列に各々対応して冗長列が置き換わるか否かを示す第１及び第２冗長イネイブル回路と、
前記第１及び第２冗長イネイブル回路に各々対応する第１及び第２ヒューズボックスであって、前記列アドレス信号に対応するヒューズボックス回路及びヒューズ素子を含み、前記各ヒューズボックス回路が対応する対のツルー及びコンプリメント列アドレス信号を受けて、前記ヒューズ素子に応じて前記ツルー及びコンプリメント列アドレス信号を処理する第１及び第２ヒューズボックスと、
前記ツルー及びコンプリメント列アドレス信号の処理された結果をデコーディングして、第１及び第２ツルーパルス信号と第１及び第２コンプリメントパルス信号を発生する第１デコーディング手段と、
前記ツルー及びコンプリメント列アドレス信号の処理された結果をデコーディングして、第３及び第４ツルーパルス信号と第３及び第４コンプリメントパルス信号を発生する第２デコーディング手段と、
前記第１乃至第４ツルーパルス信号と前記第１乃至第４コンプリメントパルス信号に応じて、前記感知増幅制御信号を発生する感知増幅制御信号発生手段と、
前記第１乃至第４ツルーパルス信号に応じて前記行選択信号を発生する行選択信号発生手段とを有し、
前記第１デコーディング手段は、
ブロック選択情報に関連し前記処理されたツルー列アドレス信号をデコーディングして、前記第１ツルーパルス信号を発生する第１ツルーデコーダと、
ブロック選択情報に関連し前記処理されたコンプリメント列アドレス信号をデコーディングして、前記第１コンプリメントパルス信号を発生する第１コンプリメントデコーダと、
列選択情報に関連し前記処理されたツルー列アドレス信号をデコーディングして、前記第２ツルーパルス信号を発生する第２ツルーデコーダと、
列選択情報に関連し前記処理されたコンプリメント列アドレス信号をデコーディングして、前記第２コンプリメントパルス信号を発生する第２コンプリメントデコーダとを 含み、
前記第２デコーディング手段は、
ブロック選択情報に関連し前記処理されたツルー列アドレス信号をデコーディングして、前記第３ツルーパルス信号を発生する第３ツルーデコーダと、
ブロック選択情報に関連し前記処理されたコンプリメント列アドレス信号をデコーディングして、前記第３コンプリメントパルス信号を発生する第３コンプリメントデコーダと、
列選択情報に関連し前記処理されたツルー列アドレス信号をデコーディングして、前記第４ツルーパルス信号を発生する第４ツルーデコーダと、
列選択情報に関連し前記処理されたコンプリメント列アドレス信号をデコーディングして、前記第４コンプリメントパルス信号を発生する第４コンプリメントデコーダとを含むことを特徴とする半導体メモリ装置。 - 前記第１及び第２ツルーデコーダ、及び第１及び第２コンプリメントデコーダの各々は、
対応する入力信号を処理するロジック回路と、
前記ロジック回路から出力された信号に応じて、デコーディングされたパルス信号を発生するダイナミックインバータ回路とを含むことを特徴とする請求項１に記載の半導体メモリ装置。 - 前記第３及び第４ツルーデコーダ、及び第３及び第４コンプリメントデコーダの各々は、
対応する入力信号を処理するロジック回路と、
前記ロジック回路から出力された信号に応じてデコーディングされたパルス信号を発生するダイナミックインバータ回路とを含むことを特徴とする請求項１に記載の半導体メモリ装置。 - 複数のワードラインと、複数のサブワードライン及びビットラインの交差領域に配列された複数のメモリセルとを有する複数のメモリブロックと、
複数の冗長メモリセルに関連する複数の冗長ビットラインを有する冗長メモリブロックであって、所定のメモリブロックと複数のサブワードラインを共有する冗長メモリブロックと、
前記複数のメモリブロックに対応する複数のブロック感知増幅器であって、前記冗長メモリブロックが、前記所定のメモリブロックとブロック感知増幅器を共有する複数のブロック感知増幅器と、
メモリブロックの欠陥列を示す列アドレス信号を受けて、前記欠陥列に対応する感知増幅制御信号と、行選択信号と、列選択信号とを発生する冗長制御器と、
隣接するメモリブロックの間に位置した複数のサブワードラインデコーダであって、前記冗長メモリブロックが、前記所定のメモリブロックとサブワードラインデコーダを共有する複数のサブワードラインデコーダとを有し、
前記冗長制御器は、
前記冗長メモリブロック内の冗長列を確認するための少なくとも第１及び第２ヒューズを含む冗長イネイブル回路と、
前記冗長イネイブル回路に連結され、第３ヒューズを含み、対応する対のツルー及びコンプリメント列アドレス信号を受けて、前記第３ヒューズに応じて前記ツルー及びコンプリメント列アドレス信号を処理するヒューズボックス回路と、
前記ヒューズボックス回路に連結され、ブロック選択情報に関連し前記ヒューズボックス回路から出力されるツルー列アドレス信号に応じて第１ツルーパルス信号を発生する第１ツルーデコーダと、
前記ヒューズボックス回路に連結され、ブロック選択情報に関連し前記ヒューズボックス回路から出力されるコンプリメント列アドレス信号に応じて第１コンプリメントパルス信号を発生する第１コンプリメントデコーダと、
前記ヒューズボックス回路に連結され、列選択情報に関連し前記ヒューズボックス回 路から出力されるツルー列アドレス信号に応じて第２ツルーパルス信号を発生する第２ツルーデコーダと、
前記ヒューズボックス回路に連結され、列選択情報に関連し前記ヒューズボックス回路から出力されるコンプリメント列アドレス信号に応じて第２コンプリメントパルス信号を発生する第２コンプリメントデコーダと、
前記第１及び第２ツルーデコーダ、及び第１及び第２コンプリメントデコーダに連結され、前記第１及び第２ツルーパルス信号、及び第１及び第２コンプリメントパルス信号に応じて感知増幅制御信号を発生する感知増幅制御信号発生回路と、
前記第１及び第２ツルーデコーダに連結され、前記第１及び第２ツルーパルス信号に応じて行選択信号を発生するサブワードライン選択信号発生回路とを有することを特徴とする半導体メモリ装置。 - 前記列アドレス信号を受けて、各メモリブロックのビットラインを選択する列デコーダを含むことを特徴とする請求項４に記載の半導体メモリ装置。
- 前記第１及び第２ツルーデコーダ、及び第１及び第２コンプリメントデコーダの各々は、
対応する入力信号を処理するロジック回路と、
前記ロジック回路からの出力信号に応じて、デコーディングされたパルス信号を発生するダイナミックインバータ回路とを含むことを特徴とする請求項４に記載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980032774A KR100287019B1 (ko) | 1998-08-12 | 1998-08-12 | 트루/컴플리먼트 리던던시 스킴을 가지는 반도체 메모리 장치 |
| KR98-32774 | 1998-08-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000057796A JP2000057796A (ja) | 2000-02-25 |
| JP3841252B2 true JP3841252B2 (ja) | 2006-11-01 |
Family
ID=19547076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22862599A Expired - Lifetime JP3841252B2 (ja) | 1998-08-12 | 1999-08-12 | ツルー／コンプリメント冗長構造を有する半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6064609A (ja) |
| JP (1) | JP3841252B2 (ja) |
| KR (1) | KR100287019B1 (ja) |
| TW (1) | TW425572B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19836578C2 (de) * | 1998-08-12 | 2000-08-17 | Siemens Ag | Integrierter Speicher mit Interblockredundanz |
| JP2000262181A (ja) * | 1999-03-18 | 2000-09-26 | Kamihata Yogyo Kk | 生物輸送セット |
| JP2000285694A (ja) * | 1999-03-30 | 2000-10-13 | Mitsubishi Electric Corp | 半導体記憶装置および半導体記憶装置を搭載する半導体集積回路装置 |
| KR100328447B1 (ko) * | 2000-02-21 | 2002-03-16 | 박종섭 | 안티퓨즈 리페어 회로 |
| JP2001338490A (ja) * | 2000-05-25 | 2001-12-07 | Nec Corp | 半導体記憶装置 |
| DE10109335C2 (de) * | 2001-02-27 | 2002-12-19 | Infineon Technologies Ag | Integriertes Halbleiterspeicherbauelement |
| FR2888660B1 (fr) | 2005-07-13 | 2007-10-05 | St Microelectronics Sa | Systeme redondance colonne pour une memoire en circuit integre |
| US7679983B2 (en) | 2005-10-12 | 2010-03-16 | Hynix Semiconductor Inc. | Address path circuit with row redundant scheme |
| KR100826646B1 (ko) * | 2006-10-30 | 2008-05-06 | 주식회사 하이닉스반도체 | 로우 리던던트 스킴을 포함한 어드레스 패스회로 |
| US20080291760A1 (en) * | 2007-05-23 | 2008-11-27 | Micron Technology, Inc. | Sub-array architecture memory devices and related systems and methods |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337899A (ja) * | 1986-07-30 | 1988-02-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2577724B2 (ja) * | 1986-07-31 | 1997-02-05 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH07122099A (ja) * | 1993-10-29 | 1995-05-12 | Nec Corp | 半導体メモリ |
-
1998
- 1998-08-12 KR KR1019980032774A patent/KR100287019B1/ko not_active IP Right Cessation
-
1999
- 1999-05-28 TW TW088108826A patent/TW425572B/zh not_active IP Right Cessation
- 1999-08-12 US US09/373,447 patent/US6064609A/en not_active Expired - Lifetime
- 1999-08-12 JP JP22862599A patent/JP3841252B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TW425572B (en) | 2001-03-11 |
| JP2000057796A (ja) | 2000-02-25 |
| US6064609A (en) | 2000-05-16 |
| KR100287019B1 (ko) | 2001-04-16 |
| KR20000013737A (ko) | 2000-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5422850A (en) | Semiconductor memory device and defective memory cell repair circuit | |
| US5297085A (en) | Semiconductor memory device with redundant block and cell array | |
| KR100507379B1 (ko) | 워드라인 구동 회로 | |
| JPH0817197A (ja) | 半導体記憶装置 | |
| JP2006019010A (ja) | 半導体メモリ装置での冗長プログラム回路 | |
| JPS63220500A (ja) | 半導体記憶装置の冗長回路 | |
| KR0167678B1 (ko) | 컬럼 리던던시 회로를 가지는 반도체 메모리 장치 | |
| KR100498610B1 (ko) | 뱅크 구분없이 휴즈 박스를 사용하는 로우 리던던시 회로 | |
| JPH09134592A (ja) | 半導体メモリ装置のサブワードラインデコーダ及びその半導体メモリ装置 | |
| JP3841252B2 (ja) | ツルー／コンプリメント冗長構造を有する半導体メモリ装置 | |
| US6868021B2 (en) | Rapidly testable semiconductor memory device | |
| JPH1145598A (ja) | 半導体記憶装置 | |
| JP3978591B2 (ja) | 半導体メモリ装置のカラムリペア回路及びカラムリペア方法 | |
| US6747908B2 (en) | Semiconductor memory device and method of selecting word line thereof | |
| US5768197A (en) | Redundancy circuit for semiconductor memory device | |
| US20010017807A1 (en) | Semiconductor memory device allowing static-charge tolerance test between bit lines | |
| EP0467638B1 (en) | Semiconductor memory device | |
| JPH10241395A (ja) | 冗長回路を備えた半導体メモリ装置 | |
| US6590814B1 (en) | Semiconductor memory device and redundancy method thereof | |
| KR100554848B1 (ko) | 어드레스 억세스 타임 조절 회로를 구비한 반도체 메모리소자 | |
| JPH10162598A (ja) | 半導体記憶装置 | |
| KR100279293B1 (ko) | 마이크로 볼 그리드 어레이 패키지에 의해서 포장되는 반도체장치 | |
| JP3693553B2 (ja) | 半導体メモリ装置 | |
| EP0704800A2 (en) | Semiconductor memory device including redundant bit line selection signal generating circuit | |
| US6438047B1 (en) | Semiconductor memory device and method of repairing same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060105 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060404 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060714 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060803 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3841252 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090818 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120818 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120818 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130818 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |