JP3837263B2

JP3837263B2 - Semiconductor integrated circuit

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Publication number: JP3837263B2
Application number: JP32542399A
Authority: JP
Inventors: 真也奥田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-11-16
Filing date: 1999-11-16
Publication date: 2006-10-25
Anticipated expiration: 2019-11-16
Also published as: JP2001144184A

Description

【０００１】
【発明の属する技術分野】
この発明は半導体集積回路に関し、より詳しくは、縦形ＰＮＰトランジスタを含む半導体集積回路に関する。
【０００２】
【従来の技術】
バイポーラ集積回路においては、ＮＰＮトランジスタが多用されているが、回路構成上の理由からＰＮＰトランジスタを使用する場合もある。このＰＮＰトランジスタには縦形と横形があるが、遮断周波数ｆ_T、電流許容量などの優位性から縦形を用いることが多い。
【０００３】
図４はバイポーラ集積回路の例として従来の差動増幅回路４０を示している。この差動増幅回路４０は、コレクタが電源端子に接続され、エミッタ−ＧＮＤ間に定電流源Ｉ１が接続され、ベースを信号入力端子とするＮＰＮトランジスタＱ１と、電源（電位ＶＣＣ）−コレクタ間に定電流源Ｉ３、エミッタ−ＧＮＤ間に定電流源Ｉ２、ベースには定電圧源Ｖ１が接続されているＮＰＮトランジスタＱ２と、上記ＮＰＮトランジスタＱ１、Ｑ２の両エミッタ間に接続された抵抗Ｒ１と、ベースに定電圧源Ｖ２、エミッタ−ＧＮＤ間に定電流源Ｉ４、電源−コレクタ間に抵抗Ｒ２が出力負荷として接続されたＮＰＮトランジスタＱ３と、エミッタを上記ＮＰＮトランジスタＱ２のコレクタ、コレクタを上記ＮＰＮトランジスタＱ３のエミッタ、ベースには定電圧源Ｖ４が接続されたＰＮＰトランジスタＱ５とを備えている。ＮＰＮトランジスタＱ１のベースに入力される入力信号のＤＣ電圧をＶＩＮとすると、ＮＰＮトランジスタＱ３のコレクタから取り出される出力信号のＤＣ電圧ＶＯＵＴ１は、
ＶＯＵＴ１＝ＶＣＣ−｛Ｉ４＋Ｉ２−Ｉ３−（ＶＩＮ−Ｖ１）／Ｒ１｝Ｒ２…（１）
で表され、ゲインは抵抗Ｒ２と抵抗Ｒ１との比（Ｒ２／Ｒ１）で表される。ここで、入力ダイナミックレンジとゲインはＲ１、Ｒ２、Ｉ１、Ｉ２を適切な値に設定することにより所望の特性を得ることができ、これらの値が決まることによりＩ３、Ｉ４の値もほぼ決まることになる。ところがこれにより、出力ＤＣ電圧ＶＯＵＴも前述の式（１）にあるように決定されてしまい、特に低電源電圧の場合、Ｉ３、Ｉ４を多少調整しても所望の出力電圧が得られないことがある。
【０００４】
このような場合、図５に示す差動増幅回路５０のように、負荷抵抗Ｒ２に対して並列に、ＮＰＮトランジスタＱ３のコレクタに定電流Ｉ５を供給するための縦形ＰＮＰトランジスタＱ４を追加して、入カダイナミックレンジ、ゲイン、出力ＤＣレベルの全てが所望の値となるように構成する。この差動増幅回路５０の出力ＤＣ電圧ＶＯＵＴ２は、
ＶＯＵＴ２
＝ＶＣＣ−｛Ｉ４＋Ｉ２−Ｉ３−Ｉ５−（ＶＩＮ−Ｖ１）／Ｒ１｝Ｒ２…（２）
で表される。
【０００５】
ここで縦形ＰＮＰトランジスタＱ４は、図３に示すように、ｐ型基板１上のｎ型領域２内に、外側から順に、ｐ型コレクタ領域４、ｎ型ベース領域５およびｐ型エミッタ領域６を拡散して形成されている。なお、ｎ型領域２はｐ型アイソレーション領域３によって隣接ｎ型領域に対して電気的に分離されている。
【０００６】
【発明が解決しようとする課題】
ところで、縦形ＰＮＰトランジスタＱ４にはその構造上、ｐ型コレクタ領域４とｎ型領域２との間にダイオード性の寄生容量（これを「ＣＡ」と表す。）が生ずる。通常このｎ型領域は電源に接続されるため、図６に示すように、抵抗Ｒ２と並列に容量ＣＡが接続されていることになる。この結果、ＮＰＮトランジスタＱ３の出力信号、つまりＰＮＰトランジスタＱ４のコレクタに生ずる信号（以下、単に「出力信号」という。）が変動したときに、寄生容量ＣＡへの充放電がなされ、出力信号の変動を緩慢にする。これは抵抗Ｒ２と寄生容量ＣＡとで構成されるローパスフィルタ（ＬＰＦ）が出力部に接続されていることを意味し、この影響で周波数特性が悪くなるという問題がある。
【０００７】
この対策として、図７に示す差動増幅回路６０のように、ＰＮＰトランジスタＱ４のコレクタとｎ型領域２との間にバッファ回路６３を設ける技術が提案されている（特開平５−２９１２８０号公報）。このようにした場合、出力信号が変動したときでも、バッファ回路６３の出力のお陰て寄生容量ＣＡ両端の電位差は変動しないため、寄生容量ＣＡへの充放電が行われず、周波数特性は悪くならない。
【０００８】
しかしながら、この方式では、バッファ回路６３を構成するために幾つかの回路素子を追加しなければならないため、コストアップにつながるという問題がある。また、低電源電圧時にも首尾良く動作するバッファ回路６３を構成することが困難であり、更に、そのようなバッファ回路６３を構成できたとしても、そのバッファ回路６３を信号が通過する時に受ける位相歪みの影響で、出力信号の周波数特性にピークが発生して、発振してしまう可能性が高い。
【０００９】
そこで、この発明の目的は、縦型ＰＮＰトランジスタを有する半導体集積回路であって、回路素子を追加することなく、優れた周波数特性が得られるものを提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、この発明の半導体集積回路は、電源とＮＰＮトランジスタのコレクタとの間に接続された負荷抵抗に対して並列に、上記ＮＰＮトランジスタのコレクタに定電流を供給するための縦形ＰＮＰトランジスタが接続され、この縦型ＰＮＰトランジスタのコレクタ、ベースおよびエミッタは、半導体基板上のｎ型領域内に、外側からコレクタ、ベース、エミッタの順に形成されている半導体集積回路において、上記負荷抵抗は直列に接続された二つの抵抗部分を有し、この二つの抵抗部分間の接続点と上記ｎ型領域とが電気的に接続されていることを特徴とする。
【００１１】
この発明の半導体集積回路では、上記ＮＰＮトランジスタの出力信号、つまり上記ＰＮＰトランジスタのコレクタに生ずる信号が変動したとき、上記ｎ型領域の電位は、上記二つの抵抗部分間の接続点と上記ｎ型領域との電気的接続を介して、その信号と同位相で変動する。したがって、そのような電気的接続がなされていない場合に比して、ＰＮＰトランジスタのコレクタとｎ型領域との間の寄生容量への充放電量が減少して、優れた周波数特性が得られる。なお、バッファ回路などを用いるわけではないから、低電源電圧時でも容易に動作し、出力信号の周波数特性が平坦で、優れた周波数特性が得られる。しかも、特別な回路素子を追加するわけではないため、コストアップが生ずることもない。
【００１２】
また、一実施形態の半導体集積回路は、上記二つの抵抗部分の抵抗値はそれぞれ上記負荷抵抗の値の１／２であることを特徴とする。
【００１３】
上記ｎ型領域を電源電位とせず、上記二つの抵抗部分間の接続点に電気的に接続すると、上記ｎ型領域と上記半導体基板との間の寄生容量が問題となる。しかし、この一実施形態の半導体集積回路では、上記二つの抵抗部分の抵抗値はそれぞれ上記負荷抵抗の値の１／２であるから、上記二つの抵抗部分間の接続点の信号変動量は出力信号の変動量の１／２となる。したがって、その寄生容量が出力信号に与える影響は小さい。
【００１４】
【発明の実施の形態】
以下、この発明の半導体集積回路を図示の実施の形態により詳細に説明する。
【００１５】
図１はこの発明の一実施形態の差動増幅回路１０を示している。なお、理解の容易のため、図５に示した差動増幅回路４０と共通する要素には同一の符号を付している。
【００１６】
この差動増幅回路１０は、入力部に両エミッタ間が抵抗Ｒ１で接続された一対のＮＰＮトランジスタＱ１、Ｑ２を備え、出力部にＮＰＮトランジスタＱ３を備えている。ＮＰＮトランジスタＱ１は、コレクタが電源端子に接続され、エミッタ−ＧＮＤ間に定電流源Ｉ１が接続され、ベースがこの差動増幅回路１０の信号入力端子となっている。ＮＰＮトランジスタＱ２は、電源−コレクタ間に定電流源Ｉ３、エミッタ−ＧＮＤ間に定電流源Ｉ２、ベース−ＧＮＤ間に定電圧源Ｖ１が接続されている。このＮＰＮトランジスタＱ２のコレクタには、入力信号電圧ＶＩＮと定電圧Ｖ１との差に応じた電位が生ずる。また、ＮＰＮトランジスタＱ３は、ベースに定電圧源Ｖ２、エミッタ−ＧＮＤ間に定電流源Ｉ４、電源−コレクタ間に負荷抵抗Ｒ２が接続されている。ＮＰＮトランジスタＱ２のコレクタとＮＰＮトランジスタＱ３のエミッタとは、ＰＮＰトランジスタＱ５を介して接続されている。ＰＮＰトランジスタＱ５は、エミッタが上記ＮＰＮトランジスタＱ２のコレクタ、コレクタが上記ＮＰＮトランジスタＱ３のエミッタ、ベースが定電圧源Ｖ４に接続されている。このＮＰＮトランジスタＱ３のコレクタには、この差動増幅回路１０の出力信号ＶＯＵＴが生ずる。
【００１７】
負荷抵抗Ｒ２に対して並列に、ＮＰＮトランジスタＱ３のコレクタに定電流Ｉ５を供給するための縦形ＰＮＰトランジスタＱ４が接続されている。図３に示したように、この縦型ＰＮＰトランジスタＱ４のコレクタ４、ベース５およびエミッタ６は、ｐ型半導体基板１上のｎ型領域２内に、外側からコレクタ４、ベース５、エミッタ６の順に形成されている。図１中に示すように、負荷抵抗Ｒ２は直列に接続された二つの抵抗部分Ｒ２１、Ｒ２２を有している。二つの抵抗部分Ｒ２１、Ｒ２２の抵抗値はそれぞれ負荷抵抗Ｒ２の値の１／２に設定されている。そして、この二つの抵抗部分Ｒ２１、Ｒ２２間の接続点Ａと上記ｎ型領域２とが電気的に接続されている。
【００１８】
この差動増幅回路１０の出力ＤＣ電圧ＶＯＵＴは、
ＶＯＵＴ
＝ＶＣＣ−｛Ｉ４＋Ｉ２−Ｉ３−Ｉ５−（ＶＩＮ−Ｖ１）／Ｒ１｝Ｒ２…（３）
で表される。
【００１９】
この差動増幅回路１０では、ＮＰＮトランジスタＱ３の出力信号、つまりＰＮＰトランジスタＱ４のコレクタに生ずる信号が変動したとき、ｎ型領域２の電位は、上記接続点Ａとｎ型領域２との電気的接続を介して、その信号と同位相で変動する。したがって、そのような電気的接続がなされていない場合に比して、ＰＮＰトランジスタＱ４のコレクタとｎ型領域２との間の寄生容量（図３中に符号ＣＡで表す。）への充放電量が減少して、優れた周波数特性が得られる。なお、図５に示した従来例と異なり、バッファ回路などを用いるわけではないから、低電源電圧時でも容易に動作し、出力信号の周波数特性が平坦で、優れた周波数特性が得られる。しかも、特別な回路素子を追加するわけではないため、コストアップが生ずることもない。
【００２０】
上述のようにｎ型領域２を電源電位ＶＣＣとせず、上記接続点Ａに電気的に接続すると、ｎ型領域２と半導体基板１との間の寄生容量（図３中にＣＢで表す）が問題となる。しかし、上記二つの抵抗部分Ｒ２１、Ｒ２２の抵抗値はそれぞれ負荷抵抗Ｒ２の値の１／２に設定されているので、上記接続点Ａの信号変動量は出力信号ＶＯＵＴの変動量の１／２となる。したがって、その寄生容量ＣＢが出力信号ＶＯＵＴに与える影響は小さい。
【００２１】
図２は、この差動増幅回路１０のゲインの周波数特性を従来例と比較して示している。図２中、それぞれ△印がこの差動増幅回路１０、□印が図５に示した従来の差動増幅回路５０、○印が図７に示した従来の差動増幅回路６０の特性シミュレーション結果を示している。この結果から分かるように、この差動増幅回路１０のゲインは、高周波領域において図５に示した従来の差動増幅回路５０のゲインよりも大きく、しかも、図７に示した従来の差動増幅回路６０と異なり、発振を招くようなピークＧＰを示さない。したがって、この差動増幅回路１０ゲインは平坦で、周波数特性に優れていると言える。
【００２２】
【発明の効果】
以上より明らかなように、この発明の半導体集積回路では、ＮＰＮトランジスタの負荷抵抗は直列に接続された二つの抵抗部分を有し、この二つの抵抗部分間の接続点と半導体基板上のｎ型領域とが電気的に接続されているので、優れた周波数特性が得られる。なお、バッファ回路などを用いるわけではないから、低電源電圧時でも容易に動作し、平坦で優れた周波数特性が得られる。しかも、特別な回路素子を追加するわけではないため、コストアップが生ずることもない。
【００２３】
また、一実施形態の半導体集積回路は、上記二つの抵抗部分の抵抗値はそれぞれ上記負荷抵抗の値の１／２であるから、上記二つの抵抗部分間の接続点の信号変動量は出力信号の変動量の１／２となる。したがって、上記ｎ型領域と上記半導体基板との間の寄生容量が出力信号に与える影響を小さくできる。
【図面の簡単な説明】
【図１】この発明の一実施形態の差動増幅回路の構成を示す図である。
【図２】上記差動増幅回路のゲインの周波数特性を従来例と比較して示す図である。
【図３】縦型ＰＮＰトランジスタの断面構造を示す図である。
【図４】従来の差動増幅回路を例示する図である。
【図５】従来の別の差動増幅回路を例示する図である。
【図６】図３、図４の差動増幅回路の問題点を説明する図である。
【図７】従来のさらに別の差動増幅回路を例示する図である。
【符号の説明】
１０差動増幅回路
Ｑ１，Ｑ２，Ｑ３ＮＰＮトランジスタ
Ｑ４縦型ＰＮＰトランジスタ
Ｑ５ＰＮＰトランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit including a vertical PNP transistor.
[0002]
[Prior art]
In bipolar integrated circuits, NPN transistors are frequently used. However, PNP transistors may be used for reasons of circuit configuration. This PNP transistor has a vertical type and a horizontal type, and the vertical type is often used because of advantages such as a cutoff frequency f _T and an allowable current.
[0003]
FIG. 4 shows a conventional differential amplifier circuit 40 as an example of a bipolar integrated circuit. The differential amplifier circuit 40 has a collector connected to a power supply terminal, a constant current source I1 connected between the emitter and GND, and an NPN transistor Q1 having a base as a signal input terminal and the power supply (potential VCC) and the collector. A constant current source I3, a constant current source I2 between the emitter and GND, an NPN transistor Q2 having a base connected to a constant voltage source V1, a resistor R1 connected between both emitters of the NPN transistors Q1 and Q2, and A constant voltage source V2 at the base, a constant current source I4 between the emitter and GND, an NPN transistor Q3 having a resistor R2 connected as an output load between the power source and the collector, an emitter as the collector of the NPN transistor Q2, and a collector as the NPN transistor The emitter and base of Q3 are provided with a PNP transistor Q5 connected to a constant voltage source V4. When the DC voltage of the input signal inputted to the base of the NPN transistor Q1 is VIN, the DC voltage VOUT1 of the output signal taken out from the collector of the NPN transistor Q3 is
VOUT1 = VCC- {I4 + I2-I3- (VIN-V1) / R1} R2 (1)
The gain is represented by a ratio (R2 / R1) between the resistor R2 and the resistor R1. Here, the input dynamic range and gain can obtain desired characteristics by setting R1, R2, I1, and I2 to appropriate values, and by determining these values, the values of I3 and I4 are almost determined. become. However, as a result, the output DC voltage VOUT is also determined as in the above-described equation (1). In particular, in the case of a low power supply voltage, a desired output voltage may not be obtained even if I3 and I4 are slightly adjusted. is there.
[0004]
In such a case, as in the differential amplifier circuit 50 shown in FIG. 5, a vertical PNP transistor Q4 for supplying a constant current I5 to the collector of the NPN transistor Q3 is added in parallel with the load resistor R2, The input dynamic range, gain, and output DC level are all set to desired values. The output DC voltage VOUT2 of the differential amplifier circuit 50 is
VOUT2
= VCC- {I4 + I2-I3-I5- (VIN-V1) / R1} R2 (2)
It is represented by
[0005]
Here, as shown in FIG. 3, the vertical PNP transistor Q4 includes a p-type collector region 4, an n-type base region 5 and a p-type emitter region 6 in the n-type region 2 on the p-type substrate 1 in this order from the outside. It is formed by diffusion. The n-type region 2 is electrically isolated from the adjacent n-type region by the p-type isolation region 3.
[0006]
[Problems to be solved by the invention]
Incidentally, the vertical PNP transistor Q4 has a diode-like parasitic capacitance (referred to as “CA”) between the p-type collector region 4 and the n-type region 2 due to its structure. Since this n-type region is normally connected to a power source, a capacitor CA is connected in parallel with the resistor R2, as shown in FIG. As a result, when the output signal of the NPN transistor Q3, that is, the signal generated at the collector of the PNP transistor Q4 (hereinafter simply referred to as “output signal”) fluctuates, the parasitic capacitance CA is charged and discharged, and the output signal fluctuates. To slow down. This means that a low-pass filter (LPF) composed of the resistor R2 and the parasitic capacitance CA is connected to the output unit, and there is a problem that the frequency characteristics deteriorate due to this influence.
[0007]
As a countermeasure against this, a technique has been proposed in which a buffer circuit 63 is provided between the collector of the PNP transistor Q4 and the n-type region 2 as in the differential amplifier circuit 60 shown in FIG. 7 (Japanese Patent Laid-Open No. 5-291280). ). In such a case, even when the output signal fluctuates, the potential difference between both ends of the parasitic capacitance CA does not fluctuate due to the output of the buffer circuit 63. Therefore, charging / discharging of the parasitic capacitance CA is not performed, and the frequency characteristics are not deteriorated.
[0008]
However, this method has a problem in that some circuit elements must be added to configure the buffer circuit 63, leading to an increase in cost. In addition, it is difficult to configure a buffer circuit 63 that operates successfully even at a low power supply voltage, and even if such a buffer circuit 63 can be configured, the phase received when a signal passes through the buffer circuit 63. Due to the influence of distortion, there is a high possibility that a peak occurs in the frequency characteristic of the output signal and oscillation occurs.
[0009]
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor integrated circuit having a vertical PNP transistor, which can obtain excellent frequency characteristics without adding circuit elements.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor integrated circuit according to the present invention is a vertical type for supplying a constant current to the collector of an NPN transistor in parallel with a load resistor connected between a power supply and the collector of the NPN transistor. In the semiconductor integrated circuit in which a PNP transistor is connected, and the collector, base and emitter of the vertical PNP transistor are formed in this order from the outside in the n-type region on the semiconductor substrate, the load resistance Has two resistance portions connected in series, and a connection point between the two resistance portions and the n-type region are electrically connected.
[0011]
In the semiconductor integrated circuit according to the present invention, when the output signal of the NPN transistor, that is, the signal generated at the collector of the PNP transistor fluctuates, the potential of the n-type region is changed between the connection point between the two resistance portions and the n-type region. It fluctuates in phase with the signal through electrical connection with the region. Therefore, compared to the case where such electrical connection is not made, the charge / discharge amount to the parasitic capacitance between the collector of the PNP transistor and the n-type region is reduced, and excellent frequency characteristics are obtained. Note that since a buffer circuit or the like is not used, the circuit easily operates even at a low power supply voltage, the output signal has a flat frequency characteristic, and excellent frequency characteristics can be obtained. In addition, since no special circuit element is added, the cost does not increase.
[0012]
The semiconductor integrated circuit of one embodiment is characterized in that the resistance values of the two resistance portions are each ½ of the value of the load resistance.
[0013]
If the n-type region is not connected to the power supply potential but electrically connected to the connection point between the two resistance portions, parasitic capacitance between the n-type region and the semiconductor substrate becomes a problem. However, in the semiconductor integrated circuit of this embodiment, since the resistance values of the two resistance portions are each ½ of the load resistance value, the signal fluctuation amount at the connection point between the two resistance portions is output. 1/2 of the fluctuation amount of the signal. Therefore, the influence of the parasitic capacitance on the output signal is small.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a semiconductor integrated circuit of the present invention will be described in detail with reference to embodiments shown in the drawings.
[0015]
FIG. 1 shows a differential amplifier circuit 10 according to an embodiment of the present invention. For easy understanding, elements common to the differential amplifier circuit 40 shown in FIG.
[0016]
The differential amplifier circuit 10 includes a pair of NPN transistors Q1 and Q2 whose emitters are connected to each other by a resistor R1 at an input portion, and an NPN transistor Q3 at an output portion. The NPN transistor Q1 has a collector connected to the power supply terminal, a constant current source I1 connected between the emitter and GND, and a base serving as a signal input terminal of the differential amplifier circuit 10. In the NPN transistor Q2, a constant current source I3 is connected between the power source and the collector, a constant current source I2 is connected between the emitter and GND, and a constant voltage source V1 is connected between the base and GND. A potential corresponding to the difference between the input signal voltage VIN and the constant voltage V1 is generated at the collector of the NPN transistor Q2. The NPN transistor Q3 has a base connected to the constant voltage source V2, a constant current source I4 between the emitter and GND, and a load resistor R2 between the power source and the collector. The collector of NPN transistor Q2 and the emitter of NPN transistor Q3 are connected via PNP transistor Q5. The PNP transistor Q5 has an emitter connected to the collector of the NPN transistor Q2, a collector connected to the emitter of the NPN transistor Q3, and a base connected to the constant voltage source V4. An output signal VOUT of the differential amplifier circuit 10 is generated at the collector of the NPN transistor Q3.
[0017]
In parallel with the load resistor R2, a vertical PNP transistor Q4 for supplying a constant current I5 to the collector of the NPN transistor Q3 is connected. As shown in FIG. 3, the collector 4, base 5 and emitter 6 of this vertical PNP transistor Q 4 are connected to the collector 4, base 5 and emitter 6 from the outside in the n-type region 2 on the p-type semiconductor substrate 1. It is formed in order. As shown in FIG. 1, the load resistance R2 has two resistance portions R21 and R22 connected in series. The resistance values of the two resistance portions R21 and R22 are each set to ½ of the value of the load resistance R2. The connection point A between the two resistance portions R21 and R22 and the n-type region 2 are electrically connected.
[0018]
The output DC voltage VOUT of the differential amplifier circuit 10 is
VOUT
= VCC- {I4 + I2-I3-I5- (VIN-V1) / R1} R2 (3)
It is represented by
[0019]
In the differential amplifier circuit 10, when the output signal of the NPN transistor Q 3, that is, the signal generated at the collector of the PNP transistor Q 4 fluctuates, the potential of the n-type region 2 is the electrical potential between the connection point A and the n-type region 2. It fluctuates in phase with the signal through the connection. Therefore, compared to the case where such an electrical connection is not made, the charge / discharge amount to the parasitic capacitance (represented by the symbol CA in FIG. 3) between the collector of the PNP transistor Q4 and the n-type region 2 is achieved. Is reduced, and excellent frequency characteristics can be obtained. Unlike the conventional example shown in FIG. 5, since a buffer circuit or the like is not used, it operates easily even at a low power supply voltage, the output signal has a flat frequency characteristic, and an excellent frequency characteristic can be obtained. In addition, since no special circuit element is added, the cost does not increase.
[0020]
As described above, when the n-type region 2 is not connected to the power supply potential VCC but is electrically connected to the connection point A, a parasitic capacitance (represented by CB in FIG. 3) between the n-type region 2 and the semiconductor substrate 1 is generated. It becomes a problem. However, since the resistance values of the two resistance portions R21 and R22 are respectively set to ½ of the value of the load resistance R2, the signal fluctuation amount at the connection point A is ½ of the fluctuation amount of the output signal VOUT. It becomes. Therefore, the influence of the parasitic capacitance CB on the output signal VOUT is small.
[0021]
FIG. 2 shows the frequency characteristics of the gain of the differential amplifier circuit 10 in comparison with the conventional example. In FIG. 2, the result of the characteristic simulation of the differential amplifier circuit 10 is indicated by Δ, the symbol □ is the conventional differential amplifier circuit 50 shown in FIG. 5, and the symbol ◯ is the characteristic simulation result of the conventional differential amplifier circuit 60 shown in FIG. Is shown. As can be seen from this result, the gain of the differential amplifier circuit 10 is larger than the gain of the conventional differential amplifier circuit 50 shown in FIG. 5 in the high frequency region, and the conventional differential amplifier shown in FIG. Unlike the circuit 60, the peak GP that causes oscillation is not shown. Therefore, it can be said that the gain of the differential amplifier circuit 10 is flat and has excellent frequency characteristics.
[0022]
【The invention's effect】
As is clear from the above, in the semiconductor integrated circuit of the present invention, the load resistance of the NPN transistor has two resistance portions connected in series, and the connection point between the two resistance portions and the n-type on the semiconductor substrate. Since the region is electrically connected, excellent frequency characteristics can be obtained. Note that since a buffer circuit or the like is not used, the circuit easily operates even at a low power supply voltage, and a flat and excellent frequency characteristic can be obtained. In addition, since no special circuit element is added, the cost does not increase.
[0023]
Further, in the semiconductor integrated circuit of one embodiment, since the resistance value of the two resistance portions is ½ of the value of the load resistance, the signal fluctuation amount at the connection point between the two resistance portions is an output signal. ½ of the fluctuation amount. Therefore, the influence of the parasitic capacitance between the n-type region and the semiconductor substrate on the output signal can be reduced.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a differential amplifier circuit according to an embodiment of the present invention.
FIG. 2 is a diagram showing frequency characteristics of gain of the differential amplifier circuit in comparison with a conventional example.
FIG. 3 is a diagram showing a cross-sectional structure of a vertical PNP transistor.
FIG. 4 is a diagram illustrating a conventional differential amplifier circuit.
FIG. 5 is a diagram illustrating another conventional differential amplifier circuit;
6 is a diagram illustrating a problem of the differential amplifier circuit of FIGS. 3 and 4. FIG.
FIG. 7 is a diagram illustrating still another conventional differential amplifier circuit.
[Explanation of symbols]
10 differential amplifier circuit Q1, Q2, Q3 NPN transistor Q4 vertical PNP transistor Q5 PNP transistor

Claims

電源とＮＰＮトランジスタのコレクタとの間に接続された負荷抵抗に対して並列に、上記ＮＰＮトランジスタのコレクタに定電流を供給するための縦形ＰＮＰトランジスタが接続され、この縦型ＰＮＰトランジスタのコレクタ、ベースおよびエミッタは、半導体基板上のｎ型領域内に、外側からコレクタ、ベース、エミッタの順に形成されている半導体集積回路において、
上記負荷抵抗は直列に接続された二つの抵抗部分を有し、この二つの抵抗部分間の接続点と上記ｎ型領域とが電気的に接続されていることを特徴とする半導体集積回路。A vertical PNP transistor for supplying a constant current to the collector of the NPN transistor is connected in parallel to a load resistor connected between the power source and the collector of the NPN transistor. The collector and base of the vertical PNP transistor In the semiconductor integrated circuit in which the collector, base, and emitter are formed in this order from the outside in the n-type region on the semiconductor substrate,
The load resistor has two resistance portions connected in series, and a connection point between the two resistance portions is electrically connected to the n-type region.

請求項１に記載の半導体集積回路において、
上記二つの抵抗部分の抵抗値はそれぞれ上記負荷抵抗の値の１／２であることを特徴とする半導体集積回路。The semiconductor integrated circuit according to claim 1,
2. A semiconductor integrated circuit according to claim 1, wherein the resistance values of the two resistance portions are each ½ of the value of the load resistance.