JP3832911B2 - Ｉｃパッケージ等に用いるベースの製法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えばＩＣパッケージや薄膜多層基板（配線材とこれを被覆する絶縁膜とが複数積層された基板）などに用いられるベースの製法に関する。
【０００２】
【従来の技術】
従来、ＩＣパッケージや薄膜多層基板などに用いられるベースとしては、例えば、図７に断面図、図８に平面図を示すように、ＩＣを搭載するキャビティ部８２の底面のみにＧＮＤ用の金属膜８４が形成され、ベース本体７１の表面にＧＮＤ線７５や信号線７６やＧＮＤパッド７９が配設され、ベース本体７１の裏面にスパッタ膜８１が形成されたベース７０が知られていた。キャビティ部８２の底面の金属膜８４は、スパッタ膜８１とは内層ビア８３により導通がとられ、ＧＮＤパッド７９とは内層ビア配線８３’により導通がとられていた。
【０００３】
このような従来のベース７０の製法の一例を図９に基づいて説明する。
まず、内層ビア８３及び内層ビア配線８３’が設けられ、キャビティ部８２の底面にコファイア（ｃｏ−ｆｉｒｅ）インク８４ａ、Ｎｉ−Ａｕメッキ８４ｂの付いたセラミック製のベース本体７１を用意する（図９（ａ）参照）。
【０００４】
続いて、ベース本体７１の表面にスパッタリングによりスパッタ膜８０を形成する（図９（ｂ）参照）。
そして、このスパッタ膜８０にフォトレジストを塗布し、露光・現像して、ＧＮＤ線７５、信号線７６、及びＧＮＤパッド７９に相当する部分以外の部分を覆うようなパターンのレジスト７８を形成する。そして、ＧＮＤ線７５、信号線７６、及びＧＮＤパッド７９に相当する部分にメッキを施しメッキ部８５を形成する（図９（ｃ）参照）。
【０００５】
その後、レジスト７８を剥離し、剥離した部分のスパッタ膜８０をエッチングにより除去することにより、従来のベース７０を得る（図９（ｄ）参照）。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来のベース７０では、底面にのみ金属膜８４が形成されたキャビティ部８２にＩＣを搭載して動作させた場合には、入出力信号間のアイソレーションが十分でない場合があった。
【０００７】
また、従来のベース７０では、ＧＮＤ線７５は内層ビア配線８３’によりキャビティ部８２の底面の金属膜８４と接続されているが、この場合には内層ビア配線８３’の径よりも大きな径のＧＮＤパッド７９が必要となるため、このＧＮＤパッド７９の占有面積が大きくなって小型化しにくいという欠点があった。
【０００８】
また、キャビティ部８２と信号線７６との距離が遠くなるため、キャビティ部８２に搭載されるＩＣと信号線７６とを接合するボンディングワイヤ長が長くなる。このため、不整合線路部が長くなり、信号の伝送特性に悪影響を及ぼすという問題もあった。
【０００９】
また、隣り合うＧＮＤ間の電気長が長くなるため、▲１▼ＧＮＤ線７５をはさんで隣り合う信号線７６、７６間のアイソレーションが悪くなる、▲２▼信号線７６の両側のＧＮＤ線７５、７５に電位差が生じやすくなり整合がくずれやすい、等の問題が生じる。
【００１０】
更に、キャビティ部８２の周りに多数の内層ビア配線８３’を形成する必要があり、工数がかかるという問題もあった。
本発明は上記課題に鑑みなされたものである。即ち、従来よりもアイソレーションを良好にすることができるＩＣパッケージ等のベース、更に、小型化が可能でしかも簡易に製造できるＩＣパッケージ等のベースを簡易に製造する製法の提供を目的とする。
【００１３】
【課題を解決するための手段及び発明の効果】
上記課題を解決するため、本発明のＩＣパッケージ等に用いるベースの製法は、ＩＣを搭載するためのキャビティ部を備えたベース本体の表面に少なくともキャビティ部の底面全面及び側面全面並びにキャビティ部の周辺を覆わないような所定パターンのネガレジストを形成する工程（以下、第１工程という）、所定パターンのネガレジストで覆われていない部分に金属膜を設ける工程（以下、第２工程という）、所定パターンのネガレジストを除去する工程（以下、第３工程という）、を含むことを特徴としている。
【００１４】
第１工程において、フォトレジストは、ネガレジストであってもよいし、ポジレジストであってもよい。ただし、ポジレジストを用いたときには、キャビティ部の側面全面に塗布されたポジレジストの上下方向の厚みが厚くなるため、この部分が十分露光されず現像後に残存するおそれがある。このため、このようなおそれのないネガレジストを用いることが好ましい。また、フォトレジストを塗布する前に、予めベース本体の表面全体に例えばスパッタリングにより第１金属膜を設けておいてもよい。
【００１５】
第２工程において、金属膜を設ける方法は、例えば、上記第１金属膜を設けていない場合には無電解メッキを採用してもよいし、また、上記第１金属膜を設けた場合には電解メッキを採用してもよい。ただし、無電解メッキを採用する際には、メッキしたくない部分を保護しておくことが好ましい。
【００１６】
第３工程において、所定パターンのレジストを例えば剥離等により除去する。第１工程で第１金属膜を設けた場合には、この後、レジストが除去された部分の第１金属膜をエッチングにより除去する。
以上の工程を経ることにより、本発明のベースが製造される。
【００１７】
尚、パターン精度や工程数を考慮すれば、フォトレジストにネガレジストを使用することが好ましい。また、ネガレジストを塗布する前にスパッタリングにより第１金属膜を形成し、電解メッキにより第２金属膜を形成することが好ましい。
【００１８】
また、所定パターンのレジストで覆われていない部分は、キャビティ部の底面全面及び側面全面、この側面全面と不連続な信号線に相当する部分、並びに、この側面全面に連続するＧＮＤ線に相当する部分であることが好ましい。この場合、上記第１〜第３工程を行えば、キャビティ部の底面全面及び側面全面に金属膜が形成されるのみならず、信号線やＧＮＤ線も同時に形成されるため、ベースの製造が一層簡易となる。
【００１９】
【発明の実施の形態】
以下に、本発明の好適な実施例を図面に基づいて説明する。尚、本発明の実施の形態は、下記の実施例に何ら限定されるものではなく、本発明の技術的範囲に属する限り種々の形態を採り得ることはいうまでもない。
【００２０】
以下の実施例は、ＩＣパッケージに用いるベースを一例に挙げて説明する。
図１は本実施例のベースの断面図、図２は本実施例のベースの平面図、図３は本実施例のベースにＩＣを搭載したときの使用説明図である。
このベース１０は、角溝状のキャビティ部１２を備えたセラミック製のベース本体１１と、このベース本体１１の裏面に設けられたスパッタ膜２１と、このベース本体１１の表面に設けられた複数のＧＮＤ線２５及び信号線２６と、ベース本体１１のキャビティ部１２を被覆する金属膜２７とを備えている。
【００２１】
ＧＮＤ線２５は、キャビティ部１２の周辺１２ｃを被覆する金属膜２７に接続されている。このため、ＧＮＤ線２５は、キャビティ部１２の底面１２ａ及び側面１２ｂを被覆する金属膜２７とベース本体１１の内層を通ることなく接続されている。
【００２２】
信号線２６は、キャビティ部１２に搭載されるＩＣとワイヤＷにより接合されるものであり、ＧＮＤ線２５同士の間に配設されている。この信号線２６は、キャビティ部１２を覆っている金属膜２７やＧＮＤ線２５とは接続されていない。尚、図２はＧＮＤ線２５同士の間に１本の信号線２６を配設した例を示したが、ＧＮＤ線２５同士の間に複数本の信号線２６、…を配設してもよい。
【００２３】
金属膜２７は、キャビティ部１２の底面１２ａ及び側面１２ｂ並びにキャビティ部１２の周辺１２ｃを覆っている。
ＧＮＤ線２５、信号線２６及び金属膜２７は、いずれも２層構造であり、下層として形成されたスパッタ部Ｓと、上層として形成されたメッキ部Ｐにより構成されている。尚、スパッタ部Ｓ及びメッキ部Ｐの金属種は、例えばメッキ部Ｐが銅−金の場合にはスパッタ部Ｓはチタン−パラジウムを用いる等、メッキ部Ｐに用いる金属種に応じてスパッタ部Ｓの金属種を適宜決定する。
【００２４】
内層ビア１３は、キャビティ部１２の底面１２ａを覆う金属膜２７とベース本体１１の裏面のスパッタ膜２１とを導通可能な状態にするものである。
以上のような構成のベース１０を用いて作製されたＩＣパッケージは、図３に示すように、キャビティ部１２にＩＣが搭載され、ワイヤＷによりＩＣと信号線２６とが接合されている。ここで、キャビティ部１２は底面１２ａのみならず側面１２ｂもＧＮＤとしての金属膜２７で覆われているため、シールド効果が高く、従ってＩＣをキャビティ部１２に搭載して動作させた場合に、従来と比べてアイソレーションが良好となり、ＩＣの安定動作が保証される。
【００２５】
また、ＧＮＤ線２５は、キャビティ部１２の底面１２ａ及び側面１２ｂを被覆する金属膜２７とベース本体１１の内層を通ることなく接続されているため、従来のようなＧＮＤパッド７９（図８参照）を設ける必要がなくなり、ＧＮＤパッド７９が占有していた面積を削減でき、これにより小型化が可能になる。また、従来のように内層ビア配線８３’（図７参照）を設ける必要がないため、ベース本体１１の構造が簡素となり、容易に製造できる。
【００２６】
例えば、ベース本体１１は図４に示すように、キャビティ部１２を形成するための孔３２を備えた本体上部１１ａと、内層ビア１３を形成するための孔３３を備えた本体下部１１ｂとを接合すること、つまり２体を接合することにより製造することができる。
【００２７】
次に、本実施例のベース１０の製法について、図５に基づいて説明する。図５はベースの製造工程図である。
まず、キャビティ部１２及び内層ビア１３を備えたベース本体１１（図５（ａ）参照）の表面及び裏面にチタン、パラジウムの順でスパッタリングを施し、スパッタ膜２０、２１を形成する（図５（ｂ）参照）。
【００２８】
続いて、ベース本体１１の表面及び裏面を覆うスパッタ膜２０、２１の全面にネガレジストＮＲを塗布する（図５（ｃ）参照）。ここで、ネガレジストＮＲは、周知の通り、光が照射された部分は架橋反応を起こすため現像液に不溶となるものであり、これによりネガ形のレジストパターンが形成されるものである。
【００２９】
このため、ベース本体１１の表面側を光照射するのに用いるマスクＭは、キャビティ部１２の底面１２ａ、側面１２ｂ及び周辺１２ｃ、並びに、信号線２６（図２参照）に相当する部分、ＧＮＤ線２５（図２参照）に相当する部分に、光を照射しないようなパターンが形成されている。
【００３０】
このネガレジスト用のマスクＭを用いてベース本体１１の表面側を露光する（図５（ｄ）参照）。尚、ベース本体１１の裏面側は全面に光照射を行う。
このとき、マスクＭを介して光が照射される部分のネガレジストＮＲの厚みはほぼ一様であるため、光架橋反応が十分進行する。また、キャビティ部１２の側面１２ｂ近傍はネガレジストＮＲの厚みが大きいが、ここは光が照射されず後述の現像処理により溶出されるため、キャビティ部１２内にレジストが残存するおそれはない。
【００３１】
続いて、現像液により光照射された部分以外のネガレジストＮＲを溶出させる。すると、ベース本体１１の表面に所定パターンのレジスト２３が形成される（図５（ｅ）参照）。このとき、所定パターンのレジスト２３により覆われていない部分は、キャビティ部１２の底面１２ａ、側面１２ｂ及び周辺１２ｃ、並びに、信号線２６に相当する部分、ＧＮＤ線２５に相当する部分である。尚、ベース本体１１の裏面側は全面がレジスト２８により覆われている。
【００３２】
続いて、この所定パターンに電解メッキ（銅−金（表層が金）又は金）を施す（図５（ｆ）参照）。すると、所定パターンのレジスト２３により覆われていない部分のスパッタ膜２０上にメッキ部２４が形成される。即ち、キャビティ部１２の底面１２ａ、側面１２ｂ及び周辺１２ｃ、並びに、信号線２６に相当する部分、ＧＮＤ線２５に相当する部分にメッキ部２４が形成される。
【００３３】
そして、レジスト２３を除去後、このレジスト２３が除去された部分のスパッタ膜２０をエッチングにより除去する（図５（ｇ）参照）。これにより、本実施例のベース１０が製造される。
以上の製法によれば、キャビティ部１２の底面１２ａ、側面１２ｂ及び周辺１２ｃに金属膜２７が形成されるのみならず、信号線２６やＧＮＤ線２５も同時に形成されるため、ベース１０の製造が一層簡易となる。
【００３４】
尚、上記製法ではフォトレジストとしてネガレジストを用いた例を説明したが、フォトレジストとしてポジレジストを用いてもよい。ただし、パターン精度や工程数を考慮すれば、ポジレジストを用いるよりも上述のネガレジストを用いた方が好ましい。この点を以下に詳説する。
【００３５】
図６はポジレジストを用いた場合のパターン形成工程図であり、図５（ｃ）〜（ｅ）のパターン形成工程の代わりにこの工程を採用することができる。
即ち、ベース本体１１の表面及び裏面を覆うスパッタ膜２０、２１の全面にポジレジストＰＲを塗布する（図６（ａ）参照）。ここで、ポジレジストＰＲは、周知の通り、光が照射された部分は分解反応を起こすため現像液に溶出されるものであり、これによりポジ形のレジストパターンが形成されるものである。
【００３６】
このため、ベース本体１１の表面側を光照射するのに用いるマスクＭ’は、キャビティ部１２の底面１２ａ、側面１２ｂ及び周辺１２ｃ、並びに、信号線２６（図２参照）に相当する部分、ＧＮＤ線２５（図２参照）に相当する部分に、光を照射するようなパターンが形成されている。
【００３７】
このポジレジスト用のマスクＭ’を用いてベース本体１１の表面側を露光する（図６（ｂ）参照）。尚、ベース本体１１の裏面側は光照射を行わない。
このとき、マスクＭ’を介して光が照射される部分のポジレジストＰＲの厚みは一様ではなく、キャビティ部１２の側面１２ｂ近傍に塗布されたポジレジストＰＲの厚みｂは、ベース本体１１の表面に塗布されたポジレジスト厚みａに比べてかなり厚くなり、十分に光分解反応が進行しないおそれがある。このため、現像処理を行った後に、キャビティ部１２内にレジストが残存する場合がある（図６（ｃ）参照）。
【００３８】
かかる問題、即ちキャビティ部１２内にレジストが残存するという問題を回避する対策としては、照射する光量を増加したり、キャビティ部１２内のみ再露光したりすればよい。しかし、前者の場合はパターン精度に影響するおそれがあり、後者の場合は工程数が増えることになる。
【００３９】
従って、フォトレジストとしては、ポジレジストを用いるよりもネガレジストを用いた方が所定パターンのレジストを精度よく又短い工数で得ることができる。つまり、パターン精度や工程数を考慮すれば、フォトレジストとしてネガレジストを使用することが好ましいのである。
【００４０】
尚、上記実施例では、ＩＣパッケージに用いるベースについて説明したが、同様の構造のベースを例えば薄膜多層基板、即ち配線材とこれを被覆する絶縁膜とが複数積層された基板に用いてもよい。この場合にも、上記実施例と同様の効果が得られる。
【図面の簡単な説明】
【図１】 本実施例のベースの断面図である。
【図２】 本実施例のベースの平面図である。
【図３】 本実施例のベースにＩＣを搭載したときの使用説明図である。
【図４】 本実施例のベース本体の組立図である。
【図５】 本実施例のベースの製造工程図である。
【図６】 ポジレジストを用いた場合のパターン形成工程図である。
【図７】 従来のベースの断面図である。
【図８】 従来のベースの平面図である。
【図９】 従来のベースの製造工程図である。
【符号の説明】
１０・・・ベース、１１・・・ベース本体、１２・・・キャビティ部、１２ａ・・・キャビティ部の底面、１２ｂ・・・キャビティ部の側面、１２ｃ・・・キャビティ部の周辺、１３・・・内層ビア、２０・・・スパッタ膜、２１・・・スパッタ膜、２３・・・レジスト、２４・・・メッキ部、２５・・・ＧＮＤ線、２６・・・信号線、２７・・・金属膜、２８・・・レジスト、Ｍ・・・マスク、ＮＲ・・・ネガレジスト、ＰＲ・・・ポジレジスト、Ｐ・・・メッキ部、Ｓ・・・スパッタ部。
【発明の属する技術分野】
本発明は、例えばＩＣパッケージや薄膜多層基板（配線材とこれを被覆する絶縁膜とが複数積層された基板）などに用いられるベースの製法に関する。
【０００２】
【従来の技術】
従来、ＩＣパッケージや薄膜多層基板などに用いられるベースとしては、例えば、図７に断面図、図８に平面図を示すように、ＩＣを搭載するキャビティ部８２の底面のみにＧＮＤ用の金属膜８４が形成され、ベース本体７１の表面にＧＮＤ線７５や信号線７６やＧＮＤパッド７９が配設され、ベース本体７１の裏面にスパッタ膜８１が形成されたベース７０が知られていた。キャビティ部８２の底面の金属膜８４は、スパッタ膜８１とは内層ビア８３により導通がとられ、ＧＮＤパッド７９とは内層ビア配線８３’により導通がとられていた。
【０００３】
このような従来のベース７０の製法の一例を図９に基づいて説明する。
まず、内層ビア８３及び内層ビア配線８３’が設けられ、キャビティ部８２の底面にコファイア（ｃｏ−ｆｉｒｅ）インク８４ａ、Ｎｉ−Ａｕメッキ８４ｂの付いたセラミック製のベース本体７１を用意する（図９（ａ）参照）。
【０００４】
続いて、ベース本体７１の表面にスパッタリングによりスパッタ膜８０を形成する（図９（ｂ）参照）。
そして、このスパッタ膜８０にフォトレジストを塗布し、露光・現像して、ＧＮＤ線７５、信号線７６、及びＧＮＤパッド７９に相当する部分以外の部分を覆うようなパターンのレジスト７８を形成する。そして、ＧＮＤ線７５、信号線７６、及びＧＮＤパッド７９に相当する部分にメッキを施しメッキ部８５を形成する（図９（ｃ）参照）。
【０００５】
その後、レジスト７８を剥離し、剥離した部分のスパッタ膜８０をエッチングにより除去することにより、従来のベース７０を得る（図９（ｄ）参照）。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来のベース７０では、底面にのみ金属膜８４が形成されたキャビティ部８２にＩＣを搭載して動作させた場合には、入出力信号間のアイソレーションが十分でない場合があった。
【０００７】
また、従来のベース７０では、ＧＮＤ線７５は内層ビア配線８３’によりキャビティ部８２の底面の金属膜８４と接続されているが、この場合には内層ビア配線８３’の径よりも大きな径のＧＮＤパッド７９が必要となるため、このＧＮＤパッド７９の占有面積が大きくなって小型化しにくいという欠点があった。
【０００８】
また、キャビティ部８２と信号線７６との距離が遠くなるため、キャビティ部８２に搭載されるＩＣと信号線７６とを接合するボンディングワイヤ長が長くなる。このため、不整合線路部が長くなり、信号の伝送特性に悪影響を及ぼすという問題もあった。
【０００９】
また、隣り合うＧＮＤ間の電気長が長くなるため、▲１▼ＧＮＤ線７５をはさんで隣り合う信号線７６、７６間のアイソレーションが悪くなる、▲２▼信号線７６の両側のＧＮＤ線７５、７５に電位差が生じやすくなり整合がくずれやすい、等の問題が生じる。
【００１０】
更に、キャビティ部８２の周りに多数の内層ビア配線８３’を形成する必要があり、工数がかかるという問題もあった。
本発明は上記課題に鑑みなされたものである。即ち、従来よりもアイソレーションを良好にすることができるＩＣパッケージ等のベース、更に、小型化が可能でしかも簡易に製造できるＩＣパッケージ等のベースを簡易に製造する製法の提供を目的とする。
【００１３】
【課題を解決するための手段及び発明の効果】
上記課題を解決するため、本発明のＩＣパッケージ等に用いるベースの製法は、ＩＣを搭載するためのキャビティ部を備えたベース本体の表面に少なくともキャビティ部の底面全面及び側面全面並びにキャビティ部の周辺を覆わないような所定パターンのネガレジストを形成する工程（以下、第１工程という）、所定パターンのネガレジストで覆われていない部分に金属膜を設ける工程（以下、第２工程という）、所定パターンのネガレジストを除去する工程（以下、第３工程という）、を含むことを特徴としている。
【００１４】
第１工程において、フォトレジストは、ネガレジストであってもよいし、ポジレジストであってもよい。ただし、ポジレジストを用いたときには、キャビティ部の側面全面に塗布されたポジレジストの上下方向の厚みが厚くなるため、この部分が十分露光されず現像後に残存するおそれがある。このため、このようなおそれのないネガレジストを用いることが好ましい。また、フォトレジストを塗布する前に、予めベース本体の表面全体に例えばスパッタリングにより第１金属膜を設けておいてもよい。
【００１５】
第２工程において、金属膜を設ける方法は、例えば、上記第１金属膜を設けていない場合には無電解メッキを採用してもよいし、また、上記第１金属膜を設けた場合には電解メッキを採用してもよい。ただし、無電解メッキを採用する際には、メッキしたくない部分を保護しておくことが好ましい。
【００１６】
第３工程において、所定パターンのレジストを例えば剥離等により除去する。第１工程で第１金属膜を設けた場合には、この後、レジストが除去された部分の第１金属膜をエッチングにより除去する。
以上の工程を経ることにより、本発明のベースが製造される。
【００１７】
尚、パターン精度や工程数を考慮すれば、フォトレジストにネガレジストを使用することが好ましい。また、ネガレジストを塗布する前にスパッタリングにより第１金属膜を形成し、電解メッキにより第２金属膜を形成することが好ましい。
【００１８】
また、所定パターンのレジストで覆われていない部分は、キャビティ部の底面全面及び側面全面、この側面全面と不連続な信号線に相当する部分、並びに、この側面全面に連続するＧＮＤ線に相当する部分であることが好ましい。この場合、上記第１〜第３工程を行えば、キャビティ部の底面全面及び側面全面に金属膜が形成されるのみならず、信号線やＧＮＤ線も同時に形成されるため、ベースの製造が一層簡易となる。
【００１９】
【発明の実施の形態】
以下に、本発明の好適な実施例を図面に基づいて説明する。尚、本発明の実施の形態は、下記の実施例に何ら限定されるものではなく、本発明の技術的範囲に属する限り種々の形態を採り得ることはいうまでもない。
【００２０】
以下の実施例は、ＩＣパッケージに用いるベースを一例に挙げて説明する。
図１は本実施例のベースの断面図、図２は本実施例のベースの平面図、図３は本実施例のベースにＩＣを搭載したときの使用説明図である。
このベース１０は、角溝状のキャビティ部１２を備えたセラミック製のベース本体１１と、このベース本体１１の裏面に設けられたスパッタ膜２１と、このベース本体１１の表面に設けられた複数のＧＮＤ線２５及び信号線２６と、ベース本体１１のキャビティ部１２を被覆する金属膜２７とを備えている。
【００２１】
ＧＮＤ線２５は、キャビティ部１２の周辺１２ｃを被覆する金属膜２７に接続されている。このため、ＧＮＤ線２５は、キャビティ部１２の底面１２ａ及び側面１２ｂを被覆する金属膜２７とベース本体１１の内層を通ることなく接続されている。
【００２２】
信号線２６は、キャビティ部１２に搭載されるＩＣとワイヤＷにより接合されるものであり、ＧＮＤ線２５同士の間に配設されている。この信号線２６は、キャビティ部１２を覆っている金属膜２７やＧＮＤ線２５とは接続されていない。尚、図２はＧＮＤ線２５同士の間に１本の信号線２６を配設した例を示したが、ＧＮＤ線２５同士の間に複数本の信号線２６、…を配設してもよい。
【００２３】
金属膜２７は、キャビティ部１２の底面１２ａ及び側面１２ｂ並びにキャビティ部１２の周辺１２ｃを覆っている。
ＧＮＤ線２５、信号線２６及び金属膜２７は、いずれも２層構造であり、下層として形成されたスパッタ部Ｓと、上層として形成されたメッキ部Ｐにより構成されている。尚、スパッタ部Ｓ及びメッキ部Ｐの金属種は、例えばメッキ部Ｐが銅−金の場合にはスパッタ部Ｓはチタン−パラジウムを用いる等、メッキ部Ｐに用いる金属種に応じてスパッタ部Ｓの金属種を適宜決定する。
【００２４】
内層ビア１３は、キャビティ部１２の底面１２ａを覆う金属膜２７とベース本体１１の裏面のスパッタ膜２１とを導通可能な状態にするものである。
以上のような構成のベース１０を用いて作製されたＩＣパッケージは、図３に示すように、キャビティ部１２にＩＣが搭載され、ワイヤＷによりＩＣと信号線２６とが接合されている。ここで、キャビティ部１２は底面１２ａのみならず側面１２ｂもＧＮＤとしての金属膜２７で覆われているため、シールド効果が高く、従ってＩＣをキャビティ部１２に搭載して動作させた場合に、従来と比べてアイソレーションが良好となり、ＩＣの安定動作が保証される。
【００２５】
また、ＧＮＤ線２５は、キャビティ部１２の底面１２ａ及び側面１２ｂを被覆する金属膜２７とベース本体１１の内層を通ることなく接続されているため、従来のようなＧＮＤパッド７９（図８参照）を設ける必要がなくなり、ＧＮＤパッド７９が占有していた面積を削減でき、これにより小型化が可能になる。また、従来のように内層ビア配線８３’（図７参照）を設ける必要がないため、ベース本体１１の構造が簡素となり、容易に製造できる。
【００２６】
例えば、ベース本体１１は図４に示すように、キャビティ部１２を形成するための孔３２を備えた本体上部１１ａと、内層ビア１３を形成するための孔３３を備えた本体下部１１ｂとを接合すること、つまり２体を接合することにより製造することができる。
【００２７】
次に、本実施例のベース１０の製法について、図５に基づいて説明する。図５はベースの製造工程図である。
まず、キャビティ部１２及び内層ビア１３を備えたベース本体１１（図５（ａ）参照）の表面及び裏面にチタン、パラジウムの順でスパッタリングを施し、スパッタ膜２０、２１を形成する（図５（ｂ）参照）。
【００２８】
続いて、ベース本体１１の表面及び裏面を覆うスパッタ膜２０、２１の全面にネガレジストＮＲを塗布する（図５（ｃ）参照）。ここで、ネガレジストＮＲは、周知の通り、光が照射された部分は架橋反応を起こすため現像液に不溶となるものであり、これによりネガ形のレジストパターンが形成されるものである。
【００２９】
このため、ベース本体１１の表面側を光照射するのに用いるマスクＭは、キャビティ部１２の底面１２ａ、側面１２ｂ及び周辺１２ｃ、並びに、信号線２６（図２参照）に相当する部分、ＧＮＤ線２５（図２参照）に相当する部分に、光を照射しないようなパターンが形成されている。
【００３０】
このネガレジスト用のマスクＭを用いてベース本体１１の表面側を露光する（図５（ｄ）参照）。尚、ベース本体１１の裏面側は全面に光照射を行う。
このとき、マスクＭを介して光が照射される部分のネガレジストＮＲの厚みはほぼ一様であるため、光架橋反応が十分進行する。また、キャビティ部１２の側面１２ｂ近傍はネガレジストＮＲの厚みが大きいが、ここは光が照射されず後述の現像処理により溶出されるため、キャビティ部１２内にレジストが残存するおそれはない。
【００３１】
続いて、現像液により光照射された部分以外のネガレジストＮＲを溶出させる。すると、ベース本体１１の表面に所定パターンのレジスト２３が形成される（図５（ｅ）参照）。このとき、所定パターンのレジスト２３により覆われていない部分は、キャビティ部１２の底面１２ａ、側面１２ｂ及び周辺１２ｃ、並びに、信号線２６に相当する部分、ＧＮＤ線２５に相当する部分である。尚、ベース本体１１の裏面側は全面がレジスト２８により覆われている。
【００３２】
続いて、この所定パターンに電解メッキ（銅−金（表層が金）又は金）を施す（図５（ｆ）参照）。すると、所定パターンのレジスト２３により覆われていない部分のスパッタ膜２０上にメッキ部２４が形成される。即ち、キャビティ部１２の底面１２ａ、側面１２ｂ及び周辺１２ｃ、並びに、信号線２６に相当する部分、ＧＮＤ線２５に相当する部分にメッキ部２４が形成される。
【００３３】
そして、レジスト２３を除去後、このレジスト２３が除去された部分のスパッタ膜２０をエッチングにより除去する（図５（ｇ）参照）。これにより、本実施例のベース１０が製造される。
以上の製法によれば、キャビティ部１２の底面１２ａ、側面１２ｂ及び周辺１２ｃに金属膜２７が形成されるのみならず、信号線２６やＧＮＤ線２５も同時に形成されるため、ベース１０の製造が一層簡易となる。
【００３４】
尚、上記製法ではフォトレジストとしてネガレジストを用いた例を説明したが、フォトレジストとしてポジレジストを用いてもよい。ただし、パターン精度や工程数を考慮すれば、ポジレジストを用いるよりも上述のネガレジストを用いた方が好ましい。この点を以下に詳説する。
【００３５】
図６はポジレジストを用いた場合のパターン形成工程図であり、図５（ｃ）〜（ｅ）のパターン形成工程の代わりにこの工程を採用することができる。
即ち、ベース本体１１の表面及び裏面を覆うスパッタ膜２０、２１の全面にポジレジストＰＲを塗布する（図６（ａ）参照）。ここで、ポジレジストＰＲは、周知の通り、光が照射された部分は分解反応を起こすため現像液に溶出されるものであり、これによりポジ形のレジストパターンが形成されるものである。
【００３６】
このため、ベース本体１１の表面側を光照射するのに用いるマスクＭ’は、キャビティ部１２の底面１２ａ、側面１２ｂ及び周辺１２ｃ、並びに、信号線２６（図２参照）に相当する部分、ＧＮＤ線２５（図２参照）に相当する部分に、光を照射するようなパターンが形成されている。
【００３７】
このポジレジスト用のマスクＭ’を用いてベース本体１１の表面側を露光する（図６（ｂ）参照）。尚、ベース本体１１の裏面側は光照射を行わない。
このとき、マスクＭ’を介して光が照射される部分のポジレジストＰＲの厚みは一様ではなく、キャビティ部１２の側面１２ｂ近傍に塗布されたポジレジストＰＲの厚みｂは、ベース本体１１の表面に塗布されたポジレジスト厚みａに比べてかなり厚くなり、十分に光分解反応が進行しないおそれがある。このため、現像処理を行った後に、キャビティ部１２内にレジストが残存する場合がある（図６（ｃ）参照）。
【００３８】
かかる問題、即ちキャビティ部１２内にレジストが残存するという問題を回避する対策としては、照射する光量を増加したり、キャビティ部１２内のみ再露光したりすればよい。しかし、前者の場合はパターン精度に影響するおそれがあり、後者の場合は工程数が増えることになる。
【００３９】
従って、フォトレジストとしては、ポジレジストを用いるよりもネガレジストを用いた方が所定パターンのレジストを精度よく又短い工数で得ることができる。つまり、パターン精度や工程数を考慮すれば、フォトレジストとしてネガレジストを使用することが好ましいのである。
【００４０】
尚、上記実施例では、ＩＣパッケージに用いるベースについて説明したが、同様の構造のベースを例えば薄膜多層基板、即ち配線材とこれを被覆する絶縁膜とが複数積層された基板に用いてもよい。この場合にも、上記実施例と同様の効果が得られる。
【図面の簡単な説明】
【図１】 本実施例のベースの断面図である。
【図２】 本実施例のベースの平面図である。
【図３】 本実施例のベースにＩＣを搭載したときの使用説明図である。
【図４】 本実施例のベース本体の組立図である。
【図５】 本実施例のベースの製造工程図である。
【図６】 ポジレジストを用いた場合のパターン形成工程図である。
【図７】 従来のベースの断面図である。
【図８】 従来のベースの平面図である。
【図９】 従来のベースの製造工程図である。
【符号の説明】
１０・・・ベース、１１・・・ベース本体、１２・・・キャビティ部、１２ａ・・・キャビティ部の底面、１２ｂ・・・キャビティ部の側面、１２ｃ・・・キャビティ部の周辺、１３・・・内層ビア、２０・・・スパッタ膜、２１・・・スパッタ膜、２３・・・レジスト、２４・・・メッキ部、２５・・・ＧＮＤ線、２６・・・信号線、２７・・・金属膜、２８・・・レジスト、Ｍ・・・マスク、ＮＲ・・・ネガレジスト、ＰＲ・・・ポジレジスト、Ｐ・・・メッキ部、Ｓ・・・スパッタ部。
Claims (4)
- ＩＣを搭載するためのキャビティ部を備えたベース本体の表面に少なくとも前記キャビティ部の底面全面及び側面全面並びに前記キャビティ部の周辺を覆わないような所定パターンのネガレジストを形成する工程、
前記所定パターンのネガレジストで覆われていない部分に金属膜を設ける工程、
前記所定パターンのネガレジストを除去する工程、
を含むことを特徴とするＩＣパッケージ等に用いるベースの製法。 - ＩＣを搭載するためのキャビティ部を備えたベース本体の表面全体に第１金属膜を設ける工程、
第１金属膜に、少なくとも前記キャビティ部の底面全面及び側面全面並びに前記キャビティ部の周辺を覆わないような所定パターンのネガレジストを形成する工程、
前記所定パターンのネガレジストで覆われていない部分に第２金属膜を設ける工程、
前記所定パターンのネガレジストを除去し、該除去された部分の第１金属膜をエッチングにより除去する工程、
を含むことを特徴とするＩＣパッケージ等に用いるベースの製法。 - 前記第１金属膜はスパッタリングにより形成され、前記第２金属膜は電解メッキにより形成されることを特徴とする請求項２記載のベースの製法。
- 前記所定パターンのネガレジストで覆われていない部分は、前記キャビティ部の、底面全面、側面全面、周辺及びこれらと不連続な信号線に相当する部分、並びに、これらに連続するＧＮＤ線に相当する部分であることを特徴とする請求項１〜３のいずれかに記載のベースの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31980896A JP3832911B2 (ja) | 1996-11-29 | 1996-11-29 | Ｉｃパッケージ等に用いるベースの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31980896A JP3832911B2 (ja) | 1996-11-29 | 1996-11-29 | Ｉｃパッケージ等に用いるベースの製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10163358A JPH10163358A (ja) | 1998-06-19 |
| JP3832911B2 true JP3832911B2 (ja) | 2006-10-11 |
Family
ID=18114435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31980896A Expired - Lifetime JP3832911B2 (ja) | 1996-11-29 | 1996-11-29 | Ｉｃパッケージ等に用いるベースの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3832911B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4560970B2 (ja) * | 2000-04-05 | 2010-10-13 | イビデン株式会社 | 電子部品搭載用基板 |
| KR100782293B1 (ko) | 2006-05-18 | 2007-12-05 | 주식회사 코스텍시스 | 전자부품용 패키지의 제조방법 및 전자부품용 패키지 |
| JP5115573B2 (ja) | 2010-03-03 | 2013-01-09 | オムロン株式会社 | 接続用パッドの製造方法 |
-
1996
- 1996-11-29 JP JP31980896A patent/JP3832911B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10163358A (ja) | 1998-06-19 |
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|
| A521 | Written amendment |
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|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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