JP3830213B2

JP3830213B2 - Substrate provided with switching element, liquid crystal display panel, and electronic apparatus using the same

Info

Publication number: JP3830213B2
Application number: JP28302596A
Authority: JP
Inventors: 康二山崎
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1996-10-04
Filing date: 1996-10-04
Publication date: 2006-10-04
Anticipated expiration: 2016-10-04
Also published as: JPH10111520A

Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（ＴＦＴ）などをスイッチング素子として有するアクティブマトリクス型液晶表示パネル及びそれを用いたプロジェクタ等の電子機器に関する。
【０００２】
【背景技術】
ＴＦＴをスイッチング素子とした用いたアクティブマトリクス型液晶表示パネルは、例えばプロジェクタのライドバルブとして利用されている。プロジェクタの光源光は、この液晶表示パネルを透過する際に、そのパネルを構成する基板にて、あるいはその後段の光学系にて反射され、それがＴＦＴに向かって入射することがある。ＴＦＴを構成するポリシリコン層は、可視光に対して２０〜３０％の透過率があり、ＴＦＴ内にフォトキャリアを生成し、リーク電流が流れる。このリーク電流により、ＴＦＴがオンし、非選択期間であった画素にも信号電位が供給されるクロストークが生ずる。
【０００３】
これを防止するために、ＴＦＴの下層に遮光層を設ける技術が、特公平３−５２６１１号、特開平８−１７１１０１号、特開平３−１２５１２３号などに開示されている。
【０００４】
【発明が解決しようとする課題】
この遮光層は金属又は金属化合物にて形成されるため、ＴＦＴと絶縁する必要があり、遮光層とＴＦＴとの間に絶縁層が設けられる。ここで、例えばトップゲート型ＴＦＴでは、ソース、ドレインとなるポリシリコン層と遮光層とが絶縁層を介して対向し、コンデンサを形成する。このとき、遮光層はフローティング電位であり、ポリシリコン層の電荷の影響を受けて、遮光層の電荷が変動する。逆に、ＴＦＴも遮光層の電荷の影響を受けることになり、この遮光層が本来のゲートとは別のゲートとして機能するおそれがある。すなわち、遮光層の持つ電荷に起因してＴＦＴにリーク電流が流れたり、あるいは、ＴＦＴのゲートに高い電圧を印加しなければ、ＴＦＴがオンしなくなる。このことは、ＴＦＴと遮光層とを絶縁する絶縁層の膜厚が薄い程顕著であり、これを防止するには、遮光層の持つ電荷がＴＦＴに影響しないほどのかなり厚い絶縁層を形成しなければならない。このような現象は、スイッチング素子として、バックツーバックダイオードを用いた時も同様である。
【０００５】
そこで、本発明の目的は、スイッチング素子への光の入射を遮光層により防止してクロストークの発生を低減しながら、遮光層の持つ電荷によってスイッチング素子のスイッチング動作に悪影響を及ぼすことのない液晶表示パネル及びそれを用いた電子機器を提供することにある。
【０００６】
本発明の他の目的は、遮光層を保持容量の容量線として兼用し、かつ、絶縁層を薄くすることでその保持容量を増大できる液晶表示パネル及びそれを用いた電子機器を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の一態様に係る発明は、一対の基板の間に液晶が封入され、かつ、一方の基板上に、走査信号に基づいて画像信号を画素電極に供給するスイッチング素子と、前記スイッチング素子と前記画素電極との間に接続された保持容量とを有する液晶表示パネルにおいて、
前記スイッチング素子は、ソース、ドレインとなる第１ポリシリコン層と、ゲート電極となる第２ポリシリコン層と、下層の前記第１ポリシリコン層及び上層の前記第２ポリシリコン層間に設けられたゲート絶縁膜とを有するトップゲート型薄膜トランジスタにて形成され、
前記一方の基板と前記薄膜トランジスタの前記第１ポリシリコン層との間に、遮光層と、該遮光層及び前記第１ポリシリコン層を絶縁する絶縁層とを設け、
前記第１ポリシリコン層の前記ドレイン側が、隣接する２つの画素電極間に延長形成され、その延長部が、前記保持容量の一方の電極とされ、前記第２ポリシリコン層が前記保持容量の一方の電極と対向して配置されて前記保持容量の他方の電極とされ、
前記遮光層が、前記ソースに接続されるデータ信号線と交差する方向に延び、前記保持容量の下層にて前記保持容量の電極幅よりも幅広に形成され、かつ、前記遮光層は前記保持容量の容量線として兼用され、
前記画素電極と前記薄膜トランジスタとの間の層に、前記データ信号線を設けたことを特徴とする。
また、本発明の他の態様では、上述のスイッチング素子、遮光層及び絶縁膜を有する一方の基板を定義している。
本発明の一態様及び他の態様において、絶縁層を薄くすると、遮光層を用いて構成される保持容量の容量を大きく確保でき、非選択期間での画素電圧の保持特性を改善できる。
【０００８】
本発明の一態様において、遮光層に走査信号が供給されると、絶縁層の厚さを薄くしても、遮光層の持つ電荷の影響は、走査信号により駆動されるスイッチング素子に対して一定となり、スイッチング素子のスイッチング動作に悪影響を及ぼすことを防止できる。
【０００９】
請求項２の発明は、請求項１において、前記遮光層は、前記スイッチング素子をオフさせる電位に設定されていることを特徴とする。
【００１０】
こうすると、スイッチング素子は、本来のオン信号のみによってオンされ、例えばスイッチング素子がＴＦＴであれば、そのゲートへのオン電位のみによってスイッチング素子をオンさせることができる。
【００１１】
請求項３の発明は、請求項２において、前記スイッチング素子は薄膜トランジスタ（ＴＦＴ）であり、前記遮光層は、前記薄膜トランジスタのゲートに印加されるオフ電位と実質的に等しい電位に設定されていることを特徴とする。
【００１２】
こうすると、遮光層が第２のゲートとして機能することがあっても、この第２のゲート電位は常にオフ電位であることから、本来のゲートへのオン電位によってのみＴＦＴをオンさせることができる。
【００１３】
請求項４の発明は、請求項１乃至３のいずれかにおいて、前記一方の基板には、液晶ドライバ用薄膜トランジスタが形成され、前記遮光層は、前記液晶駆動用薄膜トランジスタと対向する領域にも配置されていることを特徴とする。
【００１４】
こうすると、液晶ドライバ用薄膜トランジスタの誤動作をも防止できる。
【００１５】
請求項５の発明は、一対の基板の間に液晶が封入され、かつ、一方の基板上に、複数の走査信号線と、複数のデータ信号線と、それらの交差によって形成される各画素位置にて前記液晶と直列に接続されるスイッチング素子と、を有する液晶表示パネルにおいて、
前記一方の基板と各々の前記スイッチング素子との間に、遮光層と、該遮光層及び前記スイッチング素子間を絶縁する絶縁層とを設け、かつ、前記遮光層は、前記走査信号線の方向に連続して前記走査信号線の数だけ複数設けられ、各々の前記遮光層に、対応する前記走査信号線の信号を供給したことを特徴とする。
【００１６】
請求項５の発明によれば、遮光層は走査信号線と対応して設けられ、走査信号線に供給される走査信号が、対応する遮光層にも供給されている。従って、走査信号線及び遮光層は共に同時にオン電位又はオフ電位の同相の電位になり、遮光層の影響を無視できる。
【００１７】
請求項６の発明は、請求項１乃至５のいずれかにおいて、前記絶縁層の膜厚を、Ｏ．０５〜１．５μｍとしたことを特徴とする。
【００１８】
上述の通り、遮光層の電荷がスイッチング素子のスイッチング動作に悪影響を及ぼさないため、絶縁層は、スイッチング素子と遮光層と電気的に絶縁できる程度の上述の厚さで足り、絶縁層の厚さを従来よりも薄くしてもよい。
【００２１】
請求項８の発明は、請求項１乃至７のいずれかにおいて、
前記遮光層は、前記一方の基板に形成された前記データ信号線と直交する方向に配列され、前記データ信号線と前記遮光層とでブラックマトリクスを構成することを特徴とする。
【００２２】
こうすると、一方の基板側のみにブラックマトリクスを配置できるので、組立時に他方の基板との厳密な位置合わせが不要となる。また、ブラックマトリクスラインの線幅のマージンも少なくでき、液晶表示パネルの開口率が増大される。
【００２３】
請求項９の発明は、請求項１乃至８のいずれかにおいて、前記一方の基板は石英基板であり、前記遮光層は、シリサイド系金属であることを特徴とする。
【００２４】
シリサイド系金属は、一方の基板にスイッチング素子を形成する際の最高プロセス温度より十分に高い融点を持ち、しかも、石英基板との熱膨張係率も他の金属又は金属化合物と比較して近づけられるため、亀裂、割れの発生を低減できる。
【００２５】
請求項１０の発明に係る電子機器は、請求項１乃至９のいずれかに記載の液晶表示パネルを有することを特徴とする。
【００２６】
請求項１０の発明によれば、クロストークが低減され、しかも走査信号線の信号電位に依存させてスイッチング素子にて正確なスイッチング動作を正確に実行でき、電子機器の表示画面の画質が向上する。
【００２７】
【発明の実施の形態】
以下、本発明の実施の態様について、図面を参照して説明する。
【００２８】
図１は、アクティブマトリクス型液晶表示パネルの断面を示している。図１において、この液晶表示パネルは、透明基板な２枚の基板１０，１２間に、液晶１４を封入して構成されている。一方の基板１０は石英等の絶縁基板であり、この石英基板１０には後述するとおり、各画素の液晶１４に直列に接続されたスイッチング素子としてのトップゲート型薄膜トランジスタ（ＴＦＴ）３０がアレイ状に形成される。この石英基板１０には、液晶ドライブ回路を構成するＴＦＴも形成されている。他方の基板１２は例えばガラス基板にて形成されている。このガラス基板１２が石英基板１０と対向する面１２ａには、該対向面１２ａを覆ってＩＴＯ（インジウム・ティン・オキサイド）から成る透明電極１６が形成され、共通電極として機能する。なお、対向基板１２には、ブラックマトリクスのためのクロム層などは形成されてなく、このブラックマトリクスは、後述の通り、石英基板１０側のみに配置されている。
【００２９】
次に、石英基板１０に形成される各層について、図１及び図２を参照して説明する。図２は、石英基板１０上の各画素領域に形成される各層の透視図であり、デュアルゲート型のＴＦＴ構造が示されている。この石英基板１０上には、主として、上述のＴＦＴ３０と、ＴＦＴ３０と石英基板１０との間に形成された遮光層２０と、この遮光層２０とＴＦＴ３０とを絶縁する絶縁層２２とを有する。
【００３０】
ＴＦＴ３０は、図１及び図２に示すように、トランジスタのソース、ドレインとなる第１ポリシリコン層４０と、トランジスタのゲートとなる第２ポリシリコン層４４を有する。両ポリシリコン層４０，４４の間に、第１ポリシリコン層４０を覆って形成されたＳｉＯ₂から成るゲート酸化膜４２が設けられている。第２ポリシリコン層４４は、図２及び図３（Ｄ）のとおり、液晶表示パネルの第１の方向（図の横方向）と平行に複数本設けられ、液晶表示パネルの複数の走査信号線として用いられる。
【００３１】
また、ゲート酸化膜４２及び第２ポリシリコン層４４を覆って第１層間絶縁層４６が設けられている。その上に、トランジスタのソース線として機能する例えばアルミニウム（Ａｌ）にて形成された金属配線層４８が設けられている。この金属配線層４８は、第１層間絶縁層４６に形成された第１コンタクトホール４７を介して、第１ポリシリコン層４０と接続されている。なお、この金属配線層４８は、図２及び図４（Ｂ）のとおり、液晶表示パネルの前記第１の方向と直交する第２の方向（図の縦方向）と平行に複数本設けられ、液晶表示パネルの複数のデータ信号線として用いられる。
【００３２】
この金属配線層４８及び第１層間絶縁層４６を覆って第２層間絶縁層５０が設けられ、その上に例えばＩＴＯから成る透明電極５２が各画素領域と対向する位置に形成されている。この透明電極５２は、第１，第２層間絶縁層４６，５０に形成された第２コンタクトホール５１を介して、第１ポリシリコン層４０に接続され、画素電極として機能する。
【００３３】
この液晶表示パネルでは、ある行の走査信号線に対応する第２ポリシリコン層４４に、ＴＦＴ３０の閾値以上のオン電圧を選択期間内に印加すると、その行に存在する全てのＴＦＴがオンする。その際、各列のデータ信号線に対応する複数の金属配線層４８を介して、各画素毎にデータ信号が供給され、オンされた各ＴＦＴ３０を介して各透明電極５２に信号電位が印加される。こうすると、対向基板１２の透明電極１６の共通電位と、石英基板１０側の各画素毎の透明電極５２の信号電位との差電圧が、液晶１４に印加されることになる。非選択期間では、ＴＦＴ３０がオフされるので、選択期間に液晶１４にチャージされた電圧により、次の選択期間まで表示状態が維持される。なお、この非選択期間での電圧の保持特性を改善するために、後述する保持容量が、液晶１４と並列に接続されている。この動作を、各行毎に繰り返し実施することで、液晶表示パネルに所望の画像を表示することができる。
【００３４】
次に、石英基板１０上に形成される各層について、図３（Ａ）〜（Ｄ）及び図４（Ａ）〜（Ｃ）に示す製造工程を参照しながら説明する。
【００３５】
＜アニール工程＞
製造段階での石英基板１０は、８インチウエハ形状である。まず、この石英基板１０を、石英基板１０の最高プロセス温度（今回はゲート酸化膜４２のための熱酸化工程での１０００℃）以上の温度、例えば１０００℃にて、不活性ガス例えばＮ₂ガス雰囲気でアニール処理した。この前処理により、後に実施される最高プロセス温度での熱処理時に石英基板１０に生ずる歪みを予め除去している。
【００３６】
＜遮光層２０の形成工程＞
この遮光層２０は、石英基板１０の表面などでの反射光が、ＴＦＴ３０に入射すること防止するものである。この遮光層２０により、ＴＦＴ３０内にフォトキャリアが形成されることを防止でき、リーク電流に起因したクロストークが防止される。
【００３７】
このために、この遮光層２０は、図１に示すように、第１ポリシリコン層４０の幅より広い幅に亘って形成され、かつ、充分な遮光特性を有する材質にて形成される。この遮光層２０の求められる遮光特性として、ＯＤ値が３以上、換言すれば、透過率が１／１０００以下である。
【００３８】
この遮光層２０の特性として、上記の遮光特性の他、この液晶表示パネルの最高プロセス温度に対する耐熱性を有することが必要となる。本実施例では、後述するとおり、ゲート酸化膜４２の熱酸化工程が最高プロセス温度であり、例えば１０００℃である。そこで、この遮光層２０は、最高プロセス温度である１０００℃以上の融点を有する材質として、金属又は金属化合物を用いている。この種の好適な材質として、タングステンシリサイド（ＷＳｉ）、モリブデンシリサイド（ＭｏＳｉ）などのシリサイド系金属を挙げることができる。この種のシリサイド系金属は、石英基板１０との相性が良く、熱膨張係数を石英基板１０と近くできる点でも好ましい。これにより、石英基板１０等に亀裂、割れが生ずることを防止できる。
【００３９】
また、この遮光層２０は、図３（Ａ）に示すように、ＴＦＴ３０と対向する領域Ａと、横方向（走査信号線と平行な方向）に伸びる領域Ｂとで形成される。このように配置することで、この遮光層２０と、これと交差する遮光性を有する金属配線層４８とにより、各画素を囲むブラックマトリクスを、石英基板１０側のみに構成することができる。これにより、対向基板に設けた遮光層例えばクロム層によりブラックマトリクスを構成する場合とは異なり、石英基板１０と対向基板１２との厳密な位置合わせは不要となる。また、従来では、２つの基板の位置ずれを考慮してブラックマトリクスの形成層の線幅にマージンを比較的大きく確保する必要があったが、本実施例ではその必要はなくなる。従って、液晶表示パネルの開口率が増大し、明るい表示画面を確保できる。
【００４０】
この遮光膜２０はスパッタ法又はＣＶＤ（化学的気相成長）により形成し、図３（Ａ）に示す領域Ａ，Ｂのみ残存されるように、フォトリソグラフィ工程、エッチング工程が実施される。なお、図３（Ａ）のようにブラックマトリクスとして遮光層２０を使用する場合には、遮光層２０が黒色となるのに充分な厚さを有することが必要である。このため、シリサイド系金属の場合には、０．１μｍ以上の膜厚とすればよい。
【００４１】
＜絶縁層２２の形成工程＞
この絶縁層２２は、遮光層２０を第１ポリシリコン層４０から絶縁するためのものである。この絶縁層２２は例えばＳｉＯ₂にて形成され、例えばＣＶＤにより形成される。
【００４２】
＜遮光層２０の電位設定と絶縁層２２の膜厚について＞
遮光層２０は、他の配線と接続されない場合には、フローティング電位となる。この場合には、絶縁層２２の膜厚が薄いと、上述の通り、遮光層２０の持つ電荷が、ＴＦＴ３０のスイッチングに悪影響を及ぼす。これを防止するには、絶縁層２２の膜厚を厚く形成しなければならない。
【００４３】
本実施例では、絶縁層２２の膜厚に頼らずに、ゲート電位のみに依存した正規のスイッチング動作をＴＦＴ３０にて実現するために、遮光層２０に一定のＤＣ電位を印加している。
【００４４】
本実施例では、ＴＦＴ３０のゲートに印加されるオフ電位を、遮光層２０に常時印加している。画素毎に設けられたＴＦＴ３０はＮ型ＴＦＴであり、遮光層にはゲートへのオフ電位として例えば−１Ｖが常時印加される。こうすると、絶縁層２２を介して遮光層２０が持つ電荷がＴＦＴ３０に影響があったとしても、この遮光層２０の持つ電荷によって誤ってＴＦＴ３０がオンすることはない。このようにするには、遮光層２０に印加する電位を、ＴＦＴ３０の閾値未満の電位とすればよい。Ｎチャンネル型ＴＦＴであれば、グランド電位又は負電位でよい。
【００４５】
液晶ドライブ回路を形成するＴＦＴと対向して設けられる遮光層にも、オフ電位が印加される。この際、液晶ドライブ回路に用いるトランジスタにＮ型及びＰ型ＴＦＴが双方用いられる場合には、それらと対向する遮光層には、Ｐ，Ｎ型ＴＦＴ毎に異なるオフ電位が印加される。
【００４６】
このようにすると、遮光層２０が持つ電荷によってＴＦＴ３０のスイッチング動作は影響を受けないため、絶縁膜２２の膜厚は、単に遮光層２０と第１ポリシリコン層４０とを電気的に絶縁できるものであればよい。この場合の遮光層２０の膜厚は、０．０５μｍ以上あれば良く、遮光層２０がフローティング電位である場合に要求される絶縁層２２の膜厚（０．８μｍ以上）よりも薄くてもよい。この絶縁層２２の膜厚は、０．０５〜１．５μｍの中から選ぶことができる。
【００４７】
図３（Ａ）の場合、遮光層２２は、走査信号線である第２ポリシリコン層４４と対応して、少なくとも走査信号線の本数分だけそれぞれ分離して設けられている。この場合には、各々の遮光層２２に、対応する走査信号線への走査信号を供給しても良い。こうすると、走査信号線である第２ポリシリコン層４４と遮光層２０とは、ＴＦＴ３０をオンさせたい時には共にオン電位となり、オフさせたい時には共にオフ電位となり、ＴＦＴ３０のスイチッチングに誤動作が生ずることはなくなる。
【００４８】
＜遮光層２０を保持容量の容量線として用いる場合について＞
図３（Ａ）に示す領域Ａ，Ｂに加えて、図５に示す領域Ｃにも遮光層２０を形成することができる。この領域Ｃは、図３（Ｂ）に示す第１ポリシリコン層４０が同図の縦方向に伸びる領域と対向する領域である。こうすると、遮光層２０と第１ポリシリコン層４０とで保持容量Ｃ１を構成することができる。
【００４９】
また、第１，第２ポリシリコン層４０，４４も保持容量Ｃ２を構成している。この各保持容量Ｃ１，Ｃ２、液晶１４及びＴＦＴ３０の電気的な接続関係は図６の通り、液晶１４、保持容量Ｃ１，Ｃ２はそれぞれ並列に接続される。従って、この場合のトータル保持容量はＣ１＋Ｃ２となり、保持容量を増大させることができる。
【００５０】
ここで、この保持容量Ｃ１は、絶縁層２２の厚さに依存し、上述の絶縁層２２の好適な範囲である０．０５〜１．５μｍの中から選択することで、所望の容量に設定できる。この保持容量Ｃ１は、絶縁層２２を薄くする程大きくなる。したがって、保持容量Ｃ１を大きく確保したい場合には、上述した通り、遮光層２０を一定のＤＣ電位に設定して、絶縁層２２を薄くすることが好ましい。
【００５１】
このトータル保持容量Ｃ１＋Ｃ２は、石英基板１０上に形成される画素の密度に応じて下記の幅で設定すると良い。画素密度が６４０〜４８０ドットのＶＧＡ（Video Graphics Array）の場合には、２０ｆＦ〜２００ｆＦであり、画素密度が８００〜６００ドットのＳＶＧＡ（Super Video Graphics Array）の場合にも、２０ｆＦ〜２００ｆＦである。
【００５２】
＜第１ポリシリコン層４０の形成工程＞
絶縁層２２の形成後、石英基板１０を約５００℃に加熱しながら、モノシラン（ＳｉＨ₄）ガスを５００ｃｃ／ｍｉｎの流量で供給し、圧力３０Ｐａにて、石英基板１０上にアモルファスシリコン（ａ−Ｓｉ）のデポジション膜を形成した。この処理を約２時間実施することで、０．０５５μｍの膜厚のａ−Ｓｉ膜を形成した。
【００５３】
この後、Ｎ₂雰囲気にて、６４０℃にて約６時間アニール処理し、固相成長によりポリシリコン膜を形成した。ポリシリコン層をＣＶＤにて形成する方法もあるが、これだとグレインの大きさが細かくなってしまう。本実施例では、ａ−Ｓｉから鈍晶でグレインを固相成長させてポリシリコンとしているので、グレインサイズが大きく、形成されたポリシリコン層が単結晶の特性に近くなり、半導体としての特性を向上させている。
【００５４】
この後、フォトリソグラフィ工程、エッチング工程等の実施により、図３（Ｂ）に示すパターンを有する第１ポリシリコン層４０が形成される。
【００５５】
この第１ポリシリコン層４０の膜厚は、この後の熱酸化工程により目減りするが、その最終膜厚は、０．０２〜０．１５μｍとすると良い。この下限を下回ると、第１ポリシリコン層４０の抵抗が大きくなり過ぎ、オン電流を確保できなくなる恐れがある。なお、このオン電流は、ＭＯＳ界面側の所定厚さ領域にて流れるため、それ以上の厚さとなるとリーク電流が増大するので、上記範囲の上限を越えないことが好ましい。
【００５６】
＜ゲート酸化膜４２の形成工程＞
（１）熱酸化膜の形成
まず、第１ポリシリコン層４０を１０００℃、ドライ酸素１００％の雰囲気で、３０分熱酸化した。このとき、０．０５５μｍの第１ポリシリコン層４０は０．０４μｍとなり、０．０３μｍの熱酸化膜（ＳｉＯ₂）４２ａがその第１ポリシリコン層４０上に形成された。
【００５７】
図７は熱酸化時間と熱酸化膜厚との関係を示し、図８は熱酸化膜厚と８インチ石英基板１０に生ずる反りとの関係を示している。熱酸化温度は、図８に示すように、８インチ石英基板１０の反りを１００μｍ以下となる１０５０℃を上限とする。図８から明らかなように、熱酸化温度が１０５０℃を越えた１１００、１１５０℃では、石英基板１０の反りを１００μｍ以下に押さえることはできない。
【００５８】
また、１０５０℃以下で熱酸化しても、その熱酸化時間が長いと、換言すれば熱酸化膜４２ａの膜厚が厚くなると、石英基板１０の反りを１００μｍ以下に押さえることはできない。図８によると、熱酸化温度が１０５０℃以下では、熱酸化膜厚がほぼ０．１μｍ以下で、石英基板１０の反りを１００μｍ以下に押さえることができる。しかし、以下に説明する他の要因から、熱酸化膜厚はさらに薄いことが好ましい。
【００５９】
図９（Ａ）〜（Ｆ）は、熱酸化後のＭＯＳ界面の電子顕微鏡写真を模式的に図示したものであり、熱酸化温度毎のＭＯＳ界面の荒れ（凹凸）を示している。同図からわかるように、ＭＯＳ界面の荒れは熱酸化温度が高いほど少ない。この意味で、熱酸化温度は高いほどよいが、石英基板１０の反りを考慮すると、１０５０℃以下とする必要がある。
【００６０】
本発明者等によれば、上述のＭＯＳ界面の荒れは、熱酸化時間が長い程、換言すれば、熱酸化膜厚が厚いほど顕著となることが判明した。そして、このＭＯＳ界面の荒れは、その上の熱酸化膜４２ａに膜密度が粗となる部分を生じさせ、ここに集中的に電流が流れて、熱酸化膜４２ａの絶縁耐圧が低下してしまう。
【００６１】
これらのことを考慮すると、熱酸化膜４２ａの膜厚は、好ましくは０．０１５〜０．０５μｍ、さらに好ましくは０．０２〜０．０３５μｍである。熱酸化膜４２ａの膜厚の下限は、それより薄いと界面自体の形成が困難となる点から決められている。その上限は、上述の基板の反りと温度との関係を鑑みて絶縁耐圧を確保する観点から決められている。
【００６２】
（２）ＣＶＤ酸化膜の形成
上述の熱酸化膜４２ａの形成により、比較的荒れの少ないＭＯＳ界面を形成できるが、これだけだと充分な絶縁耐圧を確保できない。そこで、本実施例では、ＭＯＳ界面の荒れを反映して凹凸のある熱酸化膜４２ａを、ステップカバレージ能力の高いＣＶＤにより形成されたＳｉＯ₂膜４２ｂにて覆っている。このＣＶＤ酸化膜４２ｂは、図１に示す通り、石英基板１０の全面に形成される。これにより、パターニングのためのフォトリソグラフィ工程、エッチング工程などが不要となる。さらに加えて、図１に示す熱酸化膜４２ａ以外の位置にもＣＶＤ酸化膜４２ｂを形成することで、石英基板１０の最上層である第２層間絶縁膜５０及び透明電極５２の表面に生ずる段差を少なくできる。このため、液晶配向のためのラビング処理が容易となり、基板１０，１２間のセルギャップを所望の寸法精度内に押さえることが容易となる。
【００６３】
このＣＶＤ酸化膜４２ｂは、シリコンを含むガス例えばモノシラン（ＳｉＨ₄）と、酸素を含むガス例えば過酸化チッ素（Ｎ₂Ｏ）とを、例えば流量比で１：５０の酸素過剰の雰囲気で、ＨＴＯ法によりＳｉＯ₂膜を気相成長させた。過剰シリコン雰囲気では、ＣＶＤ酸化膜４２ｂが電荷をもつため好ましくない。このときの圧力は８０Ｐａとした。また、成膜温度は、熱酸化温度と同じ１０５０℃を上限とし、好ましくは６００〜１０００℃である。上限は、石英基板１０の反りを１００μｍ以下とするためであり、下限はＣＶＤ膜４２ｂの膜質を確保する観点から決められる。この成膜温度は、より好ましくは７００〜９００℃、さらに好ましくは、図１０に示すように、ステップカバレージを０．７以上確保するために、７５０〜８５０℃とする。圧力は、好ましくは３００ｐａ以下であり、図１１に示す通り、ステップカバレージを０．７以上確保するには、２００Ｐａ以下とする。圧力の下限については特に制限はないが、図１１に示すように、圧力４０Ｐａにて高いステップカバレージが得られることが確認できた。また、シリコンを含むガス例えばモノシラン（ＳｉＨ₄）に対して、酸素を含むガス例えば過酸化チッ素（Ｎ₂Ｏ）の流量比（Ｎ₂Ｏ／ＳｉＨ₄）は、図１２に示す通り、石英基板１０面内の均一性を１０％以下とする観点から２５〜７５とし、面内均一性を５％以下にするには、４０〜６０に設定すると良い。
【００６４】
ＣＶＤ酸化膜４２ｂの膜厚は、０．０２μｍ以上とすると良い。この数値は、ゲート耐圧を確保する観点から求められ、膜厚が厚いほどステップカバレージは向上する。ＣＶＤ酸化膜４２ｂの厚さは、このＣＶＤ酸化膜４２ｂと熱酸化膜４２ａとから成るゲート酸化膜４２のトータル膜厚を考慮して決定することができる。このゲート酸化膜４２の膜厚は、第１，２ポリシリコン層４０，４４にて形成される保持容量Ｃ２の大きさにも影響する。ゲート酸化膜４２の膜厚を薄くする程、保持容量Ｃ２を大きくできる。この保持容量Ｃ２を確保する観点から、ゲート酸化膜４２の膜厚は、０．０５〜０．１２μｍとするとよい。
【００６５】
従って、このトータル膜厚を得るためには、上述の熱酸化膜４２ａの厚さが０．０１５〜０．０５μｍであることを考慮すると、ＣＶＤ酸化膜４２ｂの膜厚は０．０３〜０．１μｍの範囲で十分である。熱酸化膜４２ａの膜厚を上述の通り、０．０２〜０．０３５μｍとした場合には、ＣＶＤ酸化膜４２ｂの膜厚は、０．０５〜０．０９μｍの範囲で十分である。
【００６６】
このＣＶＤ酸化膜４２ｂは、その後アニーリングされる。不活性ガス例えばＮ₂雰囲気で、６００〜１０００℃の範囲例えば９５０℃で３０分アニーリングを実施した。これにより、ＣＶＤ酸化膜４２ｂ中の欠陥を再配列させ、固定チャージを逃がすことができる。上記の温度範囲は、固定チャージを逃がすために必要となる。
【００６７】
＜第１ポリシリコン層４０へのキャパシタンスの形成工程＞
図３（Ｃ）の領域Ｄをマスクして、それ以外の第１ポリシリコン層４０の容量を作るべき領域に、不純物例えばリンをドーズ量例えば３×１０¹⁴／ｃｍ³でドープして、その部分の第１ポリシリコン層４０を低抵抗化させた。このドーズ量としては、１．０×１０¹⁴〜２．０×１０¹⁵／ｃｍ³とすることが好ましい。下限は、第１ポリシリコン層４０にキャパシタンスを形成するために必要な導電性を確保する観点から求められ、より好ましくは３．０×１０¹⁴／ｃｍ³以上あれば十分に低抵抗化される。上限は、ゲート酸化膜４２の劣化を押さえる観点から求められている。
【００６８】
＜第２ポリシリコン層４４の形成工程＞
次に、第２ポリシリコン層を全面に形成し、低抵抗化のために不純物例えばリンをドープする。その後、フォトリソグラフィ工程及びエッチング工程の実施により、図３（Ｄ）に示すようにパターニングされた第２ポリシリコン層４４によりゲート電極が形成される。ゲート電極４４は、本実施例ではポリシリコン層４０に対して２度交差しており、デュアルゲート構造となっている。デュアルゲート構造とすることで、オフ時のリーク電流を低減することができる。なお、デュアルゲートとせずに、ポリシリコン層４０に対して１度交差するシングルゲートとしてもよい。
【００６９】
＜トランジスタ形成のための不純物の打ち込み工程＞
まず、Ｎ型トランジスタを形成するために、ゲートとなる第２ポリシリコン層４４をマスクとして、図３（Ｄ）の領域Ｄのソース、ドレイン領域に不純物リンを、２×１０¹³／ｃｍ³のドーズ量にてライトドープする。さらに、ゲート幅より広いマスクをゲート上に形成して、図３（Ｄ）のソース領域に、不純物ボロンを、２×１０¹⁵／ｃｍ³のドーズ量にて２回目の打ち込みを実施してハイドープする。これにより、マスクされた領域が、ライトドープトドレインとなる。この２回目の打ち込み時のドーズ量は、好ましくは１．０×１０¹²〜１．０×１０¹⁴／ｃｍ³とすると良い。下限を下回ると、抵抗が大きくなりオン電流が減少する。上限を越えると、リーク電流が流れ易くなる。本実施例においては、ソース・ドレイン領域に低濃度領域と高濃度領域とを有するＬＤＤ構造としているが、ＬＤＤ構造に限定されるものではなく、ゲート電極に対してソース・ドレイン領域が離れているオフセット構造であっても良い。あるいは、ゲート電極をマスクとしてソース・ドレイン領域を形成するセルフアライン構造であっても良い。ＬＤＤ構造あるいはオフセット構造とすることで、オフ時のリーク電流を低減することができる。従って、上述のデュアルゲート構造と併用することで、オフ時のリーク電流はさらに低減される。
【００７０】
同様にして、石英基板１０上には、液晶ドライバ回路として用いられるＮ型トランジスタも形成される。液晶ドライバのＰ型トランジスタに関しても同様に形成され、即ち、ゲート電極をマスクとしてボロンを１．０×１０¹³／ｃｍ³のドーズ量にてライトドープする。その後、ゲート電極よりも広いマスクをゲート電極飢えに形成して、リンを１．０×１０¹⁵／ｃｍ³のドーズ量にて打ち込んで、ＬＤＤ構造が形成される。
【００７１】
＜第１層間絶縁層４６の形成工程＞
次に、第１層間絶縁層４６を形成する。これは、ＴＥＯＳ（テトラ・エチル・オソル・シリケート）を１４０ｃｃ／ｍｉｎ、基板温度６８０℃、圧力５０Ｐａの条件下で、ＣＶＤにより０．０８μｍの膜厚で形成した。この後、９５０℃にて２０分アニールし、第１層間絶縁層４６内の不純物を活性化して、その膜質を向上させた。この後、例えばアルゴンと水素から成るフォーミングガスを用い、５００℃にて１時間加熱した。これにより、第１ポリシリコン層４０に水素を含有させ、シリコン未結合部分を結合させて、ギャップ内準位を減らし、ＴＦＴ３０の特性の向上を図った。
【００７２】
さらに、フォトリソグラフィ工程、エッチング工程の実施により、図４（Ａ）に示す位置に、第１コンタクトホール４７を形成した。エッチング工程として、ドライエッチングの実施の後にウェットエッチングを行い、第１ポリシリコン層４０を露出させるためのライトエッチングを実施した。
【００７３】
＜金属配線層４８の形成工程＞
アルミニウム（Ａｌ）をスパッタして、その後パターニングを実施することで、図４（Ｂ）に示すように、金属配線層４８を形成した。このとき、この金属配線層４８は、第１コンタクトホール４７を介して、第１ポリシリコン層４０と接続される。この金属配線層４８はＡｌに限らず、Ｃｒ等の導電性を有する材質であればよい。
【００７４】
＜第２層間絶縁層５０の形成工程＞
この第２層間絶縁層５０として、ボロン及びリンを含むＳｉＯ₂（ＢＰＳＧ）を常圧ＣＶＤ法にて形成した。プロセスガスは、ＴＥＯＳ、ＴＥＢ（テトラ・エチル・ボーレート）、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）を用いた。その後、図４（Ｃ）に示す位置に、第２コンタクトホール５１を、第１コンタクトホール４７と同様の工程の実施により形成した。なお、第２コンタクトホール５１のアスペクト比が大きく、第１ポリシリコン層４０の厚さの範囲でのエッチングストップ制御が困難である場合には、第１ポリシリコン層４０の下層に、例えばポリシリコンシートなどを形成しておくとよい。
【００７５】
＜透明電極５２の形成工程＞
第２層間絶縁層５０上に、ＩＴＯ（インジウム・ティン・オキサイド）をスパッタし、その後パターニングして、図２に示すように、透明電極５２を形成した。
【００７６】
なお、上述の実施例では、スイッチング素子をＴＦＴとしたが、反射光によりフォトキャリアが生ずるバックツーバックダイオードなどをスイッチング素子とした液晶表示パネルにも同様に適用可能である。
【００７７】
＜液晶パネルの説明＞
図１３は、上記実施例の液晶パネルのうちのＴＦＴが形成される基板のシステム構成例を示す。互いに交差するように配設されたゲート線１０２と信号線１０３との交点に対応してそれぞれ配置された各画素１９０は、ＩＴＯ等から成る画素電極１１４と、ＴＦＴ１９１とから成る。ＴＦＴ１９１は、信号線１０３上の画素信号に応じた電圧を、画素電極１１４に印加するものである。同一行（Ｙ方向）のＴＦＴ１９１は、そのゲートが同一のゲート線１０２に接続され、そのドレインが対応する画素電極１１４に接続されている。また、同一列（Ｘ方向）のＴＦＴ１９１は、そのソースが同一の信号線１０３に接続されている。この実施例においては、周辺回路（Ｘ，Ｙシフトレジスタやサンプリング手段）１５０，１６０を構成するトランジスタが、画素を駆動するＴＦＴと同様にポリシリコン層を動作層とするポリシリコンＴＦＴで構成されており、周辺回路１５０，１６０を構成するトランジスタは、画素駆動用ＴＦＴとともに同一のプロセスにより、同時に形成される。
【００７８】
この実施例では、表示領域（画素マトリクス）１２０の一側（図１３では上側）に上記信号線１０３を順次選択するシフトレジスタ（以下、Ｘシフトレジスタと称する）１５１が配置され、画素マトリクスの他の一側には、上記ゲート線１０２を順次選択するシフトレジスタ（以下、Ｙシフトレジスタと称する）１６１が設けられている。また、Ｙシフトレジスタ１６１の次段には、必要に応じてバッファ１６３が設けられる。上記信号線１０３の他端には、サンプリング用スイッチ（ＴＦＴ）１５２が設けられており、これらのサンプリング用スイッチ１５２は、外部端子１７４，１７５，１７６に入力される画像信号ＶＩＤ１〜ＶＩＤ３を伝送するビデオライン１５４，１５５，１５６と、信号線１０３とに接続され、上記Ｘシフトレジスタ１５１から出力されるサンプリングパルスによって順次オン／オフされるようになっている。Ｘシフトレジスタ１５１は、端子１７２，１７３を介して外部より入力されるクロックＣＬＸ１，ＣＬＸ２に基づいて、１水平走査期間中に全ての信号線１０３を順番に１回ずつ選択するようなサンプリングパルスＸ１，Ｘ２，Ｘ３，…Ｘｎを形成してサンプリング用スイッチ１５２の制御端子に供給する。一方、Ｙシフトレジスタ１６１は、端子１７７，１７８を介して外部から入力されるクロックＣＬＹ１，ＣＬＹ２に同期して動作され、各ゲート線１０２を順次駆動する。
【００７９】
図１４（Ａ），（Ｂ）には、上記液晶パネルを適用した液晶パネル１３０の断面及び平面レイアウト構成が示されている。図に示すように、液晶パネル用基板１１０の表面側には、共通電極電位が印加される透明膜電極（ＩＴＯ）から成る対向電極１３３及びカラーフィルタ層１１３を有する入射側のガラス基板（対向基板）１３１が、適当な間隔をおいて配置され、周囲をシール材１３６で封止された間隙内にＴＮ（Twisted Nematic）型液晶又はＳＨ（Super Homeotropic）型液晶１３７などが充填されている液晶パネル１３０として構成されている。また、周辺回路１５０，１６０の上方には、例えば対向基板１３１に設けられるブラックマトクックス等により遮光されるように構成される。なお、対向基板１３１には液晶注入口１３８が設けられる。
【００８０】
＜電子機器の説明＞
上述の実施例の液晶表示パネルを用いて構成される電子機器は、図１５に示す表示情報出力源１０００、表示情報処理回路１００２、表示駆動回路１００４、液晶パネルなどの表示パネル１００６、クロック発生回路１００８及び電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号を同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて、ビデオ信号などの表示情報を出力する。表示情報処理回路１００２は、クロック発生回路１００８からのクロックに基づいて表示情報を処理して出力する。この表示情報処理回路１００２は、例えば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路あるいはクランプ回路等を含むことができる。表示駆動回路１００４は、走査側駆動回路及びデータ側駆動回路を含んで構成され、液晶パネル１００６を表示駆動する。電源回路１０１０は、上述の各回路に電力を供給する。
【００８１】
このような構成の電子機器として、図１６に示す液晶プロジェクタ、図１７に示すマルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、図１８に示すページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などを挙げることができる。
【００８２】
図１６に示す液晶プロジェクタは、透過型液晶パネルをライトバルブとして用いた投写型プロジェクタであり、例えば３板プリズム方式の光学系を用いている。図１６において、プロジェクタ１１００では、白色光源のランプユニット１１０２から射出された投写光がライトガイド１１０４の内部で、複数のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲ、Ｇ、Ｂの３原色に分けられ、それぞれの色の画像を表示する３枚の液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂに導かれる。そして、それぞれの液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。ダイクロイックプリズム１１１２では、レッドＲおよびブルーＢの光が９０°曲げられ、グリーンＧの光が直進するので各色の画像が合成され、投写レンズ１１１４を通してスクリーンなどにカラー画像が投写される。
【００８３】
図１７に示すパーソナルコンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示画面１２０６とを有する。
【００８４】
図１８に示すページャ１３００は、金属製フレーム１３０２内に、液晶表示パネル１３０４、バックライト１３０６ａを備えたライトガイド１３０６、回路基板１３０８、第１，第２のシールド板１３１０，１３１２、２つの弾性導電体１３１４，１３１６、及びフィルムキャリアテープ１３１８を有する。２つの弾性導電体１３１４，１３１６及びフィルムキャリアテープ１３１８は、液晶表示パネル１３０４と回路基板１３０８とを接続するものである。
【００８５】
ここで、液晶表示パネル１３０４は、２枚の透明基板１３０４ａ，１３０４ｂの間に液晶を封入したもので、これにより少なくともドットマトリクス型の液晶表示パネルが構成される。一方の透明基板に、図１５に示す駆動回路１００４、あるいはこれに加えて表示情報処理回路１００２を形成することができる。液晶表示パネル１３０４に搭載されない回路は外付け回路とされ、図１８の場合には回路基板１３０８に搭載できる。
【００８６】
図１８はページャの構成を示すものであるから、液晶表示パネル１３０４以外に回路基板１３０８が必要となるが、液晶表示パネル１３０４を筺体としての金属フレーム１３０２に固定したものを、電子機器用の一部品である液晶表示装置として使用することもできる。さらに、バックライト式の場合には、金属製フレーム１３０２内に、液晶表示パネル１３０４と、バックライト１３０６ａを備えたライトガイド１３０６とを組み込んで、液晶表示装置を構成することができる。これらに代えて、図１９に示すように、液晶表示パネル１３０４を構成する２枚の透明基板１３０４ａ，１３０４ｂの一方に、金属の導電膜が形成されたポリイミドテープ１３２２にＩＣチップ１３２４を実装したＴＣＰ（ＴａｐｅＣａｒｒｉｅｒＰａｃｋａｇｅ）１３２０を接続して、電子機器用の一部品である液晶表示装置として使用することもできる。
【００８７】
【図面の簡単な説明】
【図１】本発明の液晶表示パネルの一部の断面図である。
【図２】図１の液晶表示パネルの石英基板上に形成される各層の透視図である。
【図３】図３（Ａ）〜図３（Ｄ）は、石英基板上に形成される各層の製造プロセス順の工程図である。
【図４】図４（Ａ）〜図４（Ｃ）は、図３（Ｄ）に続いて石英基板上に形成される各層の製造プロセス順の工程図である。
【図５】遮光層を、液晶に並列に接続される保持容量の容量線として用いる場合の、遮光層の形成パターンを示す平面図である。
【図６】スイッチング素子と、液晶と、保持容量との電気的接続関係を示す回路図である。
【図７】熱酸化時間と熱酸化膜厚との関係を示す特性図である。
【図８】熱酸化膜厚と８インチ石英基板に生ずる反りとの関係を示す特性図である。
【図９】図９（Ａ）〜図９（Ｆ）は、ＭＯＳ界面の荒れの状態を示す電子顕微鏡写真を、熱酸化膜温度毎に模式的に示す特性図である。
【図１０】ゲート酸化膜を構成するＣＶＤ酸化膜のステップカバレージの温度依存特性を示す特性図である。
【図１１】ゲート酸化膜を構成するＣＶＤ酸化膜のステップカバレージの圧力依存特性を示す特性図である。
【図１２】ゲート酸化膜を構成するＣＶＤ酸化膜の基板面内均一性の流量比依存特性を示す特性図である。
【図１３】図１に示す石英基板側に形成されるＴＦＴ及び駆動回路を示す概略説明図である。
【図１４】（Ａ）は図１に示す液晶パネル全体の断面図、（Ｂ）はその平面レイアウトを示す図である。
【図１５】本発明の電子機器のブロック図である。
【図１６】本発明が適用されるプロジェクタの概略説明図である。
【図１７】本発明が適用されるパーソナルコンピュータの外観図である。
【図１８】本発明が適用されるページャの分解斜視図である。
【図１９】外付け回路を備えた液晶表示パネルの一例を示す概略説明図である。
【符号の説明】
１０石英基板
１２ガラス基板
１４液晶
１６共通電極（ＩＴＯ）
２０遮光層
２２絶縁層
３０薄膜トランジスタ
４０第１ポリシリコン層（ソース、ドレイン）
４２ゲート酸化膜
４２ａ熱酸化膜
４２ｂＣＶＤ酸化膜
４４第２ポリシリコン層（ゲート、走査信号線）
４６第１層間絶縁層
４７第１コンタクトホール
４８金属配線層（データ信号線）
５０第２層間絶縁層
５１第２コンタクトホール
５２画素電極（ＩＴＯ）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an active matrix liquid crystal display panel having a thin film transistor (TFT) or the like as a switching element and an electronic apparatus such as a projector using the active matrix liquid crystal display panel.
[0002]
[Background]
An active matrix liquid crystal display panel using TFT as a switching element is used as, for example, a ride valve of a projector. When the light source light of the projector is transmitted through the liquid crystal display panel, it may be reflected by the substrate constituting the panel or by the optical system at the subsequent stage, and may enter the TFT. The polysilicon layer constituting the TFT has a transmittance of 20 to 30% with respect to visible light, generates photocarriers in the TFT, and leak current flows. Due to this leakage current, the TFT is turned on, and crosstalk in which a signal potential is supplied to a pixel that has been in a non-selection period occurs.
[0003]
In order to prevent this, techniques for providing a light shielding layer under the TFT are disclosed in Japanese Patent Publication No. 3-52611, Japanese Patent Application Laid-Open No. 8-171101, Japanese Patent Application Laid-Open No. 3-125123, and the like.
[0004]
[Problems to be solved by the invention]
Since this light shielding layer is formed of a metal or a metal compound, it is necessary to insulate from the TFT, and an insulating layer is provided between the light shielding layer and the TFT. Here, for example, in a top gate type TFT, a polysilicon layer serving as a source and a drain and a light shielding layer face each other through an insulating layer to form a capacitor. At this time, the light shielding layer has a floating potential, and the charge of the light shielding layer varies due to the influence of the charge of the polysilicon layer. Conversely, the TFT is also affected by the charge of the light shielding layer, and this light shielding layer may function as a gate different from the original gate. In other words, the TFT does not turn on unless a leak current flows through the TFT due to the charge of the light shielding layer or a high voltage is not applied to the gate of the TFT. This is more conspicuous as the thickness of the insulating layer that insulates the TFT from the light shielding layer is thinner. To prevent this, an insulating layer that is so thick that the charge of the light shielding layer does not affect the TFT is formed. There must be. This phenomenon is the same when a back-to-back diode is used as a switching element.
[0005]
Accordingly, an object of the present invention is to provide a liquid crystal that prevents the incidence of light on the switching element by the light shielding layer and reduces the occurrence of crosstalk, while the charge of the light shielding layer does not adversely affect the switching operation of the switching element. A display panel and an electronic device using the display panel are provided.
[0006]
Another object of the present invention is to provide a liquid crystal display panel in which a light-shielding layer is also used as a capacitor line of a storage capacitor and the storage capacitor can be increased by thinning an insulating layer, and an electronic device using the same. is there.
[0007]
[Means for Solving the Problems]
  According to an embodiment of the present invention, a liquid crystal is sealed between a pair of substrates, and a switching element that supplies an image signal to a pixel electrode based on a scanning signal on one substrate; In a liquid crystal display panel having a storage capacitor connected between the pixel electrodes,
  The switching element becomes a source and a drainFirstPolysilicon layer and gate electrodeSecond polysilicon layer to beAnd the lower layerFirstSaid polysilicon layer and upper layerSecond polysilicon layerFormed by a top-gate thin film transistor having a gate insulating film provided on
  The one substrate and the thin film transistor;FirstA light shielding layer between the polysilicon layer, the light shielding layer and theFirstProviding an insulating layer for insulating the polysilicon layer;
  SaidFirstThe drain side of the polysilicon layer is formed to be extended between two adjacent pixel electrodes, and the extended portion is used as one electrode of the storage capacitor,The second polysilicon layer is disposed opposite to one electrode of the storage capacitor to be the other electrode of the storage capacitor;
The light shielding layer extends in a direction intersecting with a data signal line connected to the source, and is formed in a lower layer of the storage capacitor so as to be wider than an electrode width of the storage capacitor, and the light shielding layer is formed of the storage capacitor. Is also used as a capacity line
  In the layer between the pixel electrode and the thin film transistor,DeData signal lines are provided.
  In another aspect of the present invention, one substrate having the above-described switching element, light shielding layer, and insulating film is defined.
In one embodiment and another embodiment of the present invention, when the insulating layer is thin, a large storage capacitor formed using the light-blocking layer can be secured, and the pixel voltage retention characteristics in the non-selection period can be improved.
[0008]
  In one embodiment of the present inventionLeaveScan signal is supplied to the light shielding layerWhen doneEven if the thickness of the insulating layer is reduced, the influence of the electric charge of the light shielding layer is constant on the switching element driven by the scanning signal, and it is possible to prevent the switching operation of the switching element from being adversely affected.
[0009]
According to a second aspect of the present invention, in the first aspect, the light shielding layer is set to a potential that turns off the switching element.
[0010]
In this way, the switching element is turned on only by the original on signal. For example, if the switching element is a TFT, the switching element can be turned on only by the on potential to the gate.
[0011]
According to a third aspect of the present invention, in the second aspect, the switching element is a thin film transistor (TFT), and the light shielding layer is set to a potential substantially equal to an off potential applied to the gate of the thin film transistor. It is characterized by.
[0012]
In this case, even if the light shielding layer may function as the second gate, the second gate potential is always an off potential, so that the TFT can be turned on only by the on potential to the original gate. .
[0013]
According to a fourth aspect of the present invention, in any one of the first to third aspects, a liquid crystal driver thin film transistor is formed on the one substrate, and the light shielding layer is also disposed in a region facing the liquid crystal driving thin film transistor. It is characterized by.
[0014]
This can also prevent malfunction of the thin film transistor for liquid crystal driver.
[0015]
According to a fifth aspect of the present invention, liquid crystal is sealed between a pair of substrates, and each pixel position is formed on one substrate by a plurality of scanning signal lines, a plurality of data signal lines, and their intersections. In a liquid crystal display panel having a switching element connected in series with the liquid crystal at
A light shielding layer and an insulating layer that insulates between the light shielding layer and the switching element are provided between the one substrate and each of the switching elements, and the light shielding layer extends in the direction of the scanning signal line. A plurality of the scanning signal lines are continuously provided, and the signal of the corresponding scanning signal line is supplied to each of the light shielding layers.
[0016]
According to the invention of claim 5, the light shielding layer is provided corresponding to the scanning signal line, and the scanning signal supplied to the scanning signal line is also supplied to the corresponding light shielding layer. Accordingly, both the scanning signal line and the light shielding layer are simultaneously at the same potential of the on potential or the off potential, and the influence of the light shielding layer can be ignored.
[0017]
According to a sixth aspect of the present invention, in any one of the first to fifth aspects, the film thickness of the insulating layer is O.D. It is characterized by being 0.5 to 1.5 μm.
[0018]
As described above, since the charge of the light shielding layer does not adversely affect the switching operation of the switching element, the above-described thickness is sufficient for the insulating layer to be electrically insulated from the switching element and the light shielding layer. May be made thinner than before.
[0021]
The invention of claim 8 is the invention according to any one of claims 1 to 7,
The light shielding layer is arranged in a direction orthogonal to the data signal line formed on the one substrate, and the data signal line and the light shielding layer constitute a black matrix.
[0022]
In this way, since the black matrix can be arranged only on one substrate side, strict alignment with the other substrate becomes unnecessary during assembly. Further, the margin of the black matrix line width can be reduced, and the aperture ratio of the liquid crystal display panel is increased.
[0023]
According to a ninth aspect of the present invention, in any one of the first to eighth aspects, the one substrate is a quartz substrate, and the light shielding layer is a silicide-based metal.
[0024]
Silicide-based metal has a melting point sufficiently higher than the maximum process temperature when forming a switching element on one substrate, and the coefficient of thermal expansion with a quartz substrate is closer to that of other metals or metal compounds. Therefore, the generation of cracks and cracks can be reduced.
[0025]
An electronic apparatus according to a tenth aspect of the invention includes the liquid crystal display panel according to any one of the first to ninth aspects.
[0026]
According to the invention of claim 10, the crosstalk is reduced, and the switching operation can be accurately executed by the switching element depending on the signal potential of the scanning signal line, and the image quality of the display screen of the electronic device is improved. .
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0028]
FIG. 1 shows a cross section of an active matrix liquid crystal display panel. In FIG. 1, this liquid crystal display panel is configured by enclosing a liquid crystal 14 between two substrates 10 and 12 which are transparent substrates. One substrate 10 is an insulating substrate such as quartz. As will be described later, a top gate type thin film transistor (TFT) 30 as a switching element connected in series to the liquid crystal 14 of each pixel is arranged in an array on the quartz substrate 10. It is formed. On the quartz substrate 10, TFTs constituting a liquid crystal drive circuit are also formed. The other substrate 12 is formed of, for example, a glass substrate. A transparent electrode 16 made of ITO (Indium Tin Oxide) is formed on the surface 12a of the glass substrate 12 facing the quartz substrate 10 so as to cover the facing surface 12a, and functions as a common electrode. The counter substrate 12 is not formed with a chrome layer for the black matrix, and this black matrix is disposed only on the quartz substrate 10 side as described later.
[0029]
Next, each layer formed on the quartz substrate 10 will be described with reference to FIGS. FIG. 2 is a perspective view of each layer formed in each pixel region on the quartz substrate 10 and shows a dual gate TFT structure. The quartz substrate 10 mainly includes the above-described TFT 30, a light shielding layer 20 formed between the TFT 30 and the quartz substrate 10, and an insulating layer 22 that insulates the light shielding layer 20 from the TFT 30.
[0030]
As shown in FIGS. 1 and 2, the TFT 30 includes a first polysilicon layer 40 that serves as a source and a drain of a transistor, and a second polysilicon layer 44 that serves as a gate of the transistor. SiO formed between the polysilicon layers 40 and 44 to cover the first polysilicon layer 40.₂A gate oxide film 42 is provided. As shown in FIGS. 2 and 3D, a plurality of second polysilicon layers 44 are provided in parallel with the first direction (lateral direction in the figure) of the liquid crystal display panel, and a plurality of scanning signal lines of the liquid crystal display panel are provided. Used as
[0031]
A first interlayer insulating layer 46 is provided to cover the gate oxide film 42 and the second polysilicon layer 44. On top of that, a metal wiring layer 48 made of, for example, aluminum (Al) that functions as a source line of the transistor is provided. The metal wiring layer 48 is connected to the first polysilicon layer 40 through a first contact hole 47 formed in the first interlayer insulating layer 46. As shown in FIGS. 2 and 4B, a plurality of the metal wiring layers 48 are provided in parallel with a second direction (vertical direction in the drawing) perpendicular to the first direction of the liquid crystal display panel. Used as a plurality of data signal lines of a liquid crystal display panel.
[0032]
A second interlayer insulating layer 50 is provided so as to cover the metal wiring layer 48 and the first interlayer insulating layer 46, and a transparent electrode 52 made of, for example, ITO is formed thereon at a position facing each pixel region. The transparent electrode 52 is connected to the first polysilicon layer 40 via the second contact hole 51 formed in the first and second interlayer insulating layers 46 and 50 and functions as a pixel electrode.
[0033]
In this liquid crystal display panel, when an ON voltage equal to or higher than the threshold value of the TFT 30 is applied to the second polysilicon layer 44 corresponding to the scanning signal line in a certain row within the selection period, all the TFTs existing in that row are turned on. At that time, a data signal is supplied to each pixel through a plurality of metal wiring layers 48 corresponding to the data signal lines in each column, and a signal potential is applied to each transparent electrode 52 through each turned-on TFT 30. The In this way, a difference voltage between the common potential of the transparent electrode 16 of the counter substrate 12 and the signal potential of the transparent electrode 52 for each pixel on the quartz substrate 10 side is applied to the liquid crystal 14. Since the TFT 30 is turned off in the non-selection period, the display state is maintained until the next selection period by the voltage charged in the liquid crystal 14 in the selection period. Note that a storage capacitor, which will be described later, is connected in parallel with the liquid crystal 14 in order to improve the voltage holding characteristic during the non-selection period. By repeating this operation for each row, a desired image can be displayed on the liquid crystal display panel.
[0034]
Next, each layer formed on the quartz substrate 10 will be described with reference to the manufacturing steps shown in FIGS. 3 (A) to (D) and FIGS. 4 (A) to (C).
[0035]
<Annealing process>
The quartz substrate 10 at the manufacturing stage has an 8-inch wafer shape. First, the quartz substrate 10 is heated to a temperature equal to or higher than the maximum process temperature of the quartz substrate 10 (this time 1000 ° C. in the thermal oxidation step for the gate oxide film 42), for example, 1000 ° C.₂Annealing was performed in a gas atmosphere. By this pretreatment, distortion generated in the quartz substrate 10 during heat treatment at the maximum process temperature to be performed later is previously removed.
[0036]
<The formation process of the light shielding layer 20>
This light shielding layer 20 prevents light reflected from the surface of the quartz substrate 10 from entering the TFT 30. The light shielding layer 20 can prevent the formation of photocarriers in the TFT 30 and can prevent crosstalk due to leakage current.
[0037]
Therefore, as shown in FIG. 1, the light shielding layer 20 is formed over a width wider than that of the first polysilicon layer 40 and is made of a material having sufficient light shielding characteristics. As the required light shielding characteristics of the light shielding layer 20, the OD value is 3 or more, in other words, the transmittance is 1/1000 or less.
[0038]
As the characteristics of the light shielding layer 20, it is necessary to have heat resistance against the maximum process temperature of the liquid crystal display panel in addition to the above light shielding characteristics. In this embodiment, as will be described later, the thermal oxidation step of the gate oxide film 42 is the highest process temperature, for example, 1000 ° C. Therefore, the light shielding layer 20 uses a metal or a metal compound as a material having a melting point of 1000 ° C. or higher which is the maximum process temperature. Examples of this kind of suitable material include silicide-based metals such as tungsten silicide (WSi) and molybdenum silicide (MoSi). This type of silicide-based metal is preferable in that it has good compatibility with the quartz substrate 10 and can have a thermal expansion coefficient close to that of the quartz substrate 10. Thereby, it can prevent that a crack and a crack arise in quartz substrate 10 grade | etc.,.
[0039]
Further, as shown in FIG. 3A, the light shielding layer 20 is formed of a region A facing the TFT 30 and a region B extending in the lateral direction (direction parallel to the scanning signal line). With this arrangement, the black matrix surrounding each pixel can be formed only on the quartz substrate 10 side by the light shielding layer 20 and the metal wiring layer 48 having a light shielding property intersecting with the light shielding layer 20. Thus, unlike the case where the black matrix is configured by the light shielding layer provided on the counter substrate, for example, the chromium layer, the precise alignment between the quartz substrate 10 and the counter substrate 12 is not necessary. Conventionally, it has been necessary to secure a relatively large margin in the line width of the black matrix formation layer in consideration of the positional deviation between the two substrates, but this is not necessary in this embodiment. Therefore, the aperture ratio of the liquid crystal display panel is increased, and a bright display screen can be secured.
[0040]
The light shielding film 20 is formed by sputtering or CVD (chemical vapor deposition), and a photolithography process and an etching process are performed so that only the regions A and B shown in FIG. In addition, when using the light shielding layer 20 as a black matrix like FIG. 3 (A), it is necessary to have sufficient thickness so that the light shielding layer 20 may become black. For this reason, in the case of a silicide metal, the film thickness may be 0.1 μm or more.
[0041]
<Formation process of insulating layer 22>
The insulating layer 22 is for insulating the light shielding layer 20 from the first polysilicon layer 40. This insulating layer 22 is made of, for example, SiO.₂For example, it is formed by CVD.
[0042]
<About the potential setting of the light shielding layer 20 and the film thickness of the insulating layer 22>
The light shielding layer 20 has a floating potential when not connected to other wiring. In this case, when the film thickness of the insulating layer 22 is thin, the charge of the light shielding layer 20 adversely affects the switching of the TFT 30 as described above. In order to prevent this, the insulating layer 22 must be formed thick.
[0043]
In this embodiment, a constant DC potential is applied to the light shielding layer 20 in order to realize a normal switching operation depending on only the gate potential in the TFT 30 without depending on the film thickness of the insulating layer 22.
[0044]
In this embodiment, the off potential applied to the gate of the TFT 30 is always applied to the light shielding layer 20. The TFT 30 provided for each pixel is an N-type TFT, and, for example, −1 V is constantly applied to the light shielding layer as an off potential to the gate. In this way, even if the charge of the light shielding layer 20 affects the TFT 30 via the insulating layer 22, the TFT 30 is not erroneously turned on by the charge of the light shielding layer 20. In order to do this, the potential applied to the light shielding layer 20 may be set to a potential lower than the threshold value of the TFT 30. In the case of an N-channel TFT, a ground potential or a negative potential may be used.
[0045]
The off potential is also applied to the light shielding layer provided opposite to the TFT forming the liquid crystal drive circuit. At this time, when both N-type and P-type TFTs are used as transistors used in the liquid crystal drive circuit, different off-potentials are applied to the P and N-type TFTs on the light shielding layer facing them.
[0046]
In this case, since the switching operation of the TFT 30 is not affected by the charge of the light shielding layer 20, the insulating film 22 can be simply insulated from the light shielding layer 20 and the first polysilicon layer 40. If it is. In this case, the thickness of the light shielding layer 20 may be 0.05 μm or more, and may be thinner than the thickness (0.8 μm or more) of the insulating layer 22 required when the light shielding layer 20 is at a floating potential. . The thickness of the insulating layer 22 can be selected from 0.05 to 1.5 μm.
[0047]
In the case of FIG. 3A, the light shielding layer 22 is provided separately from at least the number of scanning signal lines corresponding to the second polysilicon layer 44 that is the scanning signal line. In this case, a scanning signal to the corresponding scanning signal line may be supplied to each light shielding layer 22. Thus, the second polysilicon layer 44 and the light shielding layer 20 which are scanning signal lines are both turned on when the TFT 30 is turned on, and turned off when the TFT 30 is turned off. Disappear.
[0048]
<About the case where the light shielding layer 20 is used as a capacitor line of a storage capacitor>
In addition to the regions A and B shown in FIG. 3A, the light shielding layer 20 can be formed in the region C shown in FIG. This region C is a region opposite to the region in which the first polysilicon layer 40 shown in FIG. Accordingly, the storage capacitor C1 can be configured by the light shielding layer 20 and the first polysilicon layer 40.
[0049]
The first and second polysilicon layers 40 and 44 also constitute a storage capacitor C2. As shown in FIG. 6, the electrical connection relationship between the holding capacitors C1 and C2, the liquid crystal 14 and the TFT 30 is as shown in FIG. Accordingly, the total storage capacity in this case is C1 + C2, and the storage capacity can be increased.
[0050]
Here, the storage capacitor C1 depends on the thickness of the insulating layer 22, and is selected from 0.05 to 1.5 μm, which is a preferable range of the insulating layer 22, to be set to a desired capacitance. it can. The storage capacitor C1 increases as the insulating layer 22 is made thinner. Therefore, when it is desired to secure a large storage capacitor C1, it is preferable to set the light shielding layer 20 to a constant DC potential and make the insulating layer 22 thin as described above.
[0051]
The total storage capacitor C1 + C2 is preferably set with the following width in accordance with the density of pixels formed on the quartz substrate 10. In the case of a VGA (Video Graphics Array) with a pixel density of 640 to 480 dots, it is 20 fF to 200 fF, and in the case of a SVGA (Super Video Graphics Array) with a pixel density of 800 to 600 dots, it is also 20 fF to 200 fF. .
[0052]
<Process for Forming First Polysilicon Layer 40>
After the insulating layer 22 is formed, the monosilane (SiH) is heated while the quartz substrate 10 is heated to about 500 ° C._Four) A gas was supplied at a flow rate of 500 cc / min, and an amorphous silicon (a-Si) deposition film was formed on the quartz substrate 10 at a pressure of 30 Pa. By performing this treatment for about 2 hours, an a-Si film having a thickness of 0.055 μm was formed.
[0053]
After this, N₂Annealing treatment was performed at 640 ° C. for about 6 hours in an atmosphere, and a polysilicon film was formed by solid phase growth. There is also a method of forming a polysilicon layer by CVD, but this makes the grain size fine. In this embodiment, since the grain is solid-phase grown from a-Si to form polysilicon, the grain size is large, and the formed polysilicon layer is close to the characteristics of a single crystal. It is improving.
[0054]
Thereafter, the first polysilicon layer 40 having the pattern shown in FIG. 3B is formed by performing a photolithography process, an etching process, and the like.
[0055]
The film thickness of the first polysilicon layer 40 is reduced by the subsequent thermal oxidation process, but the final film thickness is preferably 0.02 to 0.15 μm. Below this lower limit, the resistance of the first polysilicon layer 40 becomes too large, and there is a risk that the on-current cannot be secured. Since this on-current flows in a predetermined thickness region on the MOS interface side, the leakage current increases when the thickness exceeds this value, so it is preferable not to exceed the upper limit of the above range.
[0056]
<Step of Forming Gate Oxide Film 42>
(1) Formation of thermal oxide film
First, the first polysilicon layer 40 was thermally oxidized for 30 minutes in an atmosphere of 1000 ° C. and 100% dry oxygen. At this time, the 0.055 μm first polysilicon layer 40 becomes 0.04 μm, and a 0.03 μm thermal oxide film (SiO 2).₂) 42a was formed on the first polysilicon layer 40.
[0057]
FIG. 7 shows the relationship between the thermal oxidation time and the thermal oxide film thickness, and FIG. 8 shows the relationship between the thermal oxide film thickness and the warp occurring in the 8-inch quartz substrate 10. As shown in FIG. 8, the thermal oxidation temperature has an upper limit of 1050 ° C. at which the warpage of the 8-inch quartz substrate 10 is 100 μm or less. As is apparent from FIG. 8, the warp of the quartz substrate 10 cannot be suppressed to 100 μm or less when the thermal oxidation temperature exceeds 1100 ° C. and 1150 ° C.
[0058]
Further, even if the thermal oxidation is performed at 1050 ° C. or less, if the thermal oxidation time is long, in other words, if the thermal oxide film 42a is thick, the warp of the quartz substrate 10 cannot be suppressed to 100 μm or less. According to FIG. 8, when the thermal oxidation temperature is 1050 ° C. or less, the thermal oxide film thickness is approximately 0.1 μm or less, and the warpage of the quartz substrate 10 can be suppressed to 100 μm or less. However, it is preferable that the thermal oxide film thickness is further thinner due to other factors described below.
[0059]
FIGS. 9A to 9F schematically show electron micrographs of the MOS interface after thermal oxidation, and show roughness (unevenness) of the MOS interface at each thermal oxidation temperature. As can be seen from the figure, the roughness of the MOS interface is smaller as the thermal oxidation temperature is higher. In this sense, the higher the thermal oxidation temperature, the better. However, in consideration of the warp of the quartz substrate 10, it is necessary to set it to 1050 ° C. or lower.
[0060]
According to the present inventors, it has been found that the above-mentioned roughness of the MOS interface becomes more prominent as the thermal oxidation time becomes longer, in other words, as the thermal oxide film thickness increases. Then, the roughening of the MOS interface causes a portion of the thermal oxide film 42a on which the film density becomes rough to cause a current to flow intensively, and the withstand voltage of the thermal oxide film 42a is lowered. .
[0061]
Considering these, the thickness of the thermal oxide film 42a is preferably 0.015 to 0.05 μm, more preferably 0.02 to 0.035 μm. The lower limit of the thickness of the thermal oxide film 42a is determined from the point that if it is thinner than that, it becomes difficult to form the interface itself. The upper limit is determined from the viewpoint of ensuring the withstand voltage in view of the relationship between the warp of the substrate and the temperature.
[0062]
(2) Formation of CVD oxide film
By forming the thermal oxide film 42a, a MOS interface with relatively little roughness can be formed. However, this alone cannot secure a sufficient withstand voltage. Therefore, in this embodiment, the uneven thermal oxide film 42a reflecting the roughness of the MOS interface is formed by SiO having a high step coverage capability.₂It is covered with a film 42b. The CVD oxide film 42b is formed on the entire surface of the quartz substrate 10 as shown in FIG. This eliminates the need for a photolithography process, an etching process, and the like for patterning. In addition, a step formed on the surface of the second interlayer insulating film 50 and the transparent electrode 52 which is the uppermost layer of the quartz substrate 10 by forming the CVD oxide film 42b at a position other than the thermal oxide film 42a shown in FIG. Can be reduced. For this reason, the rubbing process for liquid crystal alignment becomes easy, and it becomes easy to suppress the cell gap between the substrates 10 and 12 within a desired dimensional accuracy.
[0063]
The CVD oxide film 42b is formed of a gas containing silicon such as monosilane (SiH_Four) And oxygen-containing gas such as nitrogen peroxide (N₂O), for example, in an oxygen-excess atmosphere with a flow ratio of 1:50, SiO 2 by the HTO method.₂The film was vapor grown. In an excess silicon atmosphere, the CVD oxide film 42b has an electric charge, which is not preferable. The pressure at this time was 80 Pa. The upper limit of the film formation temperature is 1050 ° C., which is the same as the thermal oxidation temperature, and preferably 600 to 1000 ° C. The upper limit is for setting the warp of the quartz substrate 10 to 100 μm or less, and the lower limit is determined from the viewpoint of securing the film quality of the CVD film 42b. The film forming temperature is more preferably 700 to 900 ° C., and further preferably 750 to 850 ° C. in order to secure a step coverage of 0.7 or more as shown in FIG. The pressure is preferably 300 pa or less. As shown in FIG. 11, the pressure is set to 200 Pa or less in order to secure a step coverage of 0.7 or more. Although there is no restriction | limiting in particular about the minimum of a pressure, as shown in FIG. 11, it has confirmed that a high step coverage was obtained at the pressure of 40 Pa. Further, a gas containing silicon such as monosilane (SiH_Four) Gas containing oxygen, such as nitrogen peroxide (N₂O) flow rate ratio (N₂O / SiH_Four) Is set to 25 to 75 from the viewpoint of achieving uniformity within the quartz substrate 10 surface of 10% or less as shown in FIG. 12, and to be set to 40 to 60 for achieving in-plane uniformity of 5% or less. .
[0064]
The film thickness of the CVD oxide film 42b is preferably 0.02 μm or more. This value is obtained from the viewpoint of securing the gate breakdown voltage, and the step coverage improves as the film thickness increases. The thickness of the CVD oxide film 42b can be determined in consideration of the total film thickness of the gate oxide film 42 composed of the CVD oxide film 42b and the thermal oxide film 42a. The thickness of the gate oxide film 42 also affects the size of the storage capacitor C2 formed by the first and second polysilicon layers 40 and 44. As the thickness of the gate oxide film 42 is reduced, the storage capacitor C2 can be increased. From the viewpoint of securing the storage capacitor C2, the thickness of the gate oxide film 42 is preferably 0.05 to 0.12 μm.
[0065]
Therefore, in order to obtain this total film thickness, considering that the thickness of the thermal oxide film 42a is 0.015 to 0.05 .mu.m, the film thickness of the CVD oxide film 42b is 0.03 to 0.03 mm. A range of 1 μm is sufficient. As described above, when the thickness of the thermal oxide film 42a is 0.02 to 0.035 μm, the thickness of the CVD oxide film 42b is sufficient in the range of 0.05 to 0.09 μm.
[0066]
This CVD oxide film 42b is then annealed. Inert gas, eg N₂Annealing was performed in an atmosphere at a temperature in the range of 600 to 1000 ° C., for example, 950 ° C. for 30 minutes. As a result, defects in the CVD oxide film 42b can be rearranged and the fixed charge can be released. The above temperature range is necessary to escape the fixed charge.
[0067]
<Capacitance Formation Process on First Polysilicon Layer 40>
The region D of FIG. 3C is masked, and an impurity such as phosphorus is dosed to a region where the capacitance of the first polysilicon layer 40 other than that is to be made, for example 3 × 10¹⁴/ Cm^ThreeThe first polysilicon layer 40 in that portion was reduced in resistance. The dose amount is 1.0 × 10¹⁴~ 2.0 × 10¹⁵/ Cm^ThreeIt is preferable that The lower limit is determined from the viewpoint of securing the conductivity necessary for forming a capacitance in the first polysilicon layer 40, and more preferably 3.0 × 10.¹⁴/ Cm^ThreeIf it is more, the resistance is sufficiently lowered. The upper limit is required from the viewpoint of suppressing deterioration of the gate oxide film 42.
[0068]
<Step of Forming Second Polysilicon Layer 44>
Next, a second polysilicon layer is formed on the entire surface, and an impurity such as phosphorus is doped to reduce the resistance. Thereafter, a gate electrode is formed by the second polysilicon layer 44 patterned as shown in FIG. 3D by performing a photolithography process and an etching process. In this embodiment, the gate electrode 44 intersects the polysilicon layer 40 twice and has a dual gate structure. With the dual gate structure, leakage current at the time of off can be reduced. Instead of the dual gate, a single gate that intersects the polysilicon layer 40 once may be used.
[0069]
<Implantation process of impurities for transistor formation>
First, in order to form an N-type transistor, impurity phosphorus is added to the source and drain regions in the region D in FIG. 3D using the second polysilicon layer 44 serving as a gate as a mask.¹³/ Cm^ThreeLight dope with a dose of Further, a mask wider than the gate width is formed over the gate, and impurity boron is added to the source region in FIG.¹⁵/ Cm^ThreeThe second implantation is carried out at a dose of 5% and high doping is performed. Thereby, the masked region becomes a light-doped drain. The dose amount during the second implantation is preferably 1.0 × 10¹²~ 1.0 × 10¹⁴/ Cm^ThreeAnd good. Below the lower limit, the resistance increases and the on-current decreases. When the upper limit is exceeded, leakage current easily flows. In this embodiment, an LDD structure having a low concentration region and a high concentration region in the source / drain region is used. However, the present invention is not limited to the LDD structure, and the source / drain region is separated from the gate electrode. An offset structure may be used. Alternatively, a self-aligned structure in which source / drain regions are formed using a gate electrode as a mask may be used. By using the LDD structure or the offset structure, the leakage current at the time of off can be reduced. Therefore, by using together with the above-described dual gate structure, the leakage current at the time of OFF is further reduced.
[0070]
Similarly, an N-type transistor used as a liquid crystal driver circuit is also formed on the quartz substrate 10. The P-type transistor of the liquid crystal driver is similarly formed, that is, boron is 1.0 × 10 6 using the gate electrode as a mask.¹³/ Cm^ThreeLight dope with a dose of Thereafter, a mask wider than the gate electrode is formed by starvation of the gate electrode, and phosphorus is added at 1.0 × 10 6.¹⁵/ Cm^ThreeThe LDD structure is formed by implanting at a dose of.
[0071]
<Process for Forming First Interlayer Insulating Layer 46>
Next, a first interlayer insulating layer 46 is formed. This was formed with a film thickness of 0.08 μm by CVD under the conditions of 140 cc / min, substrate temperature of 680 ° C., and pressure of 50 Pa for TEOS (tetraethyl osol silicate). Thereafter, annealing was performed at 950 ° C. for 20 minutes to activate the impurities in the first interlayer insulating layer 46 to improve the film quality. Then, for example, it heated at 500 degreeC for 1 hour using the forming gas which consists of argon and hydrogen. As a result, hydrogen was contained in the first polysilicon layer 40 and the silicon unbonded portion was bonded to reduce the level in the gap, thereby improving the characteristics of the TFT 30.
[0072]
Further, a first contact hole 47 was formed at the position shown in FIG. 4A by performing a photolithography process and an etching process. As an etching step, wet etching was performed after dry etching, and light etching for exposing the first polysilicon layer 40 was performed.
[0073]
<Formation process of metal wiring layer 48>
By sputtering aluminum (Al) and then performing patterning, a metal wiring layer 48 was formed as shown in FIG. At this time, the metal wiring layer 48 is connected to the first polysilicon layer 40 through the first contact hole 47. The metal wiring layer 48 is not limited to Al but may be any material having conductivity such as Cr.
[0074]
<The formation process of the 2nd interlayer insulation layer 50>
The second interlayer insulating layer 50 is made of SiO containing boron and phosphorus.₂(BPSG) was formed by atmospheric pressure CVD. As process gases, TEOS, TEB (tetraethyl borate), and TMOP (tetramethyloxyphosphate) were used. Thereafter, the second contact hole 51 was formed at the position shown in FIG. 4C by performing the same process as the first contact hole 47. When the aspect ratio of the second contact hole 51 is large and it is difficult to control the etching stop within the thickness range of the first polysilicon layer 40, for example, polysilicon is formed under the first polysilicon layer 40. A sheet or the like may be formed in advance.
[0075]
<Process for forming transparent electrode 52>
On the second interlayer insulating layer 50, ITO (indium tin oxide) was sputtered and then patterned to form a transparent electrode 52 as shown in FIG.
[0076]
In the above-described embodiments, the switching element is a TFT, but the present invention can be similarly applied to a liquid crystal display panel using a back-to-back diode in which photocarriers are generated by reflected light.
[0077]
<Description of LCD panel>
FIG. 13 shows a system configuration example of a substrate on which TFTs are formed in the liquid crystal panel of the above embodiment. Each pixel 190 arranged corresponding to the intersection of the gate line 102 and the signal line 103 arranged so as to cross each other is composed of a pixel electrode 114 made of ITO or the like and a TFT 191. The TFT 191 applies a voltage corresponding to the pixel signal on the signal line 103 to the pixel electrode 114. The TFTs 191 in the same row (Y direction) have their gates connected to the same gate line 102 and their drains connected to corresponding pixel electrodes 114. The sources of the TFTs 191 in the same column (X direction) are connected to the same signal line 103. In this embodiment, the transistors constituting the peripheral circuits (X and Y shift registers and sampling means) 150 and 160 are constituted by polysilicon TFTs having a polysilicon layer as an operation layer, similar to TFTs for driving pixels. The transistors forming the peripheral circuits 150 and 160 are simultaneously formed by the same process together with the pixel driving TFT.
[0078]
In this embodiment, a shift register (hereinafter referred to as an X shift register) 151 for sequentially selecting the signal lines 103 is arranged on one side (upper side in FIG. 13) of the display area (pixel matrix) 120, and the other of the pixel matrix. On one side, a shift register (hereinafter referred to as a Y shift register) 161 for sequentially selecting the gate lines 102 is provided. Further, a buffer 163 is provided in the next stage of the Y shift register 161 as necessary. A sampling switch (TFT) 152 is provided at the other end of the signal line 103, and these sampling switches 152 transmit the image signals VID1 to VID3 input to the external terminals 174, 175, and 176. The video lines 154, 155, and 156 are connected to the signal line 103, and are sequentially turned on / off by a sampling pulse output from the X shift register 151. The X shift register 151 selects all the signal lines 103 one by one in order during one horizontal scanning period based on clocks CLX1 and CLX2 input from the outside via terminals 172 and 173. , X2, X3,... Xn are supplied to the control terminal of the sampling switch 152. On the other hand, the Y shift register 161 is operated in synchronization with clocks CLY1 and CLY2 input from the outside via terminals 177 and 178, and sequentially drives the gate lines 102.
[0079]
14A and 14B show a cross section and a planar layout configuration of a liquid crystal panel 130 to which the liquid crystal panel is applied. As shown in the figure, on the surface side of the liquid crystal panel substrate 110, an incident side glass substrate (counter substrate) having a counter electrode 133 made of a transparent film electrode (ITO) to which a common electrode potential is applied and a color filter layer 113 is provided. ) 131 is disposed at an appropriate interval, and a TN (Twisted Nematic) type liquid crystal or SH (Super Homeotropic) type liquid crystal 137 is filled in a gap sealed around with a sealing material 136. It is comprised as 130. Further, the peripheral circuits 150 and 160 are configured to be shielded from light by, for example, black matrix or the like provided on the counter substrate 131. Note that the counter substrate 131 is provided with a liquid crystal injection port 138.
[0080]
<Description of electronic equipment>
An electronic device configured using the liquid crystal display panel of the above-described embodiment includes a display information output source 1000, a display information processing circuit 1002, a display drive circuit 1004, a display panel 1006 such as a liquid crystal panel, and a clock generation circuit shown in FIG. 1008 and the power supply circuit 1010 are comprised. The display information output source 1000 is configured to include a memory such as a ROM and a RAM, a tuning circuit that tunes and outputs a television signal, and outputs display information such as a video signal based on the clock from the clock generation circuit 1008. To do. The display information processing circuit 1002 processes display information based on the clock from the clock generation circuit 1008 and outputs it. The display information processing circuit 1002 can include, for example, an amplification / polarity inversion circuit, a phase expansion circuit, a rotation circuit, a gamma correction circuit, or a clamp circuit. The display driving circuit 1004 includes a scanning side driving circuit and a data side driving circuit, and drives the liquid crystal panel 1006 to display. The power supply circuit 1010 supplies power to each of the circuits described above.
[0081]
As an electronic apparatus having such a configuration, a liquid crystal projector shown in FIG. 16, a personal computer (PC) and an engineering workstation (EWS) corresponding to multimedia shown in FIG. 17, a pager shown in FIG. 18, a mobile phone, a word processor, Examples include a television, a viewfinder type or a monitor direct view type video tape recorder, an electronic notebook, an electronic desk calculator, a car navigation device, a POS terminal, and a device equipped with a touch panel.
[0082]
The liquid crystal projector shown in FIG. 16 is a projection type projector using a transmissive liquid crystal panel as a light valve, and uses, for example, a three-plate prism type optical system. In FIG. 16, in the projector 1100, the projection light emitted from the lamp unit 1102 of the white light source is divided into the three primary colors R, G, and B by a plurality of mirrors 1106 and two dichroic mirrors 1108 inside the light guide 1104. Are guided to the three liquid crystal panels 1110R, 1110G, and 1110B that display images of the respective colors. The light modulated by the respective liquid crystal panels 1110R, 1110G, and 1110B is incident on the dichroic prism 1112 from three directions. In the dichroic prism 1112, the red R and blue B lights are bent by 90 °, and the green G light travels straight, so that images of the respective colors are synthesized, and a color image is projected onto a screen or the like through the projection lens 1114.
[0083]
A personal computer 1200 illustrated in FIG. 17 includes a main body 1204 including a keyboard 1202 and a liquid crystal display screen 1206.
[0084]
A pager 1300 shown in FIG. 18 includes a liquid crystal display panel 1304, a light guide 1306 having a backlight 1306a, a circuit board 1308, first and second shield plates 1310 and 1312, and two elastic conductors in a metal frame 1302. It has a body 1314, 1316 and a film carrier tape 1318. The two elastic conductors 1314 and 1316 and the film carrier tape 1318 connect the liquid crystal display panel 1304 and the circuit board 1308.
[0085]
Here, the liquid crystal display panel 1304 is obtained by enclosing liquid crystal between two transparent substrates 1304a and 1304b, and at least a dot matrix type liquid crystal display panel is configured. A driving circuit 1004 shown in FIG. 15 or a display information processing circuit 1002 can be formed on one transparent substrate. Circuits that are not mounted on the liquid crystal display panel 1304 are external circuits, and can be mounted on the circuit board 1308 in the case of FIG.
[0086]
FIG. 18 shows the structure of the pager, so that a circuit board 1308 is required in addition to the liquid crystal display panel 1304. A structure in which the liquid crystal display panel 1304 is fixed to a metal frame 1302 as a housing is used for an electronic device. It can also be used as a liquid crystal display device as a component. Further, in the case of the backlight type, a liquid crystal display device can be configured by incorporating a liquid crystal display panel 1304 and a light guide 1306 provided with a backlight 1306a in a metal frame 1302. Instead, as shown in FIG. 19, a TCP in which an IC chip 1324 is mounted on a polyimide tape 1322 having a metal conductive film formed on one of two transparent substrates 1304a and 1304b constituting a liquid crystal display panel 1304. (Tape Carrier Package) 1320 can be connected to be used as a liquid crystal display device which is one component for electronic equipment.
[0087]
[Brief description of the drawings]
FIG. 1 is a partial cross-sectional view of a liquid crystal display panel of the present invention.
2 is a perspective view of each layer formed on a quartz substrate of the liquid crystal display panel of FIG. 1. FIG.
FIGS. 3A to 3D are process diagrams in the order of the manufacturing process of each layer formed on a quartz substrate. FIGS.
4 (A) to 4 (C) are process diagrams in the order of the manufacturing process of each layer formed on the quartz substrate following FIG. 3 (D).
FIG. 5 is a plan view showing a formation pattern of the light shielding layer when the light shielding layer is used as a capacitor line of a storage capacitor connected in parallel to the liquid crystal.
FIG. 6 is a circuit diagram showing an electrical connection relationship among a switching element, a liquid crystal, and a storage capacitor.
FIG. 7 is a characteristic diagram showing the relationship between thermal oxidation time and thermal oxide film thickness.
FIG. 8 is a characteristic diagram showing a relationship between a thermal oxide film thickness and a warp occurring in an 8-inch quartz substrate.
FIG. 9A to FIG. 9F are characteristic diagrams schematically showing electron micrographs showing the rough state of the MOS interface for each thermal oxide film temperature.
FIG. 10 is a characteristic diagram showing temperature dependence characteristics of step coverage of a CVD oxide film constituting a gate oxide film.
FIG. 11 is a characteristic diagram showing pressure-dependent characteristics of step coverage of a CVD oxide film constituting a gate oxide film.
FIG. 12 is a characteristic diagram showing a flow ratio dependence characteristic of uniformity in a substrate surface of a CVD oxide film constituting a gate oxide film.
13 is a schematic explanatory view showing a TFT and a drive circuit formed on the quartz substrate side shown in FIG. 1. FIG.
14A is a cross-sectional view of the entire liquid crystal panel shown in FIG. 1, and FIG. 14B is a diagram showing a planar layout thereof.
FIG. 15 is a block diagram of an electronic apparatus according to the invention.
FIG. 16 is a schematic explanatory diagram of a projector to which the present invention is applied.
FIG. 17 is an external view of a personal computer to which the present invention is applied.
FIG. 18 is an exploded perspective view of a pager to which the present invention is applied.
FIG. 19 is a schematic explanatory diagram illustrating an example of a liquid crystal display panel including an external circuit.
[Explanation of symbols]
10 Quartz substrate
12 Glass substrate
14 Liquid crystal
16 Common electrode (ITO)
20 Shading layer
22 Insulating layer
30 Thin film transistor
40 First polysilicon layer (source, drain)
42 Gate oxide film
42a Thermal oxide film
42b CVD oxide film
44 Second polysilicon layer (gate, scanning signal line)
46 First interlayer insulating layer
47 First contact hole
48 Metal wiring layer (data signal line)
50 Second interlayer insulating layer
51 Second contact hole
52 Pixel electrode (ITO)

Claims

一対の基板の間に液晶が封入され、かつ、一方の基板上に、走査信号に基づいて画像信号を画素電極に供給するスイッチング素子と、前記スイッチング素子と前記画素電極との間に接続された保持容量とを有する液晶表示パネルにおいて、
前記スイッチング素子は、ソース、ドレインとなる第１ポリシリコン層と、ゲート電極となる第２ポリシリコン層と、下層の前記第１ポリシリコン層及び上層の前記第２ポリシリコン層間に設けられたゲート絶縁膜とを有するトップゲート型薄膜トランジスタにて形成され、
前記一方の基板と前記薄膜トランジスタの前記第１ポリシリコン層との間に、遮光層と、該遮光層及び前記第１ポリシリコン層を絶縁する絶縁層とを設け、
前記第１ポリシリコン層の前記ドレイン側が、隣接する２つの画素電極間に延長形成され、その延長部が、前記保持容量の一方の電極とされ、前記第２ポリシリコン層が前記保持容量の一方の電極と対向して配置されて前記保持容量の他方の電極とされ、
前記遮光層が、前記薄膜トランジスタの前記ソースに前記画像信号を供給するデータ信号線と交差する方向に延び、前記保持容量の下層にて前記保持容量の電極幅よりも幅広に形成され、かつ、前記遮光層は前記保持容量の容量線として兼用され、
前記画素電極と前記薄膜トランジスタとの間の層に、前記データ信号線を設けたことを特徴とする液晶表示パネル。A liquid crystal is sealed between a pair of substrates, and a switching element that supplies an image signal to a pixel electrode based on a scanning signal is connected between the switching element and the pixel electrode on one substrate. In a liquid crystal display panel having a storage capacitor,
The switching element has a source, a first polysilicon layer serving as a drain, and a second polysilicon layer serving as a gate electrode, provided on a lower layer of the first polysilicon layer and the upper layer of the second polysilicon layers gate Formed by a top-gate thin film transistor having an insulating film,
A light shielding layer and an insulating layer that insulates the light shielding layer and the first polysilicon layer are provided between the one substrate and the first polysilicon layer of the thin film transistor,
The drain side of the first polysilicon layer is extended between two adjacent pixel electrodes, the extension is used as one electrode of the storage capacitor, and the second polysilicon layer is used as one of the storage capacitors. The other electrode of the storage capacitor is disposed to face the electrode of
The light shielding layer extends in a direction intersecting with a data signal line for supplying the image signal to the source of the thin film transistor, and is formed in a lower layer of the storage capacitor to be wider than an electrode width of the storage capacitor; and The light shielding layer is also used as a capacity line of the storage capacitor,
Wherein in a layer between the pixel electrode and the thin film transistor, liquid crystal display panel, wherein a pre-provided Kide data signal line.

請求項１において、
前記遮光層に走査信号を供給することを特徴とする液晶表示パネル。In claim 1,
A liquid crystal display panel, wherein a scanning signal is supplied to the light shielding layer.

請求項１または２において、
前記一方の基板には、液晶ドライバ用薄膜トランジスタが形成され、前記遮光層は、前記液晶ドライバ用薄膜トランジスタと対向する領域にも配置されていることを特徴とする液晶表示パネル。In claim 1 or 2,
A liquid crystal display panel, wherein a thin film transistor for liquid crystal driver is formed on the one substrate, and the light shielding layer is also disposed in a region facing the thin film transistor for liquid crystal driver.

請求項１乃至３のいずれかにおいて、
前記絶縁層の膜厚を、０．０５〜１．５μｍとしたことを特徴とする液晶表示パネル。In any one of Claims 1 thru | or 3,
A liquid crystal display panel, wherein the insulating layer has a thickness of 0.05 to 1.5 μm.

請求項１乃至４のいずれかにおいて、
前記遮光層は、前記一方の基板に形成された複数の遮光性の前記データ信号線と直交する方向に複数配列され、前記データ信号線と前記遮光層とでブラックマトリクスを構成することを特徴とする液晶表示パネル。In any one of Claims 1 thru | or 4 ,
A plurality of the light shielding layers are arranged in a direction orthogonal to the plurality of light shielding data signal lines formed on the one substrate, and the data signal lines and the light shielding layers constitute a black matrix. LCD panel to be used.

請求項５において、
前記一対の基板のうち、前記一方の基板に対向する他方の基板上には、遮光層が形成されないことを特徴とする液晶表示パネル。In claim 5 ,
A liquid crystal display panel, wherein a light shielding layer is not formed on the other substrate of the pair of substrates facing the one substrate.

請求項１乃至６のいずれかにおいて、
前記一方の基板は石英基板であり、前記遮光層は、シリサイド系金属であることを特徴とする液晶表示パネル。In any one of Claims 1 thru | or 6 .
The liquid crystal display panel according to claim 1, wherein the one substrate is a quartz substrate, and the light shielding layer is a silicide metal.

請求項１乃至７のいずれかに記載の液晶表示パネルを有することを特徴とする電子機器。An electronic apparatus comprising the liquid crystal display panel according to any one of claims 1 to 7.

走査信号に基づいて画像信号を画素電極に供給するスイッチング素子と、前記スイッチング素子と前記画素電極との間に接続された保持容量とを有する基板において、
前記スイッチング素子は、ソース、ドレインとなる第１ポリシリコン層と、ゲート電極となる第２ポリシリコン層と、下層の前記第１ポリシリコン層及び上層の前記第２ポリシリコン層間に設けられたゲート絶縁膜とを有するトップゲート型薄膜トランジスタにて形成され、
前記一方の基板と前記薄膜トランジスタの前記第１ポリシリコン層との間に、遮光層と、該遮光層及び前記第１ポリシリコン層を絶縁する絶縁層とを設け、
前記第１ポリシリコン層の前記ドレイン側が、隣接する２つの画素電極間に延長形成され、その延長部が、前記保持容量の一方の電極とされ、前記第２ポリシリコン層が前記保持容量の一方の電極と対向して配置されて前記保持容量の他方の電極とされ、
前記遮光層が、前記ソースに接続されるデータ信号線と交差する方向に延び、前記保持容量の下層にて前記保持容量の電極幅よりも幅広に形成され、かつ、前記遮光層は前記保持容量の容量線として兼用され、
前記画素電極と前記薄膜トランジスタとの間の層に、前記データ信号線を設けたことを特徴とするスイッチング素子を有する基板。In a substrate having a switching element that supplies an image signal to a pixel electrode based on a scanning signal, and a storage capacitor connected between the switching element and the pixel electrode,
The switching element has a source, a first polysilicon layer serving as a drain, and a second polysilicon layer serving as a gate electrode, provided on a lower layer of the first polysilicon layer and the upper layer of the second polysilicon layers gate Formed by a top-gate thin film transistor having an insulating film,
A light shielding layer and an insulating layer that insulates the light shielding layer and the first polysilicon layer are provided between the one substrate and the first polysilicon layer of the thin film transistor,
The drain side of the first polysilicon layer is extended between two adjacent pixel electrodes, the extension is used as one electrode of the storage capacitor, and the second polysilicon layer is used as one of the storage capacitors. The other electrode of the storage capacitor is disposed to face the electrode of
The light shielding layer extends in a direction intersecting with a data signal line connected to the source, and is formed in a lower layer of the storage capacitor so as to be wider than an electrode width of the storage capacitor, and the light shielding layer is formed of the storage capacitor. Is also used as a capacity line
A substrate having a switching element, wherein said in a layer between the pixel electrode and the thin film transistor, the pre-provided Kide data signal line.