JP3828530B2 - 半導体メモリ - Google Patents

Description

この発明は時分割動作する半導体メモリに関し、特に動作周波数を向上させるデコード系周辺回路に関する。

半導体メモリにおいてデータの出し入れを高速化する一手段としてパイプライン方式がある。パイプライン方式はメモリアクセスを時分割動作させる手法で、メモリアクセスを２から３段のパイプラインステージに分割して、高い周波数でのデータ転送を実現する。

図１６は外部クロックを用いた従来のアドレス信号カウントアップのタイミングチャートである。外部からクロックを取り込み内部でアドレス信号を生成するタイプであり、外部クロックをここではリードイネーブル信号／ＲＥ（信号ＲＥの反転信号あるいは立下がりの信号）と呼ぶ。図は例として３ビットのアドレス信号を示している。

図１７は図１６の信号が与えられる必要構成部分を抜き出して示すカラム系デコード手段の回路図である。カラムゲート105 はアドレスバッファ内に構成されるアドレスレジスタ101 〜103 の出力に応じて動作されるデコーダ104 を介して制御される。カラムゲート105 の電流通路の一端はメモリセルのデータを保持しておくデータレジスタ106 に、他端はデータの入出力端Ｉ／Ｏに繋がる。

図１６、図１７を参照しながら以下説明する。アドレスレジスタ101 〜103 の保持するアドレス信号（Ａ2 ，Ａ1 ，Ａ0 ）は、信号／ＲＥの周期Ｔ1 中において、（Ａ2 ，Ａ1 ，Ａ0 ）を（０，０，０）から（０，０，１）へとインクリメントする。（Ａ2 ，Ａ1 ，Ａ0 ）はアドレスバッファが保持しているアドレス信号であり、（Ａ2d，Ａ1d，Ａ0d）はデコーダの受けるアドレス信号である。

すなわち、アドレスレジスタが保持するアドレス信号の変化に対し、デコーダ104 は信号／ＲＥの立下がりでそのアドレス信号を受ける。つまり、実際のアドレス信号出力は周期Ｔ2 に入ってからであり、この周期Ｔ2 でアドレス信号（０，０，１）のセルの選択、選択されたセルのデータをデータレジスタへラッチする動作が行われ、周期Ｔ3 で図示しない出力バッファからデータ出力される。このように、アドレス信号のカウントアップを１周期先取りしてこれに要する時間を節約した構成となっている。これにより、アドレス信号に応じたメモリの読み出し動作が短い周期で可能になる。

上述したように、アドレス信号は実際に周期Ｔ2 になってからデコーダへ向かって出力される。よって、アドレスバッファ（アドレスレジスタ）からデコーダに至るまでの遅延時間ＤＴが周期Ｔ2 のサイクルに加わることになる。すなわち、周期Ｔ2 では、指定されたアドレス信号に対応したデコード動作を経てからデータレジスタ106 を介して対応するメモリセル内のアドレスにアクセスするといった実質的なメモリアクセス動作が行われるのが現状である。

よって、周期Ｔ2 はビット線やデータ線に電位が伝達される等のアナログ動作領域を含む回路を動作させ、メモリアクセス動作の中で最も時間のかかるクリティカルパスを有する。従って周期Ｔ2 で実質的にメモリデバイスの動作周波数が律速される。このような周期Ｔ2 に遅延時間ＤＴが含まれていることは、今後クロックの周期を極力短くする等のさらなる動作高速化が極めて困難になる。

また、メモリデバイスには、不良メモリセル救済用のリダンダンシ回路を備えたデバイスがよく知られている。リダンダンシ回路は不良メモリセルに対応するアドレス信号が入力されたことを検知して該当の不良メモリセルへのアクセスを中止し、これに代わるリダンダンシセル（予備のメモリセル）の選択を行う回路である。このリダンダンシ回路が上記のような同期型のメモリデバイスに設けられるとすれば、クリティカルパスを持つ周期Ｔ2 のパイプラインステージで動作させることになる。リダンダンシ回路は不良メモリセルを指定するアドレス信号であるか否かの判定動作を含むから、クリティカルパスはさらに長くなり、最大動作周波数を向上させる妨げになる。

従来では読み出し動作の周期になってからデコーダに向かってアドレス信号を出力している。このような構成ではアドレスバッファからデコーダに至るまでの遅延時間が、読み出し動作一連のサイクル（クリティカルパス）に加わることになり、動作マージンが損われる。さらに、リダンダンシ回路を付加する場合もクリティカルパスに加わることになり、メモリの最大周波数の向上を妨げ、メモリのさらなる動作高速化ができない。

この発明は上記のような事情を考慮してなされたものであり、その目的は、上記のような動作マージンを損う遅延時間やリダンダンシ回路の動作時間がクリティカルパスに影響しないようにカラム系デコード周辺の回路を構成する半導体メモリを提供することにある。

本発明の半導体メモリの第１の態様は、データを記憶する複数のメモリセルが行列状に配列されたメモリセルアレイと、データを記憶する複数のメモリセルが行列状に配列された予備のメモリセルアレイと、前記メモリセルアレイを選択する第１のデコーダと、前記予備のメモリセルアレイを選択する第２のデコーダと、動作周期を規定するクロック信号の第１の周期に同期して前記メモリセルにアクセスするためのアドレス信号を保持する第１のラッチ手段と、前記第１のラッチ手段に接続され、前記アドレス信号が不良のメモリセルを指定するリダンダンシアドレスであるか否かを判定し、リダンダンシアドレスが検出されたとき、前記第２のデコーダを選択するための第１の信号を出力するリダンダンシアドレス検知手段と、前記リダンダンシアドレス検知手段と前記第２のデコーダとの相互間に接続され、前記クロック信号の第２の周期に同期して前記第１の信号を保持し出力する第２のラッチ手段と、前記リダンダンシアドレス検知手段に接続され、前記第１の信号に応じて前記第１のデコーダを非選択とする第２の信号を生成する生成回路と、前記生成回路と前記第１のデコーダとの相互間に接続され、前記クロック信号の第２の周期に応じて前記第２の信号を保持し出力する第３のラッチ手段とを具備している。

本発明の半導体メモリの第２の態様は、データを記憶する複数のメモリセルがマトリクス状に配列されたメモリセルアレイと、データを記憶する複数のメモリセルがマトリクス状に配列された予備のメモリセルアレイと、前記メモリセルアレイ中の選択された前記メモリセルに対応するデータを保持する第１の保持手段と、前記予備のメモリセルアレイ中の選択された前記メモリセルに対応するデータを保持する第２の保持手段と、前記第１の保持手段を選択する第１のデコーダと、前記第２の保持手段を選択する第２のデコーダと、動作周期を規定するクロック信号の第１の周期に同期して前記メモリセルにアクセスするためのアドレス信号を保持する第１のラッチ手段と、前記第１のラッチ手段に接続され、前記アドレス信号が不良のメモリセルを指定するリダンダンシアドレスであるか否かを判定し、リダンダンシアドレスが検出されたとき、前記第２のデコーダを選択するための第１の信号を出力するリダンダンシアドレス検知手段と、前記リダンダンシアドレス検知手段と前記第２のデコーダとの相互間に接続され、前記クロック信号の第２の周期に同期して前記第１の信号を保持し出力する第２のラッチ手段と、前記リダンダンシアドレス検知手段に接続され、前記第１の信号に応じて前記第１のデコーダを非選択とする第２の信号を生成する生成回路と、前記生成回路と前記第１のデコーダとの相互間に接続され、前記クロック信号の第２の周期に応じて前記第２の信号を保持し出力する第３のラッチ手段とを具備している。

本発明によれば、動作マージンを損う遅延時間が読み出し動作の周期に加わらないカラム系デコード周辺の回路を構成したことにより、メモリの動作周期をさらに短くでき、さらに、リダンダンシ回路を変更することにより、リダンダンシ回路の動作時間に影響を受けず高速動作が可能な半導体メモリを提供できる。

以下、本発明の実施の形態について図面を参照して説明する。

図１はこの発明の第１の実施形態における半導体メモリに係るカラム系デコード手段の要部の回路図である。３ビットのアドレス信号出力手段は、前記読み出し信号／ＲＥの反転信号ＰＵＬにより制御されるアドレスレジスタ101 ，102 ，103 により構成されている。すなわち、アドレスレジスタ101 は前記信号ＰＵＬの入力によりアドレス信号Ａ0 を出力する。アドレスレジスタ102 はアドレス信号Ａ0 と信号ＰＵＬとの２入力ＡＮＤゲート95の出力が供給されることによりアドレス信号Ａ1 を出力する。アドレスレジスタ103 はアドレス信号Ａ1 及びＡ2 と信号ＰＵＬとの３入力ＡＮＤゲート96の出力が供給されることにより、アドレス信号Ａ2 を出力する。

アドレスレジスタ101 ，102 ，103 はそれぞれ同様構成であり次のように構成される。入力される信号ＩＮとインバータ81を介した反転信号／ＩＮでゲート制御されるＣＭＯＳ型のトランスファーゲート83，84，85，86が直列接続されている。トランスファーゲート83，86においては、ＰチャネルＭＯＳトランジスタが信号／ＩＮによりゲート制御され、ＮチャネルＭＯＳトランジスタが信号ＩＮによりゲート制御されるように構成されている。トランスファーゲート84，85においては、ＮチャネルＭＯＳトランジスタが信号／ＩＮによりゲート制御され、ＰチャネルＭＯＳトランジスタが信号ＩＮによりゲート制御されるように構成されている。トランスファーゲート86はインバータ87に入力され、インバータ87の出力はトランスファーゲート83に入力される。

また、トランスファーゲート84の電流通路に並列してインバータ88，89が直列接続されラッチ回路を構成するようにし、トランスファーゲート86の電流通路に並列してインバータ90，91が直列接続されラッチ回路を構成するようにしている。インバータ88，90それぞれの入力ノードにはリセット用のトランジスタ92，93が接続されトランジスタ92，93の両ゲートはリセット信号ＲＳＥＴにより制御される。インバータ87の出力はインバータ94に入力されインバータ94の出力ＯＵＴがアドレス信号出力となる。このような構成によれば、入力ＩＮがハイレベル（“Ｈ”）になった後、ロウレベル（“Ｌ”）に下がると、出力ＯＵＴは反転する。すなわち、アドレスレジスタ101 〜103 は信号ＰＵＬによりアドレス信号Ａ0 ，Ａ1 ，Ａ2 が切換わるバイナリカウンタとなる。

図２にこの発明の図１の構成によるアドレスカウントアップのタイミングチャートを示す。これは従来例の図１６に対応している。信号ＰＵＬは上述のように読み出し信号／ＲＥに同期させている。これにより、信号／ＲＥが“Ｌ”の間にアドレスレジスタ内のアドレス（Ａ0 ，Ａ1 ，Ａ2 ）のカウントアップが済み、信号／ＲＥが“Ｈ”になったところで次のアドレス，すなわち、上記カウントアップしたアドレス（Ａ0 ，Ａ1 ，Ａ2 ）に相当する（Ａ0d，Ａ1d，Ａ2d）が出力され、デコーダ104 （図１に示す）に伝達される。

さらに、デコーダ104 においてもアドレスレジスタ101 〜103 を動作させるのと同じ信号ＰＵＬが入力される。これにより、信号／ＲＥが“Ｌ”になった時点でメモリセルアレイ107 内で選択されたセルのデータを保持しているデータレジスタ106 からカラムゲート105 を介してデータがチップ内のＩ／Ｏバスに転送される。

上記構成によれば、データを読出す信号（／ＲＥ）とアドレス信号を動かす信号（ＰＵＬ）を同期させているために、常に正しいアドレスが選択される。また、図２を参照してわかるように、アドレスバッファからデコーダに至るまでの遅延時間ＤＴを読み出し動作に入る前のサイクル（周期Ｔ1 ）内でとるため、読み出し動作の周期においてマージンが増えることになる。これにより、メモリの動作周期をさらに短くでき、半導体メモリの動作高速化に寄与する。

図３はこの発明の第２の実施形態であり、リダンダンシ回路を備えたこの発明を適用するカラム系デコード手段の回路図である。図１と同様の箇所には同一符号を付している。メモリデバイスには、不良メモリセル救済用のリダンダンシ回路を備えたデバイスがよく知られている。リダンダンシ回路はリダンダンシアドレス判定回路111 と、この判定回路を動作制御する信号／ＰＲを、正しいアドレス信号がこの判定回路に到達するまで所定時間遅延させるための遅延回路112 と、判定回路の判定信号で制御される予備のデコーダ104Rと、予備のデコーダにより選択される予備のメモリセル（リダンダンシセル）及びそのリダンダンシセルのデータを保持するデータレジスタが配置されているリダンダンシメモリセルエリア107Rより構成される。

上記リダンダンシアドレス判定回路111 はアドレス信号を検知し、リダンダンシ回路を選択するか否か決定する回路である。この発明のカラム系デコード手段を適用する場合、このリダンダンシアドレス判定回路111 は従来の構成では正常に動作しないので変更する必要がある。これについて、以下説明する。

図４はこの発明の前提となるリダンダンシアドレス判定回路の構成を示す回路図である。プリチャージ信号／ＰＲによりノードＮ1 をハイレベルにするＰチャネルトランジスタ21、ノードＮ1 のレベルを出力ＯＵＴに導く直列接続のインバータ22，23、インバータ22，23の直列接続点にゲートが接続され、ノードＮ1 のレベルをフィードバックするＰチャネルトランジスタ24、ゲートに所定のアドレス（ここでは、Ａ0 ，／Ａ0 ，Ａ1 ，／Ａ1 ）が供給される並列接続のＮ型トランスファーゲート25〜28、このトランスファーゲート25〜28の各ソースに一端が接続されたフューズ素子29〜32、フューズ素子29〜32の他端と接地との間に信号／ＰＲによりゲート制御されるＮチャネルＭＯＳトランジスタ33から構成されている。

図５はアドレス信号入力に対する図４各部の波形である。図４において、例えばアドレス（Ａ0 ，Ａ1 ）＝（０，１）に不良があった場合はフューズ30と31が切断される。いま、アドレス信号（Ａ0 ，Ａ1 ）＝（０，１）が入力されることを考える。ノードＮ１は信号／ＰＲによるトランジスタ21のオンによりハイレベルにプリチャージされる。アドレス信号（Ａ0 ，Ａ1 ）＝（０，１）が入力されると、オンできるトランジスタ26，27はフューズ（30，31）が切断されているため、信号／ＰＲが“Ｈ”に戻ってもノードＮ1 はハイレベルのままである。これによりトランジスタ24のオンを伴い、出力ＯＵＴはハイレベル（“Ｈ”）となる。この“Ｈ”信号を用い、通常のデコーダを非選択にし、予備のデコーダを選択する。これにより、不良セルに換え、正常に動作するリダンダンシセルを選ぶことができる。

上記以外のアドレス信号が入力されるときは、信号／ＰＲの“Ｌ”（プリチャージ）から“Ｈ”の変化で、トランスファーゲート（25〜28）とフューズ素子（29〜32）の接地への直流パスが構成される。よって、ノードＮ1 は放電し、出力ＯＵＴはロウレベル（“Ｌ”）となる。この“Ｌ”信号により、予備のデコーダを非選択にし、通常のデコーダを選択するようにしている。因みに不良セルが全くないときはフューズ素子を切らずにおけばよく、この場合、いずれのアドレス信号が入力されても出力ＯＵＴは“Ｌ”となる。

図４の構成は前記図１６の読み出し信号／ＲＥの立下がりから立ち上がりまでの期間をプリチャージ信号／ＰＲに同期させて用いる。つまり、前記図１６のようにメモリの１動作周期（Ｔ2 ）中にアドレス信号選択、セル選択を行うメモリ動作サイクルの場合は何等動作の障害とはならない。

しかし、この発明では図２に示されるように、高速化のためメモリの２動作周期にまたがり、周期Ｔn でアドレス信号ｎのアドレス信号出力を行い、周期Ｔn+1 でアドレス信号ｎに対応するのセルのデータ選択を行うタイミングである。さらに、図６のタイミングチャートに詳述するように、リダンダンシアドレス判定回路におけるアドレス信号ｎのプリチャージのタイミングとアドレス信号ｎ−１のセル選択のタイミングを同時に行おうとする場合、図４の構成ではプリチャージのタイミングでリダンダンシ回路の選択、非選択の判断が不可能となる。

図７はこの発明の半導体メモリに係る図３中のリダンダンシアドレス判定回路111 の具体的な回路図である。プリチャージ信号／ＰＲによりノードＮ1 をハイレベルにするＰチャネルトランジスタ21、リダンダンシアドレス信号を決めるトランスファーゲート25〜28、フューズ素子29〜32、フューズ素子29〜32と接地間に設けられ、信号／ＰＲによりゲート制御されるＮチャネルＭＯＳトランジスタ33は前記図４と同様構成とする。ノードＮ1 が信号／ＰＲ及びインバータ35による／ＰＲの反転信号ＰＲでゲート制御されるＣＭＯＳ型のトランスファーゲート36，37を直列に介し出力ＯＵＴに接続されると共に、トランスファーゲート36と37の接続点と出力ＯＵＴとの間には直列接続のインバータ38，39が接続されラッチ回路を構成するようになっている。トランスファーゲート36においては、ＮチャネルＭＯＳトランジスタが信号／ＰＲによりゲート制御され、ＰチャネルＭＯＳトランジスタが信号ＰＲによりゲート制御されるように構成され、トランスファーゲート37においては、ＰチャネルＭＯＳトランジスタが信号／ＰＲによりゲート制御され、ＮチャネルＭＯＳトランジスタが信号ＰＲによりゲート制御されるように構成されている。

図７の回路動作を説明する。信号／ＰＲがロウレベルになると、ノードＮ1 は電源電位までプリチャージされる。このとき出力ＯＵＴはトランスファーゲート36のオフによりノードＮ1 と切り離される。一方、トランスファーゲート37のオンによりラッチ回路が作用し、前のサイクルで得たリダンダンシアドレス信号判定のデータが出力ＯＵＴに保たれる。その後、信号／ＰＲがハイレベルになると、ノードＮ1 は電源と切り離され、図４の構成と同様に予備のデコーダ非選択の場合、ノードＮ1 は接地レベルに放電され、予備のデコーダ選択の場合、ノードＮ1 はハイレベルを維持し、このレベルが出力ＯＵＴに伝達される。

上記構成のリダンダンシアドレス判定回路111 の出力と、デコーダ104 及び予備のデコーダ104Rとの接続は図示しないが、例えば次のような構成が考えられる。通常及び予備の各デコーダを構成するＡＮＤゲートに制御入力を追加する。例えば、図１のデコーダ104 に示されるような４入力のＡＮＤゲートを５入力にする。この新たな制御入力をここではＳ５とする。そして、信号ＰＵＬを一方入力とするＡＮＤゲートを設ける。このＡＮＤゲートの他方入力はリダンダンシアドレス判定回路111 の出力ＯＵＴとする。このＡＮＤゲートの出力を予備のデコーダ104Rの制御入力Ｓ５とし、このＡＮＤゲートの出力を反転させた出力をデコーダ104 の制御入力Ｓ５とする。

上記構成によれば、リダンダンシアドレス判定回路のプリチャージ中にもセルの選択動作が進行する。よって、セル選択の前の周期でリダンダンシアドレス信号判定の信号を出力することができるので、この発明を適用するカラム系デコード手段の回路に組み込むことができ、もってメモリ動作を高速化することができる。

図７のリダンダンシアドレス判定回路は信号／ＰＲにより駆動制御されるが、信号／ＰＲの到達時以前に正しいアドレス信号が確定していないと誤動作する恐れがある。そのために図３に示されるように遅延回路112 が設けられているが、遅延時間が長すぎると、その後のデコーダによるセルの選択動作においてマージンが減り、メモリ動作周期の高速化を妨げる。従って、図３における遅延回路は最適な遅延時間を持たせる必要がある。

図８はこの発明の半導体メモリに係る図３中の遅延回路112 の具体的な回路図である。例えばアドレス信号レジスタ102 と同様の素子構成であり、アドレス信号レジスタと同等の遅延時間を得るようにしている。すなわち、信号ＰＵＬとハイレベルの２入力ＮＡＮＤゲート61、インバータ62を直列に介したノードの信号Ｓ1 及びインバータ63によるＳ1 の反転信号／Ｓ1 でゲート制御されるＣＭＯＳ型のトランスファーゲート64，65，66，67を直列に介してインバータ68の入力に接続されている。トランスファーゲート64，65においては、ＰチャネルＭＯＳトランジスタが信号Ｓ1 によりゲート制御され、ＮチャネルＭＯＳトランジスタが信号／Ｓ1 によりゲート制御されるように構成されている。トランスファーゲート66，67においては、ＮチャネルＭＯＳトランジスタが信号Ｓ1 によりゲート制御され、ＰチャネルＭＯＳトランジスタが信号／Ｓ1 によりゲート制御されるように構成されている。トランスファーゲート64の電流通路に並列してインバータ69，70が直列接続されている。インバータ69の入力と接地との間にはゲート，ソース間が接続されたＮチャネルＭＯＳトランジスタ71の電流通路が接続されている。トランスファーゲート65と66の接続点と、トランスファーゲート67とインバータ68の接続点との間にはインバータ72，73が直列接続されている。インバータ72の入力と接地との間にはゲート，ソース間が接続されたＮチャネルＭＯＳトランジスタ74の電流通路が接続されている。また、インバータ68の出力にはインバータ75の入力が接続されている。インバータ68と75の接続点には動作不能のトランジスタ接続部76が設けられている。インバータ75の出力は遅延回路の出力ＯＵＴとなるが、その途中にデコーダの容量と同等の容量77が付加される。

上記構成によれば、入力信号ＰＵＬがロウレベルに下がると、出力ＯＵＴはアドレス信号の伝達速度と同等の遅延時間で立ち上がる。すなわち、アドレス信号と同等の寄生負荷を経る信号でリダンダンシアドレス判定回路を駆動することができる。さらに、この遅延回路のチップ内レイアウトに注意すると、例えば図９のようにすればよい。すなわち、遅延回路112 のブロック112Bはチップ115 中でアドレス信号レジスタ（101 〜103 ）のブロック100Bの隣で、リダンダンシアドレス判定回路111 のブロック111Bから最も距離をおいて配置する。これにより、アドレス信号が配線を通ることによって与えられる信号遅延を遅延回路の持つ遅延時間に含ませることができる。

従って、遅延回路112 からリダンダンシアドレス判定回路111 へ駆動信号（プリチャージ信号／ＰＲ）が供給されたときは必ずアドレス信号は確定している。また、この遅延回路112 は温度、トランジスタのしきい値電圧、電源電圧等が変動してもアドレス信号の遅延と同じだけの遅延を得ることになるので、遅延時間設定に余分なマージンを取る必要がなく、この発明の半導体メモリの高速動作実現に寄与する。

リダンダンシアドレス判定回路111 への駆動信号（プリチャージ信号）について、さらに配慮する点をあげる。図７において、リダンダンシ選択用のアドレス信号が与えられても、プリチャージ信号／ＰＲのハイレベル期間（放電期間）が必要以上に長いと、トランジスタ25〜28のジャンクションリーク等により、放電しないはずのノードＮ1 の電位が下がってしまう。これはプリチャージ信号／ＰＲの周期、すなわち図２の読み出し信号／ＲＥの周期が必要以上に長く設定された場合に起こり、リダンダンシ回路選択、非選択の正しい判断ができなくなる。

このような危惧を解消するために図１０の信号制御回路を提供する。入力ＩＮと入力ＩＮより直列５段のインバータ41〜45を介した信号とを２入力とするＮＡＮＤゲート46の出力をインバータ47に入力しインバータ47の出力をＯＵＴとする。信号遅延用として、インバータ42と43の接続点と接地との間にはキャパシタ48、インバータ43と44の接続点と接地との間にはキャパシタ49が設けられている。さらに、ノードリセット用として、インバータ42と43の接続点と接地との間にＮチャネルＭＯＳトランジスタ51、インバータ44と45の接続点と接地との間にＮチャネルＭＯＳトランジスタ52、インバータ43と44の接続点と電源との間にＰチャネルＭＯＳトランジスタ53、インバータ45とＮＡＮＤゲート46の接続点と電源との間にＰチャネルＭＯＳトランジスタ54が設けられている。上記トランジスタ51，52は入力ＩＮからインバータ55を介してゲート制御される。上記トランジスタ53，54は入力ＩＮからインバータ55，56を直列に介してゲート制御される。

図１１は図１０の回路動作を示すタイミングチャートである。同図（ａ）に示すように、信号ＩＮの立ち上がり時はＮＡＮＤゲート46の２入力は共に“Ｈ”になり、出力ＯＵＴは“Ｈ”。信号ＩＮの周期が短い場合、直列５段のインバータ41〜45の出力ノード57は、入力の変化が伝わらず、信号ＩＮの“Ｌ”時のトランジスタ51〜54の作用によって“Ｈ”に固定される。

一方、同図（ｂ）に示すように信号ＩＮの周期が長い場合、信号ＩＮの“Ｈ”の期間が長くなるので、直列５段のインバータ41〜45の出力ノード57に“Ｌ”が伝達される。このとき、出力ＯＵＴは“Ｌ”になる。やがてＮＡＮＤゲート46の２入力は共に“Ｌ”、このときも出力ＯＵＴは“Ｌ”が続く。

図１２はこの発明の第３の実施形態であり、上記図１０の回路を図３の構成に追加した回路図である。遅延回路からリダンダンシアドレス判定回路に至る経路に図１０のような信号制御回路を設けることによって、信号周期に関係なく一定時間内のディスチャージ期間をリダンダンシアドレス判定回路に与えることができる。これにより、リダンダンシアドレス判定回路においてアドレス信号判定が正しく行える。なお、図１０のような信号制御回路をリダンダンシアドレス判定回路内に組み込んでもよい。図７、図８や図１０の構成はパイプライン方式のメモリ動作の適用に限らず、別のメモリ動作にも適用でき、動作マージンを損なわない回路構成を提供することができる。

図１３はこの発明の第４の実施形態における半導体メモリに係るカラム系デコード手段の要部の回路ブロック図であり、クロック信号に同期して外部からアドレス信号を取り込むタイプのメモリデバイスにこの発明の図６の特徴的メモリアクセス構成を適用したものである。リダンダンシ回路におけるリダンダンシアドレスの判定回路211 の動作は、メモリセルＭＣ（図示しないがリダンダンシセルも含む）へのアクセスのためにデコーダが動作するパイプラインステージ以前のパイプラインステージで行われるように、デコーダ204 （204R）とリダンダンシアドレス判定回路211 の間にラッチ（Ｆ／Ｆ）212 が設けられている。

図１４は図１３内のリダンダンシアドレス判定回路とラッチ（Ｆ／Ｆ）の構成を示す回路例である。リダンダンシアドレス判定の回路動作は上記図７と同様である。すなわち、プログラムフューズはリダンダンシアドレスに対応するアドレス信号（Ｘ0 〜Ｘ5 及びこれらの反転信号／Ｘ0 〜／Ｘ5 ）が入力されると、信号／ＣＥによるＰチャネルＭＯＳトランジスタ121 のオンで供給されるプリチャージ電位を保つように設定されている。これにより、リダンダンシアドレスに対応するアドレス信号が入力された場合は信号ＳＰＨＩＴは“Ｈ”レベル、リダンダンシアドレス以外は信号ＳＰＨＩＴは“Ｌ”レベルとなる。

信号ＳＰＨＩＴはクロックＣＫの立上りに同期してラッチ（Ｆ／Ｆ）212 に取り込まれる。このラッチ動作はトランスファーゲート126 の導通による。このラッチ動作と共に、このラッチ（Ｆ／Ｆ）ではトランスファーゲート131 の導通により、ひとつ前の周期のクロックＣＫでラッチされていた信号ＳＰＨＩＴを信号ＣＳＬＳＰとして出力維持する。次のクロックＣＫの立下がりに同期してラッチ（Ｆ／Ｆ）のトランスファーゲート127 ，130 が導通し、今回の周期で取り込んでいた信号ＳＰＨＩＴが信号ＣＳＬＳＰとして新しく更新され出力される。

図１３の回路中に示されているラッチ（Ｆ／Ｆ）213 〜217 は図１４に示したラッチ（Ｆ／Ｆ）212 の回路構成と同様である。すなわち、ラッチ（Ｆ／Ｆ）はクロックＣＫの立上りに同期して信号を取り込みラッチすると共に、ひとつ前の周期のクロックＣＫでラッチされていた信号を出力維持し、次のクロックＣＫの立下がりに同期して今回の周期で取り込んでいた信号を新しく更新出力する。

図１３の回路動作を図１５の波形図を参照して説明する。ここで、読み出したいセルデータに対応するカラムアドレスが入力される以前に、ロウデコーダ201 によりロウ線ＲＬが決定され、センスアンプ／ラッチ回路208 内の各センスアンプ（Ｓ／Ａ）でセルデータがセンス増幅されているものとする。

周期Ｔ1 において、クロックＣＫの立上りでカラムのアドレス信号ＡＣの（Ｃ）がＦ／Ｆ 213により取り込まれ、クロックＣＫの立下がりでＦ／Ｆ 213の出力はアドレス信号（Ｂ）から（Ｃ）に更新される。ここでは、このアドレス信号（Ｃ）は不良のメモリセルが存在するカラムのアドレスである。

一方、カラム活性化信号／ＣＥのＦ／Ｆ 214によるラッチ出力は常に“Ｈ”レベルとなる。周期Ｔ1 において、この他のＦ／Ｆ 212，215 ，216 ではそれぞれアドレス信号ＡＣの（Ａ）に関する信号から（Ｂ）に関する信号へと更新される。また、Ｆ／Ｆ 217はクロックＣＫの立下がりでアドレス信号ＡＣの（Ａ）に対応するメモリセルのアドレスデータが出力される。

さらに、この周期Ｔ1 において、クロックＣＫの立下がりでアドレス信号ＡＣの（Ｃ）がリダンダンシアドレス判定回路211 に供給される。リダンダンシアドレス判定回路211 では信号／ＣＥによりプリチャージ電位が供給されているが、前のアドレス信号（Ｂ）の入力によって信号ＳＰＨＩＴは“Ｌ”になっている。クロックＣＫの立下がりでリダンダンシアドレス判定回路211 にアドレス信号ＡＣの（Ｃ）が供給されることにより、信号ＳＰＨＩＴは“Ｈ”になる。このとき、信号ＣＳＬＳＰは前のアドレス信号（Ｂ）の判定結果である“Ｌ”がラッチ出力されている。信号ＳＰＨＩＴの“Ｈ”レベルによってインバータ218 の出力は “Ｌ”レベルとなり、ＡＮＤゲート219 の一方入力は“Ｌ”レベルとなる。これにより、ＡＮＤゲート218 の出力ＣＥ1 は“Ｌ”レベルになる。

続く周期Ｔ2 において、クロックＣＫの立上りで、アドレス信号の（Ｃ）がプレデコーダ203 を通ってＦ／Ｆ 215に取り込まれる。Ｆ／Ｆ 215は次のクロックＣＫの立下りまでは、ひとつ前のアドレス信号の（Ｂ）が出力されている。クロックＣＫの立下がりでＦ／Ｆ 215の出力はアドレス信号（Ｂ）から（Ｃ）に更新される。

この周期Ｔ2 において、Ｆ／Ｆ 212ではクロックＣＫの立上りで、信号ＳＰＨＩＴの“Ｈ”レベルが取り込まれる。Ｆ／Ｆ 212は次のクロックＣＫの立下りまでは、ひとつ前のアドレス信号（Ｂ）の判定結果である信号ＳＰＨＩＴの“Ｌ”レベルに対応した信号ＣＳＬＳＰの“Ｌ”レベルが出力されている。クロックＣＫの立下がりでＦ／Ｆ 212はアドレス信号（Ｃ）に関する信号ＣＳＬＳＰの“Ｈ”レベルを出力する。

この周期Ｔ2 において、Ｆ／Ｆ 216ではクロックＣＫの立上りで、信号ＣＥ1 の“Ｌ”レベルが取り込まれる。Ｆ／Ｆ 216は次のクロックＣＫの立下りまでは、ひとつ前のアドレス信号（Ｂ）に関する信号ＣＥ2 の“Ｈ”レベルが出力されている。クロックＣＫの立下がりでＦ／Ｆ 216はアドレス信号（Ｃ）に関する信号ＣＥ1 の“Ｌ”レベルを信号ＣＥ2 として出力する。

この周期Ｔ2 のクロックの立下りで、アドレス信号（Ｃ）に関するデコーダの選択動作が始まる。信号ＣＥ2 の“Ｌ”レベルにより、正規のデコーダ204 は活性化されない。その代りに信号ＣＳＬＳＰの“Ｈ”レベルが予備のデコーダ204Rを活性化させ、正規のメモリセルアレイのアドレスに代ってリダンダンシセルエリア207Rからのアドレスデータが、対応するデータレジスタ206Rからデータ線ＤＱ、／ＤＱ、センスアンプ220 を通ってＦ／Ｆ 217に伝達され、周期Ｔ3 のクロックＣＫの立上りでＦ／Ｆ 217に取り込まれる（Ｄout ）。Ｆ／Ｆ 217はクロックＣＫの立下がりでＤout を出力し、図示しないバッファを介して外部にアドレス信号（Ｃ）に関するアドレスデータが出力される。

周期Ｔ2 において、この他のＦ／Ｆの動きについて説明すると、Ｆ／Ｆ 213はカラムアドレス信号ＡＣの（Ｄ）を取り込み、クロックＣＫの立下りでラッチ出力する。リダンダンシアドレス判定回路にて信号ＳＰＨＩＴの“Ｌ”を得る。これにより、信号ＣＥ1 は“Ｈ”レベルになる。また、Ｆ／Ｆ 217はクロックＣＫの立下がりでアドレス信号ＡＣの（Ｂ）に対応するメモリセルのアドレスデータが出力される。

また、周期Ｔ3 において、Ｆ／Ｆ 217以外のＦ／Ｆの動きについて説明すると、Ｆ／Ｆ 213はＣＫの立上りで、カラムアドレス信号ＡＣの（Ｅ）を取り込む。Ｆ／Ｆ 215，212 ，216 は、ＣＫの立上りで、それぞれカラムアドレス信号ＡＣの（Ｄ）、このアドレス信号（Ｄ）に関するＳＰＨＩＴの“Ｌ”レベル、信号ＣＥ1 の“Ｈ”レベルを取り込む。これらＦ／ＦそれぞれはＣＫの立下がりで上記論理レベルをラッチ出力し、これによりアドレス信号（Ｄ）に関するデコーダの選択動作が始まる。デコーダ204 が活性化され、対応するメモリセルアレイ内のデータレジスタ206 を選択し、周期Ｔ3 の次の周期のクロックＣＫの立上りまでに、アドレスデータがデータ線ＤＱ、／ＤＱ、センスアンプ220 を通ってＦ／Ｆ 217までアドレスデータが伝達されている。

上記構成によれば、メモリ動作のクリティカルパスとなっている、アナログ動作領域を含む、カラム線をアクセスしアドレスデータを伝達するパイプラインステージステージにおいて、その動作マージンを減らすようなリダンダンシ回路のアドレス判定に関する一連の動作を設けないようにするために、ひとつ前のパイプラインステージにおいてリダンダンシ回路のアドレス判定に関する一連の動作を完了させる。つまり、メモリセルアレイとリダンダンシアドレス判定回路との間にステージを分けるためのラッチ回路（Ｆ／Ｆ）を設ける。

この結果、リダンダンシ回路を配備してもなお、メモリの動作周期の短縮化が可能であり、メモリデバイスの動作高速化に寄与する。

尚、本発明は、上記各実施形態に限定されるものではなく、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。

この発明の第１実施形態における半導体メモリに係るカラム系デコード手段の要部の回路図。 図１の構成によるアドレス信号カウントアップのタイミングチャート。 この発明の第２実施形態であり、リダンダンシ回路を備えてこの発明を適用するカラム系デコード手段の回路図。 この発明の前提となるリダンダンシアドレス判定回路の構成を示す回路図。 アドレス信号入力に対する図４各部の波形図。 この発明の半導体メモリの特徴である、２動作周期の読み出し制御のタイミングチャート。 この発明の半導体メモリに係る図３中のリダンダンシアドレス判定回路の具体的な回路図。 この発明の半導体メモリに係る図３中の遅延回路の具体的な回路図。 この発明の半導体メモリに係る各回路ブロックのチップ内のレイアウト平面図。 この発明の半導体メモリに係る信号制御回路の構成を示す回路図。 図１０の回路動作を示すタイミングチャート。 この発明の第３実施形態であり、図１０の回路を図３の構成に追加した回路図。 この発明の第４実施形態における半導体メモリに係るカラム系デコード手段の要部の回路図。 図１３の一部の要部の構成を示す回路図。 図１３の回路動作を示す波形図。 外部クロックを用いた従来のアドレス信号カウントアップのタイミングチャート。 図１６の信号が与えられる必要構成部分を抜き出して示す従来のカラム系デコード手段の回路図。

符号の説明

101 ，102 ，103 …アドレス信号レジスタ、104 …デコーダ、105 …カラムゲート、 106…データレジスタ、107 …メモリセルアレイ、111 …リダンダンシアドレス判定回路、112 …遅延回路

Claims (8)

1. データを記憶する複数のメモリセルが行列状に配列されたメモリセルアレイと、
   データを記憶する複数のメモリセルが行列状に配列された予備のメモリセルアレイと、
   前記メモリセルアレイを選択する第１のデコーダと、
   前記予備のメモリセルアレイを選択する第２のデコーダと、
   動作周期を規定するクロック信号の第１の周期に同期して前記メモリセルにアクセスするためのアドレス信号を保持する第１のラッチ手段と、
   前記第１のラッチ手段に接続され、前記アドレス信号が不良のメモリセルを指定するリダンダンシアドレスであるか否かを判定し、リダンダンシアドレスが検出されたとき、前記第２のデコーダを選択するための第１の信号を出力するリダンダンシアドレス検知手段と、
   前記リダンダンシアドレス検知手段と前記第２のデコーダとの相互間に接続され、前記クロック信号の第２の周期に同期して前記第１の信号を保持し出力する第２のラッチ手段と、
   前記リダンダンシアドレス検知手段に接続され、前記第１の信号に応じて前記第１のデコーダを非選択とする第２の信号を生成する生成回路と、
   前記生成回路と前記第１のデコーダとの相互間に接続され、前記クロック信号の第２の周期に応じて前記第２の信号を保持し出力する第３のラッチ手段と
   を具備したことを特徴とする半導体メモリ。
2. 前記生成回路は、前記クロック信号の第１の周期に同期して制御信号を保持する第４のラッチ手段と、
   前記第４のラッチ手段から出力される前記制御信号と、前記リダンダンシアドレス検知手段から出力される前記第１の信号とが供給され前記第２の信号を生成する論理回路と
   を具備することを特徴とする請求項１記載の半導体メモリ。
3. 前記リダンダンシアドレス検知手段は、検出ノードを充電するプリチャージ回路と、充電期間中に前記リダンダンシアドレスか否かによって前記検出ノードを放電するか否か制御し前記検出ノードから判定結果の信号を出力する判定回路とを含むことを特徴とする請求項１記載の半導体メモリ。
4. 前記判定回路は、前記クロック信号に同期して前記検出ノードの判定結果の信号を取り込むと共に一つ前のクロック信号の周期で得た前記第１ノードの判定結果の信号をラッチ出力する第１の状態、及び、前記取り込んだ判定結果の信号を出力ノードに伝達し出力する第２の状態を具備した第１のフリップフロップと、
   前記第１の状態、第２の状態を同様に持ち、前記第１のフリップフロップと相補な関係にある信号を出力する第２のフリップフロップと、
   前記クロック信号に同期して前記第１のラッチ手段からのアドレス信号を取り込むと共に一つ前のクロック信号の周期で得たアドレス信号をラッチ出力する第１の状態、及び、前記取り込んだアドレス信号を出力ノードに伝達し出力する第２の状態を具備した第３のフリップフロップとを具備し、
   前記第１、第２のフリップフロップの出力を前記第２のデコーダの活性化制御信号として用い、第３のフリップフロップの出力を前記第１の信号として用いることを特徴とすることを特徴とする請求項３記載の半導体メモリ。
5. データを記憶する複数のメモリセルがマトリクス状に配列されたメモリセルアレイと、
   データを記憶する複数のメモリセルがマトリクス状に配列された予備のメモリセルアレイと、
   前記メモリセルアレイ中の選択された前記メモリセルに対応するデータを保持する第１の保持手段と、
   前記予備のメモリセルアレイ中の選択された前記メモリセルに対応するデータを保持する第２の保持手段と、
   前記第１の保持手段を選択する第１のデコーダと、
   前記第２の保持手段を選択する第２のデコーダと、
   動作周期を規定するクロック信号の第１の周期に同期して前記メモリセルにアクセスするためのアドレス信号を保持する第１のラッチ手段と、
   前記第１のラッチ手段に接続され、前記アドレス信号が不良のメモリセルを指定するリダンダンシアドレスであるか否かを判定し、リダンダンシアドレスが検出されたとき、前記第２のデコーダを選択するための第１の信号を出力するリダンダンシアドレス検知手段と、
   前記リダンダンシアドレス検知手段と前記第２のデコーダとの相互間に接続され、前記クロック信号の第２の周期に同期して前記第１の信号を保持し出力する第２のラッチ手段と、
   前記リダンダンシアドレス検知手段に接続され、前記第１の信号に応じて前記第１のデコーダを非選択とする第２の信号を生成する生成回路と、
   前記生成回路と前記第１のデコーダとの相互間に接続され、前記クロック信号の第２の周期に応じて前記第２の信号を保持し出力する第３のラッチ手段と
   を具備したことを特徴とする半導体メモリ。
6. 前記生成回路は、前記クロック信号の第１の周期に同期して制御信号を保持する第４のラッチ手段と、
   前記第４のラッチ手段から出力される前記制御信号と、前記リダンダンシアドレス検知手段から出力される前記第１の信号とが供給され前記第２の信号を生成する論理回路と
   を具備することを特徴とする請求項５記載の半導体メモリ。
7. 前記リダンダンシアドレス検知手段は、検出ノードを充電するプリチャージ回路と、充電期間中に前記リダンダンシアドレスか否かによって前記検出ノードを放電するか否か制御し前記検出ノードから判定結果の信号を出力する判定回路を含むことを特徴とする請求項５記載の半導体メモリ。
8. 前記判定回路は、前記クロック信号に同期して前記検出ノードの判定結果の信号を取り込むと共に一つ前のクロック信号の周期で得た前記第１ノードの判定結果の信号をラッチ出力する第１の状態、及び、前記取り込んだ判定結果の信号を出力ノードに伝達し出力する第２の状態を具備した第１のフリップフロップと、
   前記第１の状態、第２の状態を同様に持ち、前記第１のフリップフロップと相補な関係にある信号を出力する第２のフリップフロップと、
   前記クロック信号に同期して前記第１のラッチ手段からのアドレス信号を取り込むと共に一つ前のクロック信号の周期で得たアドレス信号をラッチ出力する第１の状態、及び、前記取り込んだアドレス信号を出力ノードに伝達し出力する第２の状態を具備した第３のフリップフロップとを具備し、
   前記第１、第２のフリップフロップの出力を前記第２のデコーダの活性化制御信号として用い、第３のフリップフロップの出力を前記第１の信号として用いることを特徴とする請求項７記載の半導体メモリ。

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