JP3823470B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3823470B2 JP3823470B2 JP24104597A JP24104597A JP3823470B2 JP 3823470 B2 JP3823470 B2 JP 3823470B2 JP 24104597 A JP24104597 A JP 24104597A JP 24104597 A JP24104597 A JP 24104597A JP 3823470 B2 JP3823470 B2 JP 3823470B2
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- semiconductor device
- gto
- silicon substrate
- single crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Crystals, And After-Treatments Of Crystals (AREA)
- Thyristors (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、シリコン単結晶ウエハに拡散技術を用いて製造される半導体装置に係り、拡散熱処理にて発生するスリップラインを低減し、それに起因する特性不良を改善した半導体装置に関するものである。
【０００２】
【従来の技術】
図５は従来の半導体装置としてのゲートターンオフサイリスタ（以下、ＧＴＯと略記する）を示す断面図である。図において、１は面方位（１１１）のＮ-シリコン基板、２はＮ-シリコン基板１の表面にボロンをイオン注入し、拡散して形成したＰＢ層、３はＰＢ層２にリンを熱拡散して形成したＮＥ層、４はＮ-シリコン基板１の裏面にボロンを選択的にイオン注入して形成したＰＥ層、５はＰＥ層４の外側にリンを熱拡散して形成したＮ++層、６はＳiＯ2からなるパッシベーション膜、７はアノード電極、８はカソード電極、９はゲート電極、１０はシリコン端面、１１はシリコーンゴムからなるパッシベーションゴム、１２、１３はそれぞれモリブデンからなるアノード熱補償板及びカソード熱補償板であり、高耐圧バイボーラ型半導体装置を構成する。
【０００３】
以下、図５に示した従来のＧＴＯの製造方法を説明する。まず、比抵抗３００〜４００Ωcm、厚さ７００μm以上の面方位（１１１）のＮ-シリコン基板１の表面（カソード側）にボロンをイオン注入し、１２５０℃で１７０時間程度の熱処理によって、ドライブイン拡散し、深さ８０〜９０μmで表面ボロン濃度が１０17〜１０18 atoms/cm2のＰＢ層２を形成する。
【０００４】
次に、ＰＢ層２の上にリンをデポジットし、１２５０℃で８時間程度の熱処理によってドライブイン拡散し、深さ２０〜２５μm、表面リン濃度１０19〜１０20 atoms/cm2のＮＥ層３を形成する。
【０００５】
次に、Ｎ-シリコン基板１の裏面（アノード側）に選択的にボロンをイオン注入し、１２５０℃で２時間程度の熱処理によって、ドライブイン拡散して深さ１０〜１２μmで表面ボロン濃度が１０18〜１０19 atoms/cm2のＰＥ層４を形成する。
【０００６】
次に、アノード側に選択的にリンをデボジットし、１２５０℃で１時間程度の熱処理によってドライブイン拡散して深さ５〜１０μm、表面リン濃度１０19〜１０20 atoms/cm2のＮ++層５を形成する。
【０００７】
次に、アノード側にアルミニウムを蒸着してアノード電極７を形成し、更にカソード側にアルミニウムを蒸着あるいはスパッタ等によって、厚さ１０μm程度のカソード電極８とゲート電極９を形成した後、オーミックコンタクトを向上させるために、４００〜５００℃で３０〜６０分熱処理する。
【０００８】
カソード電極８とゲート電極９との間は３０μm程度の段差が設けられており、この段差部のＮＥ層３とＰＢ層２との接合部は、ナトリウム等の汚染から保護するため、ＳiＯ2膜等のパッシベーション膜６で覆う。さらに、シリコン基板１の端面を電界強度緩和のため、ポジティブベベルに加工しシリコン端面１０の表面をシリコーンゴムからなるパッシベーションゴム１１で覆い、シリコン基板１の両面に熱補償板を圧接し、図５に示したＧＴＯが完成する。
【０００９】
上記のように、従来のＧＴＯにおいては、その主表面の結晶方位が（１１１）であるシリコン単結晶ウエハが多用されている。結晶方位（１１１）のシリコン単結晶ウエハが多用されるのは、製造工程において、応力に対する機械的強度が大きくて割れにくく、合金においても拡散が均一に入り易い等の理由による。一方、拡散熱処理において、熱ストレスを受けてウエハ内に多数のスリップラインが誘発され、構成された半導体装置は電圧印加時にリーク電流が大きくなり、耐圧歩留りが著しく低下する。
【００１０】
尚、薄膜中のヘイズやスリップラインの低減及びパターンシフトの低減等を目的に、シリコン単結晶ウエハを（１１１）面から特定方向に小角度、傾斜させてスライスし、半導体デバイスに適用する方法が特開平8-26891号公報開示されている。しかし、特開平8-26891号公報に開示されたヘイズやスリップラインの低減対象は、エピタキシャル成長された薄膜に関するものであり、ヘイズやスリップラインの発生メカニズムに関しても、エピタキシャル膜の成膜速度に関連したものであり、本方法のように熱処理を加えた時にシリコン単結晶ウエハ自体に誘発されるスリップライン（結晶欠陥）に関するものとは全く異なリ、上記特開平8-26891号公報には本方法のようなシリコン単結晶ウエハの拡散熱処理に関しては開示されていない。
【００１１】
【発明が解決しようとする課題】
従来の拡散熱処理により製造される半導体装置は、主表面の結晶面を（１１１）面に対して±１°以下に合わせてスライスされたシリコン単結晶ウエハを一般に使用していたので、拡散熱処理において、ウエハ内に多数のスリップラインが誘発され、電圧印加時にリーク電流が大きくなり、耐圧歩留りが著しく低下するなどの問題点があり、熱処理温度が高く長時間になると、より一層深刻になり、使用するウエハ径が大口径になる程、さらに大きな問題点となった。
【００１２】
本発明は、上記のような問題点を解消するためになされたものであり、拡散熱処理におけるウエハ内に生じるスリップラインの低減により、リーク電流低減、耐圧歩留りの向上、その他ウエハのスリップラインに起因した特性不良を改善した半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この発明に係る半導体装置は、シリコン単結晶ウエハの表面上に不純物の拡散熱処理により導電領域が形成される半導体装置において、前記シリコン単結晶ウエハはその主表面の結晶方位が（１１１）面から＜１１２ - ＞、＜１ - １ - ２＞、＜１ - １０＞、若しくは＜１１ - ０＞軸方向に角度θだけ傾斜しており、この傾斜角θが１°＜θ＜２７．５°であるものである。
【００１４】
尚、上記＜１１２-＞、＜１-１-２＞等における２-、１-等は、通常、数字の上側線にて表示されるものの代替表示であり、以下、同様である。
【００１５】
【発明の実施の形態】
実施の形態１．
この発明の実施の形態による半導体装置としてのＧＴＯは図５に示した従来例のＧＴＯと略同一であり、従来例と同じ図５を用いて説明する。
【００１６】
この発明の実施の形態によるＧＴＯと従来例のＧＴＯとの唯一の相違はＮ-シリコン基板だけであり、この発明の一実施の形態によるＧＴＯのＮ-シリコン基板１Ａは、主表面の結晶方位が（１１１）面より＜１１２-＞方向に４°±１°傾斜し、＜１１０＞方向に±０．５°の範囲に合わせてスライスされたものである。
【００１７】
この発明の実施の形態によるＧＴＯの製造方法は、Ｎ-シリコン基板１Ａのスライス方向を除き、図５に示した従来例のＧＴＯの製造方法と略同一であり、説明を省略する。
【００１８】
図1は、この発明の実施の形態によるＧＴＯのＮ-シリコン基板１Ａにおけるスライス方向の説明図であり、スライスされたシリコンウエハにおける主表面が＜１１１＞軸に対して＜１１２-＞方向に角度θ＝４°傾斜している。図２は主表面が＜１１１＞軸に対して＜１１２-＞方向に角度θ＝４°傾斜したｘｙｚ座標上の面を示す説明図である。
【００１９】
完成したＧＴＯについて、耐圧（耐電圧）不良率の他素子の特性を評価した。その結果、素子の耐圧不良率は０％で飛躍的な改善が観られる一方、リカバリー時間ｔrrやターンオン電流ＩGTに関しては、主表面の結晶方位に傾斜のない（１１１）シリコンウエハを使用した従来素子と同等の特性が得られた。
【００２０】
又、この素子に使用されたシリコン基板１Ａを取り出し、端面のパッシベーションゴムを剥離し、両面のアルミニウム電極ＳiＯ2膜をエッチングで溶解して、弗酸・硝酸系混酸により７分間エッチングし、ウエハ表面を観察したが、耐圧不良の原因となるタイプのエッチピット（結晶欠陥）は、１ウエハ当り０個で、全く見つからなかった。
【００２１】
図１及び図２を参考に、以下、主表面が＜１１１＞軸に対して＜１１０＞方向に±０．５°、＜１１２-＞方向に角度θを０°、２°、４°、８°、１０°及び、２７．５°、５４．７°と変化させてスライスされた主表面をもつ比抵抗６５０〜８５０ΩcmのＮ-シリコン基板を使用して、実施の形態１と同様の製造プロセスで製造したＧＴＯについて評価したところ、図３及び図４に示すような結果が得られた。
【００２２】
図３及び図４より明らかな通り、図１に示すごとく、Ｎ-シリコン基板１Ａの主表面を（１１１）面から小角度傾斜させることにより、ＧＴＯの耐圧不良率は急激に減少する。従来使用されてきた（１１１）シリコン単結晶ウエハは（１１１）面に対して±１°の範囲内に合わせてスライスされているが、傾斜角度を２°±１°にすることにより、耐圧不良率は約１／５となり、４°以上では０％と改善された。
【００２３】
一方、ＩGT特性は、傾斜角度を１０°以下にすると、（１１１）シリコン単結晶ウエハを使用したＧＴＯと比較して、その増加率を２０％以下に抑えられる。傾斜角度を１０°以上にすると前記増加率が増すが、傾斜角度が２７．５°の範囲では、その増加率が３５％以下であり、実用上問題ないことが判る。このＩGT特性以外の、その他の特性についても同様な傾向を示すものがあり、傾斜角度θを必要以上に大きくすると従来のプロセス条件を大幅に変更する必要がある。
【００２４】
上記のごとく、傾斜角度θを４°＜θ＜１０°にすることにより、従来の（１１１）Ｎ-シリコン基板を使用したＧＴＯの製造条件を変更することなく、耐圧不良率のみを低減でき、非常に好ましい結果が得られたが、傾斜角θが１°＜θ＜２７．５°の範囲内においても、従来例に比較して、実用上満足すべき特性、効果が得られた。
【００２５】
又、傾斜方向に関しては、＜１１２-＞軸方向である場合に最も顕著な好結果が得られたが、＜１１２-＞軸と等価な結晶方位である＜１-１-２＞、＜１-１０＞、若しくは＜１１-０＞軸の方向であっても同様な効果が得られ、これらの結晶方位以外の方向であっても、実用上満足すべき特性、効果が得られた。
【００２６】
尚、本実施の形態はＧＴＯの耐圧不良率を例として説明したが、拡散熱処理中にシリコン基板内に誘発されるスリップラインは、熱処理温度が高い程、又、使用する基板が大口径化される程、素子特性に対して深刻な問題となるので、従来（１１１）シリコン基板を使用し、拡散熱処理方法で製造されるバイポーラ素子全般に対しても適用でき、同様な効果が期待される。又、耐電圧特性以外にも、ウエハのスリップラインが起因した特性不良に改善効果が得られることは言うまでもない。
【００２７】
この発明によれば、前記シリコン単結晶ウエハはその主表面を（１１１）面から＜１１２ - ＞、＜１ - １ - ２＞、＜１ - １０＞、若しくは＜１１ - ０＞軸方向に１°＜θ＜２７．５°傾斜させることにより、熱ストレスに対して強くなり、半導体装置の耐電圧特性以外のＩＧＴ、ＲＰＢ等の諸特性を変化させずにリーク電流低減や熱処理によるスリップラインの発生を顕著に低減ができるため、これまでの製造条件を変更することなく、半導体装置のスリップラインに起因する特性不良を改善でき、耐圧歩留り改善に効果がある。
【図面の簡単な説明】
【図１】 シリコン単結晶ウエハ上での傾斜方向、角度を示す斜視説明図である。
【図２】 シリコン単結晶ウエハの結晶面、結晶軸を示す斜視説明図である。
【図３】 各角度を有する傾斜ウエハの耐圧不良率と素子の緒特性を比較した表である。
【図４】 ウエハの傾斜角度θと耐圧不良率及びターンオン電流ＩGTの関係を示すグラフである。
【図５】 従来及びこの発明の実施の形態によるＧＴＯを示す断面図である。
【符号の説明】
１ 面方位（１１１）のＮ-シリコン基板、１Ａ 面方位（１１１）４°傾斜のＮ-シリコン基板、２ ＰＢ（Ｐ型ベース）層、３ ＮＥ層、４ ＰＥ層、５ Ｎ層、６ パッシベーション膜、７ アノード電極、８ カソード電極、９ ゲート電極、１０ シリコン端面、１１ パッシベーションゴム、１２ アノード熱補償板、１３ カソード熱補償板
【発明の属する技術分野】
この発明は、シリコン単結晶ウエハに拡散技術を用いて製造される半導体装置に係り、拡散熱処理にて発生するスリップラインを低減し、それに起因する特性不良を改善した半導体装置に関するものである。
【０００２】
【従来の技術】
図５は従来の半導体装置としてのゲートターンオフサイリスタ（以下、ＧＴＯと略記する）を示す断面図である。図において、１は面方位（１１１）のＮ-シリコン基板、２はＮ-シリコン基板１の表面にボロンをイオン注入し、拡散して形成したＰＢ層、３はＰＢ層２にリンを熱拡散して形成したＮＥ層、４はＮ-シリコン基板１の裏面にボロンを選択的にイオン注入して形成したＰＥ層、５はＰＥ層４の外側にリンを熱拡散して形成したＮ++層、６はＳiＯ2からなるパッシベーション膜、７はアノード電極、８はカソード電極、９はゲート電極、１０はシリコン端面、１１はシリコーンゴムからなるパッシベーションゴム、１２、１３はそれぞれモリブデンからなるアノード熱補償板及びカソード熱補償板であり、高耐圧バイボーラ型半導体装置を構成する。
【０００３】
以下、図５に示した従来のＧＴＯの製造方法を説明する。まず、比抵抗３００〜４００Ωcm、厚さ７００μm以上の面方位（１１１）のＮ-シリコン基板１の表面（カソード側）にボロンをイオン注入し、１２５０℃で１７０時間程度の熱処理によって、ドライブイン拡散し、深さ８０〜９０μmで表面ボロン濃度が１０17〜１０18 atoms/cm2のＰＢ層２を形成する。
【０００４】
次に、ＰＢ層２の上にリンをデポジットし、１２５０℃で８時間程度の熱処理によってドライブイン拡散し、深さ２０〜２５μm、表面リン濃度１０19〜１０20 atoms/cm2のＮＥ層３を形成する。
【０００５】
次に、Ｎ-シリコン基板１の裏面（アノード側）に選択的にボロンをイオン注入し、１２５０℃で２時間程度の熱処理によって、ドライブイン拡散して深さ１０〜１２μmで表面ボロン濃度が１０18〜１０19 atoms/cm2のＰＥ層４を形成する。
【０００６】
次に、アノード側に選択的にリンをデボジットし、１２５０℃で１時間程度の熱処理によってドライブイン拡散して深さ５〜１０μm、表面リン濃度１０19〜１０20 atoms/cm2のＮ++層５を形成する。
【０００７】
次に、アノード側にアルミニウムを蒸着してアノード電極７を形成し、更にカソード側にアルミニウムを蒸着あるいはスパッタ等によって、厚さ１０μm程度のカソード電極８とゲート電極９を形成した後、オーミックコンタクトを向上させるために、４００〜５００℃で３０〜６０分熱処理する。
【０００８】
カソード電極８とゲート電極９との間は３０μm程度の段差が設けられており、この段差部のＮＥ層３とＰＢ層２との接合部は、ナトリウム等の汚染から保護するため、ＳiＯ2膜等のパッシベーション膜６で覆う。さらに、シリコン基板１の端面を電界強度緩和のため、ポジティブベベルに加工しシリコン端面１０の表面をシリコーンゴムからなるパッシベーションゴム１１で覆い、シリコン基板１の両面に熱補償板を圧接し、図５に示したＧＴＯが完成する。
【０００９】
上記のように、従来のＧＴＯにおいては、その主表面の結晶方位が（１１１）であるシリコン単結晶ウエハが多用されている。結晶方位（１１１）のシリコン単結晶ウエハが多用されるのは、製造工程において、応力に対する機械的強度が大きくて割れにくく、合金においても拡散が均一に入り易い等の理由による。一方、拡散熱処理において、熱ストレスを受けてウエハ内に多数のスリップラインが誘発され、構成された半導体装置は電圧印加時にリーク電流が大きくなり、耐圧歩留りが著しく低下する。
【００１０】
尚、薄膜中のヘイズやスリップラインの低減及びパターンシフトの低減等を目的に、シリコン単結晶ウエハを（１１１）面から特定方向に小角度、傾斜させてスライスし、半導体デバイスに適用する方法が特開平8-26891号公報開示されている。しかし、特開平8-26891号公報に開示されたヘイズやスリップラインの低減対象は、エピタキシャル成長された薄膜に関するものであり、ヘイズやスリップラインの発生メカニズムに関しても、エピタキシャル膜の成膜速度に関連したものであり、本方法のように熱処理を加えた時にシリコン単結晶ウエハ自体に誘発されるスリップライン（結晶欠陥）に関するものとは全く異なリ、上記特開平8-26891号公報には本方法のようなシリコン単結晶ウエハの拡散熱処理に関しては開示されていない。
【００１１】
【発明が解決しようとする課題】
従来の拡散熱処理により製造される半導体装置は、主表面の結晶面を（１１１）面に対して±１°以下に合わせてスライスされたシリコン単結晶ウエハを一般に使用していたので、拡散熱処理において、ウエハ内に多数のスリップラインが誘発され、電圧印加時にリーク電流が大きくなり、耐圧歩留りが著しく低下するなどの問題点があり、熱処理温度が高く長時間になると、より一層深刻になり、使用するウエハ径が大口径になる程、さらに大きな問題点となった。
【００１２】
本発明は、上記のような問題点を解消するためになされたものであり、拡散熱処理におけるウエハ内に生じるスリップラインの低減により、リーク電流低減、耐圧歩留りの向上、その他ウエハのスリップラインに起因した特性不良を改善した半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この発明に係る半導体装置は、シリコン単結晶ウエハの表面上に不純物の拡散熱処理により導電領域が形成される半導体装置において、前記シリコン単結晶ウエハはその主表面の結晶方位が（１１１）面から＜１１２ - ＞、＜１ - １ - ２＞、＜１ - １０＞、若しくは＜１１ - ０＞軸方向に角度θだけ傾斜しており、この傾斜角θが１°＜θ＜２７．５°であるものである。
【００１４】
尚、上記＜１１２-＞、＜１-１-２＞等における２-、１-等は、通常、数字の上側線にて表示されるものの代替表示であり、以下、同様である。
【００１５】
【発明の実施の形態】
実施の形態１．
この発明の実施の形態による半導体装置としてのＧＴＯは図５に示した従来例のＧＴＯと略同一であり、従来例と同じ図５を用いて説明する。
【００１６】
この発明の実施の形態によるＧＴＯと従来例のＧＴＯとの唯一の相違はＮ-シリコン基板だけであり、この発明の一実施の形態によるＧＴＯのＮ-シリコン基板１Ａは、主表面の結晶方位が（１１１）面より＜１１２-＞方向に４°±１°傾斜し、＜１１０＞方向に±０．５°の範囲に合わせてスライスされたものである。
【００１７】
この発明の実施の形態によるＧＴＯの製造方法は、Ｎ-シリコン基板１Ａのスライス方向を除き、図５に示した従来例のＧＴＯの製造方法と略同一であり、説明を省略する。
【００１８】
図1は、この発明の実施の形態によるＧＴＯのＮ-シリコン基板１Ａにおけるスライス方向の説明図であり、スライスされたシリコンウエハにおける主表面が＜１１１＞軸に対して＜１１２-＞方向に角度θ＝４°傾斜している。図２は主表面が＜１１１＞軸に対して＜１１２-＞方向に角度θ＝４°傾斜したｘｙｚ座標上の面を示す説明図である。
【００１９】
完成したＧＴＯについて、耐圧（耐電圧）不良率の他素子の特性を評価した。その結果、素子の耐圧不良率は０％で飛躍的な改善が観られる一方、リカバリー時間ｔrrやターンオン電流ＩGTに関しては、主表面の結晶方位に傾斜のない（１１１）シリコンウエハを使用した従来素子と同等の特性が得られた。
【００２０】
又、この素子に使用されたシリコン基板１Ａを取り出し、端面のパッシベーションゴムを剥離し、両面のアルミニウム電極ＳiＯ2膜をエッチングで溶解して、弗酸・硝酸系混酸により７分間エッチングし、ウエハ表面を観察したが、耐圧不良の原因となるタイプのエッチピット（結晶欠陥）は、１ウエハ当り０個で、全く見つからなかった。
【００２１】
図１及び図２を参考に、以下、主表面が＜１１１＞軸に対して＜１１０＞方向に±０．５°、＜１１２-＞方向に角度θを０°、２°、４°、８°、１０°及び、２７．５°、５４．７°と変化させてスライスされた主表面をもつ比抵抗６５０〜８５０ΩcmのＮ-シリコン基板を使用して、実施の形態１と同様の製造プロセスで製造したＧＴＯについて評価したところ、図３及び図４に示すような結果が得られた。
【００２２】
図３及び図４より明らかな通り、図１に示すごとく、Ｎ-シリコン基板１Ａの主表面を（１１１）面から小角度傾斜させることにより、ＧＴＯの耐圧不良率は急激に減少する。従来使用されてきた（１１１）シリコン単結晶ウエハは（１１１）面に対して±１°の範囲内に合わせてスライスされているが、傾斜角度を２°±１°にすることにより、耐圧不良率は約１／５となり、４°以上では０％と改善された。
【００２３】
一方、ＩGT特性は、傾斜角度を１０°以下にすると、（１１１）シリコン単結晶ウエハを使用したＧＴＯと比較して、その増加率を２０％以下に抑えられる。傾斜角度を１０°以上にすると前記増加率が増すが、傾斜角度が２７．５°の範囲では、その増加率が３５％以下であり、実用上問題ないことが判る。このＩGT特性以外の、その他の特性についても同様な傾向を示すものがあり、傾斜角度θを必要以上に大きくすると従来のプロセス条件を大幅に変更する必要がある。
【００２４】
上記のごとく、傾斜角度θを４°＜θ＜１０°にすることにより、従来の（１１１）Ｎ-シリコン基板を使用したＧＴＯの製造条件を変更することなく、耐圧不良率のみを低減でき、非常に好ましい結果が得られたが、傾斜角θが１°＜θ＜２７．５°の範囲内においても、従来例に比較して、実用上満足すべき特性、効果が得られた。
【００２５】
又、傾斜方向に関しては、＜１１２-＞軸方向である場合に最も顕著な好結果が得られたが、＜１１２-＞軸と等価な結晶方位である＜１-１-２＞、＜１-１０＞、若しくは＜１１-０＞軸の方向であっても同様な効果が得られ、これらの結晶方位以外の方向であっても、実用上満足すべき特性、効果が得られた。
【００２６】
尚、本実施の形態はＧＴＯの耐圧不良率を例として説明したが、拡散熱処理中にシリコン基板内に誘発されるスリップラインは、熱処理温度が高い程、又、使用する基板が大口径化される程、素子特性に対して深刻な問題となるので、従来（１１１）シリコン基板を使用し、拡散熱処理方法で製造されるバイポーラ素子全般に対しても適用でき、同様な効果が期待される。又、耐電圧特性以外にも、ウエハのスリップラインが起因した特性不良に改善効果が得られることは言うまでもない。
【００２７】
この発明によれば、前記シリコン単結晶ウエハはその主表面を（１１１）面から＜１１２ - ＞、＜１ - １ - ２＞、＜１ - １０＞、若しくは＜１１ - ０＞軸方向に１°＜θ＜２７．５°傾斜させることにより、熱ストレスに対して強くなり、半導体装置の耐電圧特性以外のＩＧＴ、ＲＰＢ等の諸特性を変化させずにリーク電流低減や熱処理によるスリップラインの発生を顕著に低減ができるため、これまでの製造条件を変更することなく、半導体装置のスリップラインに起因する特性不良を改善でき、耐圧歩留り改善に効果がある。
【図面の簡単な説明】
【図１】 シリコン単結晶ウエハ上での傾斜方向、角度を示す斜視説明図である。
【図２】 シリコン単結晶ウエハの結晶面、結晶軸を示す斜視説明図である。
【図３】 各角度を有する傾斜ウエハの耐圧不良率と素子の緒特性を比較した表である。
【図４】 ウエハの傾斜角度θと耐圧不良率及びターンオン電流ＩGTの関係を示すグラフである。
【図５】 従来及びこの発明の実施の形態によるＧＴＯを示す断面図である。
【符号の説明】
１ 面方位（１１１）のＮ-シリコン基板、１Ａ 面方位（１１１）４°傾斜のＮ-シリコン基板、２ ＰＢ（Ｐ型ベース）層、３ ＮＥ層、４ ＰＥ層、５ Ｎ層、６ パッシベーション膜、７ アノード電極、８ カソード電極、９ ゲート電極、１０ シリコン端面、１１ パッシベーションゴム、１２ アノード熱補償板、１３ カソード熱補償板
Claims (1)
- シリコン単結晶ウエハの表面上に不純物の拡散熱処理により導電領域が形成される半導体装置において、前記シリコン単結晶ウエハはその主表面の結晶方位が（１１１）面から＜１１２ - ＞、＜１ - １ - ２＞、＜１ - １０＞、若しくは＜１１ - ０＞軸方向に角度θだけ傾斜しており、該傾斜角θが１°＜θ＜２７．５°であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24104597A JP3823470B2 (ja) | 1997-09-05 | 1997-09-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24104597A JP3823470B2 (ja) | 1997-09-05 | 1997-09-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1179890A JPH1179890A (ja) | 1999-03-23 |
| JP3823470B2 true JP3823470B2 (ja) | 2006-09-20 |
Family
ID=17068498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24104597A Expired - Lifetime JP3823470B2 (ja) | 1997-09-05 | 1997-09-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3823470B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6502399B2 (ja) | 2017-02-06 | 2019-04-17 | Ｊｘ金属株式会社 | 単結晶シリコンスパッタリングターゲット |
-
1997
- 1997-09-05 JP JP24104597A patent/JP3823470B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1179890A (ja) | 1999-03-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1438739B1 (en) | Sic bipolar semiconductor devices with few crystal defects | |
| EP0578973B1 (en) | Method of forming short-circuiting regions for insulated gate semiconductor devices | |
| US10522667B2 (en) | Silicon carbide epitaxial wafer, silicon carbide insulated gate bipolar transistor, and method of manufacturing the same | |
| US20110147767A1 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| US20130119406A1 (en) | Silicon carbide substrate, semiconductor device, and methods for manufacturing them | |
| JP3197803B2 (ja) | 転位欠陥の少ない半導体製造方法 | |
| JP4026312B2 (ja) | 炭化珪素半導体ショットキーダイオードおよびその製造方法 | |
| JP3801091B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
| US9691616B2 (en) | Method of manufacturing silicon carbide semiconductor device by using protective films to activate dopants in the silicon carbide semiconductor device | |
| CN103930996A (zh) | 半导体器件 | |
| US7507608B2 (en) | IGBT with amorphous silicon transparent collector | |
| JP3823470B2 (ja) | 半導体装置 | |
| US9048093B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
| TW202315120A (zh) | 半導體裝置及其製造方法 | |
| JP2008053611A (ja) | 半導体装置の製造方法 | |
| EP0194199A2 (en) | Double gate static induction thyristor and method for manufacturing the same | |
| JP2011251855A (ja) | 半導体装置の製造方法 | |
| CN213071148U (zh) | 半导体装置 | |
| JP4779204B2 (ja) | Ｍｉｓ半導体装置 | |
| JP2004273772A (ja) | 半導体装置の製造方法 | |
| JPS6228571B2 (ja) | ||
| JPS63138772A (ja) | シヨツトキバリア形半導体装置およびその製造方法 | |
| EP0388612A3 (en) | Semiconductor device with self-aligned contact to buried subcollector | |
| JPH0198268A (ja) | 半導体放射線検出器 | |
| JPS58212175A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040625 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060203 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060214 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060413 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060606 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060619 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100707 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100707 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110707 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110707 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120707 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120707 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130707 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |