JP3823107B2 - 有限体での基底変換方法及び基底変換装置 - Google Patents
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Description
s[A]=a0+a1+a2+…+an-1
s[B]=b0+b1+b2+…+bn-1
である。
逸脱しない範囲でより多くの変形及び変用例が可能であることはもちろんである。
20 トークンレジスタ
20a 上位トークンレジスタ
20b 下位トークンレジスタ
21 マルチプレクサ
30 データレジスタ
40 ANDゲート部
60 出力レジスタ
50 XORゲート
SEL<0:n−2> マルチプレクサ21の選択線
ENu,ENl トークンレジスタ10のシフト動作を起動させるイネーブル信号
D<0:n−1> トークンレジスタ20に入力されるデータ
CK レジスタのクロック
Claims (3)
- nビットからなり、基底変換行列の各行ベクトルを格納するトークンレジスタと、
nビットからなり、基底変換されるベクトルを格納するデータレジスタと、
前記トークンレジスタの出力と前記データレジスタの出力との間のビット乗算を行うn個のビット乗算器と、
前記ビット乗算器の出力端に連結され、前記ビット乗算の結果を加算する加算器と、
前記トークンレジスタを制御することにより前記行ベクトルを出力させる制御部と、
を備えた基底変換装置によって行われ、
定義多項式Xn+Xk(3)+Xk(2)+Xk(1)+1を用いて、有限体GF(2n)の元Bの標準基底表現係数ベクトルB=(b0,b1,b2,…,bn−1)を双対基底表現係数ベクトルB’=(b’0,b’1,b’2,…,b’n−1)に変換する、有限体GF(2n)での標準基底を双対基底に変換する基底変換方法であって、
前記制御部に前記定義多項式Xn+Xk(3)+Xk(2)+Xk(1)+1の指数n,k(3),k(2),k(1)が入力されるステップと、
前記データレジスタが、前記標準基底表現係数ベクトルB=(b0,b1,b2,…,bn−1)を格納するステップと、
前記制御部が、前記ビット乗算器及び前記加算器を用いて、前記データレジスタに格納されたb k(1) ,b k(1)−1 ,…,b 0 に基づいて、ベクトル式
(b’0,b’1,b’2,…,b’k(1))=(b0+bk(1),bk(1)−1,bk(1)−2,…,b0)
により、前記双対基底表現係数ベクトルB’の0番目ないしk(1)番目の成分を求めるステップと、
前記制御部が、前記ビット乗算器及び前記加算器を用いて、前記データレジスタに格納されたb n−1 ,b n−2 ,…,b k(3) に基づいて、ベクトル式
(b’k(1)+1,b’k(1)+2,…,b’k(1)+n−k(3))=(bn−1,bn−2,…,bk(3))
により、前記双対基底表現係数ベクトルB’の(k(1)+1)番目ないし(k(1)+n−k(3))番目の成分を求めるステップと、
前記制御部が、前記ビット乗算器及び前記加算器を用いて、前記データレジスタに格納されたb k(3)−1 ,b k(3)−2 ,…,b k(2) 及びb n−1 ,b n−2 ,…,b n−k(3)+k(2) に基づいて、ベクトル式
(b’k(1)+1+n−k(3),b’k(1)+2+n−k(3),…,b’k(1)+n−k(2))=(bk(3)−1+bn−1,bk(3)−2+bn−2,…,bk(2)+bn−k(3)+k(2))
により、前記双対基底表現係数ベクトルB’の(k(1)+1+n−k(3))番目ないし(k(1)+n−k(2))番目の成分を求めるステップと、
前記制御部が、前記ビット乗算器及び前記加算器を用いて、前記データレジスタに格納されたb k(2)−1 ,b k(2)−2 ,…,b k(1)+1 、b n−1−k(3)+k(2) ,b n−2−k(3)+k(2) ,…,b n+1−k(3)+k(1) 及びb n−1 ,b n−2 ,…,b n+1−k(2)+k(1) に基づいて、ベクトル式
(b’k(1)+1+n−k(2),b’k(1)+2+n−k(2),…,b’n−1)=(bk(2)−1+bn−1−k(3)+k(2)+bn−1,bk(2)−2+bn−2−k(3)+k(2)+bn−2,…,bk(1)+1+bn+1−k(3)+k(1)+bn+1−k(2)+k(1))
により、前記双対基底表現係数ベクトルB’の(k(1)+1+n−k(2))番目ないし(n−1)番目の成分を求めるステップと、
を含むことを特徴とする有限体GF(2n)での標準基底を双対基底に変換する基底変換方法。 - nビットからなり、基底変換行列の各行ベクトルを格納するトークンレジスタと、
nビットからなり、基底変換されるベクトルを格納するデータレジスタと、
前記トークンレジスタの出力と前記データレジスタの出力との間のビット乗算を行うn個のビット乗算器と、
前記ビット乗算器の出力端に連結され、前記ビット乗算の結果を加算する加算器と、
前記トークンレジスタを制御することにより前記行ベクトルを出力させる制御部と、
を備えた基底変換装置によって行われ、
定義多項式Xn+Xk(3)+Xk(2)+Xk(1)+1を用いて、有限体GF(2n)の元Bの双対基底表現係数ベクトルB’=(b’ 0 ,b’ 1 ,b’ 2 ,…,b’ n−1 )を標準基底表現係数ベクトルB=(b 0 ,b 1 ,b 2 ,…,b n−1 )に変換する、有限体GF(2n)での双対基底を標準基底に変換する基底変換方法であって、
前記制御部に前記定義多項式の指数n,k(3),k(2),k(1)が入力されるステップと、
前記データレジスタが、前記双対基底表現係数ベクトルB’=(b’0,b’1,b’2,…,b’n−1)を格納するステップと、
前記制御部が、前記ビット乗算器及び前記加算器を用いて、前記データレジスタに格納されたb’ k(1) ,b’ k(1)−1 ,…,b’ 0 に基づいて、ベクトル式
(b0,b1,…,bk(1)−1,bk(1))=(b’k(1),b’k(1)−1,…,b’1,b’0+b’k(1))
により、前記標準基底表現係数ベクトルBの0番目ないしk(1)番目の成分を求めるステップと、
前記制御部が、前記ビット乗算器及び前記加算器を用いて、前記データレジスタに格納されたb’ k(2)−1 ,b’ k(2)−2 ,…,b’ k(1)+1 、b’ k(3)−1 ,b’ k(3)−2 ,…,b’ k(1)+1+k(3)−k(2) 及びb’ n−1 ,b’ n−2 ,…,b’ n+1+k(1)−k(2) に基づいて、ベクトル式
(bk(1)+1,bk(1)+2,…,bk(2)−1)=(b’k(2)−1+b’k(3)−1+b’n−1,b’k(2)−2+b’k(3)−2+b’n−2,…,b’k(1)+1+b’k(1)+1+k(3)−k(2)+b’n+1+k(1)−k(2))
により、前記標準基底表現係数ベクトルBの(k(1)+1)番目ないし(k(2)−1)番目の成分を求めるステップと、
前記制御部が、前記ビット乗算器及び前記加算器を用いて、前記データレジスタに格納されたb’ k(1)+k(3)−k(2) ,b’ k(1)+k(3)−k(2)−1 ,…,b’ k(1)+1 及びb’ n+k(1)−k(2) ,b’ n+k(1)−k(2)−1 ,…,b’ n+1+k(1)−k(3) に基づいて、ベクトル式
(bk(2),bk(2)+1,…,bk(3)−1)=(b’k(1)+k(3)−k(2)+b’n+k(1)−k(2),b’k(1)+k(3)−k(2)−1+b’n+k(1)−k(2)−1,…,b’k(1)+1+b’n+1+k(1)−k(3))
により、前記標準基底表現係数ベクトルBのk(2)番目ないし(k(3)−1)番目の成分を求めるステップと、
前記制御部が、前記ビット乗算器及び前記加算器を用いて、前記データレジスタに格納されたb’ n+k(1)−k(3) ,b’ n+k(1)−k(3)−1 ,…,b’ k(1)+1 に基づいて、ベクトル式
(bk(3),bk(3)+1,…,bn−1)=(b’n+k(1)−k(3),b’n+k(1)−k(3)−1,…,b’k(1)+1)
により、前記標準基底表現係数ベクトルBのk(3)番目ないし(n−1)番目の成分を求めるステップと、
を含むことを特徴とする有限体GF(2n)での双対基底を標準基底に変換する基底変換方法。 - 定義多項式Xn+Xk(3)+Xk(2)+Xk(1)+1にしたがう基底変換行列を用いて、有限体GF(2n)の元Bの標準基底表現係数ベクトルB=(b0,b1,b2,…,bn−1)と双対基底表現係数ベクトルB’=(b’ 0 ,b’ 1 ,b’ 2 ,…,b’ n−1 )との間の変換が行われる、有限体GF(2n)での標準基底と双対基底との間の基底変換を行う基底変換装置であって、
(k(1)+1)ビットの上位トークンレジスタ及び(n−k(1)−1)ビットの下位トークンレジスタに分類されるn個のシフトレジスタからなり、前記シフトレジスタはそれぞれ、イネーブル信号及びクロックに応答してクロック毎に入力データを1ビットずつ左側にシフトし、前記シフトレジスタの出力は、それぞれ前記基底変換行列の各行の成分に対応しているトークンレジスタと、
前記定義多項式の成分n,k(3),k(2),k(1)が入力されて、(n−1)ビットの選択線の制御信号、前記トークンレジスタのシフト動作を起動させるイネーブル信号、前記トークンレジスタのクロック、前記上位トークンレジスタ及び前記下位トークンレジスタの初期値、前記トークンレジスタのk(1)番目レジスタのデータ入力信号及び前記トークンレジスタの(n−1)番目レジスタのデータ入力信号を出力するトークン制御部と、
前記選択線の制御信号に応答して前記k(1)値にしたがい上位トークンレジスタと下位トークンレジスタとを分離し、前記トークンレジスタのデータ入力経路を選択するマルチプレクサと、
変換される係数ベクトルを格納するデータレジスタと、
前記トークンレジスタの出力と前記データレジスタの出力との間のビット間乗算を行うANDゲート部と、
前記ANDゲート部の全ての出力を加算するXORゲートと、
前記XORゲートに連結され、前記XORゲートの出力をクロックに同期させる出力レジスタと、
を備え、
前記マルチプレクサの出力によって前記トークンレジスタから出力される前記基底変換行列の各行ベクトルと前記標準基底変換係数ベクトルBまたは前記双対基底変換係数ベクトルB’とを前記ANDゲート部及び前記XORゲートを介してそれぞれベクトル乗算して前記双対基底変換係数ベクトルB’または前記標準基底変換係数ベクトルBを生成して前記出力レジスタに格納することを特徴とする有限体GF(2n)での基底変換装置。
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