JP3821913B2

JP3821913B2 - 水平周波数検出回路

Info

Publication number: JP3821913B2
Application number: JP12951197A
Authority: JP
Inventors: 紀行岩倉
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1997-05-20
Filing date: 1997-05-20
Publication date: 2006-09-13
Anticipated expiration: 2017-05-20
Also published as: JPH10319930A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えばマルチスキャンディスプレイモニターに用いて好適な水平周波数の検出回路に関する。
【０００２】
【従来の技術】
マルチスキャンディスプレイに接続される各種タイプのコンピュータ機器ではその水平同期信号、垂直同期信号それぞれの周波数が異なっていることが多く、したがって、マルチスキャンディスプレイにおいては、それに接続されるコンピュータ機器からのデータを表示するためには、それに入力されてくる各コンピュータ機器からの水平同期信号および垂直同期信号それぞれの周波数を検出するとともに、検出した水平と垂直同期信号それぞれの周波数に追従してディスプレイが例えばテレビのブラウン管であればそれの水平と垂直の偏向回路、ディスプレイが液晶であればそれの駆動回路を制御することによりディスプレイできるようにする必要がある。このようにしてマルチスキャンディスプレイにおいてはそれに入力されてくる水平同期信号および垂直同期信号それぞれの周波数を検出する必要があるが、そのうち、水平同期信号の周波数を検出する回路としては例えば特開昭６３−２８６０７６号公報に記載された水平周波数検出回路が従来技術例として知られている。
【０００３】
図６を参照して同公報に記載の従来技術例の水平周波数検出回路について説明すると、この水平周波数検出回路は、ディスプレイ用の垂直同期信号を入力する垂直同期信号入力手段４１と、その垂直同期信号入力手段４１の出力信号を入力とし、割り込み信号を出力する割り込み受付回路４３と、周波数が既知である基準クロックを発生する基準クロック発生回路４８と、基準クロック信号を分周する分周回路４７と、ディスプレイ用の水平同期信号を入力する水平同期信号入力手段４２と、その水平同期信号入力手段４２の出力信号を入力とし、水平同期信号をカウントするカウンタ４４と、前述した分周回路４７出力、水平同期カウンタ４４出力、割り込み受付回路４３の出力に基づき水平同期信号の周波数（水平同期周波数）、垂直同期信号の周波数（垂直同期周波数）を算出するＣＰＵ４５と、切替回路４９とより構成されている。
【０００４】
【発明が解決しようとする課題】
上記従来技術例では、垂直１周期の間に入力される水平同期信号の個数をカウントするとともにそのカウント値から得られた垂直１周期における水平ラインの総数と垂直周波数とから、水平同期周波数を算出する。このような算出においては入力信号源であるコンピュータ機器の中には垂直ブランキング期間内に、水平同期信号がなかったり、等価パルスが有るものもあり、こうした機器の場合などには対応できないなど、それに接続される機器に制限が生じてしまい、汎用性が低くなってしまうという課題がある。
【０００５】
また、上記従来技術例では、水平周波数の精度の高い検出のためには垂直同期信号入力時の割り込みと割り込みとの間の時間を正確に検出する必要があるが、最低２回の割り込みが必要となるが、マルチスキャンディスプレイ内におけるＣＰＵが他の仕事をしているときに割り込みの性質上必ず前記検出に対しての遅延時間が生じてしまうとともに、またこの遅延時間にもバラツキが生じやすいため水平周波数の検出精度がどうしても悪くなるという課題がある。
【０００６】
そのうえ、昨今の液晶などの複雑なマルチスキャンディスプレイでは、制御対象の周波数依存性が高く、精度の高い水平周波数検出が要求されているから、上記従来技術例ではこのような要求には対応できないという課題もある。
【０００７】
【課題を解決するための手段】
この課題を解決するために本発明は、垂直同期信号入力割り込み受付後にｎ進カウンタと、ｍ進カウンタを同時にカウント動作を開始させ、前記両カウンタ出力時間差Ｔを時間計測して、以下の式で水平周波数検出を行う。
【０００８】
ｆＨ＝（ｍ−ｎ）／Ｔ
水平周波数ｆＨを、割り込み遅延時間に影響しないために水平周波数を精度高く検出可能となる。
【００１４】
【発明の実施の形態】
本発明の水平周波数検出回路は、周波数が既知である基準クロックをカウントする基準クロックカウンタと、水平同期信号をカウントするｎ進カウンタと、水平同期信号をカウントするｍ＋ｎ進カウンタと、水平同期信号をカウントするｐｍ＋ｎ進カウンタと、前記ｎ進カウンタ出力の立ち上がりで、基準クロックカウンタのカウント値をラッチする第一のラッチ回路と、前記ｍ＋ｎ進カウンタ出力の立ち上がりで基準クロックカウンタのカウント値をラッチする第二のラッチ回路と、前記ｐｍ＋ｎ進カウンタ出力の立ち上がりで基準クロックカウンタのカウント値をラッチする第三のラッチ回路と、前記第二、第三のラッチ回路出力を前記ｐｍ＋ｎ進カウンタ出力で切り替える第一の切替回路と、前記第一のラッチ回路出力と前記第一の切替回路出力の差分をとる差分器と、前記差分器出力をｐ倍するｐ倍アンプと、前記差分器出力とｐ倍アンプ出力を前記ｐｍ＋ｎ進カウンタ出力で切り替える第二の切替回路と、前記水平同期信号をそれぞれカウントする３つのカウンタを同時にリセット制御しかつ第二の切替回路出力より水平周波数を算出する制御回路と備えた水平周波数検出回路であり、入力信号の総ライン数に応じてｐｍ＋ｎ進カウンタとｍ＋ｎ進カウンタ出力を自動的に切り替え、またｍ＋ｎ進カウンタが選択されている時はｐ倍アンプでｐｍ＋ｎ進カウンタに正規化されているため、入力信号の総ライン数に応じて自動的に精度の良いカウンタを選択して水平周波数検出するという作用を有する。
【００１６】
（参考例１）
図１は参考例１における水平周波数検出回路を示しており、図１において、１は垂直同期信号が入力されると、ｎ進とｍ進の各カウンタ２，３にカウント開始信号ｂを出力し、かつ差分器６の出力に基づいて水平周波数を算出する制御回路、２は制御回路１よりカウント開始信号ｂが入力されると、水平同期信号のカウントを開始しそのカウント値がｎになると出力をＨとするｎ進カウンタ、３は制御回路１よりカウント開始信号ｂが入力されると、水平同期信号のカウントを開始しそのカウント値がｍになると出力をＨとするｍ進カウンタ、４はｎ進カウンタ２の出力がＨになった時の基準クロックカウンタ８の出力値を保持する第一のラッチ回路、５はｍ進カウンタ３の出力がＨになった時の基準クロックカウンタ８の出力値を保持する第二のラッチ回路、６は第一および第二のラッチ回路４，５で保持した基準クロックカウンタ８の出力値の差分をとる差分器、７は周波数が既知である基準クロックを発生する基準クロック発生回路、８は基準クロックをカウントしカウント値を出力している基準クロックカウンタである。
【００１７】
以上のように構成された参考例１の水平周波数検出回路の動作について説明する。垂直同期信号が制御回路１に入力されると、制御回路１はカウント開始信号ｂを出力する。カウント開始信号ｂがｎ進カウンタ２とｍ進カウンタ３とにそれぞれ入力されるとｎ進カウンタ２とｍ進カウンタ３はそれぞれ水平同期信号のカウントを開始する。ｎ進カウンタ２は、カウント値がｎに達すると出力をＨとする。同様に、ｍ進カウンタもカウント値がｍに達すると出力をＨとする。一方、基準クロック発生回路７の出力クロックを基準クロックカウンタ８でカウントしカウント値を常に出力している。第一のラッチ回路４では、ｎ進カウンタ２の出力がＨになった時の基準クロックカウンタ８のカウント値を保持し、同様に、第二のラッチ回路５ではｍ進カウンタの出力信号がＨになった時にカウント値を保持する。この保持した２つのカウント値の差分Ｔを差分器６は制御回路１に出力する。この差分出力は言うまでもなく、ｎ進カウンタとｍ進カウンタの出力遅延、言い換えるとｍ−ｎ回の水平周期の時間である。制御回路１では、この差分器６出力が有効である次回垂直同期入力時に、以下の算出式（１）の演算を行い水平周波数ｆＨを検出する。
【００１８】
ｆＨ＝（ｍ−ｎ）／Ｔ …（１）
以上のようにして参考例１の水平周波数検出回路においては水平周波数を検出するから、従来技術において説明したように垂直同期信号が制御回路１に入力した時に割り込み遅延が生じても、２つのカウンタ２，３が水平周波数検出のために同時にカウント開始しているから、そのような割り込み遅延は差分器６により相殺されることになり、結果として水平周波数の検出精度に影響しないものとなる。
【００１９】
また、参考例１の水平周波数検出回路においてはｎ進カウンタ２の水平同期信号のカウント開始からｎ進してカウント値がｎとなって出力がＨとなるまで（水平ライン数としてｎライン）の期間を、対応する入力信号の垂直ブランキング期間より長く設定しておけば、各種コンピュータ機器における垂直ブランキング期間内の水平同期信号が有ったり無かったりしても、また等価パルスが有ったり無かったりすることには何ら影響されることなく、水平周波数の検出が可能であることは言うまでもない。
【００２０】
また、参考例１においては、２つの異なるカウント数のｎ進カウンタ２ｍ進カウンタ３とからなる構成で説明したが、これらカウンタ２，３出力について、立ち上がりと立ち下がりを同一カウンタで制御できる１つのカウンタで行っても同様に実施可能である。
【００２１】
（参考例２）
図２は参考例２に係る水平周波数検出回路の回路構成を示しており、図２において、１は垂直同期信号が入力されると、３つの水平カウンタ２，３，９にカウント開始信号ｂを出力し、かつ差分器６の出力に基づいて水平周波数を算出する制御回路、２は制御回路１よりカウント開始信号ｂが入力されると、水平同期信号のカウントを開始し、そのカウント値がｎになると出力をＨとするｎ進カウンタである。３は制御回路１よりカウント開始信号ｂが入力されると、水平同期信号のカウントを開始し、そのカウント値がｍになると出力をＨとするｍ進カウンタ、４はｎ進カウンタ２の出力がＨになった時の基準クロックカウンタ８の出力値を保持する第一のラッチ回路、５はセレクタ１０の出力がＨになった時の基準クロックカウンタ８の出力値を保持する第二のラッチ回路、６は第一および第二のラッチ回路４，５で保持した基準クロックカウンタ８の出力値の差分をとる差分器、７は周波数が既知である基準クロックを発生する基準クロック発生回路、８は基準クロックをカウントしカウント値を出力している基準クロックカウンタ、９は制御回路１よりカウント開始信号ｂが入力されると水平同期信号をカウントし、そのカウント値がｋになると出力をＨとするｋ進カウンタ、１０は制御回路１より出力されるセレクタ切替信号ｃによって、ｍ進カウンタ３の出力と、ｋ進カウンタ９の出力とを切り替えるセレクタである。
【００２２】
以上のように構成された参考例２の水平周波数検出回路の動作について図３，図４のフローチャートを用いて説明する。制御回路１では、図３のようにｆｌａｇ（フラグ）Ａを「０」にリセットした後は常にｆＨを検出結果とするループで動作している。垂直同期信号が制御回路１に入力されると、制御回路１は図４の垂直（Ｖｓｙｎｃ）割り込み処理を行う。垂直同期信号が初めて入力された場合、図４のフローチャートにおいてｆｌａｇＡは図３の処理の中で「０」にリセットされているため、セクレタ１０にｍ進カウンタ３出力を選択するＬのセレクタ切替信号Ｃを出力してから、ｎ進カウンタ２、ｍ進カウンタ３およびｋ進カウンタ９それぞれにカウント開始信号ｂを出力する。制御回路１からカウント開始信号ｂが出力されると、各カウンタ２，３，９それぞれは水平同期信号のカウントを開始する。制御回路１では、その後ｆｌａｇＡを「１」にセットし、いったん割り込み処理を終了して図３のメインループに戻る。ｎ進カウンタ２は、カウント値がｎに達すると出力をＨとする。同様に、ｍ進、ｋ進カウンタ３，９もカウント値がそれぞれｍ、ｋに達すると出力をＨとする。一方、基準クロック発生回路７の出力クロックを基準クロックカウンタ８でカウントしカウント値を常に出力している。第一のラッチ回路４では、ｎ進カウンタ２の出力がＨになった時の基準クロックカウンタ８のカウンタ値を保持する。同様に、第二のラッチ回路５ではセレクタ回路１０でセレクタ切替信号Ｃにより選択されているｍ進カウンタ３の出力信号がＨになった時にカウント値を保持する。この保持した２つのカウント値の差分Ｔを差分器６は制御回路１に出力する。この差分出力は言うまでもなく、ｎ進カウンタとｍ進カウンタの出力遅延、言い換えるとｍ−ｎ回の水平周期の時間である。
【００２３】
制御回路１では、次の垂直同期信号入力で再度図４の垂直割り込み処理を行う。図４のフローチャートで、ｆｌａｇＡは「１」にセットされているため、次にセレクタ切替信号Ｃの状態を確認する。Ｃの状態はｍ進カウンタを選択しているＬの状態であるので、ｎとｍの差分ライン数ｑを次式（２）で算出する。次に差分器出力Ｔを取り込み水平周波数ｆＨを次式（３）で算出する。
【００２４】
ｑ＝ｍ−ｎ …（２）
ｆＨ＝ｑ／Ｔ …（３）
ここで、算出した水平周波数ｆＨが設定されたしきい値水平周波数に対して低い場合は、前回垂直同期入力時と同様の処理を行い終了し、メインループで水平周波数ｆＨを確定する（ｋ進カウンタ９はカウント値がｋに達していない）。
【００２５】
マルチスキャンディスプレイに接続される機器からの水平周波数が高いために、算出した水平周波数ｆＨが高い水平周波数である場合、差分器出力Ｔは基準クロックカウンタ８とラッチ回路４，５との間のラッチミスで生じる誤差に対して十分な時間が得られていないため精度が悪い。このため、再度精度の高い検出を行うために、セレクタ切替信号ＣをＨに変更してｋ進カウンタ９を選択し、水平同期信号を再度カウントし直す。ｎ進カウンタ２とｋ進カウンタ９のそれぞれの出力の立ち上がり時に基準クロックカウンタ８のカウント値を第一、第二のラッチ回路４，５で保持し、この差分が制御回路１に入力される。つぎの垂直同期信号が入力されると制御回路１では、再々度図４の割り込み処理を行いｆｌａｇＡが１で、セレクタ切替信号ＣがＨより、ｎとｋの差分ライン数ｑを次式（４）で、水平周波数ｆＨを次式（５）で算出する。
【００２６】
ｑ＝ｋ−ｎ …（４）
ｆＨ＝ｑ／Ｔ …（５）
ここで、ｋ進カウンタ９のｋは、周波数が高くても差分器出力Ｔが精度に影響しない様多く設定されているため高い水平周波数が入力されても精度の高い水平周波数の検出が可能となる。
【００２７】
このように、一度周波数検出をｍ進カウンタ３を用いて行い、精度が悪くなる高い水平周波数の場合にｍより十分大きいｋ進カウンタ９を用いて再度水平周波数検出を行うことで、入力水平周波数の高低に関わらず精度有る水平周波数検出が可能となる。
【００２８】
また、参考例２においては、上述の参考例１と同様に垂直同期信号の割り込み遅延が生じても、カウンタ２，３、９は同時にカウント開始しており、差分器６によりその割り込み遅延は相殺されることになるため、水平周波数の検出の精度に影響しない。
【００２９】
以上の説明では、第三の水平カウンタと第二の水平カウンタを切り替えたが、直接第二のカウンタのカウント数を、制御回路によってｍからｋに切替ても良いことはいうまでもない。
【００３０】
（実施の形態）
図５は本発明の実施の形態における水平周波数検出回路を示しており、図５において、１は垂直同期信号が入力されると、３つの水平カウンタ２，１４，１５にカウント開始信号ｂを出力し、かつセレクタ１２の出力に基づいて水平周波数を算出する制御回路、２は制御回路１よりカウント開始信号ｂが入力されると、水平同期信号のカウントを開始し、そのカウント値がｎになると出力をＨとするｎ進カウンタ、１４は制御回路１よりカウント開始信号ｂが入力されると、水平同期信号のカウントを開始し、そのカウント値がｍ＋ｎになると出力をＨとするｍ＋ｎ進カウンタ、１５は制御回路１によりカウント開始信号ｂが入力されると、水平同期信号のカウントを開始し、そのカウント値がｐｍ＋ｎになると出力をＨとするｐｍ＋ｎ進カウンタである。７は周波数が既知である基準クロックを発生する基準クロック発生回路、８は基準クロックをカウントしカウント値を出力している基準クロックカウンタ、４はｎ進カウンタ２の出力がＨになった時の基準クロックカウンタ８の出力値を保持する第一のラッチ回路、５はｍ＋ｎ進カウンタ１４の出力がＨになった時の基準クロックカウンタ８の出力値を保持する第二のラッチ回路、１１はｐｍ＋ｎ進カウンタ１５の出力がＨになった時の基準クロックカウンタ８の出力値を保持する第三のラッチ回路、１０は、ｐｍ＋ｎ進カウンタ１５の出力に基づいて、第二、第三のラッチ回路５，１１の出力を切り替えるセレクタである。６は、第一のラッチ回路４と、第二もしくは第三のラッチ回路５、１１で保持した基準クロックカウンタ８の出力値の差分をとる差分器、１３は、差分器６の出力をｐ倍するｐ倍アンプ、１２は、ｐｍ＋ｎ進カウンタ１５の出力に基づいて、差分器６と出力ｐ倍アンプ１３出力を切り替えるセレクタ回路である。
【００３１】
以上のように構成された本実施の形態の水平周波数検出回路の動作について説明する。垂直同期信号が制御回路１に入力されると、制御回路１はカウント開始信号ｂを出力する。カウント開始信号ｂがｎ進、ｍ＋ｎ、ｐｍ＋ｎ進カウンタ２，１４，１５に入力されるとｎ進、ｍ＋ｎ、ｐｍ＋ｎ進カウンタ２，１４，１５は水平同期信号をカウントし始める。ｎ進カウンタ２は、カウント値がｎに達すると出力をＨとする。同様に、ｍ＋ｎ、ｐｍ＋ｎ進カウンタ１４，１５もｍ＋ｎ、ｐｍ＋ｎに達すると出力をＨとする。一方、基準クロック発生回路７の出力クロックを基準クロックカウンタ８でカウントしカウント値を常に出力している。第一のラッチ回路４では、ｎ進カウンタ２の出力がＨになった時の基準クロックカウンタ８のカウンタ値ｋ１を保持し、同様に、第二、第三のラッチ回路５、１１ではｍ＋ｎ進カウンタ１４、ｐｍ＋ｎ進カウンタ１５の出力信号がそれぞれＨになった時にカウント値ｋ２，ｋ３を保持する。
【００３２】
ここで、入力信号の総ライン数Ｒが、ｐｍ＋ｎより少ない場合について説明する。総ライン数Ｒがｐｍ＋ｎより少ないため、ｐｍ＋ｎ進カウンタ１５の出力はカウント値が次の垂直同期信号入力までにｐｍ＋ｎに達しないためＬを出力し続ける。このため、差分器６の入力は、ｎ進カウンタ２によるラッチ出力ｋ１と、ｍ＋ｎ進カウンタ１４によるラッチ出力ｋ２となる。前記差分器６入力の差分出力Ｔ１は、ｐｍ＋ｎ進カウンタ１５出力がＬの為ｐ倍アンプ１３をとおり、制御回路１に入力される。
【００３３】
Ｔ１＝ｋ２−ｋ１ …（６）
Ｔ＝ｐ×Ｔ１ …（７）
制御回路１では、垂直同期信号が入力されると前記Ｔを取り込み以下の様に水平周波数を算出する。
【００３４】
ｆＨ＝ｐ×ｍ／Ｔ＝ｐ×ｍ／（ｐ×Ｔ１）＝ｍ／Ｔ１ …（８）
次に、入力信号の総ライン数Ｒが、ｐｍ＋ｎより多い場合について説明する。総ライン数Ｒがｐｍ＋ｎより多いため、制御回路１で計測時間Ｔを取り込む垂直同期入力時は、ｐｍ＋ｎ進カウンタ１５の出力はＨを出力している。このため、差分器６の入力は、ｎ進カウンタ２によるラッチ出力ｋ１と、ｐｍ＋ｎ進カウンタ１５によるラッチ出力ｋ３となる。前記差分器６入力の差分出力Ｔ２は、ｐｍ＋ｎ進カウンタ１５出力がＨの為、そのまま制御回路１に入力される。
【００３５】
Ｔ２＝ｋ３−ｋ１ …（９）
Ｔ＝Ｔ２ …（１０）
制御回路１では、垂直同期信号が入力されると前記Ｔを取り込み以下の様に水平周波数を算出する。
【００３６】
ｆＨ＝ｐ×ｍ／Ｔ＝ｐ×ｍ／Ｔ２ …（１１）
ここで、Ｔ１とＴ２の関係は、

の関係があり、制御回路１での算出は総ライン数に関わらずに水平周波数を検出することができる。入力信号の総ライン数がｐｍ＋ｎより少ない場合に比べて多い場合は、Ｔの時間が短くなることで、基準クロックカウンタ８とラッチ回路４，５，１１との間のラッチミスで生じる誤差が大きく影響し、検出精度が低下するが、これをｐｍ＋ｎ進カウンタ１５で周波数検出することで精度をｐ倍向上させている。このようにして、自動的にカウンタを切替、入力信号の総ライン数に関わらず検出精度の高い周波数検出を行っている。
【００３７】
【発明の効果】
以上のように本発明によれば、ｎ進カウンタとｍ進カウンタとを同時にカウント動作を開始させるため、１度の垂直割り込みで検出を行い、この１回の割り込みについても前記両カウンタ出力の差を時間計測するために、その割り込み遅延時間の影響を受けなくなり、結果として精度高く水平周波数の検出が可能となるうえ、それに接続される機器に制限がなくなり、汎用性がきわめて高くなる。
【図面の簡単な説明】
【図１】参考例１による水平周波数検出回路の構成図
【図２】参考例２による水平周波数検出回路の構成図
【図３】参考例２におけるメインフローチャート
【図４】参考例２におけるＶｓｙｎｃ割り込みフローチャート
【図５】本発明の実施の形態による水平周波数検出回路の構成図
【図６】従来の技術例の同期周波数検出回路の構成図
【符号の説明】
１制御回路
２ｎ進カウンタ
３ｍ進カウンタ
４第一のラッチ回路
５第二のラッチ回路
６差分器
７基準クロック発生回路
８基準クロックカウンタ
９ｋ進カウンタ
１０、１２切替回路
１１第三のラッチ回路
１３ｐ倍アンプ
１４ｍ＋ｎ進カウンタ
１５ｐｍ＋ｎ進カウンタ
４１垂直同期周波数信号入力手段
４２水平同期周波数信号入力手段
４３割り込み受付回路
４４カウンタ
４５ＣＰＵ
４６出力回路
４７分周器
４８基準クロック発生回路
４９切替回路

Claims

周波数が既知である基準クロックをカウントする基準クロックカウンタと、
水平同期信号をそれぞれカウントするｎ進カウンタ、ｍ＋ｎ進カウンタおよびｐｍ＋ｎ進カウンタと、
前記ｎ進カウンタ出力の立ち上がりで、前記基準クロックカウンタのカウント値をラッチする第一のラッチ回路と、
前記ｍ＋ｎ進カウンタ出力の立ち上がりで基準クロックカウンタのカウント値をラッチする第二のラッチ回路と、
前記ｐｍ＋ｎ進カウンタ出力の立ち上がりで基準クロックカウンタのカウント値をラッチする第三のラッチ回路と、
前記第二、第三のラッチ回路出力を前記ｐｍ＋ｎ進カウンタ出力で切り替える第一の切替回路と、
前記第一のラッチ回路出力と前記第一の切替回路出力の差分をとる差分器と、
前記差分器出力をｐ倍するｐ倍アンプと、
前記差分器出力とｐ倍アンプ出力を前記ｐｍ＋ｎ進カウンタ出力で切り替える第二の切替回路と、
前記水平同期信号をそれぞれカウントする３つのカウンタを同時にリセット制御しかつ第二の切替回路出力より水平周波数を算出する制御回路と、
を具備したことを特徴とする水平周波数検出回路。