JP3821913B2

JP3821913B2 - Horizontal frequency detection circuit

Info

Publication number: JP3821913B2
Application number: JP12951197A
Authority: JP
Inventors: 紀行岩倉
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1997-05-20
Filing date: 1997-05-20
Publication date: 2006-09-13
Anticipated expiration: 2017-05-20
Also published as: JPH10319930A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えばマルチスキャンディスプレイモニターに用いて好適な水平周波数の検出回路に関する。
【０００２】
【従来の技術】
マルチスキャンディスプレイに接続される各種タイプのコンピュータ機器ではその水平同期信号、垂直同期信号それぞれの周波数が異なっていることが多く、したがって、マルチスキャンディスプレイにおいては、それに接続されるコンピュータ機器からのデータを表示するためには、それに入力されてくる各コンピュータ機器からの水平同期信号および垂直同期信号それぞれの周波数を検出するとともに、検出した水平と垂直同期信号それぞれの周波数に追従してディスプレイが例えばテレビのブラウン管であればそれの水平と垂直の偏向回路、ディスプレイが液晶であればそれの駆動回路を制御することによりディスプレイできるようにする必要がある。このようにしてマルチスキャンディスプレイにおいてはそれに入力されてくる水平同期信号および垂直同期信号それぞれの周波数を検出する必要があるが、そのうち、水平同期信号の周波数を検出する回路としては例えば特開昭６３−２８６０７６号公報に記載された水平周波数検出回路が従来技術例として知られている。
【０００３】
図６を参照して同公報に記載の従来技術例の水平周波数検出回路について説明すると、この水平周波数検出回路は、ディスプレイ用の垂直同期信号を入力する垂直同期信号入力手段４１と、その垂直同期信号入力手段４１の出力信号を入力とし、割り込み信号を出力する割り込み受付回路４３と、周波数が既知である基準クロックを発生する基準クロック発生回路４８と、基準クロック信号を分周する分周回路４７と、ディスプレイ用の水平同期信号を入力する水平同期信号入力手段４２と、その水平同期信号入力手段４２の出力信号を入力とし、水平同期信号をカウントするカウンタ４４と、前述した分周回路４７出力、水平同期カウンタ４４出力、割り込み受付回路４３の出力に基づき水平同期信号の周波数（水平同期周波数）、垂直同期信号の周波数（垂直同期周波数）を算出するＣＰＵ４５と、切替回路４９とより構成されている。
【０００４】
【発明が解決しようとする課題】
上記従来技術例では、垂直１周期の間に入力される水平同期信号の個数をカウントするとともにそのカウント値から得られた垂直１周期における水平ラインの総数と垂直周波数とから、水平同期周波数を算出する。このような算出においては入力信号源であるコンピュータ機器の中には垂直ブランキング期間内に、水平同期信号がなかったり、等価パルスが有るものもあり、こうした機器の場合などには対応できないなど、それに接続される機器に制限が生じてしまい、汎用性が低くなってしまうという課題がある。
【０００５】
また、上記従来技術例では、水平周波数の精度の高い検出のためには垂直同期信号入力時の割り込みと割り込みとの間の時間を正確に検出する必要があるが、最低２回の割り込みが必要となるが、マルチスキャンディスプレイ内におけるＣＰＵが他の仕事をしているときに割り込みの性質上必ず前記検出に対しての遅延時間が生じてしまうとともに、またこの遅延時間にもバラツキが生じやすいため水平周波数の検出精度がどうしても悪くなるという課題がある。
【０００６】
そのうえ、昨今の液晶などの複雑なマルチスキャンディスプレイでは、制御対象の周波数依存性が高く、精度の高い水平周波数検出が要求されているから、上記従来技術例ではこのような要求には対応できないという課題もある。
【０００７】
【課題を解決するための手段】
この課題を解決するために本発明は、垂直同期信号入力割り込み受付後にｎ進カウンタと、ｍ進カウンタを同時にカウント動作を開始させ、前記両カウンタ出力時間差Ｔを時間計測して、以下の式で水平周波数検出を行う。
【０００８】
ｆＨ＝（ｍ−ｎ）／Ｔ
水平周波数ｆＨを、割り込み遅延時間に影響しないために水平周波数を精度高く検出可能となる。
【００１４】
【発明の実施の形態】
本発明の水平周波数検出回路は、周波数が既知である基準クロックをカウントする基準クロックカウンタと、水平同期信号をカウントするｎ進カウンタと、水平同期信号をカウントするｍ＋ｎ進カウンタと、水平同期信号をカウントするｐｍ＋ｎ進カウンタと、前記ｎ進カウンタ出力の立ち上がりで、基準クロックカウンタのカウント値をラッチする第一のラッチ回路と、前記ｍ＋ｎ進カウンタ出力の立ち上がりで基準クロックカウンタのカウント値をラッチする第二のラッチ回路と、前記ｐｍ＋ｎ進カウンタ出力の立ち上がりで基準クロックカウンタのカウント値をラッチする第三のラッチ回路と、前記第二、第三のラッチ回路出力を前記ｐｍ＋ｎ進カウンタ出力で切り替える第一の切替回路と、前記第一のラッチ回路出力と前記第一の切替回路出力の差分をとる差分器と、前記差分器出力をｐ倍するｐ倍アンプと、前記差分器出力とｐ倍アンプ出力を前記ｐｍ＋ｎ進カウンタ出力で切り替える第二の切替回路と、前記水平同期信号をそれぞれカウントする３つのカウンタを同時にリセット制御しかつ第二の切替回路出力より水平周波数を算出する制御回路と備えた水平周波数検出回路であり、入力信号の総ライン数に応じてｐｍ＋ｎ進カウンタとｍ＋ｎ進カウンタ出力を自動的に切り替え、またｍ＋ｎ進カウンタが選択されている時はｐ倍アンプでｐｍ＋ｎ進カウンタに正規化されているため、入力信号の総ライン数に応じて自動的に精度の良いカウンタを選択して水平周波数検出するという作用を有する。
【００１６】
（参考例１）
図１は参考例１における水平周波数検出回路を示しており、図１において、１は垂直同期信号が入力されると、ｎ進とｍ進の各カウンタ２，３にカウント開始信号ｂを出力し、かつ差分器６の出力に基づいて水平周波数を算出する制御回路、２は制御回路１よりカウント開始信号ｂが入力されると、水平同期信号のカウントを開始しそのカウント値がｎになると出力をＨとするｎ進カウンタ、３は制御回路１よりカウント開始信号ｂが入力されると、水平同期信号のカウントを開始しそのカウント値がｍになると出力をＨとするｍ進カウンタ、４はｎ進カウンタ２の出力がＨになった時の基準クロックカウンタ８の出力値を保持する第一のラッチ回路、５はｍ進カウンタ３の出力がＨになった時の基準クロックカウンタ８の出力値を保持する第二のラッチ回路、６は第一および第二のラッチ回路４，５で保持した基準クロックカウンタ８の出力値の差分をとる差分器、７は周波数が既知である基準クロックを発生する基準クロック発生回路、８は基準クロックをカウントしカウント値を出力している基準クロックカウンタである。
【００１７】
以上のように構成された参考例１の水平周波数検出回路の動作について説明する。垂直同期信号が制御回路１に入力されると、制御回路１はカウント開始信号ｂを出力する。カウント開始信号ｂがｎ進カウンタ２とｍ進カウンタ３とにそれぞれ入力されるとｎ進カウンタ２とｍ進カウンタ３はそれぞれ水平同期信号のカウントを開始する。ｎ進カウンタ２は、カウント値がｎに達すると出力をＨとする。同様に、ｍ進カウンタもカウント値がｍに達すると出力をＨとする。一方、基準クロック発生回路７の出力クロックを基準クロックカウンタ８でカウントしカウント値を常に出力している。第一のラッチ回路４では、ｎ進カウンタ２の出力がＨになった時の基準クロックカウンタ８のカウント値を保持し、同様に、第二のラッチ回路５ではｍ進カウンタの出力信号がＨになった時にカウント値を保持する。この保持した２つのカウント値の差分Ｔを差分器６は制御回路１に出力する。この差分出力は言うまでもなく、ｎ進カウンタとｍ進カウンタの出力遅延、言い換えるとｍ−ｎ回の水平周期の時間である。制御回路１では、この差分器６出力が有効である次回垂直同期入力時に、以下の算出式（１）の演算を行い水平周波数ｆＨを検出する。
【００１８】
ｆＨ＝（ｍ−ｎ）／Ｔ …（１）
以上のようにして参考例１の水平周波数検出回路においては水平周波数を検出するから、従来技術において説明したように垂直同期信号が制御回路１に入力した時に割り込み遅延が生じても、２つのカウンタ２，３が水平周波数検出のために同時にカウント開始しているから、そのような割り込み遅延は差分器６により相殺されることになり、結果として水平周波数の検出精度に影響しないものとなる。
【００１９】
また、参考例１の水平周波数検出回路においてはｎ進カウンタ２の水平同期信号のカウント開始からｎ進してカウント値がｎとなって出力がＨとなるまで（水平ライン数としてｎライン）の期間を、対応する入力信号の垂直ブランキング期間より長く設定しておけば、各種コンピュータ機器における垂直ブランキング期間内の水平同期信号が有ったり無かったりしても、また等価パルスが有ったり無かったりすることには何ら影響されることなく、水平周波数の検出が可能であることは言うまでもない。
【００２０】
また、参考例１においては、２つの異なるカウント数のｎ進カウンタ２ｍ進カウンタ３とからなる構成で説明したが、これらカウンタ２，３出力について、立ち上がりと立ち下がりを同一カウンタで制御できる１つのカウンタで行っても同様に実施可能である。
【００２１】
（参考例２）
図２は参考例２に係る水平周波数検出回路の回路構成を示しており、図２において、１は垂直同期信号が入力されると、３つの水平カウンタ２，３，９にカウント開始信号ｂを出力し、かつ差分器６の出力に基づいて水平周波数を算出する制御回路、２は制御回路１よりカウント開始信号ｂが入力されると、水平同期信号のカウントを開始し、そのカウント値がｎになると出力をＨとするｎ進カウンタである。３は制御回路１よりカウント開始信号ｂが入力されると、水平同期信号のカウントを開始し、そのカウント値がｍになると出力をＨとするｍ進カウンタ、４はｎ進カウンタ２の出力がＨになった時の基準クロックカウンタ８の出力値を保持する第一のラッチ回路、５はセレクタ１０の出力がＨになった時の基準クロックカウンタ８の出力値を保持する第二のラッチ回路、６は第一および第二のラッチ回路４，５で保持した基準クロックカウンタ８の出力値の差分をとる差分器、７は周波数が既知である基準クロックを発生する基準クロック発生回路、８は基準クロックをカウントしカウント値を出力している基準クロックカウンタ、９は制御回路１よりカウント開始信号ｂが入力されると水平同期信号をカウントし、そのカウント値がｋになると出力をＨとするｋ進カウンタ、１０は制御回路１より出力されるセレクタ切替信号ｃによって、ｍ進カウンタ３の出力と、ｋ進カウンタ９の出力とを切り替えるセレクタである。
【００２２】
以上のように構成された参考例２の水平周波数検出回路の動作について図３，図４のフローチャートを用いて説明する。制御回路１では、図３のようにｆｌａｇ（フラグ）Ａを「０」にリセットした後は常にｆＨを検出結果とするループで動作している。垂直同期信号が制御回路１に入力されると、制御回路１は図４の垂直（Ｖｓｙｎｃ）割り込み処理を行う。垂直同期信号が初めて入力された場合、図４のフローチャートにおいてｆｌａｇＡは図３の処理の中で「０」にリセットされているため、セクレタ１０にｍ進カウンタ３出力を選択するＬのセレクタ切替信号Ｃを出力してから、ｎ進カウンタ２、ｍ進カウンタ３およびｋ進カウンタ９それぞれにカウント開始信号ｂを出力する。制御回路１からカウント開始信号ｂが出力されると、各カウンタ２，３，９それぞれは水平同期信号のカウントを開始する。制御回路１では、その後ｆｌａｇＡを「１」にセットし、いったん割り込み処理を終了して図３のメインループに戻る。ｎ進カウンタ２は、カウント値がｎに達すると出力をＨとする。同様に、ｍ進、ｋ進カウンタ３，９もカウント値がそれぞれｍ、ｋに達すると出力をＨとする。一方、基準クロック発生回路７の出力クロックを基準クロックカウンタ８でカウントしカウント値を常に出力している。第一のラッチ回路４では、ｎ進カウンタ２の出力がＨになった時の基準クロックカウンタ８のカウンタ値を保持する。同様に、第二のラッチ回路５ではセレクタ回路１０でセレクタ切替信号Ｃにより選択されているｍ進カウンタ３の出力信号がＨになった時にカウント値を保持する。この保持した２つのカウント値の差分Ｔを差分器６は制御回路１に出力する。この差分出力は言うまでもなく、ｎ進カウンタとｍ進カウンタの出力遅延、言い換えるとｍ−ｎ回の水平周期の時間である。
【００２３】
制御回路１では、次の垂直同期信号入力で再度図４の垂直割り込み処理を行う。図４のフローチャートで、ｆｌａｇＡは「１」にセットされているため、次にセレクタ切替信号Ｃの状態を確認する。Ｃの状態はｍ進カウンタを選択しているＬの状態であるので、ｎとｍの差分ライン数ｑを次式（２）で算出する。次に差分器出力Ｔを取り込み水平周波数ｆＨを次式（３）で算出する。
【００２４】
ｑ＝ｍ−ｎ …（２）
ｆＨ＝ｑ／Ｔ …（３）
ここで、算出した水平周波数ｆＨが設定されたしきい値水平周波数に対して低い場合は、前回垂直同期入力時と同様の処理を行い終了し、メインループで水平周波数ｆＨを確定する（ｋ進カウンタ９はカウント値がｋに達していない）。
【００２５】
マルチスキャンディスプレイに接続される機器からの水平周波数が高いために、算出した水平周波数ｆＨが高い水平周波数である場合、差分器出力Ｔは基準クロックカウンタ８とラッチ回路４，５との間のラッチミスで生じる誤差に対して十分な時間が得られていないため精度が悪い。このため、再度精度の高い検出を行うために、セレクタ切替信号ＣをＨに変更してｋ進カウンタ９を選択し、水平同期信号を再度カウントし直す。ｎ進カウンタ２とｋ進カウンタ９のそれぞれの出力の立ち上がり時に基準クロックカウンタ８のカウント値を第一、第二のラッチ回路４，５で保持し、この差分が制御回路１に入力される。つぎの垂直同期信号が入力されると制御回路１では、再々度図４の割り込み処理を行いｆｌａｇＡが１で、セレクタ切替信号ＣがＨより、ｎとｋの差分ライン数ｑを次式（４）で、水平周波数ｆＨを次式（５）で算出する。
【００２６】
ｑ＝ｋ−ｎ …（４）
ｆＨ＝ｑ／Ｔ …（５）
ここで、ｋ進カウンタ９のｋは、周波数が高くても差分器出力Ｔが精度に影響しない様多く設定されているため高い水平周波数が入力されても精度の高い水平周波数の検出が可能となる。
【００２７】
このように、一度周波数検出をｍ進カウンタ３を用いて行い、精度が悪くなる高い水平周波数の場合にｍより十分大きいｋ進カウンタ９を用いて再度水平周波数検出を行うことで、入力水平周波数の高低に関わらず精度有る水平周波数検出が可能となる。
【００２８】
また、参考例２においては、上述の参考例１と同様に垂直同期信号の割り込み遅延が生じても、カウンタ２，３、９は同時にカウント開始しており、差分器６によりその割り込み遅延は相殺されることになるため、水平周波数の検出の精度に影響しない。
【００２９】
以上の説明では、第三の水平カウンタと第二の水平カウンタを切り替えたが、直接第二のカウンタのカウント数を、制御回路によってｍからｋに切替ても良いことはいうまでもない。
【００３０】
（実施の形態）
図５は本発明の実施の形態における水平周波数検出回路を示しており、図５において、１は垂直同期信号が入力されると、３つの水平カウンタ２，１４，１５にカウント開始信号ｂを出力し、かつセレクタ１２の出力に基づいて水平周波数を算出する制御回路、２は制御回路１よりカウント開始信号ｂが入力されると、水平同期信号のカウントを開始し、そのカウント値がｎになると出力をＨとするｎ進カウンタ、１４は制御回路１よりカウント開始信号ｂが入力されると、水平同期信号のカウントを開始し、そのカウント値がｍ＋ｎになると出力をＨとするｍ＋ｎ進カウンタ、１５は制御回路１によりカウント開始信号ｂが入力されると、水平同期信号のカウントを開始し、そのカウント値がｐｍ＋ｎになると出力をＨとするｐｍ＋ｎ進カウンタである。７は周波数が既知である基準クロックを発生する基準クロック発生回路、８は基準クロックをカウントしカウント値を出力している基準クロックカウンタ、４はｎ進カウンタ２の出力がＨになった時の基準クロックカウンタ８の出力値を保持する第一のラッチ回路、５はｍ＋ｎ進カウンタ１４の出力がＨになった時の基準クロックカウンタ８の出力値を保持する第二のラッチ回路、１１はｐｍ＋ｎ進カウンタ１５の出力がＨになった時の基準クロックカウンタ８の出力値を保持する第三のラッチ回路、１０は、ｐｍ＋ｎ進カウンタ１５の出力に基づいて、第二、第三のラッチ回路５，１１の出力を切り替えるセレクタである。６は、第一のラッチ回路４と、第二もしくは第三のラッチ回路５、１１で保持した基準クロックカウンタ８の出力値の差分をとる差分器、１３は、差分器６の出力をｐ倍するｐ倍アンプ、１２は、ｐｍ＋ｎ進カウンタ１５の出力に基づいて、差分器６と出力ｐ倍アンプ１３出力を切り替えるセレクタ回路である。
【００３１】
以上のように構成された本実施の形態の水平周波数検出回路の動作について説明する。垂直同期信号が制御回路１に入力されると、制御回路１はカウント開始信号ｂを出力する。カウント開始信号ｂがｎ進、ｍ＋ｎ、ｐｍ＋ｎ進カウンタ２，１４，１５に入力されるとｎ進、ｍ＋ｎ、ｐｍ＋ｎ進カウンタ２，１４，１５は水平同期信号をカウントし始める。ｎ進カウンタ２は、カウント値がｎに達すると出力をＨとする。同様に、ｍ＋ｎ、ｐｍ＋ｎ進カウンタ１４，１５もｍ＋ｎ、ｐｍ＋ｎに達すると出力をＨとする。一方、基準クロック発生回路７の出力クロックを基準クロックカウンタ８でカウントしカウント値を常に出力している。第一のラッチ回路４では、ｎ進カウンタ２の出力がＨになった時の基準クロックカウンタ８のカウンタ値ｋ１を保持し、同様に、第二、第三のラッチ回路５、１１ではｍ＋ｎ進カウンタ１４、ｐｍ＋ｎ進カウンタ１５の出力信号がそれぞれＨになった時にカウント値ｋ２，ｋ３を保持する。
【００３２】
ここで、入力信号の総ライン数Ｒが、ｐｍ＋ｎより少ない場合について説明する。総ライン数Ｒがｐｍ＋ｎより少ないため、ｐｍ＋ｎ進カウンタ１５の出力はカウント値が次の垂直同期信号入力までにｐｍ＋ｎに達しないためＬを出力し続ける。このため、差分器６の入力は、ｎ進カウンタ２によるラッチ出力ｋ１と、ｍ＋ｎ進カウンタ１４によるラッチ出力ｋ２となる。前記差分器６入力の差分出力Ｔ１は、ｐｍ＋ｎ進カウンタ１５出力がＬの為ｐ倍アンプ１３をとおり、制御回路１に入力される。
【００３３】
Ｔ１＝ｋ２−ｋ１ …（６）
Ｔ＝ｐ×Ｔ１ …（７）
制御回路１では、垂直同期信号が入力されると前記Ｔを取り込み以下の様に水平周波数を算出する。
【００３４】
ｆＨ＝ｐ×ｍ／Ｔ＝ｐ×ｍ／（ｐ×Ｔ１）＝ｍ／Ｔ１ …（８）
次に、入力信号の総ライン数Ｒが、ｐｍ＋ｎより多い場合について説明する。総ライン数Ｒがｐｍ＋ｎより多いため、制御回路１で計測時間Ｔを取り込む垂直同期入力時は、ｐｍ＋ｎ進カウンタ１５の出力はＨを出力している。このため、差分器６の入力は、ｎ進カウンタ２によるラッチ出力ｋ１と、ｐｍ＋ｎ進カウンタ１５によるラッチ出力ｋ３となる。前記差分器６入力の差分出力Ｔ２は、ｐｍ＋ｎ進カウンタ１５出力がＨの為、そのまま制御回路１に入力される。
【００３５】
Ｔ２＝ｋ３−ｋ１ …（９）
Ｔ＝Ｔ２ …（１０）
制御回路１では、垂直同期信号が入力されると前記Ｔを取り込み以下の様に水平周波数を算出する。
【００３６】
ｆＨ＝ｐ×ｍ／Ｔ＝ｐ×ｍ／Ｔ２ …（１１）
ここで、Ｔ１とＴ２の関係は、

の関係があり、制御回路１での算出は総ライン数に関わらずに水平周波数を検出することができる。入力信号の総ライン数がｐｍ＋ｎより少ない場合に比べて多い場合は、Ｔの時間が短くなることで、基準クロックカウンタ８とラッチ回路４，５，１１との間のラッチミスで生じる誤差が大きく影響し、検出精度が低下するが、これをｐｍ＋ｎ進カウンタ１５で周波数検出することで精度をｐ倍向上させている。このようにして、自動的にカウンタを切替、入力信号の総ライン数に関わらず検出精度の高い周波数検出を行っている。
【００３７】
【発明の効果】
以上のように本発明によれば、ｎ進カウンタとｍ進カウンタとを同時にカウント動作を開始させるため、１度の垂直割り込みで検出を行い、この１回の割り込みについても前記両カウンタ出力の差を時間計測するために、その割り込み遅延時間の影響を受けなくなり、結果として精度高く水平周波数の検出が可能となるうえ、それに接続される機器に制限がなくなり、汎用性がきわめて高くなる。
【図面の簡単な説明】
【図１】参考例１による水平周波数検出回路の構成図
【図２】参考例２による水平周波数検出回路の構成図
【図３】参考例２におけるメインフローチャート
【図４】参考例２におけるＶｓｙｎｃ割り込みフローチャート
【図５】本発明の実施の形態による水平周波数検出回路の構成図
【図６】従来の技術例の同期周波数検出回路の構成図
【符号の説明】
１制御回路
２ｎ進カウンタ
３ｍ進カウンタ
４第一のラッチ回路
５第二のラッチ回路
６差分器
７基準クロック発生回路
８基準クロックカウンタ
９ｋ進カウンタ
１０、１２切替回路
１１第三のラッチ回路
１３ｐ倍アンプ
１４ｍ＋ｎ進カウンタ
１５ｐｍ＋ｎ進カウンタ
４１垂直同期周波数信号入力手段
４２水平同期周波数信号入力手段
４３割り込み受付回路
４４カウンタ
４５ＣＰＵ
４６出力回路
４７分周器
４８基準クロック発生回路
４９切替回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a horizontal frequency detection circuit suitable for use in, for example, a multi-scan display monitor.
[0002]
[Prior art]
In various types of computer devices connected to a multi-scan display, the horizontal sync signal and the vertical sync signal often have different frequencies. Therefore, in a multi-scan display, data from the computer device connected to the multi-scan display In order to display, the frequency of each of the horizontal synchronization signal and the vertical synchronization signal from each computer device inputted thereto is detected, and the display follows the detected frequency of each of the horizontal and vertical synchronization signals. If a cathode ray tube is used, the horizontal and vertical deflection circuits must be controlled. If the display is liquid crystal, it is necessary to control the driving circuit. As described above, in the multi-scan display, it is necessary to detect the frequency of each of the horizontal synchronizing signal and the vertical synchronizing signal input thereto. A horizontal frequency detection circuit described in Japanese Patent No. 286076 is known as a prior art example.
[0003]
The horizontal frequency detection circuit of the prior art example described in the publication will be described with reference to FIG. 6. This horizontal frequency detection circuit includes a vertical synchronization signal input means 41 for inputting a vertical synchronization signal for display, and its vertical synchronization. An interrupt reception circuit 43 that receives an output signal from the signal input means 41 and outputs an interrupt signal, a reference clock generation circuit 48 that generates a reference clock having a known frequency, and a frequency divider 47 that divides the reference clock signal. A horizontal sync signal input means 42 for inputting a horizontal sync signal for display, a counter 44 for receiving the output signal of the horizontal sync signal input means 42 and counting the horizontal sync signal, and the output of the frequency divider 47 described above. , Horizontal synchronization counter 44 output and interrupt reception circuit 43 output based on the horizontal synchronization signal frequency (horizontal synchronization frequency) A CPU45 for calculating the signal of frequency (vertical synchronization frequency), and is more configuration and switching circuit 49.
[0004]
[Problems to be solved by the invention]
In the above prior art example, the number of horizontal synchronization signals input during one vertical period is counted, and the horizontal synchronization frequency is calculated from the total number of horizontal lines and the vertical frequency in one vertical period obtained from the count value. To do. In such calculation, some computer equipment that is the input signal source does not have a horizontal synchronization signal or has an equivalent pulse within the vertical blanking period. There is a problem that restrictions are imposed on devices connected thereto, and versatility is lowered.
[0005]
In the above prior art example, in order to detect the horizontal frequency with high accuracy, it is necessary to accurately detect the time between interrupts when the vertical synchronization signal is input, but at least two interrupts are required. However, when the CPU in the multi-scan display is doing other work, a delay time for the detection always occurs due to the nature of the interrupt, and the delay time tends to vary. There is a problem that the detection accuracy of the horizontal frequency inevitably deteriorates.
[0006]
In addition, recent multi-scan displays such as liquid crystal display are highly dependent on the frequency of the controlled object and require high-precision horizontal frequency detection. There are also challenges.
[0007]
[Means for Solving the Problems]
In order to solve this problem, the present invention starts counting operations of the n-ary counter and the m-ary counter at the same time after receiving the vertical synchronization signal input interrupt, measures the time T of the counter output time, and calculates the following equation: Perform horizontal frequency detection.
[0008]
fH = (mn) / T
Since the horizontal frequency fH does not affect the interrupt delay time, the horizontal frequency can be detected with high accuracy.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
The horizontal frequency detection circuit of the present invention includes a reference clock counter that counts a reference clock whose frequency is known, an n-ary counter that counts a horizontal synchronizing signal, an m + n-ary counter that counts a horizontal synchronizing signal, and a horizontal synchronizing signal. A pm + n base counter for counting, a first latch circuit for latching the count value of the reference clock counter at the rising edge of the n-ary counter output, and a first latch circuit for latching the count value of the reference clock counter at the rising edge of the m + n base counter output A second latch circuit, a third latch circuit that latches the count value of the reference clock counter at the rising edge of the pm + n-ary counter output, and a first that switches the second and third latch circuit outputs by the pm + n-ary counter output. Switching circuit, the first latch circuit output and the first switching circuit A differentiator for taking the difference between the circuit output, and p times amplifier for p times the differentiator output, a second switching circuit for switching the differentiator output and p times amplifier output in the pm + n-ary counter output, the horizontal sync A horizontal frequency detection circuit comprising a control circuit for simultaneously reset-controlling three counters for counting signals and calculating a horizontal frequency from the output of the second switching circuit, and a pm + n-ary counter according to the total number of input signal lines And m + n base counter output is automatically switched. When m + n base counter is selected, it is normalized to pm + n base counter by a p-fold amplifier, so accuracy automatically depends on the total number of input signal lines. Therefore, the horizontal frequency is detected by selecting a good counter.
[0016]
( Reference Example 1 )
FIG. 1 shows a horizontal frequency detection circuit in Reference Example 1. In FIG. 1,

reference

numeral 1 outputs a count start signal b to each of the n-ary and m-

ary counters

2 and 3 when a vertical synchronizing signal is inputted. The control circuit 2 calculates the horizontal frequency based on the output of the subtractor 6. When the count start signal b is input from the control circuit 1, the count circuit 2 starts counting the horizontal synchronization signal and outputs when the count value becomes n. An n-ary counter in which H is set to H. When a count start signal b is input from the

control circuit

1, 3 starts a count of the horizontal synchronization signal, and when the count value becomes m, an m-ary counter in which the output is H. The first latch circuit 5 holds the output value of the reference clock counter 8 when the output of the n-ary counter 2 becomes H, and 5 indicates the output of the reference clock counter 8 when the output of the m-ary counter 3 becomes H. Hold value The second latch circuit, 6 is a differentiator that takes the difference between the output values of the reference clock counter 8 held in the first and

second latch circuits

4 and 5, and 7 is a reference clock generator that generates a reference clock having a known frequency. A circuit 8 is a reference clock counter that counts the reference clock and outputs a count value.
[0017]
The operation of the horizontal frequency detection circuit of the reference example 1 configured as described above will be described. When the vertical synchronization signal is input to the control circuit 1, the control circuit 1 outputs a count start signal b. When the count start signal b is input to the n-ary counter 2 and the m-ary counter 3, respectively, the n-ary counter 2 and the m-ary counter 3 start counting the horizontal synchronization signal. The n-ary counter 2 sets the output to H when the count value reaches n. Similarly, the m-ary counter also sets the output to H when the count value reaches m. On the other hand, the output clock of the reference clock generation circuit 7 is counted by the reference clock counter 8 and the count value is always output. The first latch circuit 4 holds the count value of the reference clock counter 8 when the output of the n-ary counter 2 becomes H. Similarly, the output signal of the m-ary counter is H in the second latch circuit 5. The count value is held when The differencer 6 outputs the difference T between the two held count values to the control circuit 1. Needless to say, this differential output is the output delay of the n-ary counter and the m-ary counter, in other words, the time of mn horizontal cycles. The control circuit 1 calculates the following calculation formula (1) and detects the horizontal frequency fH at the next vertical synchronization input when the output of the differencer 6 is valid.
[0018]
fH = (mn) / T (1)
As described above, since the horizontal frequency is detected in the horizontal frequency detection circuit of Reference Example 1 , even if an interrupt delay occurs when the vertical synchronization signal is input to the control circuit 1 as described in the prior art, two counters are used. Since 2 and 3 start counting at the same time for horizontal frequency detection, such an interrupt delay is canceled by the differentiator 6, and as a result, the detection accuracy of the horizontal frequency is not affected.
[0019]
In the horizontal frequency detection circuit of the reference example 1 , the n-ary counter 2 starts counting n from the start of counting of the horizontal synchronizing signal until the count value becomes n and the output becomes H (the number of horizontal lines is n lines). If the period is set longer than the vertical blanking period of the corresponding input signal, the horizontal sync signal in the vertical blanking period in various computer equipment may or may not exist, and there may be an equivalent pulse. Needless to say, it is possible to detect the horizontal frequency without being affected by the absence.
[0020]
Further, in the first reference example , a description has been given of a configuration comprising two n-ary counters and 2m-ary counters 3 of different count numbers. However, for the outputs of these

counters

2 and 3, one rise and fall can be controlled by the same counter. Even if it is performed by a counter, it can be similarly implemented.
[0021]
( Reference Example 2 )
FIG. 2 shows a circuit configuration of a horizontal frequency detection circuit according to Reference Example 2. In FIG. 2,

reference

numeral 1 denotes a count start signal b for three

horizontal counters

2, 3 and 9 when a vertical synchronization signal is inputted. The control circuit 2 that outputs and calculates the horizontal frequency based on the output of the subtractor 6, when the count start signal b is input from the control circuit 1, starts counting the horizontal synchronization signal, and the count value is n Is an n-ary counter whose output is H. When the count start signal b is input from the

control circuit

1, 3 starts counting the horizontal synchronizing signal, and when the count value reaches m, the output is an m-ary counter, and 4 is the output of the n-ary counter 2. A first latch circuit that holds the output value of the reference clock counter 8 when it becomes H, and a second latch circuit 5 that holds the output value of the reference clock counter 8 when the output of the selector 10 becomes H , 6 is a differentiator that takes the difference between the output values of the reference clock counter 8 held in the first and

second latch circuits

4 and 5, 7 is a reference clock generation circuit for generating a reference clock having a known frequency, and 8 is A reference clock counter 9 that counts the reference clock and outputs a count value. When a count start signal b is input from the

control circuit

1, 9 counts the horizontal synchronization signal, and the count value becomes k. k-ary counter that outputs a H and, 10 by a selector switch signal c output from the control circuit 1, a selector for switching the output of the m-ary counter 3, and the output of k-ary counter 9.
[0022]
The operation of the horizontal frequency detection circuit of the reference example 2 configured as described above will be described with reference to the flowcharts of FIGS. As shown in FIG. 3, the control circuit 1 operates in a loop in which fH is always a detection result after flag (flag) A is reset to “0”. When the vertical synchronization signal is input to the control circuit 1, the control circuit 1 performs the vertical (Vsync) interrupt process of FIG. When the vertical synchronization signal is input for the first time, flagA in the flowchart of FIG. 4 is reset to “0” in the processing of FIG. 3, so the selector switching signal of L for selecting the m-ary counter 3 output to the secretor 10. After outputting C, the count start signal b is output to each of the n-ary counter 2, the m-ary counter 3, and the k-ary counter 9. When the count start signal b is output from the control circuit 1, each of the

counters

2, 3, and 9 starts to count the horizontal synchronization signal. Then, the control circuit 1 sets flagA to “1”, ends the interrupt processing once, and returns to the main loop of FIG. The n-ary counter 2 sets the output to H when the count value reaches n. Similarly, the m-ary and k-

ary counters

3 and 9 output H when the count values reach m and k, respectively. On the other hand, the output clock of the reference clock generation circuit 7 is counted by the reference clock counter 8 and the count value is always output. The first latch circuit 4 holds the counter value of the reference clock counter 8 when the output of the n-ary counter 2 becomes H. Similarly, the second latch circuit 5 holds the count value when the output signal of the m-ary counter 3 selected by the selector circuit 10 by the selector switching signal C becomes H. The differencer 6 outputs the difference T between the two held count values to the control circuit 1. Needless to say, this differential output is the output delay of the n-ary counter and the m-ary counter, in other words, the time of mn horizontal cycles.
[0023]
In the control circuit 1, the vertical interrupt process of FIG. 4 is performed again at the next vertical synchronizing signal input. In the flowchart of FIG. 4, since flagA is set to “1”, the state of the selector switching signal C is checked next. Since the C state is the L state in which the m-ary counter is selected, the difference line number q between n and m is calculated by the following equation (2). Next, the differencer output T is taken in and the horizontal frequency fH is calculated by the following equation (3).
[0024]
q = mn (2)
fH = q / T (3)
Here, when the calculated horizontal frequency fH is lower than the set threshold horizontal frequency, the same processing as that at the time of the previous vertical synchronization input is performed, and the horizontal frequency fH is determined in the main loop (k-advance). The counter 9 has not reached the count value k).
[0025]
When the calculated horizontal frequency fH is a high horizontal frequency because the horizontal frequency from the device connected to the multi-scan display is high, the differencer output T is a latch error between the reference clock counter 8 and the

latch circuits

4 and 5. Insufficient time is obtained for the error that occurs in, so the accuracy is poor. Therefore, in order to perform detection with high accuracy again, the selector switching signal C is changed to H, the k-adic counter 9 is selected, and the horizontal synchronization signal is counted again. The count value of the reference clock counter 8 is held by the first and

second latch circuits

4 and 5 at the rise of the outputs of the n-ary counter 2 and the k-ary counter 9, and this difference is input to the control circuit 1. When the next vertical synchronizing signal is input, the control circuit 1 repeats the interrupt processing of FIG. 4 again, flag A is 1, the selector switching signal C is H, and the difference line number q between n and k is expressed by the following equation (4). ), The horizontal frequency fH is calculated by the following equation (5).
[0026]
q = k−n (4)
fH = q / T (5)
Here, k of the k-adic counter 9 is set so that the differencer output T does not affect the accuracy even if the frequency is high, so that it is possible to detect the horizontal frequency with high accuracy even when a high horizontal frequency is input. Become.
[0027]
Thus, once the frequency detection is performed using the m-adic counter 3, and the horizontal frequency detection is performed again using the k-adic counter 9 sufficiently larger than m in the case of a high horizontal frequency where the accuracy is deteriorated, the input horizontal frequency is detected. The horizontal frequency can be detected with high accuracy regardless of the height.
[0028]
In the reference example 2 , as in the above-described reference example 1 , even if the interrupt delay of the vertical synchronization signal occurs, the

counters

2, 3, and 9 start counting simultaneously, and the interrupter cancels the interrupt delay by the difference unit 6. Therefore, the accuracy of horizontal frequency detection is not affected.
[0029]
In the above description, the third horizontal counter and the second horizontal counter are switched, but it goes without saying that the count number of the second counter may be directly switched from m to k by the control circuit.
[0030]
( Embodiment )
FIG. 5 shows a horizontal frequency detection circuit according to an embodiment of the present invention. In FIG. 5, reference numeral 1 denotes a count start signal b which is output to three horizontal counters 2, 14 and 15 when a vertical synchronizing signal is input. The control circuit 2 calculates the horizontal frequency based on the output of the selector 12. When the count start signal b is input from the control circuit 1, the control circuit 2 starts counting the horizontal synchronization signal, and when the count value becomes n. An n-ary counter whose output is H, 14 starts counting the horizontal synchronizing signal when the count start signal b is input from the control circuit 1, and an m + n-ary counter whose output is H when the count value becomes m + n, 15 starts counting the horizontal synchronizing signal when the control circuit 1 receives the count start signal b. When the count value reaches pm + n, the output is pm + n-adic count. It is a printer. 7 is a reference clock generation circuit for generating a reference clock having a known frequency, 8 is a reference clock counter that counts the reference clock and outputs a count value, and 4 is an output when the output of the n-ary counter 2 becomes H. A first latch circuit for holding the output value of the

reference clock counter

8, 5 is a second latch circuit for holding the output value of the reference clock counter 8 when the output of the m + n-ary counter 14 becomes H, and 11 is pm + n The third latch circuit 10 holds the output value of the reference clock counter 8 when the output of the decimal counter 15 becomes H, and the second and third latch circuits 5 are based on the output of the pm + n decimal counter 15. , 11 is a selector for switching the outputs. 6 is a subtractor that takes the difference between the output values of the reference clock counter 8 held by the first latch circuit 4 and the second or third latch circuit 5 or 11, and 13 is p times the output of the subtractor 6. The p-fold amplifier 12 is a selector circuit that switches between the differencer 6 and the output p-fold amplifier 13 output based on the output of the pm + n base counter 15.
[0031]
The operation of the horizontal frequency detection circuit of the present embodiment configured as described above will be described. When the vertical synchronization signal is input to the control circuit 1, the control circuit 1 outputs a count start signal b. When the count start signal b is input to the n-ary, m + n, and pm + n-ary counters 2, 14, and 15, the n-ary, m + n, and pm + n-ary counters 2, 14, and 15 start counting the horizontal synchronization signal. The n-ary counter 2 sets the output to H when the count value reaches n. Similarly, when the m + n and pm + n base counters 14 and 15 reach m + n and pm + n, the output is set to H. On the other hand, the output clock of the reference clock generation circuit 7 is counted by the reference clock counter 8 and the count value is always output. The first latch circuit 4 holds the counter value k1 of the reference clock counter 8 when the output of the n-ary counter 2 becomes H. Similarly, the second and third latch circuits 5 and 11 use m + n-adic. When the output signals of the counter 14 and the pm + n-ary counter 15 become H, the count values k2 and k3 are held.
[0032]
Here, a case where the total number of lines R of the input signal is smaller than pm + n will be described. Since the total number of lines R is less than pm + n, the output of the pm + n base counter 15 continues to output L because the count value does not reach pm + n until the next vertical synchronization signal input. Therefore, the inputs of the subtractor 6 are the latch output k1 from the n-ary counter 2 and the latch output k2 from the m + n-ary counter 14. The difference output T1 input to the differencer 6 is input to the control circuit 1 through the p-fold amplifier 13 because the output of the pm + n-adic counter 15 is L.
[0033]
T1 = k2-k1 (6)
T = p × T1 (7)
When a vertical synchronizing signal is input, the control circuit 1 takes in the T and calculates the horizontal frequency as follows.
[0034]
fH = p × m / T = p × m / (p × T1) = m / T1 (8)
Next, a case where the total number R of input signals is greater than pm + n will be described. Since the total number of lines R is greater than pm + n, the output of the pm + n-adic counter 15 outputs H at the time of vertical synchronization input in which the control circuit 1 takes the measurement time T. For this reason, the inputs of the subtractor 6 are the latch output k1 from the n-ary counter 2 and the latch output k3 from the pm + n-ary counter 15. The difference output T2 input to the differencer 6 is input to the control circuit 1 as it is because the output of the pm + n base counter 15 is H.
[0035]
T2 = k3-k1 (9)
T = T2 (10)
When a vertical synchronizing signal is input, the control circuit 1 takes in the T and calculates the horizontal frequency as follows.
[0036]
fH = p × m / T = p × m / T2 (11)
Here, the relationship between T1 and T2 is

The calculation by the control circuit 1 can detect the horizontal frequency regardless of the total number of lines. When the total number of lines of the input signal is larger than the case where the total number of lines is smaller than pm + n, an error caused by a latch error between the reference clock counter 8 and the

latch circuits

4, 5, 11 is greatly affected by shortening the time T. However, the detection accuracy is lowered, but the frequency is detected by the pm + n-adic counter 15 to improve the accuracy p times. In this way, the counter is automatically switched, and frequency detection with high detection accuracy is performed regardless of the total number of lines of the input signal.
[0037]
【The invention's effect】
As described above, according to the present invention, since the n-ary counter and the m-ary counter start counting simultaneously, detection is performed by one vertical interrupt, and the difference between the outputs of both counters is also detected for one interrupt. Therefore, it is possible to detect the horizontal frequency with high accuracy, and there is no restriction on the devices connected thereto, and the versatility becomes extremely high.
[Brief description of the drawings]
Figure 1 is a configuration diagram of a horizontal frequency detecting circuit according to Reference Example 1 [2] configuration diagram of a horizontal frequency detecting circuit according to Reference Example 2 [3] the main flow chart Figure 4 in Reference Example 2 Vsync interrupt in Reference Example 2 FIG. 5 is a block diagram of a horizontal frequency detection circuit according to an embodiment of the present invention. FIG. 6 is a block diagram of a conventional synchronous frequency detection circuit.
1 control circuit 2 n-ary counter 3 m-mary counter 4 first latch circuit 5 second latch circuit 6 differentiator 7 reference clock generation circuit 8 reference clock counter 9 k-ary counter 10, 12 switching circuit 11 third latch circuit 13 p-times amplifier 14 m + n base counter 15 pm + n base counter 41 Vertical synchronization frequency signal input means 42 Horizontal synchronization frequency signal input means 43 Interrupt reception circuit 44 Counter 45 CPU
46 output circuit 47 frequency divider 48 reference clock generation circuit 49 switching circuit

Claims

周波数が既知である基準クロックをカウントする基準クロックカウンタと、
水平同期信号をそれぞれカウントするｎ進カウンタ、ｍ＋ｎ進カウンタおよびｐｍ＋ｎ進カウンタと、
前記ｎ進カウンタ出力の立ち上がりで、前記基準クロックカウンタのカウント値をラッチする第一のラッチ回路と、
前記ｍ＋ｎ進カウンタ出力の立ち上がりで基準クロックカウンタのカウント値をラッチする第二のラッチ回路と、
前記ｐｍ＋ｎ進カウンタ出力の立ち上がりで基準クロックカウンタのカウント値をラッチする第三のラッチ回路と、
前記第二、第三のラッチ回路出力を前記ｐｍ＋ｎ進カウンタ出力で切り替える第一の切替回路と、
前記第一のラッチ回路出力と前記第一の切替回路出力の差分をとる差分器と、
前記差分器出力をｐ倍するｐ倍アンプと、
前記差分器出力とｐ倍アンプ出力を前記ｐｍ＋ｎ進カウンタ出力で切り替える第二の切替回路と、
前記水平同期信号をそれぞれカウントする３つのカウンタを同時にリセット制御しかつ第二の切替回路出力より水平周波数を算出する制御回路と、
を具備したことを特徴とする水平周波数検出回路。A reference clock counter that counts a reference clock whose frequency is known;
An n-ary counter, an m + n-ary counter, and a pm + n-ary counter for counting horizontal synchronizing signals, respectively
A first latch circuit that latches the count value of the reference clock counter at the rising edge of the n-ary counter output;
A second latch circuit that latches the count value of the reference clock counter at the rise of the m + n-ary counter output;
A third latch circuit that latches the count value of the reference clock counter at the rising edge of the pm + n-ary counter output;
A first switching circuit for switching the second and third latch circuit outputs with the pm + n-ary counter output;
A differentiator for taking a difference between the first latch circuit output and the first switching circuit output;
A p-fold amplifier for multiplying the differencer output by p;
A second switching circuit for switching the differencer output and the p-fold amplifier output by the pm + n-ary counter output;
A control circuit for simultaneously reset-controlling three counters that respectively count the horizontal synchronization signals and calculating a horizontal frequency from the output of the second switching circuit;
A horizontal frequency detection circuit comprising: