JP3820210B2 - Ｄ／ａコンバータ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、入力されるデジタル信号をアナログ信号に変換するＤ／Ａコンバータ回路に関し、特にＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路に関する。
【０００２】
【従来の技術】
従来、Ｄ／Ａ(デジタル／アナログ)コンバータ回路としては、図５に示すＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路がある(例えば、特許文献１,２参照)。このＤ／Ａコンバータ回路は、Ｒ−２Ｒラダー抵抗網を用いて、デジタル入力信号をアナログ信号に変換して出力する回路である。
【０００３】
上記Ｄ／Ａコンバータ回路は、図５に示すように、抵抗Ｒと抵抗２Ｒ(抵抗Ｒと抵抗Ｒを直列接続したもの)とをラダー状に接続したＲ−２Ｒラダー抵抗網１と、第１の基準電圧ＶＨと第２の基準電圧ＶＬのいずれをＲ−２Ｒラダー抵抗網１に印加するかを選択する選択回路Ｓ0〜Ｓ2を有する選択部２と、デジタル入力信号Ｄ0〜Ｄ2をクロック信号ＣＫによりラッチするフリップフロップＬ0〜Ｌ2および上記選択部２を駆動するためのドライバＢ0〜Ｂ2を有する駆動／ラッチ部３とを備えた３ビット構成のＤ／Ａコンバータ回路である。ここでは、デジタル入力信号Ｄ0がＬＳＢ(最下位ビット)、デジタル入力信号Ｄ2がＭＳＢ(最上位ビット)である。
【０００４】
上記Ｒ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路１０の動作原理を、図５を用いて具体的に説明する。
【０００５】
上記選択部２の選択回路Ｓ0〜Ｓ2は、端子Ｑ0〜Ｑ2が第１の基準電圧ＶＨに夫々接続され、端子Ｒ0〜Ｒ2が第２の基準電圧ＶＬに夫々接続されている。この選択回路Ｓ0〜Ｓ2は、対応するデジタル入力信号Ｄn(ｎ＝０,１,２)がハイレベル(ＨＩＧＨ)であるときに第１の基準電圧ＶＨを出力端子Ｐn(ｎ＝０,１,２)に接続し、ロウレベル(ＬＯＷ)であるときに第２の基準電圧ＶＬを出力端子Ｐn(ｎ＝０,１,２)に接続し、Ｒ−２Ｒラダー抵抗網１の各電圧入力端子に第１の基準電圧ＶＨまたは第２の基準電圧ＶＬのいずれか一方を入力するように切り替えられる。上記デジタル入力信号Ｄ0〜Ｄ2の入力によるＲ−２Ｒラダー抵抗網１のアナログ出力電圧Ａoutは、例えば第１の基準電圧ＶＨが電源電圧Ｖdd、第２の基準電圧ＶＬがグランドレベルであるとすると、
Ａout ＝ ｛(Ｄ0×２2 十Ｄ1×２1 十Ｄ2×２0 )／２3｝Ｖdd
で表すことができる。ここで、デジタル入力信号Ｄn(ｎ＝０,１,２)は、０または１(デジタル入力コードのＬＯＷ／ＨＩＧＨよる)の値をとるものとし、オフセット制御レベル電圧ＶＯはグランドレベルとする。
【０００６】
しかしながら、上記Ｒ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路でのラダー抵抗網１に用いられる抵抗Ｒと２Ｒ間の比精度は、トリミング無しで０.０５％程度までしか得られないため、１０ビット以上のＤ／Ａコンバータ回路をＲ−２Ｒラダー抵抗網のみで構成するのは一般に困難である。また、抵抗の製造バラツキから、デジタル入力信号を１ビットずつ切替えたときのアナログ信号の変化量がバラつく非線形性が生じたり、ひどいときにはデジタル入力値を増加させているにも関わらずアナログ出力電圧が減少し、単調性が維持できないことも起こりうる。一般にはトリミングにより抵抗間の比精度を上げ、Ｄ／Ａコンバータ回路の線形性を向上させる方法などがある。
【０００７】
【特許文献１】
特開昭６０−０６５６２９号公報
【特許文献２】
特開平０３−０７７４３０号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、上記Ｄ／Ａコンバータ回路では、トリミングにより抵抗間の比精度を上げる方法が手間とノウハウを必要とし、その分コストが上昇するために安価な回路の提供ができないという問題がある。
【０００９】
そこで、この発明の目的は、簡単な構成により低コストで変換精度を向上できるＤ／Ａコンバータ回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、この発明のＤ／Ａコンバータ回路は、Ｒ−２Ｒラダー抵抗網と、複数ビットのデジタル入力信号をクロック信号によりラッチするラッチ手段と、上記ラッチ手段によりラッチされた上記複数ビットのデジタル入力信号に基づいて駆動信号を出力する駆動手段と、上記駆動手段からの駆動信号により、上記デジタル入力信号の各ビットに対応する上記Ｒ−２Ｒラダー抵抗網の電圧入力端子に、第１の基準電圧または第２の基準電圧のいずれを印加するかを選択する選択手段とを備え、上記複数ビットのデジタル入力信号を、上記第１の基準電圧および第２の基準電圧の電圧レベルの高い方が上限であり低い方が下限である範囲内のアナログ電圧に変換するＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路において、上記Ｒ−２Ｒラダー抵抗網の電圧入力端子と上記選択手段の出力端子とを接続する配線のうち、より短い配線ほど上位ビット側に設けられていることを特徴としている。
【００１１】
上記構成のＤ／Ａコンバータ回路によれば、上記Ｒ−２Ｒラダー抵抗網と上記選択手段との間の配線距離が上位ビットほど短いため、その間の寄生抵抗を減らすことができ、Ｒ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の非線形性等の精度に影響する抵抗Ｒ側と抵抗２Ｒ側の比を、精度に対してより影響力が強い上位ビットほど１：２に近づけることができ、上位ビットより下位ビットの方に短い配線が存在するレイアウトに比べて、精度向上の効果が得られる。したがって、簡単な構成で変換精度を向上できる低コストなＤ／Ａコンバータ回路を実現できる。
【００１２】
また、一実施形態のＤ／Ａコンバータ回路は、上記Ｒ−２Ｒラダー抵抗網の電圧入力端子と上記選択手段の出力端子とを接続する配線の距離が、最上位ビット(ＭＳＢ)で最も短いことを特徴としている。
【００１３】
上記実施形態のＤ／Ａコンバータ回路によれば、上記Ｒ−２Ｒラダー抵抗網と上記選択手段との間の配線距離が最上位ビット(ＭＳＢ)で最も短いため、その間の寄生抵抗を減らすことができ、Ｒ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の精度に影響する抵抗Ｒ側と抵抗２Ｒ側の比を最も影響力の強い最上位ビット(ＭＳＢ)で１：２により近づけることができ、最上位ビット以外の他ビットに最も短い配線が存在するレイアウトに比べて、精度向上の効果が得られる。
【００１４】
【発明の実施の形態】
まず、この発明の実施の形態を説明する前に、説明を分かりやすくするために図６〜図１２に示す従来のＤ／Ａコンバータ回路について説明する。なお、図７〜図１２に示すＤ／Ａコンバータ回路は、図５に示す従来の３ビット構成のＤ／Ａコンバータ回路の回路図に従ってレイアウトされたものである。
【００１５】
まず、Ｒ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路のビット毎の非線形性への影響について図６を用いて説明する。
【００１６】
図６の表は、１２ビット精度のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路について、２Ｒ側とＲ側の比に応じたＤＮＬ(微分直線性誤差)とＩＮＬ(積分直線性誤差)を示している。理想的にすべてのビットで２Ｒ側抵抗値：Ｒ側抵抗値が２：１で実現できていれば、ＤＮＬ／ＩＮＬ共に０である。
【００１７】
次に、比精度にバラツキのある場合、例えば、２Ｒ側抵抗値：Ｒ側抵抗値が２.０２：１(２Ｒ側のみ１％の誤差)になったケースを考えてみる。図６に示す通り、この誤差がＬＳＢのみで発生した場合の非線形性は、ＤＮＬ：０.０８ＬＳＢ、ＩＮＬ：０.１６ＬＳＢである。しかし、この１％の誤差が上位ビット側で発生すると、そのときのＤ／Ａコンバータ回路の非線形性は、上位になるほどどんどん大きくなり、ＭＳＢで発生すると、ＤＮＬ：２０ＬＳＢ、ＩＮＬ：１０ＬＳＢとなり、実用性に欠けるＤ／Ａコンバータ回路となる可能性がある。この結果、Ｒ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路で精度を確保する上で、より上位ビットの２Ｒ側抵抗値：Ｒ側抵抗値の比を正確に保つことが重要になる。
【００１８】
ここで、図７と図８を用いて従来のＤ／Ａコンバータ回路のレイアウト例をいくつか説明する。
【００１９】
図７と図８に示すＤ／Ａコンバータ回路は、抵抗Ｒと２Ｒが図５の回路図に従ってレイアウトされたＲ−２Ｒラダー抵抗網１１と、それに接続されている選択部１２と、駆動／ラッチ部１３とを備えている。上記選択部１２は、各デジタル入力信号Ｄ0〜Ｄ2毎に、選択回路Ｓ0〜Ｓ2を有し、駆動／ラッチ部１３は、各デジタル入力信号Ｄ0〜Ｄ2毎に、駆動／ラッチ回路を有している。各デジタル入力信号を受け持つ抵抗部は、Ｒ−２Ｒラダー抵抗網１１での抵抗Ｒと抵抗２Ｒを１つのペアとしたものになる。図７では、抵抗Ｒと抵抗２Ｒのペアの幅と選択回路Ｓ0〜Ｓ2の１つの幅が同じ場合を示しており、図８では、抵抗Ｒと抵抗２Ｒのペアの幅より選択回路Ｓ0〜Ｓ2の１つの幅が小さい場合を示している。図７,図８では、各デジタル入力信号のビット毎のＲ−２Ｒラダー抵抗網１１の電圧入力端子と選択回路Ｓ0〜Ｓ2との間の配線長が同じであるため、特に問題は発生しない。
【００２０】
また、図９は、抵抗Ｒと抵抗２Ｒのペアの幅より１つの選択回路Ｓ0〜Ｓ2の幅が大きい場合に、中心ビットでＲ−２Ｒラダー抵抗網１１と選択回路Ｓ0〜Ｓ2との間の配線長が最も短くなるように配置した例である。
【００２１】
また、図１０は、抵抗Ｒと抵抗２Ｒのペアの幅より選択回路Ｓ0〜Ｓ2の１つの幅が小さい場合に、中心ビットでＲ−２Ｒラダー抵抗網１１と選択回路Ｓ1の間の配線長が最も短くなるように配置した例である。
【００２２】
また、図１１は、抵抗Ｒと抵抗２Ｒのペアの幅より選択回路Ｓ0〜Ｓ2の１つの幅が大きい場合に、最下位ビット(ＬＳＢ)でＲ−２Ｒラダー抵抗網１１と選択回路Ｓ0の間の配線長が最も短くなるように配置したである。
【００２３】
また、図１２は、抵抗Ｒと抵抗２Ｒのペアの幅より選択回路Ｓ0〜Ｓ2の１つの幅が小さい場合に、最下位ビット(ＬＳＢ)でＲ−２Ｒラダー抵抗網１１と選択回路Ｓ0の間の配線長が最も短くなるように配置した例である。
【００２４】
このように、図９〜図１２に示すいずれのＤ／Ａコンバータ回路も、Ｒ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の精度により影響する上位ビット側のＲ−２Ｒラダー抵抗網１１と選択回路との間の配線長が、それより下位ビット側のＲ−２Ｒラダー抵抗網１１と選択回路との間の配線長より長い箇所があり、その分、寄生抵抗が付加され、精度を劣化させる一因となっていた。
【００２５】
これに対して、この発明のＤ／Ａコンバータ回路では、Ｒ−２Ｒラダー抵抗網の電圧入力端子と選択手段の出力端子とを接続する配線のうち、より短い配線ほど上位ビット側に設けることによって、簡単な構成により低コストで変換精度を向上できるものである。
【００２６】
以下、この発明のＤ／Ａコンバータ回路を図１〜図４に示す実施の形態により詳細に説明する。なお、図１〜図４に示すＤ／Ａコンバータ回路は、図５に示す３ビット構成のＤ／Ａコンバータ回路の回路図に従ってレイアウトされたものである。
【００２７】
図１は、この発明の第１実施形態のＤ／Ａコンバータ回路のレイアウト図を示している。このＤ／Ａコンバータ回路は、抵抗Ｒおよび抵抗Ｒを直列に接続した抵抗２Ｒをラダー状に接続したＲ−２Ｒラダー抵抗網１１と、それに接続されている選択部１２と、駆動／ラッチ部１３とを有している。上記Ｒ−２Ｒラダー抵抗網１１は、図５に示す３ビットの回路図に従って抵抗Ｒと２Ｒがレイアウトされている。上記選択部１２は、デジタル入力信号の各ビットに対応するＲ−２Ｒラダー抵抗網１１の電圧入力端子に、第１の基準電圧ＶＨまたは第２の基準電圧ＶＬのいずれを印加するかを選択する選択手段の一例としての選択回路Ｓ0〜Ｓ2を有すると共に、駆動／ラッチ部１３は、クロック信号によりラッチされたデジタル入力信号に基づいて駆動信号を選択回路Ｓ0〜Ｓ2に出力する駆動手段とラッチ手段の一例としての駆動／ラッチ回路ＢＬ0〜ＢＬ2を有している。ここで、各デジタル入力信号を受け持つ抵抗部は、Ｒ−２Ｒラダー抵抗網１１での抵抗Ｒと抵抗２Ｒを１つのペアとしたものになる。図１では、抵抗Ｒと抵抗２Ｒのペアの幅より選択回路Ｓ0〜Ｓ2の１つの幅が大きい場合を示している。上記選択回路Ｓ0〜Ｓ2の１つの幅が抵抗Ｒと抵抗２Ｒのペアの幅よりも大きい場合には、より上位ビット側でＲ−２Ｒラダー抵抗網１１と選択回路の配線を短くするため、デジタル入力信号Ｄ0を受け持つ選択回路Ｓ0と駆動／ラッチ回路ＢＬ0がＲ−２Ｒラダー抵抗網１１に比べて外側(図１では左側)に配置されている。なお、図１において、「Ｐ0（ＶＨ／ＶＬ）」「Ｐ1（ＶＨ／ＶＬ）」「Ｐ2（ＶＨ／ＶＬ）」はＲ−２Ｒラダー抵抗網１１と選択回路Ｓ0〜Ｓ2間の端子名を表しており、図５の端子Ｐ0,Ｐ1,Ｐ2に対応しています(カッコ内は取りうる電圧値)。
【００２８】
上記構成のＤ／Ａコンバータ回路では、選択回路Ｓ0〜Ｓ2によって、デジタル入力信号Ｄn(ｎ＝０,１,２)がハイレベルのときに第１の基準電圧ＶＨを選択する一方、デジタル入力信号Ｄn(ｎ＝０,１,２)がロウレベルのときに第２の基準電圧ＶＬを選択する。そして、上記デジタル入力信号Ｄ0〜Ｄ2の入力によるＲ−２Ｒラダー抵抗網１１のアナログ出力電圧Ａoutは、第１の基準電圧ＶＨと、第２の基準電圧ＶＬおよびオフセット制御レベル電圧ＶＯに応じてデジタル入力信号Ｄ0〜Ｄ2の値により一義的に定まる。
【００２９】
例えば、第１の基準電圧ＶＨを電源電圧Ｖdd、第２の基準電圧ＶＬをグランドレベル、オフセット制御レベル電圧ＶＯをグランドレベルとすると、アナログ出力電圧Ａoutは、
Ａout ＝ ｛(Ｄ0×２2 十Ｄ1×２1 十Ｄ2×２0 )／２3｝Ｖdd
で表される。
【００３０】
上記第１実施形態のＤ／Ａコンバータ回路では、Ｒ−２Ｒラダー抵抗網１１の電圧入力端子と選択回路Ｓ0〜Ｓ2の出力端子とを接続する配線の長さが上位ビットほど短いため、その間の寄生抵抗を減らすことができ、Ｒ−２Ｒラダー抵抗網１１において精度への影響が大きい上位ビットほど抵抗Ｒ側と抵抗２Ｒ側の比を１：２により近づけることができ、上位ビットより下位ビットの方に短い配線が存在するレイアウトに比べて、精度を向上できる。
【００３１】
また、図２はこの発明の第２実施形態のＤ／Ａコンバータ回路のレイアウト図を示しており、図１とは逆に、抵抗Ｒと抵抗２Ｒのペアの幅より選択回路Ｓ0〜Ｓ2の１つの幅が小さい場合を示している。図１と同様に、より上位ビット側でＲ−２Ｒラダー抵抗網１１と選択回路の配線を短くするため、デジタル入力信号Ｄ0を受け持つ選択回路Ｄ0と駆動／ラッチ回路ＢＬ0がＲ−２Ｒラダー抵抗網１１に比べて内側(図２では右側)に配置される。この第２実施形態のＤ／Ａコンバータ回路は、第１実施形態のＤ／Ａコンバータ回路と同様の効果を有する。
【００３２】
また、図３はこの発明の第３実施形態のＤ／Ａコンバータ回路のレイアウト図を示している。図３では、デジタル入力信号Ｄ1とデジタル入力信号Ｄ2(ＭＳＢ)に対応する配線が同じ距離で最も短い場合を示しており、この場合も図１のレイアウトに比べると多少の精度劣化が考えられるが、デジタル入力信号Ｄ0(ＬＳＢ)の配線を最も短くするケースに比べると精度が向上する。
【００３３】
また、図４はこの発明の第４実施形態のＤ／Ａコンバータ回路のレイアウト図を示している。図３と同様に図４には、図２のケースのデジタル入力信号Ｄ1とデジタル入力信号Ｄ2(ＭＳＢ)が同じ距離で最も短い例を示しており、この場合も図２のレイアウトに比べると多少の精度劣化が考えられるが、デジタル入力信号Ｄ0(ＬＳＢ)の配線を最も短くするケースに比べると精度が向上する。
【００３４】
上記図３,図４に示す第３,第４実施形態のＤ／Ａコンバータ回路では、最も短い配線は最上位ビットを含む複数のビットで存在しても構わないことを示している。
【００３５】
上記第１〜第４実施形態では、３ビット構成のＤ／Ａコンバータ回路について説明したが、４ビット以上のＤ／Ａコンバータ回路にこの発明を適用してもよい。
【００３６】
【発明の効果】
以上より明らかなように、この発明のＤ／Ａコンバータ回路によれば、Ｒ−２Ｒラダー抵抗網と、複数ビットのデジタル入力信号をクロック信号によりラッチするラッチ手段と、上記ラッチ手段によりラッチされた複数ビットのデジタル入力信号に基づいて駆動信号を出力する駆動手段と、上記駆動手段からの駆動信号により、上記デジタル入力信号の各ビットに対応するＲ−２Ｒラダー抵抗網の電圧入力端子に、第１の基準電圧または第２の基準電圧のいずれを印加するかを選択する選択手段とを備え、上記複数ビットのデジタル入力信号を、第１の基準電圧および第２の基準電圧の電圧レベルの高い方が上限であり低い方が下限である範囲内のアナログ電圧に変換するＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路において、上記Ｒ−２Ｒラダー抵抗網と選択手段との間の配線距離が、上位ビットほど短くなる構成である。
【００３７】
それゆえ、上記Ｒ−２Ｒラダー抵抗網と上記選択手段との間の配線距離が上位ビットほど短いため、その間の寄生抵抗を減らすことができ、Ｒ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の非線形性等の精度に影響する抵抗Ｒ側と抵抗２Ｒ側の比を、精度に対してより影響力の強い上位ビットほど１：２に近づけることができ、上位ビットより下位ビットの方に短い配線が存在するレイアウトに比べて、精度向上の効果が得られる。
【００３８】
また、上記Ｒ−２Ｒラダー抵抗網と上記選択手段との間の配線距離が、最上位ビット(ＭＳＢ)で最も短くすることによって、上記Ｒ−２Ｒラダー抵抗網と選択手段との間の配線距離が最上位ビット(ＭＳＢ)で最も短いため、その間の寄生抵抗を減らすことができ、Ｒ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の精度に影響する抵抗Ｒ側と抵抗２Ｒ側の比を、精度に対して最も影響力の強い最上位ビット(ＭＳＢ)で１：２により近づけることができ、最上位ビット以外の他ビットに最も短い配線が存在するレイアウトに比べて、精度向上の効果が得られる。
【図面の簡単な説明】
【図１】 図１はこの発明の第１実施形態のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路のレイアウト図である。
【図２】 図２はこの発明の第２実施形態のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路のレイアウト図である。
【図３】 図３はこの発明の第３実施形態のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路のレイアウト図である。
【図４】 図４はこの発明の第４実施形態のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路のレイアウト図である。
【図５】 図５は従来のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の回路図である。
【図６】 図６は従来のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の抵抗比が非線形性に及ぼす影響を示す図である。
【図７】 図７は従来のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の第１のレイアウト図である。
【図８】 図８は従来のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の第２のレイアウト図である。
【図９】 図９は従来のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の第３のレイアウト図である。
【図１０】 図１０は従来のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の第４のレイアウト図である。
【図１１】 図１１は従来のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の第５のレイアウト図である。
【図１２】 図１２は従来のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の第６のレイアウト図である。
【符号の説明】
１,１１…Ｒ−２Ｒラダー抵抗網、
２,１２…選択部、
３,１３…駆動／ラッチ部、
１０…Ｄ／Ａコンバータ回路、
ＶＨ…第１の基準電圧、
ＶＬ…第２の基準電圧、
Ｄ0〜Ｄ2…デジタル入力信号、
Ａout…アナログ出力電圧、
ＣＫ…クロック信号、
ＶＯ…オフセット制御レベル電圧、
Ｓ0〜Ｓ2…選択回路、
ＢＬ0〜ＢＬ2…駆動／ラッチ回路、
Ｂ0〜Ｂ2…ドライバ、
Ｌ0〜Ｌ2…フリップフロップ回路。
【発明の属する技術分野】
この発明は、入力されるデジタル信号をアナログ信号に変換するＤ／Ａコンバータ回路に関し、特にＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路に関する。
【０００２】
【従来の技術】
従来、Ｄ／Ａ(デジタル／アナログ)コンバータ回路としては、図５に示すＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路がある(例えば、特許文献１,２参照)。このＤ／Ａコンバータ回路は、Ｒ−２Ｒラダー抵抗網を用いて、デジタル入力信号をアナログ信号に変換して出力する回路である。
【０００３】
上記Ｄ／Ａコンバータ回路は、図５に示すように、抵抗Ｒと抵抗２Ｒ(抵抗Ｒと抵抗Ｒを直列接続したもの)とをラダー状に接続したＲ−２Ｒラダー抵抗網１と、第１の基準電圧ＶＨと第２の基準電圧ＶＬのいずれをＲ−２Ｒラダー抵抗網１に印加するかを選択する選択回路Ｓ0〜Ｓ2を有する選択部２と、デジタル入力信号Ｄ0〜Ｄ2をクロック信号ＣＫによりラッチするフリップフロップＬ0〜Ｌ2および上記選択部２を駆動するためのドライバＢ0〜Ｂ2を有する駆動／ラッチ部３とを備えた３ビット構成のＤ／Ａコンバータ回路である。ここでは、デジタル入力信号Ｄ0がＬＳＢ(最下位ビット)、デジタル入力信号Ｄ2がＭＳＢ(最上位ビット)である。
【０００４】
上記Ｒ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路１０の動作原理を、図５を用いて具体的に説明する。
【０００５】
上記選択部２の選択回路Ｓ0〜Ｓ2は、端子Ｑ0〜Ｑ2が第１の基準電圧ＶＨに夫々接続され、端子Ｒ0〜Ｒ2が第２の基準電圧ＶＬに夫々接続されている。この選択回路Ｓ0〜Ｓ2は、対応するデジタル入力信号Ｄn(ｎ＝０,１,２)がハイレベル(ＨＩＧＨ)であるときに第１の基準電圧ＶＨを出力端子Ｐn(ｎ＝０,１,２)に接続し、ロウレベル(ＬＯＷ)であるときに第２の基準電圧ＶＬを出力端子Ｐn(ｎ＝０,１,２)に接続し、Ｒ−２Ｒラダー抵抗網１の各電圧入力端子に第１の基準電圧ＶＨまたは第２の基準電圧ＶＬのいずれか一方を入力するように切り替えられる。上記デジタル入力信号Ｄ0〜Ｄ2の入力によるＲ−２Ｒラダー抵抗網１のアナログ出力電圧Ａoutは、例えば第１の基準電圧ＶＨが電源電圧Ｖdd、第２の基準電圧ＶＬがグランドレベルであるとすると、
Ａout ＝ ｛(Ｄ0×２2 十Ｄ1×２1 十Ｄ2×２0 )／２3｝Ｖdd
で表すことができる。ここで、デジタル入力信号Ｄn(ｎ＝０,１,２)は、０または１(デジタル入力コードのＬＯＷ／ＨＩＧＨよる)の値をとるものとし、オフセット制御レベル電圧ＶＯはグランドレベルとする。
【０００６】
しかしながら、上記Ｒ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路でのラダー抵抗網１に用いられる抵抗Ｒと２Ｒ間の比精度は、トリミング無しで０.０５％程度までしか得られないため、１０ビット以上のＤ／Ａコンバータ回路をＲ−２Ｒラダー抵抗網のみで構成するのは一般に困難である。また、抵抗の製造バラツキから、デジタル入力信号を１ビットずつ切替えたときのアナログ信号の変化量がバラつく非線形性が生じたり、ひどいときにはデジタル入力値を増加させているにも関わらずアナログ出力電圧が減少し、単調性が維持できないことも起こりうる。一般にはトリミングにより抵抗間の比精度を上げ、Ｄ／Ａコンバータ回路の線形性を向上させる方法などがある。
【０００７】
【特許文献１】
特開昭６０−０６５６２９号公報
【特許文献２】
特開平０３−０７７４３０号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、上記Ｄ／Ａコンバータ回路では、トリミングにより抵抗間の比精度を上げる方法が手間とノウハウを必要とし、その分コストが上昇するために安価な回路の提供ができないという問題がある。
【０００９】
そこで、この発明の目的は、簡単な構成により低コストで変換精度を向上できるＤ／Ａコンバータ回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、この発明のＤ／Ａコンバータ回路は、Ｒ−２Ｒラダー抵抗網と、複数ビットのデジタル入力信号をクロック信号によりラッチするラッチ手段と、上記ラッチ手段によりラッチされた上記複数ビットのデジタル入力信号に基づいて駆動信号を出力する駆動手段と、上記駆動手段からの駆動信号により、上記デジタル入力信号の各ビットに対応する上記Ｒ−２Ｒラダー抵抗網の電圧入力端子に、第１の基準電圧または第２の基準電圧のいずれを印加するかを選択する選択手段とを備え、上記複数ビットのデジタル入力信号を、上記第１の基準電圧および第２の基準電圧の電圧レベルの高い方が上限であり低い方が下限である範囲内のアナログ電圧に変換するＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路において、上記Ｒ−２Ｒラダー抵抗網の電圧入力端子と上記選択手段の出力端子とを接続する配線のうち、より短い配線ほど上位ビット側に設けられていることを特徴としている。
【００１１】
上記構成のＤ／Ａコンバータ回路によれば、上記Ｒ−２Ｒラダー抵抗網と上記選択手段との間の配線距離が上位ビットほど短いため、その間の寄生抵抗を減らすことができ、Ｒ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の非線形性等の精度に影響する抵抗Ｒ側と抵抗２Ｒ側の比を、精度に対してより影響力が強い上位ビットほど１：２に近づけることができ、上位ビットより下位ビットの方に短い配線が存在するレイアウトに比べて、精度向上の効果が得られる。したがって、簡単な構成で変換精度を向上できる低コストなＤ／Ａコンバータ回路を実現できる。
【００１２】
また、一実施形態のＤ／Ａコンバータ回路は、上記Ｒ−２Ｒラダー抵抗網の電圧入力端子と上記選択手段の出力端子とを接続する配線の距離が、最上位ビット(ＭＳＢ)で最も短いことを特徴としている。
【００１３】
上記実施形態のＤ／Ａコンバータ回路によれば、上記Ｒ−２Ｒラダー抵抗網と上記選択手段との間の配線距離が最上位ビット(ＭＳＢ)で最も短いため、その間の寄生抵抗を減らすことができ、Ｒ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の精度に影響する抵抗Ｒ側と抵抗２Ｒ側の比を最も影響力の強い最上位ビット(ＭＳＢ)で１：２により近づけることができ、最上位ビット以外の他ビットに最も短い配線が存在するレイアウトに比べて、精度向上の効果が得られる。
【００１４】
【発明の実施の形態】
まず、この発明の実施の形態を説明する前に、説明を分かりやすくするために図６〜図１２に示す従来のＤ／Ａコンバータ回路について説明する。なお、図７〜図１２に示すＤ／Ａコンバータ回路は、図５に示す従来の３ビット構成のＤ／Ａコンバータ回路の回路図に従ってレイアウトされたものである。
【００１５】
まず、Ｒ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路のビット毎の非線形性への影響について図６を用いて説明する。
【００１６】
図６の表は、１２ビット精度のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路について、２Ｒ側とＲ側の比に応じたＤＮＬ(微分直線性誤差)とＩＮＬ(積分直線性誤差)を示している。理想的にすべてのビットで２Ｒ側抵抗値：Ｒ側抵抗値が２：１で実現できていれば、ＤＮＬ／ＩＮＬ共に０である。
【００１７】
次に、比精度にバラツキのある場合、例えば、２Ｒ側抵抗値：Ｒ側抵抗値が２.０２：１(２Ｒ側のみ１％の誤差)になったケースを考えてみる。図６に示す通り、この誤差がＬＳＢのみで発生した場合の非線形性は、ＤＮＬ：０.０８ＬＳＢ、ＩＮＬ：０.１６ＬＳＢである。しかし、この１％の誤差が上位ビット側で発生すると、そのときのＤ／Ａコンバータ回路の非線形性は、上位になるほどどんどん大きくなり、ＭＳＢで発生すると、ＤＮＬ：２０ＬＳＢ、ＩＮＬ：１０ＬＳＢとなり、実用性に欠けるＤ／Ａコンバータ回路となる可能性がある。この結果、Ｒ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路で精度を確保する上で、より上位ビットの２Ｒ側抵抗値：Ｒ側抵抗値の比を正確に保つことが重要になる。
【００１８】
ここで、図７と図８を用いて従来のＤ／Ａコンバータ回路のレイアウト例をいくつか説明する。
【００１９】
図７と図８に示すＤ／Ａコンバータ回路は、抵抗Ｒと２Ｒが図５の回路図に従ってレイアウトされたＲ−２Ｒラダー抵抗網１１と、それに接続されている選択部１２と、駆動／ラッチ部１３とを備えている。上記選択部１２は、各デジタル入力信号Ｄ0〜Ｄ2毎に、選択回路Ｓ0〜Ｓ2を有し、駆動／ラッチ部１３は、各デジタル入力信号Ｄ0〜Ｄ2毎に、駆動／ラッチ回路を有している。各デジタル入力信号を受け持つ抵抗部は、Ｒ−２Ｒラダー抵抗網１１での抵抗Ｒと抵抗２Ｒを１つのペアとしたものになる。図７では、抵抗Ｒと抵抗２Ｒのペアの幅と選択回路Ｓ0〜Ｓ2の１つの幅が同じ場合を示しており、図８では、抵抗Ｒと抵抗２Ｒのペアの幅より選択回路Ｓ0〜Ｓ2の１つの幅が小さい場合を示している。図７,図８では、各デジタル入力信号のビット毎のＲ−２Ｒラダー抵抗網１１の電圧入力端子と選択回路Ｓ0〜Ｓ2との間の配線長が同じであるため、特に問題は発生しない。
【００２０】
また、図９は、抵抗Ｒと抵抗２Ｒのペアの幅より１つの選択回路Ｓ0〜Ｓ2の幅が大きい場合に、中心ビットでＲ−２Ｒラダー抵抗網１１と選択回路Ｓ0〜Ｓ2との間の配線長が最も短くなるように配置した例である。
【００２１】
また、図１０は、抵抗Ｒと抵抗２Ｒのペアの幅より選択回路Ｓ0〜Ｓ2の１つの幅が小さい場合に、中心ビットでＲ−２Ｒラダー抵抗網１１と選択回路Ｓ1の間の配線長が最も短くなるように配置した例である。
【００２２】
また、図１１は、抵抗Ｒと抵抗２Ｒのペアの幅より選択回路Ｓ0〜Ｓ2の１つの幅が大きい場合に、最下位ビット(ＬＳＢ)でＲ−２Ｒラダー抵抗網１１と選択回路Ｓ0の間の配線長が最も短くなるように配置したである。
【００２３】
また、図１２は、抵抗Ｒと抵抗２Ｒのペアの幅より選択回路Ｓ0〜Ｓ2の１つの幅が小さい場合に、最下位ビット(ＬＳＢ)でＲ−２Ｒラダー抵抗網１１と選択回路Ｓ0の間の配線長が最も短くなるように配置した例である。
【００２４】
このように、図９〜図１２に示すいずれのＤ／Ａコンバータ回路も、Ｒ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の精度により影響する上位ビット側のＲ−２Ｒラダー抵抗網１１と選択回路との間の配線長が、それより下位ビット側のＲ−２Ｒラダー抵抗網１１と選択回路との間の配線長より長い箇所があり、その分、寄生抵抗が付加され、精度を劣化させる一因となっていた。
【００２５】
これに対して、この発明のＤ／Ａコンバータ回路では、Ｒ−２Ｒラダー抵抗網の電圧入力端子と選択手段の出力端子とを接続する配線のうち、より短い配線ほど上位ビット側に設けることによって、簡単な構成により低コストで変換精度を向上できるものである。
【００２６】
以下、この発明のＤ／Ａコンバータ回路を図１〜図４に示す実施の形態により詳細に説明する。なお、図１〜図４に示すＤ／Ａコンバータ回路は、図５に示す３ビット構成のＤ／Ａコンバータ回路の回路図に従ってレイアウトされたものである。
【００２７】
図１は、この発明の第１実施形態のＤ／Ａコンバータ回路のレイアウト図を示している。このＤ／Ａコンバータ回路は、抵抗Ｒおよび抵抗Ｒを直列に接続した抵抗２Ｒをラダー状に接続したＲ−２Ｒラダー抵抗網１１と、それに接続されている選択部１２と、駆動／ラッチ部１３とを有している。上記Ｒ−２Ｒラダー抵抗網１１は、図５に示す３ビットの回路図に従って抵抗Ｒと２Ｒがレイアウトされている。上記選択部１２は、デジタル入力信号の各ビットに対応するＲ−２Ｒラダー抵抗網１１の電圧入力端子に、第１の基準電圧ＶＨまたは第２の基準電圧ＶＬのいずれを印加するかを選択する選択手段の一例としての選択回路Ｓ0〜Ｓ2を有すると共に、駆動／ラッチ部１３は、クロック信号によりラッチされたデジタル入力信号に基づいて駆動信号を選択回路Ｓ0〜Ｓ2に出力する駆動手段とラッチ手段の一例としての駆動／ラッチ回路ＢＬ0〜ＢＬ2を有している。ここで、各デジタル入力信号を受け持つ抵抗部は、Ｒ−２Ｒラダー抵抗網１１での抵抗Ｒと抵抗２Ｒを１つのペアとしたものになる。図１では、抵抗Ｒと抵抗２Ｒのペアの幅より選択回路Ｓ0〜Ｓ2の１つの幅が大きい場合を示している。上記選択回路Ｓ0〜Ｓ2の１つの幅が抵抗Ｒと抵抗２Ｒのペアの幅よりも大きい場合には、より上位ビット側でＲ−２Ｒラダー抵抗網１１と選択回路の配線を短くするため、デジタル入力信号Ｄ0を受け持つ選択回路Ｓ0と駆動／ラッチ回路ＢＬ0がＲ−２Ｒラダー抵抗網１１に比べて外側(図１では左側)に配置されている。なお、図１において、「Ｐ0（ＶＨ／ＶＬ）」「Ｐ1（ＶＨ／ＶＬ）」「Ｐ2（ＶＨ／ＶＬ）」はＲ−２Ｒラダー抵抗網１１と選択回路Ｓ0〜Ｓ2間の端子名を表しており、図５の端子Ｐ0,Ｐ1,Ｐ2に対応しています(カッコ内は取りうる電圧値)。
【００２８】
上記構成のＤ／Ａコンバータ回路では、選択回路Ｓ0〜Ｓ2によって、デジタル入力信号Ｄn(ｎ＝０,１,２)がハイレベルのときに第１の基準電圧ＶＨを選択する一方、デジタル入力信号Ｄn(ｎ＝０,１,２)がロウレベルのときに第２の基準電圧ＶＬを選択する。そして、上記デジタル入力信号Ｄ0〜Ｄ2の入力によるＲ−２Ｒラダー抵抗網１１のアナログ出力電圧Ａoutは、第１の基準電圧ＶＨと、第２の基準電圧ＶＬおよびオフセット制御レベル電圧ＶＯに応じてデジタル入力信号Ｄ0〜Ｄ2の値により一義的に定まる。
【００２９】
例えば、第１の基準電圧ＶＨを電源電圧Ｖdd、第２の基準電圧ＶＬをグランドレベル、オフセット制御レベル電圧ＶＯをグランドレベルとすると、アナログ出力電圧Ａoutは、
Ａout ＝ ｛(Ｄ0×２2 十Ｄ1×２1 十Ｄ2×２0 )／２3｝Ｖdd
で表される。
【００３０】
上記第１実施形態のＤ／Ａコンバータ回路では、Ｒ−２Ｒラダー抵抗網１１の電圧入力端子と選択回路Ｓ0〜Ｓ2の出力端子とを接続する配線の長さが上位ビットほど短いため、その間の寄生抵抗を減らすことができ、Ｒ−２Ｒラダー抵抗網１１において精度への影響が大きい上位ビットほど抵抗Ｒ側と抵抗２Ｒ側の比を１：２により近づけることができ、上位ビットより下位ビットの方に短い配線が存在するレイアウトに比べて、精度を向上できる。
【００３１】
また、図２はこの発明の第２実施形態のＤ／Ａコンバータ回路のレイアウト図を示しており、図１とは逆に、抵抗Ｒと抵抗２Ｒのペアの幅より選択回路Ｓ0〜Ｓ2の１つの幅が小さい場合を示している。図１と同様に、より上位ビット側でＲ−２Ｒラダー抵抗網１１と選択回路の配線を短くするため、デジタル入力信号Ｄ0を受け持つ選択回路Ｄ0と駆動／ラッチ回路ＢＬ0がＲ−２Ｒラダー抵抗網１１に比べて内側(図２では右側)に配置される。この第２実施形態のＤ／Ａコンバータ回路は、第１実施形態のＤ／Ａコンバータ回路と同様の効果を有する。
【００３２】
また、図３はこの発明の第３実施形態のＤ／Ａコンバータ回路のレイアウト図を示している。図３では、デジタル入力信号Ｄ1とデジタル入力信号Ｄ2(ＭＳＢ)に対応する配線が同じ距離で最も短い場合を示しており、この場合も図１のレイアウトに比べると多少の精度劣化が考えられるが、デジタル入力信号Ｄ0(ＬＳＢ)の配線を最も短くするケースに比べると精度が向上する。
【００３３】
また、図４はこの発明の第４実施形態のＤ／Ａコンバータ回路のレイアウト図を示している。図３と同様に図４には、図２のケースのデジタル入力信号Ｄ1とデジタル入力信号Ｄ2(ＭＳＢ)が同じ距離で最も短い例を示しており、この場合も図２のレイアウトに比べると多少の精度劣化が考えられるが、デジタル入力信号Ｄ0(ＬＳＢ)の配線を最も短くするケースに比べると精度が向上する。
【００３４】
上記図３,図４に示す第３,第４実施形態のＤ／Ａコンバータ回路では、最も短い配線は最上位ビットを含む複数のビットで存在しても構わないことを示している。
【００３５】
上記第１〜第４実施形態では、３ビット構成のＤ／Ａコンバータ回路について説明したが、４ビット以上のＤ／Ａコンバータ回路にこの発明を適用してもよい。
【００３６】
【発明の効果】
以上より明らかなように、この発明のＤ／Ａコンバータ回路によれば、Ｒ−２Ｒラダー抵抗網と、複数ビットのデジタル入力信号をクロック信号によりラッチするラッチ手段と、上記ラッチ手段によりラッチされた複数ビットのデジタル入力信号に基づいて駆動信号を出力する駆動手段と、上記駆動手段からの駆動信号により、上記デジタル入力信号の各ビットに対応するＲ−２Ｒラダー抵抗網の電圧入力端子に、第１の基準電圧または第２の基準電圧のいずれを印加するかを選択する選択手段とを備え、上記複数ビットのデジタル入力信号を、第１の基準電圧および第２の基準電圧の電圧レベルの高い方が上限であり低い方が下限である範囲内のアナログ電圧に変換するＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路において、上記Ｒ−２Ｒラダー抵抗網と選択手段との間の配線距離が、上位ビットほど短くなる構成である。
【００３７】
それゆえ、上記Ｒ−２Ｒラダー抵抗網と上記選択手段との間の配線距離が上位ビットほど短いため、その間の寄生抵抗を減らすことができ、Ｒ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の非線形性等の精度に影響する抵抗Ｒ側と抵抗２Ｒ側の比を、精度に対してより影響力の強い上位ビットほど１：２に近づけることができ、上位ビットより下位ビットの方に短い配線が存在するレイアウトに比べて、精度向上の効果が得られる。
【００３８】
また、上記Ｒ−２Ｒラダー抵抗網と上記選択手段との間の配線距離が、最上位ビット(ＭＳＢ)で最も短くすることによって、上記Ｒ−２Ｒラダー抵抗網と選択手段との間の配線距離が最上位ビット(ＭＳＢ)で最も短いため、その間の寄生抵抗を減らすことができ、Ｒ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の精度に影響する抵抗Ｒ側と抵抗２Ｒ側の比を、精度に対して最も影響力の強い最上位ビット(ＭＳＢ)で１：２により近づけることができ、最上位ビット以外の他ビットに最も短い配線が存在するレイアウトに比べて、精度向上の効果が得られる。
【図面の簡単な説明】
【図１】 図１はこの発明の第１実施形態のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路のレイアウト図である。
【図２】 図２はこの発明の第２実施形態のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路のレイアウト図である。
【図３】 図３はこの発明の第３実施形態のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路のレイアウト図である。
【図４】 図４はこの発明の第４実施形態のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路のレイアウト図である。
【図５】 図５は従来のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の回路図である。
【図６】 図６は従来のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の抵抗比が非線形性に及ぼす影響を示す図である。
【図７】 図７は従来のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の第１のレイアウト図である。
【図８】 図８は従来のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の第２のレイアウト図である。
【図９】 図９は従来のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の第３のレイアウト図である。
【図１０】 図１０は従来のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の第４のレイアウト図である。
【図１１】 図１１は従来のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の第５のレイアウト図である。
【図１２】 図１２は従来のＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路の第６のレイアウト図である。
【符号の説明】
１,１１…Ｒ−２Ｒラダー抵抗網、
２,１２…選択部、
３,１３…駆動／ラッチ部、
１０…Ｄ／Ａコンバータ回路、
ＶＨ…第１の基準電圧、
ＶＬ…第２の基準電圧、
Ｄ0〜Ｄ2…デジタル入力信号、
Ａout…アナログ出力電圧、
ＣＫ…クロック信号、
ＶＯ…オフセット制御レベル電圧、
Ｓ0〜Ｓ2…選択回路、
ＢＬ0〜ＢＬ2…駆動／ラッチ回路、
Ｂ0〜Ｂ2…ドライバ、
Ｌ0〜Ｌ2…フリップフロップ回路。
Claims (2)
- Ｒ−２Ｒラダー抵抗網と、
複数ビットのデジタル入力信号をクロック信号によりラッチするラッチ手段と、
上記ラッチ手段によりラッチされた上記複数ビットのデジタル入力信号に基づいて駆動信号を出力する駆動手段と、
上記駆動手段からの駆動信号により、上記デジタル入力信号の各ビットに対応する上記Ｒ−２Ｒラダー抵抗網の電圧入力端子に、第１の基準電圧または第２の基準電圧のいずれを印加するかを選択する選択手段とを備え、
上記複数ビットのデジタル入力信号を、上記第１の基準電圧および第２の基準電圧の電圧レベルの高い方が上限であり低い方が下限である範囲内のアナログ電圧に変換するＲ−２Ｒラダー抵抗型のＤ／Ａコンバータ回路において、
上記Ｒ−２Ｒラダー抵抗網の電圧入力端子と上記選択手段の出力端子とを接続する配線のうち、より短い配線ほど上位ビット側に設けられていることを特徴とするＤ／Ａコンバータ回路。 - 請求項１に記載のＤ／Ａコンバータ回路において、
上記Ｒ−２Ｒラダー抵抗網の電圧入力端子と上記選択手段の出力端子とを接続する配線の距離が、最上位ビット(ＭＳＢ)で最も短いことを特徴とするＤ／Ａコンバータ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002329545A JP3820210B2 (ja) | 2002-11-13 | 2002-11-13 | Ｄ／ａコンバータ回路 |
| PCT/JP2003/013235 WO2004045080A1 (ja) | 2002-11-13 | 2003-10-16 | Ｄ／ａコンバータ回路 |
| AU2003301923A AU2003301923A1 (en) | 2002-11-13 | 2003-10-16 | D/a converter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002329545A JP3820210B2 (ja) | 2002-11-13 | 2002-11-13 | Ｄ／ａコンバータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004165981A JP2004165981A (ja) | 2004-06-10 |
| JP3820210B2 true JP3820210B2 (ja) | 2006-09-13 |
Family
ID=32310574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002329545A Expired - Fee Related JP3820210B2 (ja) | 2002-11-13 | 2002-11-13 | Ｄ／ａコンバータ回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3820210B2 (ja) |
| AU (1) | AU2003301923A1 (ja) |
| WO (1) | WO2004045080A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4570946B2 (ja) * | 2004-12-03 | 2010-10-27 | ローム株式会社 | デジタルアナログ変換器、δς変調型アナログデジタル変換器および移動体通信端末 |
| US9611522B2 (en) | 2009-05-06 | 2017-04-04 | United Technologies Corporation | Spray deposition of L12 aluminum alloys |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3501701B2 (ja) * | 1999-11-08 | 2004-03-02 | 松下電器産業株式会社 | Ｄ／ａコンバータ装置およびｄ／ａ変換方法 |
| JP3879912B2 (ja) * | 2002-04-30 | 2007-02-14 | ローム株式会社 | Ｄａｃを備えた半導体装置 |
-
2002
- 2002-11-13 JP JP2002329545A patent/JP3820210B2/ja not_active Expired - Fee Related
-
2003
- 2003-10-16 AU AU2003301923A patent/AU2003301923A1/en not_active Abandoned
- 2003-10-16 WO PCT/JP2003/013235 patent/WO2004045080A1/ja active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| WO2004045080A1 (ja) | 2004-05-27 |
| JP2004165981A (ja) | 2004-06-10 |
| AU2003301923A1 (en) | 2004-06-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050525 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060613 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060616 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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Free format text: PAYMENT UNTIL: 20110623 Year of fee payment: 5 |
|
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Free format text: PAYMENT UNTIL: 20120623 Year of fee payment: 6 |
|
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Free format text: PAYMENT UNTIL: 20120623 Year of fee payment: 6 |
|
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Free format text: PAYMENT UNTIL: 20130623 Year of fee payment: 7 |
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