JP3807381B2 - A/d変換回路、温度センサ回路、集積回路、及び温度センサ回路の調整方法 - Google Patents
A/d変換回路、温度センサ回路、集積回路、及び温度センサ回路の調整方法 Download PDFInfo
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- 238000006243 chemical reaction Methods 0.000 title claims description 100
- 238000000034 method Methods 0.000 title claims description 41
- 230000007613 environmental effect Effects 0.000 claims description 34
- 238000001914 filtration Methods 0.000 claims description 25
- 230000008569 process Effects 0.000 claims description 21
- 238000012937 correction Methods 0.000 claims description 19
- 230000007423 decrease Effects 0.000 claims description 13
- 238000012545 processing Methods 0.000 description 15
- 230000008859 change Effects 0.000 description 13
- 230000000052 comparative effect Effects 0.000 description 11
- 238000001514 detection method Methods 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 10
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 5
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 5
- 230000008901 benefit Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 5
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 4
- 101150110971 CIN7 gene Proteins 0.000 description 4
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 4
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 4
- 101150110298 INV1 gene Proteins 0.000 description 4
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 4
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 4
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000001419 dependent effect Effects 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Images
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0626—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by filtering
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01K—MEASURING TEMPERATURE; MEASURING QUANTITY OF HEAT; THERMALLY-SENSITIVE ELEMENTS NOT OTHERWISE PROVIDED FOR
- G01K1/00—Details of thermometers not specially adapted for particular types of thermometer
- G01K1/02—Means for indicating or recording specially adapted for thermometers
- G01K1/028—Means for indicating or recording specially adapted for thermometers arrangements for numerical indication
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/56—Input signal compared with linear ramp
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Description
【発明の属する技術分野】
本発明は、A/D変換回路、温度センサ回路、集積回路、及び温度センサ回路の調整方法に関する。
【0002】
【背景技術】
従来よりアナログ電圧をデジタル値に変換するA/D変換回路としては、積分型や逐次比較型などの種々のタイプのものがある。
【0003】
【特許文献1】
特開平7−55857号公報
【0004】
【発明が解決しようとする課題】
しかしながらこれまでのA/D変換回路では、アナログ電圧に発生するノイズについては、それほど考慮されていなかった。
【0005】
また電気光学素子を用いた表示装置の表示制御回路では、電気光学素子の温度依存性を考慮した制御が必要となる。電気光学素子として液晶を例に挙げると、環境温度が相違すると、同一電圧が印加された場合でも液晶の透過率が異なったものになる。そのため表示制御回路は、温度補償を行って、環境温度に対応した電圧を液晶に印加する必要がある。このような理由から、表示制御回路に温度センサ回路を内蔵させることが望ましい。そして、このような温度センサ回路では、環境温度を特定するためのA/D変換回路が必要になる。ところが、このような温度センサ回路用のA/D変換回路では、ノイズが起因となってA/D変換の結果に誤りが生じる場合があることが判明した。
【0006】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、ノイズが発生しても誤動作が生じにくいA/D変換回路、これを含む温度センサ回路、集積回路、及び温度センサ回路の調整方法を提供することにある。
【0007】
【課題を解決するための手段】
本発明は、アナログ電圧をデジタル値に変換して出力するA/D変換回路であって、カウント値を出力するカウンタと、単調増加又は単調減少する第1のアナログ電圧を発生する第1の電圧発生回路と、前記第1の電圧発生回路からの第1のアナログ電圧と、A/D変換の対象である第2のアナログ電圧とを比較し、比較結果に応じた出力信号を出力するコンパレータと、前記コンパレータからの出力信号に対してデジタルフィルタリング処理を施し、デジタルフィルタリング処理が施された出力信号を出力するデジタルフィルタ回路と、前記デジタルフィルタ回路からの出力信号に基づいて前記カウンタからのカウント値を保持し、保持されたカウント値を前記デジタル値として出力するカウント値保持回路とを含むA/D変換回路に関係する。
【0008】
本発明では第1の電圧発生回路が、単調増加又は単調減少する第1のアナログ電圧を発生する。この場合に第1の電圧発生回路は、カウンタからのカウント値に基づいて第1のアナログ電圧を発生してもよいし、カウンタのカウント動作開始と同じタイミングで、第1のアナログ電圧の単調増加又は単調減少を開始してもよい。そして本発明では、コンパレータが、第1、第2のアナログ電圧の比較処理を行い、デジタルフィルタ回路が、コンパレータの出力信号(例えば2値化された信号)に対してデジタルフィルタリング処理を行う。そしてカウント値保持回路が、デジタルフィルタリング処理後の出力信号(出力信号の変化)に基づいて、カウンタからのカウント値を取り込んで保持する。
【0009】
このようにすることで、第2のアナログ電圧をデジタル値に変換することができる。そして本発明では、コンパレータとカウント値保持回路との間にデジタルフィルタ回路が設けられている。従ってコンパレータの出力信号に例えば周期の長いノイズが発生しても、これを除去することができ、ノイズ発生時の誤動作を防止できる。しかもデジタルフィルタ回路は、コンパレータからの例えば2値化信号に対してデジタルフィルタリング処理を行えば済むため、その回路規模を小さくできる。従ってノイズが発生しても誤動作が生じにくいA/D変換回路を小さな回路規模で実現できる。
【0010】
また本発明では、前記デジタルフィルタ回路が、前記コンパレータからの出力信号が第1の保持回路により保持され、保持された信号が後段の保持回路に順次シフト転送される第1〜第N(Nは2以上の整数)の保持回路を含み、前記第1〜第Nの保持回路の出力信号のパターンが所定のパターンに一致した場合に、デジタルフィルタ回路の出力信号の電圧レベルを変化させるようにしてもよい。
【0011】
本発明では、コンパレータからの出力信号は第1の保持回路に保持される。そして第1の保持回路に保持された信号は第2の保持回路にシフト転送される。また第2の保持回路に保持された信号は第3の保持回路にシフト転送される。このように本発明では、前段の保持回路に保持された信号が順次後段の保持回路にシフト転送される。そしてこれらの第1〜第Nの保持回路の出力信号のパターンが、所定のパターンに一致すると、デジタルフィルタ回路の出力信号の電圧レベルが変化し、カウント値保持回路に、その時のカウント値が保持される。このようにすることで、例えば複数クロックサイクル期間に亘って保持された信号に基づいてデジタルフィルタリング処理を行うことが可能になる。
【0012】
また本発明では、前記デジタルフィルタ回路が、前記第1の保持回路の出力信号の電圧レベルが変化した以降に、デジタルフィルタ回路の出力信号の電圧レベルを変化させるようにしてもよい。
【0013】
即ち、例えば第1の保持回路の出力信号の電圧レベルが変化するタイミングで、デジタルフィルタ回路の出力信号の電圧レベルを変化させたり、或いは、第2、第3、第4・・・第Nの保持回路の出力信号の電圧レベルが変化するタイミングで、デジタルフィルタ回路の出力信号の電圧レベルを変化させる。
【0014】
また本発明では、前記カウント値保持回路に保持されたカウント値に対して、前記デジタルフィルタ回路での位相遅れ値を減算又は加算する補正を行う補正回路を含むようにしてもよい。
【0015】
このようにすれば、変換誤差の少ないA/D変換結果を得ることができる。
【0016】
また本発明では、前記第1の電圧発生回路が、前記カウンタからのカウント値をアナログ電圧に変換することで、前記第1のアナログ電圧を発生するD/A変換回路であってもよい。
【0017】
但し第1の電圧発生回路の構成はこれに限定されない。例えば定電流源からの電流でキャパシタを充電又は放電することで、単調増加又は単調減少する第1のアナログ電圧を発生してもよい。
【0018】
また本発明では、前記D/A変換回路が、前記第2のアナログ電圧とは異なる温度勾配特性を有する基準電圧を、前記カウンタからのカウント値に基づいて電圧分割することで、前記第1のアナログ電圧を発生するようにしてもよい。
【0019】
このようにすれば、例えば温度センサ回路などに最適なA/D変換回路を実現できる。
【0020】
また本発明は、上記のいずれかのA/D変換回路と、第1の温度勾配特性を有する基準電圧を発生し、発生した基準電圧を、前記第1のアナログ電圧発生用の基準電圧として前記第1の電圧発生回路に供給する基準電圧発生回路と、第2の温度勾配特性を有する前記第2のアナログ電圧を発生する第2の電圧発生回路とを含む温度センサ回路に関係する。
【0021】
本発明によれば、基準電圧発生回路から供給される基準電圧に基づいて、第1の電圧発生回路が第1のアナログ電圧を発生する。そしてこの場合、第1のアナログ電圧は、基準電圧が有する第1の温度勾配特性と同等の温度勾配特性を有するようになる。そして本発明では、第2の電圧発生回路が、第1の温度勾配特性とは異なる第2の温度勾配特性を有する第2のアナログ電圧を発生する。そしてA/D変換回路は、第1の温度勾配特性と同等な温度勾配特性(例えばほぼフラットな温度勾配特性)を有し且つ単調増加又は単調減少する第1のアナログ電圧と、第2の温度勾配特性を有する第2のアナログ電圧とをコンパレータにより比較することで、第2のアナログ電圧に応じたデジタル値を出力する。これにより、環境温度に応じて、出力されるデジタル値が変化するようになり、温度センサ回路を実現できる。
【0022】
また本発明では、前記第2の電圧発生回路が、前記基準電圧発生回路からの基準電圧を電圧分割した第1の分割電圧を発生する調整回路と、前記第1の分割電圧がゲート端子に供給されるトランジスタを有し、前記トランジスタのゲート電圧に応じた電流を発生する電流発生回路と、前記電流発生回路からの電流が供給されるダイオード素子を有し、前記ダイオード素子の両端に発生するアナログ電圧を前記第2のアナログ電圧として出力する電流/電圧変換回路とを含むようにしてもよい。
【0023】
本発明によれば、調整回路において、調整時の環境温度に対応したアナログ電圧を発生させるように第1の分割電圧を調整することで、ダイオード素子に流れる電流を制御できる。これ以降、取得されるアナログ電圧を環境温度と対応付けることが可能になるので、簡素な制御で、高精度に環境温度を特定できる。特に、A/D変換回路を用いてデジタル値を得ることで、A/D変換回路の精度にそれほど依存することなく、温度補償制御を行うことが可能になる。
【0024】
また本発明は、電源回路と、前記A/D変換回路からの前記デジタル値を出力する第1の端子と、前記第1の端子からの前記デジタル値に基づき決定される設定値が入力される第2の端子と、前記第2の端子からの前記設定値に基づいて、前記電源回路の出力電圧を調整する電子ボリュームとを含む集積回路に関係する。
【0025】
本発明によれば、製造メーカや材質等の相違により調整対象の電源回路の負荷特性が大きく異なるような場合であっても、柔軟かつ高精度な温度補償を実現できる。
【0026】
また本発明は、上記の温度センサ回路を調整するための方法であって、取り込んだ環境温度に対応した目標値を特定し、前記A/D変換回路からの前記デジタル値が前記目標値に一致するように、前記第1の分割電圧を調整する温度センサ回路の調整方法に関係する。
【0027】
ここで取り込んだ環境温度とは、温度センサ回路の調整時の環境温度の測定結果が入力されることを意味する。また目標値は、例えば環境温度に対応付けられた目標値を記憶するテーブルを用い、そのテーブルを検索することで得ることができる。
【0028】
【発明の実施の形態】
以下、本実施形態について説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【0029】
1.A/D変換回路
図1に本実施形態のA/D変換回路(A/Dコンバータ)の構成例を示す。なお本実施形態のA/D変換回路では、図1の構成要素の一部を省略する構成としてもよい。
【0030】
A/D変換回路はカウンタ30を含む。このカウンタ30は、カウント値CTをデクリメント或いはインクリメントする処理を行う。このカウンタ30は、複数のカスケード接続されたフリップフロップ(シフトレジスタ)と、これらのフリップフロップの出力信号に基づいてカウント値CTを出力する組み合わせ論理回路などにより構成できる。
【0031】
A/D変換回路は電圧発生回路40(第1の電圧発生回路)を含む。この電圧発生回路40は、単調増加又は単調減少(段階的に単調増加又は単調減少する場合を含む)するアナログ電圧AV1(第1のアナログ電圧)を発生する。より具体的には、例えばカウンタ30がダウン・カウンタ(デクリメント型)である場合には、カウンタ30に入力されるクロックに同期して順次デクリメントされるカウント値CTを、電圧発生回路40は受ける。そして電圧発生回路40は、カウント値CTがデクリメントされるにしたがって単調減少するアナログ電圧AV1(時間経過に伴い単調減少するAV1)を出力する。またカウンタ30がアップ・カウンタ(インクリメント型)である場合には、クロックに同期して順次インクリメントされるカウント値CTを、電圧発生回路40は受ける。そして電圧発生回路40は、カウント値CTがインクリメントされるにしたがって単調増加するアナログ電圧AV1(時間経過に伴い単調増加するAV1)を出力する。なお電圧発生回路40は、カウント値CTを用いずに、単調増加又は単調減少するアナログ電圧AV1を発生する構成であってもよい。
【0032】
A/D変換回路はコンパレータ50を含む。このコンパレータ50は、電圧発生回路40からのアナログ電圧AV1(第1のアナログ電圧)と、A/D変換の対象となるアナログ電圧AV2(第2のアナログ電圧)とを比較し、比較結果に応じた出力信号CQを出力する。より具体的にはコンパレータ50は、アナログ電圧AV1、AV2が一致すると、その出力信号CQを第1の電圧レベル(例えばLレベル)から第2の電圧レベル(例えばHレベル)に変化させる。例えばAV1が単調減少する電圧である場合には、AV1>AV2の時にはコンパレータ50は第1の電圧レベルの信号CQを出力し、AV1≦AV2になると第2の電圧レベルの信号CQを出力する。一方、AV1が単調増加する電圧である場合には、AV1<AV2の時にはコンパレータ50は第1の電圧レベルの信号CQを出力し、AV1≧AV2になると第2の電圧レベルの信号CQを出力する。
【0033】
A/D変換回路はデジタルフィルタ回路60(デジタルフィルタ)を含む。このデジタルフィルタ回路60は、コンパレータの出力信号CQに対してデジタルフィルタリング処理(信号CQのノイズを除去する処理。1又は2クロックサイクル期間以上の周期のノイズを除去する処理)を施し、デジタルフィルタリング処理が施された信号DQを出力する。
【0034】
より具体的にはデジタルフィルタ回路60は、コンパレータ50により2値化された信号CQを受ける。そして信号CQを複数クロックサイクル期間(例えば2又は3以上のクロックサイクル期間)に亘って保持して、保持された信号に対してデジタルフィルタリング処理(2値化された信号に対するデジタルフィルタリング処理)を行う。またデジタルフィルタ回路60は、信号CQの電圧レベルの変化点であるエッジを検出する機能も併せ持つ。即ちデジタルフィルタ回路60は、信号CQの電圧レベルの変化(エッジ)がノイズ(複数クロックサイクル期間よりも短い周期のノイズ)である場合には、信号CQの電圧レベルの変化(エッジ)を信号DQとして出力しないようにする。一方、信号CQの電圧レベルの変化(エッジ)がノイズではない場合には、信号CQの電圧レベルの変化(エッジ)を信号DQとして出力する。
【0035】
更に具体的にはデジタルフィルタ回路60にはカスケード接続された第1〜第Nの保持回路(Nは2以上の整数)を含ませることができる。そして第1の保持回路は所与のクロック(例えばカウンタ30を動作させるクロック)に基づいて信号CQをサンプリングして保持(hold)する。そして第2の保持回路は、前のクロックサイクルで第1の保持回路(フリップフロップ、ラッチ等)に保持された信号を、次のクロックサイクルで保持する。これにより第1の保持回路に保持された信号が第2の保持回路にシフト転送される。また第3の保持回路は、前のクロックサイクルで第2の保持回路に保持された信号を、次のクロックサイクルで保持する。これにより第2の保持回路に保持された信号が第3の保持回路にシフト転送される。そしてデジタルフィルタ回路60では、このようにして第1〜第Nの保持回路に保持された信号(複数クロック期間に亘って保持された信号)に基づいてデジタルフィルタリング処理が行われ、デジタルフィルタリング処理が施された信号DQが出力される。より具体的には、第1〜第Nの保持回路に保持された信号(第1〜第Nの信号)のパターンが、予め用意された所定のパターンに一致したか否かを判断し、一致した場合に、信号DQの電圧レベルを変化させる。この場合に、信号CQの電圧レベルが変化するタイミングから、所定のクロックサイクル期間(位相遅れ値)だけ遅れて、信号DQの電圧レベルが変化するようになる。なおデジタルフィルタ回路60の一部の機能をソフトウェアにより実現するようにしてもよい。
【0036】
A/D変換回路はカウント値保持回路70を含む。このカウント値保持回路70は、デジタルフィルタ回路60からの出力信号に基づいてカウンタ30からのカウント値CTを保持する。より具体的にはデジタルフィルタ回路60からの出力信号の電圧レベルが変化したタイミングで、カウンタ30からのカウント値CTを保持する。そして保持されたカウント値CTをデジタル値DOUT(Mビットのデジタルデータ。Mは2以上の整数)として出力する。なおカウント値保持回路70に保持されたカウント値CTに対して所定のデジタル処理(例えば後述する位相遅れ値の補正処理)を施したものを、デジタル値DOUTとして出力してもよい。
【0037】
図1に示す本実施形態のA/D変換回路によれば、コンパレータ50により2値化された信号CQに対してデジタルフィルタリング処理が施された信号が、DQとしてカウント値保持回路70に出力される。従って、アナログ電圧AV1やAV2のノイズ等が原因となって信号CQにノイズが発生した場合にも、デジタルフィルタ回路60がこのノイズを除去するようになる。従ってカウント値保持回路70に誤った値が保持されることが防止され、A/D変換回路の正常な変換動作を保証できる。
【0038】
この点、このようなフィルタリング処理は、例えばカウント値保持回路70の後段に、複数ビットのデジタルデータに対してデジタルフィルタリング処理を行うデジタルフィルタ回路を設けることでも実現できる。しかしながらこの手法によると、カウント値保持回路70の後段に大規模なデジタルフィルタ回路を設ける必要があり、A/D変換回路の大規模化を招く。
【0039】
これに対して本実施形態のデジタルフィルタ回路60は、コンパレータ50とカウント値保持回路70の間に設けられ、コンパレータ50により2値化された信号CQに対してデジタルフィルタリング処理を行うことができればよい。従って、デジタルフィルタ回路60は小規模な回路構成で済むため、A/D変換回路の小規模化、低コスト化を図れるという利点がある。
【0040】
2.詳細例
図2に本実施形態のA/D変換回路(A/Dコンバータ)の詳細例を示す。なお本実施形態のA/D変換回路では図2の構成要素の一部を省略する構成としてもよい。
【0041】
カウンタ30は、クロックCLKに基づいてカウント値CTのデクリメント又はインクリメント処理を行う(CLKに同期してデクリメント又はインクリメント処理を行う)。
【0042】
D/A変換回路42は図1の電圧発生回路40の一実現形態である。このD/A変換回路42は、カウンタ30からのカウント値CTを受け、CTをアナログ電圧に変換することで、アナログ電圧AV1を発生する。より具体的にはD/A変換回路42は、基準電圧(例えばAV2とは異なる温度勾配特性を有する基準電圧)を、カウンタ30からのカウント値CTに基づいて電圧分割することで、電圧AV1を発生する。即ちカウント値CTに基づいて電圧の分割端子を選択し、選択された分割端子に発生する電圧をAV1として出力する。但しD/A変換回路42はこのような構成に限定されるものではない。
【0043】
デジタルフィルタ回路60は、カスケード接続されたフリップフロップFF1、FF2、FF3(広義には第1〜第Nの保持回路。Nは2以上の整数)を含む。そしてFF1(第1の保持回路)は、コンパレータ50からの信号CQをクロックCLKに基づいて保持する(CLKに同期してCQを保持する)。そしてFF1に保持された信号は後段のFF2(第2の保持回路)にシフト転送されて保持される。このようにFF1〜FF3はいわゆるシフトレジスタとして機能する。なお図2ではフリップフロップ(広義には保持回路)の個数は3個となっているが、2個にしたり、4個以上にしてもよい。
【0044】
デジタルフィルタ回路60はパターン一致検出部62を含む。このパターン一致検出部62は、FF1〜FF3の出力信号Q1〜Q3(第1〜第Nの出力信号)のパターンが所定のパターンに一致するか否かを判断する。そして一致した場合には、デジタルフィルタ回路60の出力信号DQの電圧レベルを変化させる。
【0045】
イネーブル端子付きのフリップフロップEFFは、図1のカウント値保持回路70の一実現形態である。フリップフロップEFFのイネーブル端子ENBには、デジタルフィルタ回路60の出力信号DQが入力される。そして信号DQの電圧レベルが変化してイネーブル端子がアクティブになると、フリップフロップEFFは、クロックCLKに基づいてその時のカウント値CTを取り込み、保持する。そしてフリップフロップEFFは、保持されたカウント値をデジタル値DOUTとして出力する。
【0046】
図3(A)に、デジタルフィルタ回路60が含むパターン一致検出部62の構成例を示す。図3(A)のパターン一致検出部62は、排他的論理和ゲートEXOR1〜EXOR3(広義には第1〜第Nの排他的論理和ゲート)とNORゲートNOR1を有する論理回路を含む。またパターン一致検出部62は、パターン信号PQ1〜PQ3(広義には第1〜第Nのパターン信号)を発生するパターン発生部64(パターンテーブル)を含む。そして各EXOR1、EXOR2、EXOR3の一方の入力にはFF1、FF2、FF3からの各出力信号Q1、Q2、Q3が入力され、他方の入力にはパターン発生部64からの各パターン信号PQ1、PQ2、PQ3が入力される。そしてEXOR1〜EXOR3の出力はNOR1に入力され、NOR1は信号DQを出力する。
【0047】
図3(A)のパターン一致検出部62では、FF1〜FF3からの出力信号Q1〜Q3のパターンが、パターン発生部64からのパターン信号PQ1〜PQ3に一致すると、信号DQの電圧レベルが変化する。
【0048】
図3(A)の構成によれば、パターン発生部64が任意のパターン信号PQ1〜PQ3を出力できるため、デジタルフィルタ回路60のデジタルフィルタリング処理を自由にプログラミングできるという利点がある。なおこのプログラミングは、パターン発生部64が含むレジスタに、CPU(広義にはプロセッサ)により所望のパターン値を設定することで実現できる。
【0049】
なお、EXOR1〜EXOR3及びNOR1からなる論理回路は、少なくとも出力信号Q1〜Q3のパターンとパターン信号PQ1〜PQ3との一致を検出できる回路であればよく、種々の変形実施が可能である。
【0050】
図3(B)にパターン一致検出部62の他の例を示す。図3(A)のパターン一致検出部62は、ANDゲートAND1とインバータ回路INV1を有する論理回路を含む。そしてAND1には、フリップフロップFF1、FF2からの出力信号Q1、Q2と、FF3の出力信号Q3をINV1により反転した信号Q3’とが入力される。そしてAND1は信号DQを出力する。
【0051】
図3(B)の構成では図3(A)に比べて少ないゲート数でパターン一致検出部62を実現できるという利点がある。なおFF1〜FF3(第1〜第Nの保持回路)の出力信号Q1〜Q3(第1〜第Nの出力信号)を受けて信号DQを出力する論理回路は、図3(B)に示すINV1、AND1を含む論理回路に限定されず、少なくとも出力信号Q1〜Q3のパターンが所与の信号パターンに一致するか否かを検出できる論理回路であればよい。例えばINV1を他の出力信号Q1、Q2に接続するようにしてもよい。或いは、AND1の代わりにANDゲートとは異なる論理ゲート(NANDゲート、ORゲート、或いはNORゲート等)を用いることもできる。
【0052】
3.動作
次に図2のA/D変換回路の動作の詳細を説明する。例えば図4に本実施形態の比較例のA/D変換回路を示す。図4のA/D変換回路では本実施形態とは異なり、コンパレータ550とフリップフロップEFFとの間にデジタルフィルタ回路が設けられていない。そしてコンパレータ550の出力信号CQがそのままフリップフロップEFFに入力されている。
【0053】
図5(A)に図4の比較例の動作を説明する信号波形例を示す。図4の比較例では、図5(A)のA1に示すようにアナログ電圧AV1(或いはAV2)にノイズ(グリッチ)が発生すると、A2に示すようにコンパレータ550の出力信号CQにもノイズが発生する。そしてこの信号CQに発生するノイズによって、フリップフロップEFFが誤ったカウント値を保持してしまい、誤った変換結果が出力されてしまう可能性がある。この場合、例えばコンパレータ550とフリップフロップEFFの間に、信号CQを保持する1段のフリップフロップを設ける構成を採用すれば、グリッチのように周期の短いノイズ(周波数の高いノイズ)については除去可能である。しかしながらこのような構成を採用しても、その周期が複数クロックサイクル期間に亘るノイズについては除去できない。
【0054】
一方、図5(B)に本実施形態のA/D変換回路の動作を説明する信号波形例を示す。図5(B)は図2のパターン一致検出部62の構成として図3(B)の構成を採用した場合の信号波形例である。
【0055】
本実施形態によれば図5(B)のB1に示すようにアナログ電圧AV1にノイズが発生し、B2に示すように信号CQにもノイズが発生しても、このノイズがデジタルフィルタ回路60により除去される。従ってB3に示すように信号DQにはノイズが発生しないようになり、誤動作を防止できる。そして図5(B)のB4に示すようにFF1、FF2、FF3の出力信号Q1、Q2、Q3のパターンが、パターン(1、1、0)に一致すると、B5に示すように信号DQの電圧レベルが変化する(1クロックサイクル分のパルスが発生する)。別の言い方をすれば、フリップフロップFF1(第1の保持回路)の出力信号Q1の電圧レベルが変化した以降(アクティブになった以降)に、出力信号DQが変化する。そしてB5に示すように信号DQの電圧レベルが変化することで(アクティブになることで)、その時のカウント値CTがフリップフロップEFFに取り込まれ、保持される。従って本実施形態によれば、B2に示すようなノイズが発生しても、フリップフロップEFFが誤ったカウント値を取り込むことが防止される。
【0056】
また本実施形態によれば、図6(A)のD1に示すような1クロックサイクル期間に亘るノイズが信号CQに発生しても、D2に示すようにこのノイズは信号DQに伝わらない。そしてD3に示すように正常なタイミングで信号DQがアクティブになる。また図6(B)のE1に示すような2クロックサイクル期間に亘るノイズが信号CQに発生しても、E2に示すようにこのノイズは信号DQに伝わらない。そしてE3に示すように正常なタイミングで信号DQがアクティブになる。このように本実施形態のデジタルフィルタ回路60は複数クロックサイクル期間に亘るノイズを除去するため、図4の比較例に比べてノイズに対する耐性を格段に向上できる。しかも、デジタルフィルタリング処理の対象が、コンパレータCQからの2値化信号CQであるため、デジタルフィルタ回路60の規模も図3(A)(B)に示すように小規模化できるという利点がある。
【0057】
なお図5(B)では、出力信号Q1、Q2、Q3のパターンがパターン(1、1、0)に一致した場合に、信号DQの電圧レベルを変化させている。しかしながら出力信号Q1、Q2、Q3のパターンが例えば(1、0、0)、(1、1、1)に一致した場合に、信号DQの電圧レベルを変化させてもよく、出力信号Q1、Q2、Q3と比較されるパターンは任意である。別の言い方をすれば本実施形態のデジタルフィルタ回路60は、フリップフロップFF1(第1の保持回路)の出力信号Q1が変化した以降、或いはFF2やFF3(第2、第3の保持回路)の出力信号Q2、Q3の電圧レベルが変化した以降に、信号DQの電圧レベルを変化させればよい。
【0058】
4.位相遅れ値の補正
図7に本実施形態のA/D変換回路の変形例を示す。図7ではフリップフロップEFFの後段に補正回路80が設けられている。この補正回路80は、フリップフロップEFF(カウント値保持回路)に保持されたカウント値に対して、デジタルフィルタ回路60での位相遅れ値PDL(第1〜第Nの保持回路のシフト処理により発生した遅延値)を減算又は加算する補正を行う。そしてその結果をデジタル値DOUTとして出力する。即ち補正回路80は、デジタルフィルタ回路60で発生する位相遅れを補正し、位相遅れが原因となって生じる変換誤差を無くすためのものである。
【0059】
ここで位相遅れ値PDLは例えば図5(B)のB6に示す値であり、このB6では3クロックサイクル分の位相遅れが生じている。このような場合には、補正回路80は、フリップフロップEFFのデジタル値DOUT’からPDL=3を減算することになる。即ち、変換誤差の無いA/D変換結果を得るためには、図5(B)のB7に示すタイミングでのカウント値CTをフリップフロップEFFに取り込む必要がある。しかしながら本実施形態では、デジタルフィルタ回路60を設けているため、信号CQの電圧レベルが変化した後、所定時間だけ遅れて信号DQの電圧レベルが変化する。従って図5(B)のB5のタイミングで、フリップフロップEFFにカウント値CTを取り込むと、A/D変換に変換誤差が生じる。即ち正しい値から位相遅れ値PDLの分だけずれてしまう。そこで本実施形態では図7の補正回路80を設けることで、この変換誤差の発生を防止している。
【0060】
なお例えば出力信号Q1、Q2、Q3のパターンが(1、0、0)に一致した時に信号DQの電圧レベルを変化させる場合には、位相遅れ値PDLは「2」になる。一方、出力信号Q1、Q2、Q3のパターンが(1、1、1)に一致した時に信号DQの電圧レベルを変化させる場合には、位相遅れ値PDLは「4」になる。このように位相遅れ値PDLは、出力信号Q1、Q2、Q3の比較対象となるパターンによって変化する。別の言い方をすれば、信号CQの電圧レベルの変化後、信号DQの電圧レベルが変化するまでの期間の長さによって、位相遅れ値PDLは決まる。
【0061】
また図5(B)では、アナログ電圧AV1が単調増加する電圧であるため、補正回路80は、フリップフロップEFFのデジタル値DOUT’から、位相遅れ値PDLを減算している。しかしながら、AV1が単調減少する電圧である場合には、補正回路80は、デジタル値DOUT’に対して位相遅れ値PDLを加算すればよい。
【0062】
以上のように本実施形態によれば、位相遅れ値PDLの減算又は加算処理を行う補正回路80を設けるだけで、正しいA/D変換結果を得ることができる。従って例えばデータを保持するレジスタなどのゲート数の多い回路を設けなくても済むため、小規模化のA/D変換回路で正しいA/D変換結果を得ることができる。またアナログ電圧AV1やAV2を補正することでも、誤りの少ないA/D変換結果を得ることができるが、このような場合にも、補正回路80を設けることで、A/D変換の分解能を最大限に高くできるという利点を得ることができる。
【0063】
また特に本実施形態では、アナログ電圧AV2の周波数特性が変化しても、デジタルフィルタ回路60での群遅延が一定であることに着目している。即ちデジタルフィルタ回路60では群遅延が一定になるため、補正回路80において減算又は加算すべき位相遅れ値PDLも一定になり、補正回路80の構成を簡素化できる。
【0064】
なお図3(A)に示すように出力信号Q1〜Q3の比較対象となるパターンを可変に制御する場合には、そのパターンに応じて位相遅れ値PDLを変化させればよい。この場合には例えば、位相遅れ値PDLを特定するための情報をデジタルフィルタ回路60が補正回路80に出力してもよい。
【0065】
5.電圧発生回路の具体例
図8(A)に電圧発生回路40(D/A変換回路42)の構成例を示す。図8(A)では、基準電圧SVを、カウンタCTからのカウント値に基づいて電圧分割することで、アナログ電圧AV1を発生している。より具体的には、アナログ電圧AV1(第2の分割電圧)は、基準電圧信号線と接地線(電源線)との間に直列に接続される抵抗群Ra、Rb、Rcのうち、抵抗群Rbの分割点から取り出される電圧となる。そして、抵抗群Rbのいずれかの分割点を選択するかは、可変制御回路44により行われる。可変制御回路44はカウンタ30からのカウント値CTにより制御される。また基準電圧SVの温度勾配(温度に対する電圧の変化率)特性は、アナログ電圧AV2とは異なっている。
【0066】
なお抵抗群Ra、Rb、Rcの抵抗比は、基準電圧の温度勾配特性(温度依存性)と、アナログ電圧の温度勾配特性とを考慮して決定されることが望ましい。
【0067】
図8(B)では電圧発生回路40が、直列に接続される定電流源IS、スイッチング素子SW1、キャパシタCP1を含む。またキャパシタCP1に対して並列に接続されるスイッチング素子SW2を含む。そしてスイッチング素子SW1、SW2は、スイッチング信号生成回路46からのスイッチング信号SS1、SS2に基づいてオン・オフ制御される。
【0068】
例えば信号STARTがアクティブになると、カウンタ30のカウント動作が開始し、カウント値CTがインクリメント(又はデクリメント)される。また信号STARTがアクティブになると、スイッチング信号生成回路46が信号SS1をアクティブにする。これによりスイッチング素子SW1がオンになり、定電流源ISからの電流によりキャパシタCP1の充電動作が行われる。この結果、単調増加するアナログ電圧AV1が生成される。そしてSTART信号が非アクティブになると、信号SS1が非アクティブになると共に信号SS2がアクティブになる。これによりスイッチング素子SW1がオフになると共にスイッチング素子SW2がオンになる。この結果、キャパシタCP1の放電動作が行われる。なお単調減少するAV1を生成する場合も図8(B)と同様の構成で実現できる。
【0069】
6.集積回路
次に、本実施形態のA/D変換回路の温度センサ回路への適用例について説明する。図9に、A/D変換回路150を含む温度センサ回路100を内蔵する集積回路10の構成例を示す。
【0070】
集積回路10は、温度センサ回路100、電子ボリューム200、電源回路300を含む。集積回路10は、出力端子(広義には第1の端子)を介して温度センサ回路100のセンサ出力であるデジタル値(或いはアナログ電圧)を出力する。また集積回路10の電子ボリューム200には、入力端子(広義には第2の端子)を介して設定値が設定される。
【0071】
温度センサ回路100は、環境温度に対応したアナログ電圧をA/D変換したデジタル値を出力する。このA/D変換はA/D変換回路150により行われる。電子ボリューム200は、入力端子を介して設定される設定値に応じて、電源回路300が発生する電圧値を調整する。
【0072】
集積回路10の外部に設けられた例えば中央処理装置(Central Processing Unit:以下、CPUと略す)20は、温度センサ回路100からの出力(DOUT)を取り込み、電子ボリューム200に設定値を設定することで電源回路300の温度補償制御を行う。
【0073】
このように、温度センサ回路100からのセンサ出力(DOUT)を一旦外部に出力し、CPU20等により求められた設定値に基づいて電子ボリューム200の調整を行うようにすることで、制御対象の温度依存性(温度勾配特性と同義。明細書中の他の説明でも同様)に柔軟に対応し、高精度な温度補償制御を行うことができる。
【0074】
例えば本実施形態において、温度センサ回路100の出力は、製造プロセスに依存しないようになっている。即ち温度センサ回路100からの出力は、製造プロセスに依存しない絶対値となる。このような温度センサ回路100の出力を用いることで、ユーザは、温度センサ回路100からの出力を環境温度と対応付けることができる。従って、相対的な変化により温度依存性を特定する場合に比べて、より高精度な温度補償が可能となる。
【0075】
7.温度センサ回路
図10に、温度センサ回路100の構成例を示す。温度センサ回路100は、基準電圧発生回路110、電圧発生回路118(第2の電圧発生回路)、A/D変換回路150を含む。なお図10の一部の構成要素を省略する構成としてもよい。
【0076】
基準電圧発生回路110は、調整可能な基準電圧SVを発生する回路である。より具体的には第1の温度勾配の特性を有する基準電圧SVを発生して、発生したSVを電圧発生回路118や電圧発生回路153に供給する。
【0077】
電圧発生回路118(第2の電圧発生回路)は第2の温度勾配特性(例えば第1の温度勾配よりも傾きが大きい勾配)を有するアナログ電圧SVD(第2のアナログ電圧)を発生する。この電圧発生回路118は、ヒューズ回路120(広義には調整回路)、電流発生回路130、電流/電圧変換回路138を含む。
【0078】
ヒューズ回路120は、基準電圧発生回路110からの基準電圧SVを電圧分割した電圧SVB(第1の分割電圧)を発生する。より具体的には、ヒューズ回路120は、基準電圧が供給される基準電圧信号線と、接地線との間に、直列に接続された抵抗群R1、R2、R3を含む。そして、抵抗群R2に接続された溶断可能なヒューズ素子を選択することで、抵抗群R2の分割比を調整することができる。そして、この抵抗群R2の分割点に分割電圧SVBが発生する。
【0079】
図11に、ヒューズ回路の詳細な構成例を示す。ヒューズ回路120は、6ビットB0〜B5で表される64種類の分割点のいずれか1つから、分割電圧SVBを出力する。そのためヒューズ回路120は、64個の分割点DV0〜DV63に接続された信号線が入力されるセレクタ群を含む。セレクタ群を構成する各セレクタ回路は、2入力1出力選択回路である。セレクタ群は、第1段目で64種類の分割点から32種類の分割点を選択し、第2段目で32種類の分割点から16種類の分割点を選択し、最終的に第6段目で選択した1つの分割点の電圧を、分割電圧SVBとして出力する。各段では、6ビットの各ビットが選択制御信号として供給されている。
【0080】
各ビットの状態が保持されるビット信号線は、高抵抗の抵抗回路を介してプルアップされており、かつヒューズ素子を介して接地される。従って、ヒューズ素子が溶断されていないビット信号線の状態は「0」となり、ヒューズ素子が溶断されたビット信号線の状態は「1」となる。これにより、各ビット信号線に接続されたヒューズ素子を溶断するか否かを選択することで、抵抗群R2の任意の分割点を選択できる。
【0081】
例えば抵抗群R1、R2、R3の抵抗比が「2:2:7」である場合、ヒューズ回路120は、基準電圧を「4:7」に分割した電圧から「2:9」に分割した電圧までの間の64種類の電圧を、分割電圧SVBとして出力することができる。
【0082】
なお図11では、ヒューズ回路120は、基準電圧を抵抗群R1、R2、R3により抵抗分割されたものとして説明しているが、これに限定されるものではない。例えばヒューズ回路120は、基準電圧SV自体を分割電圧SVBとして出力させるように構成することも可能である。
【0083】
図10に戻って説明を続ける。ヒューズ回路120から出力された分割電圧SVBは、電流発生回路130に入力される。
【0084】
電流発生回路130は、分割電圧SVBがそのゲート端子に供給されるトランジスタ136を有し、トランジスタ136のゲート電圧に応じた電流を発生する。より具体的には電流発生回路130は、そのソース端子が基準電圧信号線に接続されるp型トランジスタ(広義には第1導電型のトランジスタ)132、134と、そのソース端子が接地されるn型トランジスタ136(広義には第2の導電型のトランジスタ)とを含む。p型トランジスタ132のゲート端子とドレイン端子とは互いに接続される。p型トランジスタ132、134のゲート端子は、互いに接続される。p型トランジスタ132のドレイン端子は、n型トランジスタ136のドレイン端子に接続される。p型トランジスタ134のドレイン端子は、電流/電圧変換回路138(ダイオード素子140)に接続される。
【0085】
このような構成の電流発生回路130は、ヒューズ回路120で調整された分割電圧SVBが供給されるn型トランジスタ136のゲート電圧に応じて、n型トランジスタ136のドレイン電流が制御される。p型トランジスタ132、134はカレントミラー構造となっているため、例えばp型トランジスタ132、134のW/L(チャネル幅/チャネル長)が「1:2」の場合、p型トランジスタ134のドレイン電流IINは、n型トランジスタ132のドレイン電流IDの2倍となる。
【0086】
電流/電圧変換回路138は、電流発生回路130からの電流が供給されるダイオード素子140(電流/電圧変換素子)を有し、ダイオード素子140の両端に発生するアナログ電圧をSVD(第2のアナログ電圧)として出力する。より具体的にはダイオード素子140のアノード(anode)は、p型トランジスタ134のドレイン端子に接続される。ダイオード素子のカソード(cathode)は接地される。従って、ダイオード素子140に流れるドレイン電流IINに応じて、ダイオード素子の両端に電圧が発生し、アナログ電圧として出力される。図10では駆動能力を高めるために、ボルテージフォロワ接続されたオペアンプ142を介して、アナログ電圧出力端子からアナログ電圧SVD(AV2)が出力される。
【0087】
A/D変換回路150は、図1、図2等で説明したものであり、コンパレータ152、デジタルフィルタ回路158、カウント値保持回路160、電圧発生回路153(第1の電圧発生回路)、カウンタ156を含む。これらの回路については既に詳述したため、説明を省略する。
【0088】
図12に、基準電圧SVとアナログ電圧SVD(第2のアナログ電圧AV2)の温度依存性(温度勾配特性)を模式的に示す。
【0089】
横軸に環境温度を−40℃から85℃までを示し、縦軸に基準電圧SVとアナログ電圧SVD(AV2)の変化を示す。基準電圧SV、アナログ電圧SVDは、環境温度が高くなると電圧が低くなり、SV、SVDの温度依存性を示す傾き(温度勾配)が異なる。即ち基準電圧SVDは、傾きが小さい第1の温度勾配(よりフラットの温度勾配)を有し、このSVDを電圧分割した電圧SVC(AV1)もこれと同等の温度勾配を有する。一方、アナログ電圧SVD(AV2)は、傾きが大きい第2の温度勾配を有する。即ちアナログ電圧SVDの方がSVよりも温度勾配の傾きが大きく、温度依存性が大きい。
【0090】
次に、このような抵抗群Rbの分割点から分割電圧SVC(AV1)を取り出す可変制御回路154について、より具体的に説明する。図13に、カウンタ156のカウント値を用いて抵抗群Rbの分割点から分割電圧SVCを取り出す可変制御回路154の構成例を示す。
【0091】
可変制御回路154は、クロックCLKに同期してインクリメント又はデクリメント処理を行う7ビットのカウンタ156からのカウント値CTに基づき、7ビットで表される128種類の分割点の電圧のうちいずれか1つの電圧を分割電圧SVCとして出力する。このような可変制御回路154は、図11で説明したヒューズ回路120のセレクタ群と同様の構成をなしている。従って、インクリメント又はデクリメントのたびにカウンタ156の出力Qa〜Qgが変化し、出力Qa〜Qgの値に応じて、選択される分割点が変化することになる。
【0092】
例えばカウント値CTが「0」の場合は、分割点DV10の電圧が分割電圧SVCとして出力される。そしてカウント値CTがインクリメントされる毎に、分割点DV11、DV12、・・・、DV1127の電圧が順次分割電圧SVCとして出力される。このとき分割電圧SVCは、基準電圧SVを抵抗分割した分圧であり、図14に示すように基準電圧SVの温度勾配と同等の温度勾配を有する。
【0093】
そして、カウント値CTが大きくなると分割電圧SVCが低くなっていくので、アナログ電圧SVDの温度特性と分割電圧SVCの温度特性とが交わる交点が存在する。環境温度においてこの交点を検出するのが、図10に示すコンパレータ152である。
【0094】
即ち図10において、コンパレータ152は、SVC(AV1)とSVD(AV2)が一致した場合(SVCの温度特性とSVDの温度特性の交点が検出された場合)に、パルス状の信号CQをデジタルフィルタ回路158に出力する。そしてデジタルフィルタ回路158は、この信号CQに対してデジタルフィルタリング処理を行って、処理後の信号DQをカウント値保持回路160(レジスタ)に出力する。この場合、図13で説明したようなセレクタ群の切り替え動作により信号SVC(AV1)及び信号CQには、図5(B)のB1、B2に示すようなノイズが発生する。しかしながら、これらのノイズはデジタルフィルタ回路158により除去される。
【0095】
そしてカウント値保持回路160は、デジタルフィルタ回路158からパルス状の信号DQを受けると、そのタイミングでのカウント値CTを保持する。より具体的には、クロックCLKに同期してカウント値CTがインクリメントされて、アナログ電圧SVDと分割電圧SVCとが同等となると、コンパレータ152の出力信号CQが変化する。そしてデジタルフィルタ回路158から出力されたパルス状の信号DQにより、カウント値保持回路160はカウンタ156からのカウント値CTを保持(ラッチ)する。そしてカウント値保持回路160に保持されたカウント値は、デジタル値DOUTとして、図9の集積回路10の出力端子(第1の端子。データ端子)を介して、CPU20により読み出される。
【0096】
なお、7ビットにより128状態を表すことができるので、各状態を各環境温度に割り当てると、環境温度−40℃から87℃までの各状態をカウント値で特定できる。従って集積回路10(温度センサ回路100)の周囲の環境温度と、カウント値CT(デジタル値DOUT)とを対応付けることができる。
【0097】
また図10では、基準電圧SVを基準電圧発生回路110で発生させるようにしているが、これに限定されるものではない。基準電圧発生回路110は、例えば6ビットで表される64状態の抵抗Rの抵抗分割比を任意に変更することで、所望の基準電圧を発生させることができる。この基準電圧発生回路110でも、図11に示すヒューズ回路120のセレクタ群を用いて、所与の設定レジスタに設定された6ビットデータに基づいて任意の抵抗比を設定できるように構成することができる。ここで、基準電圧SVは、昇圧回路を用いずにレギュレータ等で電圧を調整するために、外部から供給されるシステム電源の電圧より低いことが望ましい。また基準電圧SVは、システム電源の電圧より、レギュレータ等の電圧の調整誤差範囲分を考慮した電圧であることが望ましい。例えばシステム電源が3V電源の場合、基準電圧SVは3Vの許容誤差が−10%である2.7Vより低い電圧であることが望ましい。更に例えば調整誤差範囲が0.2Vであった場合には基準電圧SVは、2.5V以下である例えば2.2V程度であることが望ましい。
【0098】
8.温度センサ回路の調整方法
次に温度センサ回路100の調整方法について説明する。一般に、図15に示すように、図10のダイオード素子140に流れる電流は、その電流が大きい場合と小さい場合とで、両端に発生する電圧の変化の温度特性が異なる。従って、ダイオード素子140に流れる電流を一定にすることが望ましい。
【0099】
例えば図16では、プロセス条件の異なる5種類のダイオード素子について、各環境温度における電流−電圧変換特性を示している。また図17では、ダイオード素子に流れる電流IINが6μAのときの温度勾配を示している。このように、ダイオード素子の両端に発生する電圧は、電流IINが一定で、かつ温度が一定のとき、製造プロセス依存が無いことがわかる。また、電流IINが一定のとき、温度依存性を示す温度勾配も製造プロセス依存がないことがわかる。
【0100】
従って、ダイオード素子に流れる電流が一定の場合には、ダイオード素子の両端の電圧も製造プロセス依存がなく一定である。そのため、環境温度に対応したアナログ電圧SVD(AV2)を出力させるように、製造プロセスに応じてダイオード素子に流す電流を調整すればよい。より具体的には、アナログ電圧SVDが目標電圧となるように、ヒューズ回路120の分割点を選択し、出力される分割電圧SVBを調整することで、調整時の環境温度に対応したアナログ電圧SVDを得るためのダイオード素子の電流をトリミングできる。これにより、ユーザは、出力端子から取り出されるデジタル値DOUTやアナログ電圧SVDを用いて、取り込み時の環境温度を特定できる。
【0101】
図18に、デジタル値DOUTを用いた温度センサ回路の調整方法を説明するフローチャートを示す。
【0102】
まず、目的とする基準電圧となるように、基準電圧発生回路110を調整する(ステップS500)。次に、測定環境の周囲での環境温度を取り込み(ステップS501)、取り込んだ環境温度に対応して予め登録されたデジタル値(広義には目標値)を特定する(ステップS502)。これは、CPU等が図19に示す対応テーブルを参照して、取り込んだ環境温度T0に対応したデジタル値DN0(カウント値)をテーブルから読み出すことで実現できる。
【0103】
そして、カウンタ156の動作を開始させ(ステップS503)、コンパレータ152の出力が変化することでカウント値保持回路160に保持されたデジタル値DOUT(カウント値)を読み出す。そしてステップS502で特定されたデジタル値となるようにヒューズ回路120から出力される分割電圧SVB(第1の分割電圧)を調整する(ステップS504)。
【0104】
以上のように本実施形態では、環境温度(周囲の温度)に対応した目標値を特定し、A/D変換回路150からのデジタル値DOUTが目標値に一致するように、分割電圧SVBを調整することで、温度センサ回路100の調整を実現している。そしてこのように温度センサ回路100を調整することで、集積回路10の製造プロセスに依存しないデジタル値を取得できる。
【0105】
8.3 電子ボリュームの調整
図20に、図9に示す集積回路の電子ボリュームの調整方法を説明するフローチャートを示す。まずCPU20が温度センサ回路100から出力されるデジタル値DOUTを取り込む(ステップS600)。そしてCPU20は、取り込んだデジタル値DOUTに対応する設定値を特定する(ステップS601)。これは、CPU20が、ステップS600で取り込まれたデジタル値DOUTから、ステップS600の取り込みが行われた時の環境温度T1を特定することが実現できる。即ちCPU20は、環境温度T1に対応して予め登録された設定値を、設定テーブルを参照して求めればよい。
【0106】
次にCPU20は、ステップS601で特定した設定値を用いて集積回路10の電子ボリューム200の設定を行う(ステップS602)。
【0107】
ここで、本実施形態の効果を説明するために、比較例における電子ボリュームの調整方法について説明する。比較例では、温度センサ回路が、製造プロセス依存のセンサ出力しか行うことができないため、以下のような方法で温度補償が行われる。
【0108】
図21に、比較例における集積回路の電子ボリュームの調整方法を説明するフローチャートを示す。比較例では、まずCPUは、環境温度T0℃におけるアナログ電圧V0を取得する(ステップS700)。続いて、CPUは、環境温度T1℃におけるアナログ電圧V1を取得する(ステップS701)。
【0109】
そしてCPUは、取得した環境温度T0におけるアナログ電圧V0からアナログ電圧V1に変化したときの環境温度をT1として推測し、環境温度T1に対応する電子ボリュームに対する設定値を特定する(ステップS702)。次にCPUは、ステップS702で特定した設定値を用いて集積回路の電子ボリュームの設定を行う(ステップS703)。
【0110】
このように比較例では、相対的な変化により温度依存性を特定するため、製造プロセス変動、取得したアナログ電圧の精度、相対的な評価を行う場合の評価アルゴリズムの誤差等によって電子ボリュームに設定すべき値が異なり、高精度な温度補償を行うことが困難となる。
【0111】
これに対して、本実施形態では、温度センサ回路100からの出力が製造プロセスに依存しない絶対値であるため、その絶対値から環境温度を特定することができ、CPU20はその環境温度に対応する設定値を求めるだけでよい。従って、制御が簡素化され、より高精度な温度補償を実現できる。
【0112】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【0113】
例えばA/D変換回路、デジタルフィルタ回路、温度センサ回路、集積回路等の構成は本実施形態で説明されたものに限定されず、種々の変形実施が可能である。例えばデジタルフィルタ回路が含む保持回路の段数やパターンの一致を検出する構成などについても、種々の変形実施が可能である。また本実施形態では、調整回路としてヒューズ回路を用いた場合について説明したが、これに限定されるものではない。調整回路は、調整可能な電圧を発生する回路であればよい。
【0114】
また、明細書又は図面中の記載において広義な用語(第1〜第Nの保持回路、保持回路、第1〜第Nの排他的論理和ゲート、第1〜第Nのパターン信号、プロセッサ、第1の端子、第2の端子、調整回路、第1導電型のトランジスタ、第2導電型のトランジスタ、目標値等)として引用された用語(FF1〜FF3、フリップフロップ、EXOR1〜EXOR3、PQ1〜PQ3、CPU、出力端子、入力端子、ヒューズ回路、p型トランジスタ、n型トランジスタ、デジタル値等)は、明細書又は図面中の他の記載においても広義な用語に置き換えることができる。
【0115】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の1の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【図1】A/D変換回路の構成例である。
【図2】A/D変換回路の詳細な構成例である。
【図3】図3(A)(B)はパターン一致検出部の構成例である。
【図4】本実施形態の比較例である。
【図5】図5(A)(B)は本実施形態の動作を説明するための信号波形例である。
【図6】図6(A)(B)は本実施形態の動作を説明するための信号波形例である。
【図7】補正回路を設けたA/D変換回路の構成例である。
【図8】図8(A)(B)は電圧発生回路の構成例である。
【図9】温度センサ回路を内蔵する集積回路の構成例である。
【図10】温度センサ回路の構成例である。
【図11】ヒューズ回路の構成例である。
【図12】基準電圧とアナログ電圧の温度勾配特性の例である。
【図13】可変制御回路の構成例である。
【図14】分割電圧SVCの温度勾配特性の例である。
【図15】ダイオード素子の特性の例である。
【図16】プロセス条件の異なるダイオード素子の各環境温度における電流−電圧変換特性の例である。
【図17】プロセス条件の異なるダイオード素子の温度勾配特性の例である。
【図18】温度センサ回路の調整方法を説明するフローチャートである。
【図19】環境温度とデジタル値の対応テーブルの例である。
【図20】電子ボリュームの調整方法を説明するフローチャートである。
【図21】比較例における電子ボリュームの調整方法を説明するフローチャートである。
【符号の説明】
AV1 第1のアナログ電圧、AV2 第2のアナログ電圧、
CT カウント値、CQ コンパレータの出力信号、
DQ デジタルフィルタ回路の出力信号、DOUT デジタル値、
FF1〜FF3 フリップフロップ(第1〜第Nの保持回路)、
EFF カウント値保持回路、
10 集積回路、20 CPU、30 カウンタ、40 第1の電圧発生回路、
42 D/A変換回路、50 コンパレータ、60 デジタルフィル回路、
62 パターン一致検出部、64 パターン発生部、
70 カウント値保持回路、100 温度センサ回路、
110 基準電圧発生回路、118 第2の電圧発生回路、
120 ヒューズ回路(調整回路)、130 電流発生回路、
138 電流/電圧変換回路、140 ダイオード素子、
142 オペアンプ、150 A/D変換回路、152 コンパレータ
153 第1の電圧発生回路、154 可変制御回路、156 カウンタ、
158 デジタルフィルタ回路、160 カウント値保持回路、
200 電子ボリューム、300 電源回路
Claims (11)
- アナログ電圧をデジタル値に変換して出力するA/D変換回路であって、
カウント値を出力するカウンタと、
単調増加又は単調減少する第1のアナログ電圧を発生する第1の電圧発生回路と、
前記第1の電圧発生回路からの第1のアナログ電圧と、A/D変換の対象である第2のアナログ電圧とを比較し、比較結果に応じた出力信号を出力するコンパレータと、
前記コンパレータからの出力信号に対してデジタルフィルタリング処理を施し、デジタルフィルタリング処理が施された出力信号を出力するデジタルフィルタ回路と、
前記デジタルフィルタ回路からの出力信号に基づいて前記カウンタからのカウント値を保持し、保持されたカウント値を前記デジタル値として出力するカウント値保持回路とを含み、
前記デジタルフィルタ回路は、
前記コンパレータからの出力信号が第1の保持回路により保持され、保持された信号が後段の保持回路に順次シフト転送される第1〜第N(Nは2以上の整数)の保持回路と、
可変設定できる任意のパターン信号を発生するパターン発生部と、
前記第1〜第Nの保持回路からの出力信号のパターンが、前記パターン発生部からの前記パターン信号に一致した場合に、デジタルフィルタ回路の出力信号の電圧レベルを変化させるパターン一致検出部を含むことを特徴とするA/D変換回路。 - 請求項1において、
前記デジタルフィルタ回路は、
前記第1の保持回路の出力信号の電圧レベルが変化した以降に、デジタルフィルタ回路の出力信号の電圧レベルを変化させることを特徴とするA/D変換回路。 - 請求項1又は2において、
前記カウント値保持回路に保持されたカウント値に対して、前記デジタルフィルタ回路での位相遅れ値を減算又は加算する補正を行う補正回路を含むことを特徴とするA/D変換回路。 - 請求項1乃至3のいずれかにおいて、
前記第1の電圧発生回路は、
前記カウンタからのカウント値をアナログ電圧に変換することで、前記第1のアナログ電圧を発生するD/A変換回路であることを特徴とするA/D変換回路。 - 請求項4において、
前記D/A変換回路は、
前記第2のアナログ電圧とは異なる温度勾配特性を有する基準電圧を、前記カウンタからのカウント値に基づいて電圧分割することで、前記第1のアナログ電圧を発生することを特徴とするA/D変換回路。 - 請求項1乃至5のいずれかのA/D変換回路と、
第1の温度勾配特性を有する基準電圧を発生し、発生した基準電圧を、前記第1のアナログ電圧発生用の基準電圧として前記第1の電圧発生回路に供給する基準電圧発生回路と、
第2の温度勾配特性を有する前記第2のアナログ電圧を発生する第2の電圧発生回路と、
を含むことを特徴とする温度センサ回路。 - 請求項6において、
前記第2の電圧発生回路は、
前記基準電圧発生回路からの基準電圧を電圧分割した第1の分割電圧を発生する調整回路と、
前記第1の分割電圧がゲート端子に供給されるトランジスタを有し、前記トランジスタのゲート電圧に応じた電流を発生する電流発生回路と、
前記電流発生回路からの電流が供給されるダイオード素子を有し、前記ダイオード素子の両端に発生するアナログ電圧を前記第2のアナログ電圧として出力する電流/電圧変換回路とを含むことを特徴とする温度センサ回路。 - 請求項6又は7の温度センサ回路と、
電源回路と、
前記A/D変換回路からの前記デジタル値を出力する第1の端子と、
前記第1の端子からの前記デジタル値に基づき決定される設定値が入力される第2の端子と、
前記第2の端子からの前記設定値に基づいて、前記電源回路の出力電圧を調整する電子ボリュームと、
を含むことを特徴とする集積回路。 - 請求項7の温度センサ回路を調整するための方法であって、
取り込んだ環境温度に対応した目標値を特定し、
前記A/D変換回路からの前記デジタル値が前記目標値に一致するように、前記第1の分割電圧を調整することを特徴とする温度センサ回路の調整方法。 - 集積回路であって、
デジタル値を出力するA/D変換回路を含む温度センサ回路と、
電源回路と、
前記A/D変換回路からの前記デジタル値を出力する第1の端子と、
前記第1の端子からの前記デジタル値に基づき決定される設定値が入力される第2の端子と、
前記第2の端子からの前記設定値に基づいて、前記電源回路の出力電圧を調整する電子ボリュームとを含み、
前記A/D変換回路は、
カウント値を出力するカウンタと、
単調増加又は単調減少する第1のアナログ電圧を発生する第1の電圧発生回路と、
前記第1の電圧発生回路からの第1のアナログ電圧と、A/D変換の対象である第2のアナログ電圧とを比較し、比較結果に応じた出力信号を出力するコンパレータと、
前記コンパレータからの出力信号に対してデジタルフィルタリング処理を施し、デジタルフィルタリング処理が施された出力信号を出力するデジタルフィルタ回路と、
前記デジタルフィルタ回路からの出力信号に基づいて前記カウンタからのカウント値を保持し、保持されたカウント値を前記デジタル値として出力するカウント値保持回路とを含み、
前記温度センサ回路は、
前記A/D変換回路と、
第1の温度勾配特性を有する基準電圧を発生し、発生した基準電圧を、前記第1のアナログ電圧発生用の基準電圧として前記第1の電圧発生回路に供給する基準電圧発生回路と、
第2の温度勾配特性を有する前記第2のアナログ電圧を発生する第2の電圧発生回路とを含むことを特徴とする集積回路。 - デジタル値を出力するA/D変換回路を含む温度センサ回路を調整するための方法であって、
前記A/D変換回路は、
カウント値を出力するカウンタと、
単調増加又は単調減少する第1のアナログ電圧を発生する第1の電圧発生回路と、
前記第1の電圧発生回路からの第1のアナログ電圧と、A/D変換の対象である第2のアナログ電圧とを比較し、比較結果に応じた出力信号を出力するコンパレータと、
前記コンパレータからの出力信号に対してデジタルフィルタリング処理を施し、デジタルフィルタリング処理が施された出力信号を出力するデジタルフィルタ回路と、
前記デジタルフィルタ回路からの出力信号に基づいて前記カウンタからのカウント値を保持し、保持されたカウント値を前記デジタル値として出力するカウント値保持回路とを含み、
前記温度センサ回路は、
前記A/D変換回路と、
第1の温度勾配特性を有する基準電圧を発生し、発生した基準電圧を、前記第1のアナログ電圧発生用の基準電圧として前記第1の電圧発生回路に供給する基準電圧発生回路と、
第2の温度勾配特性を有する前記第2のアナログ電圧を発生する第2の電圧発生回路とを含み、
前記第2の電圧発生回路は、
前記基準電圧発生回路からの基準電圧を電圧分割した第1の分割電圧を発生する調整回路と、
前記第1の分割電圧がゲート端子に供給されるトランジスタを有し、前記トランジスタのゲート電圧に応じた電流を発生する電流発生回路と、
前記電流発生回路からの電流が供給されるダイオード素子を有し、前記ダイオード素子の両端に発生するアナログ電圧を前記第2のアナログ電圧として出力する電流/電圧変換回路とを含み、
取り込んだ環境温度に対応した目標値を特定し、
前記A/D変換回路からの前記デジタル値が前記目標値に一致するように、前記第1の分割電圧を調整することを特徴とする温度センサ回路の調整方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003058920A JP3807381B2 (ja) | 2003-03-05 | 2003-03-05 | A/d変換回路、温度センサ回路、集積回路、及び温度センサ回路の調整方法 |
US10/793,646 US6956516B2 (en) | 2003-03-05 | 2004-03-04 | A/D conversion circuit, temperature-sensor circuit, integrated circuit, and method of adjusting the temperature-sensor circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003058920A JP3807381B2 (ja) | 2003-03-05 | 2003-03-05 | A/d変換回路、温度センサ回路、集積回路、及び温度センサ回路の調整方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004274166A JP2004274166A (ja) | 2004-09-30 |
JP3807381B2 true JP3807381B2 (ja) | 2006-08-09 |
Family
ID=33121918
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003058920A Expired - Fee Related JP3807381B2 (ja) | 2003-03-05 | 2003-03-05 | A/d変換回路、温度センサ回路、集積回路、及び温度センサ回路の調整方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6956516B2 (ja) |
JP (1) | JP3807381B2 (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7030793B2 (en) * | 2004-02-18 | 2006-04-18 | Standard Microsystems Corporation | Accurate testing of temperature measurement unit |
KR100688977B1 (ko) * | 2004-09-13 | 2007-03-08 | 삼성전자주식회사 | 디스플레이 장치 |
US7630464B1 (en) * | 2005-04-19 | 2009-12-08 | Lattice Semiconductor Corporation | Analog-to-digital systems and methods |
US7336212B2 (en) * | 2005-05-02 | 2008-02-26 | Ati Technologies Inc. | Apparatus and methods for measurement of analog voltages in an integrated circuit |
US7204638B2 (en) | 2005-05-23 | 2007-04-17 | Etron Technology, Inc. | Precise temperature sensor with smart programmable calibration |
FR2905008A1 (fr) * | 2006-08-18 | 2008-02-22 | Stmicroelectronics Maroc | Capteur de temperature fournissant un signal de temperature sous forme numerique |
JP5029297B2 (ja) * | 2006-12-13 | 2012-09-19 | ブラザー工業株式会社 | 温度検出装置及び記録装置 |
JP5029296B2 (ja) * | 2006-12-13 | 2012-09-19 | ブラザー工業株式会社 | 温度検出装置及び記録装置 |
DE602007014170D1 (de) * | 2006-12-13 | 2011-06-09 | Brother Ind Ltd | Temperaturdetektor und Aufzeichnungsgerät damit |
JP4958665B2 (ja) * | 2007-07-12 | 2012-06-20 | オンセミコンダクター・トレーディング・リミテッド | 検出回路 |
JP5073547B2 (ja) * | 2008-03-27 | 2012-11-14 | ラピスセミコンダクタ株式会社 | 表示駆動回路と表示駆動方法 |
US8004917B2 (en) * | 2008-09-22 | 2011-08-23 | Sandisk Technologies Inc. | Bandgap voltage and temperature coefficient trimming algorithm |
JP2012124774A (ja) * | 2010-12-09 | 2012-06-28 | Advantest Corp | Ad変換装置およびda変換装置 |
JP2012161061A (ja) * | 2011-02-03 | 2012-08-23 | Toshiba Corp | デジタルフィルタ回路 |
US9369644B2 (en) * | 2011-03-30 | 2016-06-14 | Sony Corporation | A/D converter, solid-state image pickup device and driving method of the same, and electronic apparatus |
US8547267B2 (en) | 2011-11-30 | 2013-10-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Idle tone suppression circuit |
JP5500660B2 (ja) * | 2012-01-23 | 2014-05-21 | 国立大学法人東北大学 | 固体撮像装置 |
US8542000B1 (en) | 2012-03-19 | 2013-09-24 | Sandisk Technologies Inc. | Curvature compensated band-gap design |
US8941369B2 (en) | 2012-03-19 | 2015-01-27 | Sandisk Technologies Inc. | Curvature compensated band-gap design trimmable at a single temperature |
JP5655806B2 (ja) * | 2012-03-23 | 2015-01-21 | 横河電機株式会社 | 同期装置及びフィールド機器 |
US9541456B2 (en) | 2014-02-07 | 2017-01-10 | Sandisk Technologies Llc | Reference voltage generator for temperature sensor with trimming capability at two temperatures |
WO2016031127A1 (ja) * | 2014-08-28 | 2016-03-03 | 株式会社ソシオネクスト | バイアス発生回路、電圧発生回路、通信機器、および、レーダ機器 |
JP2016144151A (ja) * | 2015-02-04 | 2016-08-08 | キヤノン株式会社 | 固体撮像装置の駆動方法、固体撮像装置およびカメラ |
US9715913B1 (en) | 2015-07-30 | 2017-07-25 | Sandisk Technologies Llc | Temperature code circuit with single ramp for calibration and determination |
CN106840440B (zh) * | 2017-03-03 | 2023-07-28 | 成都信息工程大学 | 一种基于mcu内部比较器的温度采集器及温度采集方法 |
US10158372B1 (en) * | 2017-06-20 | 2018-12-18 | Taiwan Semiconductor Manufcturing Company, Ltd. | Analog to digital converter |
KR20210082772A (ko) * | 2019-12-26 | 2021-07-06 | 에스케이하이닉스 주식회사 | 디지털 필터 및 이를 포함하는 온도 센서 |
US11616841B2 (en) * | 2020-02-07 | 2023-03-28 | Taiwan Semiconductor Manufacturing Company Limited | Remote mapping of circuit speed variation due to process, voltage and temperature using a network of digital sensors |
CN111769825B (zh) * | 2020-06-28 | 2024-01-26 | 上海琪云工业科技有限公司 | 一种信号过滤方法及信号过滤装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5451454A (en) * | 1977-09-30 | 1979-04-23 | Toshiba Corp | Analog digital conversion unit |
US5727023A (en) * | 1992-10-27 | 1998-03-10 | Ericsson Inc. | Apparatus for and method of speech digitizing |
JP2629603B2 (ja) | 1994-07-11 | 1997-07-09 | セイコーエプソン株式会社 | 抵抗測定装置 |
US5907299A (en) * | 1996-10-23 | 1999-05-25 | Sonix Technologies, Inc. | Analog-to digital converter with delta-sigma modulator |
US6295413B1 (en) * | 1999-02-24 | 2001-09-25 | Nikon Corporation | Digitizing circuit of light amount receiving from strobe and control circuit of light amount emitted from strobe |
-
2003
- 2003-03-05 JP JP2003058920A patent/JP3807381B2/ja not_active Expired - Fee Related
-
2004
- 2004-03-04 US US10/793,646 patent/US6956516B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6956516B2 (en) | 2005-10-18 |
US20040227651A1 (en) | 2004-11-18 |
JP2004274166A (ja) | 2004-09-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051215 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051221 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060215 |
|
RD03 | Notification of appointment of power of attorney |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060425 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100526 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110526 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120526 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130526 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140526 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |