JP3802760B2 - 少なくとも１つのナノエレクトロニクス素子をもつ回路アセンブリおよびその製造方法 - Google Patents
少なくとも１つのナノエレクトロニクス素子をもつ回路アセンブリおよびその製造方法 Download PDFInfo
- Publication number
- JP3802760B2 JP3802760B2 JP2000590214A JP2000590214A JP3802760B2 JP 3802760 B2 JP3802760 B2 JP 3802760B2 JP 2000590214 A JP2000590214 A JP 2000590214A JP 2000590214 A JP2000590214 A JP 2000590214A JP 3802760 B2 JP3802760 B2 JP 3802760B2
- Authority
- JP
- Japan
- Prior art keywords
- cmos
- circuit
- nanocircuit
- block
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000004020 conductor Substances 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 11
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 10
- 239000010936 titanium Substances 0.000 claims description 10
- 229910052719 titanium Inorganic materials 0.000 claims description 10
- 238000001465 metallisation Methods 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- 230000008569 process Effects 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 239000010955 niobium Substances 0.000 claims description 3
- 229910052758 niobium Inorganic materials 0.000 claims description 3
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 50
- 210000004027 cell Anatomy 0.000 description 9
- 239000002245 particle Substances 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000005442 molecular electronic Methods 0.000 description 2
- 210000002569 neuron Anatomy 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000001124 conductive atomic force microscopy Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y40/00—Manufacture or treatment of nanostructures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Geometry (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Description
本発明は、少なくとも１つのナノエレクトロニクス素子（ナノエレクトロニクスコンポーネント、ｎａｎｏｅｌｅｋｔｒｏｎｉｓｃｈｅｎ Ｂａｕｅｌｅｍｅｎｔ）をもつ回路アセンブリ（Ｓｃｈａｌｔｕｎｇｓａｎｏｒｄｎｕｎｇ）およびその製造方法に関する。
【０００１】
ますます高い実装密度をもつ回路アセンブリを生み出すため、回路アセンブリの素子の寸法はおそらく近々のうちに僅か数ナノメーターになることであろう。そのようないわゆるナノエレクトロニクス素子のひとつに、例えば、単一電子によるスイッチングプロセスを実現する単一電子素子がある。
【０００２】
Ｃ．Ｄ．Ｃｈｅｎ他の「アルミニウム単一電子不揮発性フローティングゲート・メモリーセル（Ａｌｕｍｉｎｉｕｍ ｓｉｎｇｌｅ−ｅｌｅｃｔｒｏｎ ｎｏｎｖｏｌａｔｉｌｅ ｆｌｏａｔｉｎｇ ｇａｔｅ ｍｅｍｏｒｙ ｃｅｌｌ）」Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７１（１４）（１９９７）２０３８には、主にアルミニウムから製造される単一電子トランジスタの記述がある。
【０００３】
ナノエレクトロニクス素子としては、生物学上の神経細胞あるいは分子エレクトロニクス構造であることもある（例えば、Ｃ．Ｍ．Ｆｉｓｃｈｅｒ他の「有機量子井戸：分子整流および単一電子トンネル効果（Ｏｒｇａｎｉｃ Ｑｕａｎｔｕｍ Ｗｅｌｌｓ：Ｍｏｌｅｃｕｌａｒ Ｒｅｃｔｉｆｉｃａｔｉｏｎ ａｎｄ Ｓｉｎｇｌｅ−Ｅｌｅｃｔｒｏｎ Ｔｕｎｎｅｌｌｉｎｇ）」、Ｅｕｒｏｐｈｙｓ．Ｌｅｔｔ．２８、１２９（１９９４））。
【０００４】
一般的には、従来のＣＭＯＳ素子（ＣＭＯＳコンポーネント、ＣＭＯＳ−Ｂａｕｅｌｅｍｅｎｔｅ）とは全く異なる技術で製造されるナノエレクトロニクス素子が提案されている。
【０００５】
Ｆ．Ｇ．Ｐｉｋｕｓ他の「ナノスケール電界効果型トランジスタ：極限サイズ分析（Ｎａｎｏｓｃａｌｅ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ：Ａｎ ｕｌｔｉｍａｔｅ ｓｉｚｅ ａｎａｌｙｓｉｓ）」、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７１（２５）（１９９７）３６６１では、ナノエレクトロニクスＣＭＯＳ素子が研究されている。
【０００６】
Ｋ．Ｙａｎｏ他の「微粒ポリクリスタルシリコンを使用する室温単一電子メモリーデバイス（Ａ Ｒｏｏｍ−Ｔｅｍｐｅｒａｔｕｒｅ Ｓｉｎｇｌｅ−Ｅｌｅｃｔｒｏｎ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ Ｕｓｉｎｇ Ｆｉｎｅ−Ｇｒａｉｎ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）」、ＩＥＤＭ（１９９３）５４１では、１つのトランジスタから成るナノエレクトロニクス・メモリーセルが知られている。トランジスタのソース／ドレイン／チャンネル領域は、４ｎｍ厚さのアモルファス・シリコン層の構成により形成される。シリコン層の粒子は約１０ｎｍの水平寸法を有する。チャンネル領域およびトランジスタのゲート電極はＳｉＯ2 により囲まれている。トランジスタが低電流で駆動されると、チャンネル領域に狭いチャンネルが形成される。この狭いチャンネルは、粒子の連鎖から成り、その粒子の間を単一電子が突き抜ける。トランジスタのしきい値電圧はＥＥＰＲＯＭに応じて変えることができ、このことはメモリーセルのプログラミングに対応する。例えば、ロジック１のプログラミングをおこなうためには、コントロール・ゲート電極として機能するゲート電極における電圧を、電子がチャンネル外にあるチャンネル領域粒子に跳躍し、そこに留まるように高める。帯電粒子は、ＥＥＰＲＯＭのフローティング・ゲート電極に応じて機能するので、その結果、トランジスタのしきい値電圧が変化することになる。
【０００７】
本発明の課題は、少なくとも１つのナノエレクトロニクス素子を有する別の回路アセンブリを示すことである。さらに、その製造方法を示すことを課題とする。
【０００８】
この課題は、少なくとも１つのＣＭＯＳ素子が回路アセンブリの一部を成し、半導体基板に設けられる少なくとも１つのナノエレクトロニクス素子を備える回路アセンブリにより解決される。その半導体基板には、そのＣＭＯＳ素子を覆う絶縁層が設けられる。絶縁層の上方に、そのナノエレクトロニクス素子が設けられる。この絶縁層には、ＣＭＯＳ素子とナノエレクトロニクス素子との連結をおこなう、少なくとも１つの導電構造部が設けられる。
【０００９】
本発明の課題は、さらに、少なくとも１つのナノエレクトロニクス素子をもつ回路アセンブリの製造方法により解決される。この製造方法では、半導体基板に、回路アセンブリの一部である少なくとも１つのＣＭＯＳ素子が、ＣＭＯＳ工程（ＣＭＯＳ−Ｖｅｒｆａｈｒｅｎ）により形成される。ＣＭＯＳ素子形成後、半導体基板にはＣＭＯＳ素子を覆う絶縁層が被せられる。絶縁層には導電構造部が形成され、ＣＭＯＳ素子に連結される。絶縁層の上方には、ナノエレクトロニクス素子が、絶縁層を介してＣＭＯＳ素子と連結するように、ナノ構造化技術（Ｎａｎｏ−Ｓｔｒｕｋｔｕｒｉｅｒｕｎｇｓｔｅｃｈｎｉｋ）により形成される。
【００１０】
ＣＭＯＳ素子がナノエレクトロニクス素子の下に設けられているので、この回路アセンブリは高度の実装密度を有する。
【００１１】
本発明は、マイクロエレクトロニクス製品へのナノエレクトロニクス素子の集積を実現化するものである。
【００１２】
このナノエレクトロニクス素子は、ＣＭＯＳ素子の形成が終わってからはじめて形成されるのであるから、ＣＭＯＳ素子の形成のための製造工程により害を受けない。ナノ構造化技術は従来のＣＭＯＳ工程とは異なっていても差し支えない。
【００１３】
この回路アセンブリはさらに別のナノエレクトロニクス素子を含むことができる。実装密度を高めるため、ナノエレクトロニクス素子は極力密に隣接して設けられる。導線により互いに連結されている、ある一定数のナノエレクトロニクス素子では、高密度の配置は導線の短縮化をもたらす。このことは、導線の抵抗が低下するという利点をもたらす。
【００１４】
このことは、まず一方において、回路アセンブリにおけるエネルギ損失を少なくする。他方、導線の抵抗とキャパシタンスとの積、いわゆるＲＣタイムも小さくなるので、導線の電圧変化はより迅速化され、回路アセンブリの開閉がより速くなる。
【００１５】
多数のナノエレクトロニクス素子であっても短い導線を実現するために、ナノエレクトロニクス素子をナノ回路ブロックにグループ分けすることが適切である。ナノ回路ブロックとは、ナノメートル幅の断面をもつ導線によって上下に重なり合って連結されているナノエレクトロニクス素子集団の配列アセンブリのことである。グループ分けにより回路アセンブリの導線の数は増えるけれども、導線はより短くなる。しかも、グループ分けは回路アセンブリからの熱排除を容易にする。
【００１６】
ナノ回路ブロックはそれぞれ小さいことが特徴であり、その導線のＲＣタイムは１ｎｓよりも大きくない。ナノ回路ブロックは、導電構造部および絶縁層に設けられる別の導電構造部を通じて、ＣＭＯＳ素子を含んでいるＣＭＯＳ回路（ＣＭＯＳ−Ｓｃｈａｌｔｕｎｇ）に連結している。特に、各ナノ回路ブロックは、導電構造部の少なくとも１つを通じてＣＭＯＳ回路に連結している。この点が本発明のさらなる利点である。すなわち、ＣＭＯＳ回路はナノ回路ブロックの下に設けられていて、例えば、ナノ回路ブロックの横に設けられているのではないので、導電構造部群は、ナノ回路ブロックが設けられる２次元の平面にではなく、少なくとも部分的にはその面に対して垂直に並んでいる。その結果、導電構造部のスペースは余裕をもつので、ナノ回路ブロックは僅かの間隔で互いに配置されうることになり、比較的高い実装密度がもたらされる。特に、ナノエレクトロニクス素子を複数のナノ回路ブロックにグループ分けするとなれば、導電構造部が余裕のスペースを提供することがなおさら重要であろう。すなわち、各ナノ回路ブロックは別々にＣＭＯＳ回路に連結されるので、多くの小さいナノ回路ブロックは通常、大きいナノ回路ブロックよりも多くの導電構造部を必要とする。
【００１７】
ＣＭＯＳ回路は、例えば、ナノ回路ブロックの第１の制御回路にすることができる。
【００１８】
ナノ回路ブロックに連結される導電構造部の数を減らすために、ナノ回路ブロックと第１の制御回路との間に接続される第２の制御回路を各ナノ回路ブロックに接して配置することが適切である。第２の制御回路は、第２の制御回路に連結される導電構造部の数が導線の数よりも少なくなるように、ナノ回路ブロックの導線を統合する。導電構造部は第１の制御回路を第２の制御回路に連結する。このような階層的構成は導電構造部の密度を低くするので、寸法的余裕のあるＣＭＯＳ回路を形成することができる。第２の制御回路は、例えば、ナノ回路ブロックをつくるナノ構造化技術で形成すればよい。
【００１９】
ナノ回路ブロックは、例えば、メモリーセルアセンブリ（Ｓｐｅｉｃｈｅｒｚｅｌｌｅｎ−Ａｎｏｒｄｎｕｎｇｅｎ）であってよい。メモリーセルは、例えば、Ｃ．Ｄ．Ｃｈｅｎ他（前述）の方法で形成すればよい。第２の制御回路は、例えば、単一電子トランジスタ群を含んでいる。第２の制御回路は、ビット線信号がシーケンシャルに第１の制御回路に転送されるように、ナノ回路ブロックのビット線を統合することができる。第１の制御回路により、ナノ回路ブロックのどれがアドレス指定されるかが決定される。
【００２０】
ＣＭＯＳ回路のＣＭＯＳ素子の相互連結、そしてナノ回路ブロックとの連結のために、第１の絶縁層に導電構造部の一部である１つ又は複数のメタライズ層（Ｍｅｔａｌｌｉｓｉｅｒｕｎｇｓｅｂｅｎｅｎ）を設けることができる。同様に導電構造部の一部であるコンタクトが絶縁層に設けられ、第１の制御回路がメタライズ層に、あるいはメタライズ層が第２の制御回路に連結される。
【００２１】
メタライズ層は、まず絶縁層下部に被せて形成することができる。絶縁層下部の中には、ＣＭＯＳ回路に境界を接しているコンタクトである第１のコンタクトが形成される。絶縁層下部の上には、導電材料を被せ、構造化することにより、メタライズ層が形成される。次いで絶縁層上部が被せられる。絶縁層上部の中には、メタライズ層に境界を接しているコンタクトである第２のコンタクトが形成される。ナノ回路ブロックは、この第２のコンタクトと連結されるように形成される。
【００２２】
複数のコンタクトおよび複数のメタライズ層を形成するためには、絶縁層を２つ以上の部分として被せればよい。
【００２３】
ナノ回路ブロックの導線の一部は、絶縁構造部に設けられるナノメタライズ層の一部にしてもよい。ナノメタライズ層とは、その導線およびコンタクトが数ナノメートルの寸法を有するメタライズ層である。そのようなメタライズ層を設けることは、ナノ回路ブロックの導線の交差を可能にする。
【００２４】
ナノエレクトロニクス素子の形成のためには、絶縁層の上に１つの層を被せ、構造化すればよい。その層は、例えば、アルミニウムを含み、そして、Ｃ．Ｄ．Ｃｈｅｎ他（前述）の資料に述べられているように、処理される。
【００２５】
この層はチタン又はニオブで構成してもよい。この場合、ナノエレクトロニクス素子は、この層を原子間力顕微鏡を用いて部分的に酸化することによって形成することができる。これは、Ｋ．Ｍａｔｓｕｍｏｔｏ、「室温動作単一電子トランジスタおよび他のデバイスへのＳＴＭ／ＡＦＭナノ酸化プロセス（ＳＴＭ／ＡＦＭ Ｎａｎｏ−Ｏｘｉｄａｔｉｏｎ Ｐｒｏｃｅｓｓ ｔｏ Ｒｏｏｍ−Ｔｅｍｐｅｒａｔｕｒｅ−Ｏｐｅｒａｔｅｄ Ｓｉｎｇｌｅ−Ｅｌｅｃｔｒｏｎ Ｔｒａｎｓｉｓｔｏｒ ａｎｄ Ｏｔｈｅｒ Ｄｅｖｉｃｅｓ）」、Ｐｒｏｃ．ＩＥＥＥ ８５、６１２（１９９７）に述べられている。
【００２６】
本発明にとって、ナノエレクトロニクス素子の構造はさほど重要なことではない。すなわち、ナノエレクトロニクス素子は、例えば、生物学上の神経細胞やＣ．Ｍ．Ｆｉｓｃｈｅｒ他（前述）による分子電子学的構造、Ｆ．Ｇ．Ｐｉｋｕｓ他（前述）によるＣＭＯＳ素子、あるいはＫ．Ｙａｎｏ他（前述）によるメモリーセルであってもよい。
【００２７】
ナノエレクトロニクス素子は、絶縁材料により包まれる導電材料粒子を有することもできる。単一電子は粒子から粒子へと突き抜けることができる。
【００２８】
以下に本発明の実施例を図面により詳述する。
【００２９】
図１は、ＣＭＯＳ制御論理回路（ＣＭＯＳ−Ａｎｓｔｅｕｅｒｌｏｇｉｋ）をもつ基板、複数のメタライズ層とコンタクト群を備える絶縁層、およびナノ回路ブロックの形態で実現されているメモリーセルアセンブリを含むメモリーを示す。
【００３０】
ある実施例では、基礎材料としてシリコンの基板Ｓが用いられる。従来のＣＭＯＳ工程により、基板ＳにＣＭＯＳ制御論理回路Ｃが形成される。
【００３１】
引き続いて、ＳｉＯ2 を約１５００ｎｍの厚さに析出し、化学的・機械的研磨により平坦化することにより、絶縁層の第１部分１が生成される。
【００３２】
絶縁層の第１部分１には、フォトリソグラフィ法により、コンタクト穴（コンタクトホール）が形成される。これらのコンタクト穴にはタングステンが注入され、第１コンタクトＫ１が形成される。
【００３３】
アルミニウムの堆積と成形により、第１コンタクトＫ１と連結するメタライズ層Ｍが形成される。
【００３４】
絶縁層の第２部分２の形成のために、ＳｉＯ2 が約１０００ｎｍの厚さで析出され、化学的・機械的研磨により平坦化される。フォトリソグラフィ法により、絶縁層の第２部分２にコンタクト穴が形成され、メタライズ層Ｍの部分が露出される。引き続いて、コンタクト穴にタングステンが注入され、第２コンタクトＫ２が形成される。
【００３５】
チタン層を形成するために約３ｎｍの厚さのチタンが堆積される。トンネルバリヤ（Ｔｕｎｎｅｌｂａｒｒｉｅｒｅｎ）および絶縁ブリッジ（Ｉｓｏｌａｔｉｏｎｓｓｔｅｇｅｎ）の形成のために、チタン層は原子間力顕微鏡（ＡＦＭ）をもちいて局部的に酸化される。そのために、導電性のあるＡＦＭ先端およびその先端と連結している片持ち梁において−１０Ｖの電圧がチタン層に印加される。酸化は陽極での酸化であり、チタン層およびＡＦＭの先端に吸着されるＨ2 Ｏ膜を用いておこなわれる。
【００３６】
これにより、約１０ｎｍ幅のビット線Ｂおよびワード線に連結させるメモリーセルをそれぞれ含むナノ回路ブロックＮがチタン層から形成される。（図１に図解で示す）。さらに、チタン層から、ビット線Ｂおよびワード線の信号がシーケンシャルにＣＭＯＳ制御論理回路Ｃに転送されるように、ビット線Ｂとワード線とを統合するナノ制御回路（Ｎａｎｏ−Ａｎｓｔｅｕｅｒｓｃｈａｌｔｕｎｇｅｎ）Ａがつくりだされる。
【００３７】
メタライズ層Ｍ、第１コンタクトＫ１および第２コンタクトＫ２は、ナノ回路ブロックＮとＣＭＯＳ制御論理回路Ｃとの間の連絡をおこなう導電構造部を形成している。
【図面の簡単な説明】
【図１】 ＣＭＯＳ制御論理回路（ＣＭＯＳ−Ａｎｓｔｅｕｅｒｌｏｇｉｋ）をもつ基板、複数のメタライズ層とコンタクト群を備える絶縁層、およびナノ回路ブロックの形態で実現されているメモリーセルアセンブリを含むメモリーを示す。
【０００１】
ますます高い実装密度をもつ回路アセンブリを生み出すため、回路アセンブリの素子の寸法はおそらく近々のうちに僅か数ナノメーターになることであろう。そのようないわゆるナノエレクトロニクス素子のひとつに、例えば、単一電子によるスイッチングプロセスを実現する単一電子素子がある。
【０００２】
Ｃ．Ｄ．Ｃｈｅｎ他の「アルミニウム単一電子不揮発性フローティングゲート・メモリーセル（Ａｌｕｍｉｎｉｕｍ ｓｉｎｇｌｅ−ｅｌｅｃｔｒｏｎ ｎｏｎｖｏｌａｔｉｌｅ ｆｌｏａｔｉｎｇ ｇａｔｅ ｍｅｍｏｒｙ ｃｅｌｌ）」Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７１（１４）（１９９７）２０３８には、主にアルミニウムから製造される単一電子トランジスタの記述がある。
【０００３】
ナノエレクトロニクス素子としては、生物学上の神経細胞あるいは分子エレクトロニクス構造であることもある（例えば、Ｃ．Ｍ．Ｆｉｓｃｈｅｒ他の「有機量子井戸：分子整流および単一電子トンネル効果（Ｏｒｇａｎｉｃ Ｑｕａｎｔｕｍ Ｗｅｌｌｓ：Ｍｏｌｅｃｕｌａｒ Ｒｅｃｔｉｆｉｃａｔｉｏｎ ａｎｄ Ｓｉｎｇｌｅ−Ｅｌｅｃｔｒｏｎ Ｔｕｎｎｅｌｌｉｎｇ）」、Ｅｕｒｏｐｈｙｓ．Ｌｅｔｔ．２８、１２９（１９９４））。
【０００４】
一般的には、従来のＣＭＯＳ素子（ＣＭＯＳコンポーネント、ＣＭＯＳ−Ｂａｕｅｌｅｍｅｎｔｅ）とは全く異なる技術で製造されるナノエレクトロニクス素子が提案されている。
【０００５】
Ｆ．Ｇ．Ｐｉｋｕｓ他の「ナノスケール電界効果型トランジスタ：極限サイズ分析（Ｎａｎｏｓｃａｌｅ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ：Ａｎ ｕｌｔｉｍａｔｅ ｓｉｚｅ ａｎａｌｙｓｉｓ）」、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７１（２５）（１９９７）３６６１では、ナノエレクトロニクスＣＭＯＳ素子が研究されている。
【０００６】
Ｋ．Ｙａｎｏ他の「微粒ポリクリスタルシリコンを使用する室温単一電子メモリーデバイス（Ａ Ｒｏｏｍ−Ｔｅｍｐｅｒａｔｕｒｅ Ｓｉｎｇｌｅ−Ｅｌｅｃｔｒｏｎ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ Ｕｓｉｎｇ Ｆｉｎｅ−Ｇｒａｉｎ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）」、ＩＥＤＭ（１９９３）５４１では、１つのトランジスタから成るナノエレクトロニクス・メモリーセルが知られている。トランジスタのソース／ドレイン／チャンネル領域は、４ｎｍ厚さのアモルファス・シリコン層の構成により形成される。シリコン層の粒子は約１０ｎｍの水平寸法を有する。チャンネル領域およびトランジスタのゲート電極はＳｉＯ2 により囲まれている。トランジスタが低電流で駆動されると、チャンネル領域に狭いチャンネルが形成される。この狭いチャンネルは、粒子の連鎖から成り、その粒子の間を単一電子が突き抜ける。トランジスタのしきい値電圧はＥＥＰＲＯＭに応じて変えることができ、このことはメモリーセルのプログラミングに対応する。例えば、ロジック１のプログラミングをおこなうためには、コントロール・ゲート電極として機能するゲート電極における電圧を、電子がチャンネル外にあるチャンネル領域粒子に跳躍し、そこに留まるように高める。帯電粒子は、ＥＥＰＲＯＭのフローティング・ゲート電極に応じて機能するので、その結果、トランジスタのしきい値電圧が変化することになる。
【０００７】
本発明の課題は、少なくとも１つのナノエレクトロニクス素子を有する別の回路アセンブリを示すことである。さらに、その製造方法を示すことを課題とする。
【０００８】
この課題は、少なくとも１つのＣＭＯＳ素子が回路アセンブリの一部を成し、半導体基板に設けられる少なくとも１つのナノエレクトロニクス素子を備える回路アセンブリにより解決される。その半導体基板には、そのＣＭＯＳ素子を覆う絶縁層が設けられる。絶縁層の上方に、そのナノエレクトロニクス素子が設けられる。この絶縁層には、ＣＭＯＳ素子とナノエレクトロニクス素子との連結をおこなう、少なくとも１つの導電構造部が設けられる。
【０００９】
本発明の課題は、さらに、少なくとも１つのナノエレクトロニクス素子をもつ回路アセンブリの製造方法により解決される。この製造方法では、半導体基板に、回路アセンブリの一部である少なくとも１つのＣＭＯＳ素子が、ＣＭＯＳ工程（ＣＭＯＳ−Ｖｅｒｆａｈｒｅｎ）により形成される。ＣＭＯＳ素子形成後、半導体基板にはＣＭＯＳ素子を覆う絶縁層が被せられる。絶縁層には導電構造部が形成され、ＣＭＯＳ素子に連結される。絶縁層の上方には、ナノエレクトロニクス素子が、絶縁層を介してＣＭＯＳ素子と連結するように、ナノ構造化技術（Ｎａｎｏ−Ｓｔｒｕｋｔｕｒｉｅｒｕｎｇｓｔｅｃｈｎｉｋ）により形成される。
【００１０】
ＣＭＯＳ素子がナノエレクトロニクス素子の下に設けられているので、この回路アセンブリは高度の実装密度を有する。
【００１１】
本発明は、マイクロエレクトロニクス製品へのナノエレクトロニクス素子の集積を実現化するものである。
【００１２】
このナノエレクトロニクス素子は、ＣＭＯＳ素子の形成が終わってからはじめて形成されるのであるから、ＣＭＯＳ素子の形成のための製造工程により害を受けない。ナノ構造化技術は従来のＣＭＯＳ工程とは異なっていても差し支えない。
【００１３】
この回路アセンブリはさらに別のナノエレクトロニクス素子を含むことができる。実装密度を高めるため、ナノエレクトロニクス素子は極力密に隣接して設けられる。導線により互いに連結されている、ある一定数のナノエレクトロニクス素子では、高密度の配置は導線の短縮化をもたらす。このことは、導線の抵抗が低下するという利点をもたらす。
【００１４】
このことは、まず一方において、回路アセンブリにおけるエネルギ損失を少なくする。他方、導線の抵抗とキャパシタンスとの積、いわゆるＲＣタイムも小さくなるので、導線の電圧変化はより迅速化され、回路アセンブリの開閉がより速くなる。
【００１５】
多数のナノエレクトロニクス素子であっても短い導線を実現するために、ナノエレクトロニクス素子をナノ回路ブロックにグループ分けすることが適切である。ナノ回路ブロックとは、ナノメートル幅の断面をもつ導線によって上下に重なり合って連結されているナノエレクトロニクス素子集団の配列アセンブリのことである。グループ分けにより回路アセンブリの導線の数は増えるけれども、導線はより短くなる。しかも、グループ分けは回路アセンブリからの熱排除を容易にする。
【００１６】
ナノ回路ブロックはそれぞれ小さいことが特徴であり、その導線のＲＣタイムは１ｎｓよりも大きくない。ナノ回路ブロックは、導電構造部および絶縁層に設けられる別の導電構造部を通じて、ＣＭＯＳ素子を含んでいるＣＭＯＳ回路（ＣＭＯＳ−Ｓｃｈａｌｔｕｎｇ）に連結している。特に、各ナノ回路ブロックは、導電構造部の少なくとも１つを通じてＣＭＯＳ回路に連結している。この点が本発明のさらなる利点である。すなわち、ＣＭＯＳ回路はナノ回路ブロックの下に設けられていて、例えば、ナノ回路ブロックの横に設けられているのではないので、導電構造部群は、ナノ回路ブロックが設けられる２次元の平面にではなく、少なくとも部分的にはその面に対して垂直に並んでいる。その結果、導電構造部のスペースは余裕をもつので、ナノ回路ブロックは僅かの間隔で互いに配置されうることになり、比較的高い実装密度がもたらされる。特に、ナノエレクトロニクス素子を複数のナノ回路ブロックにグループ分けするとなれば、導電構造部が余裕のスペースを提供することがなおさら重要であろう。すなわち、各ナノ回路ブロックは別々にＣＭＯＳ回路に連結されるので、多くの小さいナノ回路ブロックは通常、大きいナノ回路ブロックよりも多くの導電構造部を必要とする。
【００１７】
ＣＭＯＳ回路は、例えば、ナノ回路ブロックの第１の制御回路にすることができる。
【００１８】
ナノ回路ブロックに連結される導電構造部の数を減らすために、ナノ回路ブロックと第１の制御回路との間に接続される第２の制御回路を各ナノ回路ブロックに接して配置することが適切である。第２の制御回路は、第２の制御回路に連結される導電構造部の数が導線の数よりも少なくなるように、ナノ回路ブロックの導線を統合する。導電構造部は第１の制御回路を第２の制御回路に連結する。このような階層的構成は導電構造部の密度を低くするので、寸法的余裕のあるＣＭＯＳ回路を形成することができる。第２の制御回路は、例えば、ナノ回路ブロックをつくるナノ構造化技術で形成すればよい。
【００１９】
ナノ回路ブロックは、例えば、メモリーセルアセンブリ（Ｓｐｅｉｃｈｅｒｚｅｌｌｅｎ−Ａｎｏｒｄｎｕｎｇｅｎ）であってよい。メモリーセルは、例えば、Ｃ．Ｄ．Ｃｈｅｎ他（前述）の方法で形成すればよい。第２の制御回路は、例えば、単一電子トランジスタ群を含んでいる。第２の制御回路は、ビット線信号がシーケンシャルに第１の制御回路に転送されるように、ナノ回路ブロックのビット線を統合することができる。第１の制御回路により、ナノ回路ブロックのどれがアドレス指定されるかが決定される。
【００２０】
ＣＭＯＳ回路のＣＭＯＳ素子の相互連結、そしてナノ回路ブロックとの連結のために、第１の絶縁層に導電構造部の一部である１つ又は複数のメタライズ層（Ｍｅｔａｌｌｉｓｉｅｒｕｎｇｓｅｂｅｎｅｎ）を設けることができる。同様に導電構造部の一部であるコンタクトが絶縁層に設けられ、第１の制御回路がメタライズ層に、あるいはメタライズ層が第２の制御回路に連結される。
【００２１】
メタライズ層は、まず絶縁層下部に被せて形成することができる。絶縁層下部の中には、ＣＭＯＳ回路に境界を接しているコンタクトである第１のコンタクトが形成される。絶縁層下部の上には、導電材料を被せ、構造化することにより、メタライズ層が形成される。次いで絶縁層上部が被せられる。絶縁層上部の中には、メタライズ層に境界を接しているコンタクトである第２のコンタクトが形成される。ナノ回路ブロックは、この第２のコンタクトと連結されるように形成される。
【００２２】
複数のコンタクトおよび複数のメタライズ層を形成するためには、絶縁層を２つ以上の部分として被せればよい。
【００２３】
ナノ回路ブロックの導線の一部は、絶縁構造部に設けられるナノメタライズ層の一部にしてもよい。ナノメタライズ層とは、その導線およびコンタクトが数ナノメートルの寸法を有するメタライズ層である。そのようなメタライズ層を設けることは、ナノ回路ブロックの導線の交差を可能にする。
【００２４】
ナノエレクトロニクス素子の形成のためには、絶縁層の上に１つの層を被せ、構造化すればよい。その層は、例えば、アルミニウムを含み、そして、Ｃ．Ｄ．Ｃｈｅｎ他（前述）の資料に述べられているように、処理される。
【００２５】
この層はチタン又はニオブで構成してもよい。この場合、ナノエレクトロニクス素子は、この層を原子間力顕微鏡を用いて部分的に酸化することによって形成することができる。これは、Ｋ．Ｍａｔｓｕｍｏｔｏ、「室温動作単一電子トランジスタおよび他のデバイスへのＳＴＭ／ＡＦＭナノ酸化プロセス（ＳＴＭ／ＡＦＭ Ｎａｎｏ−Ｏｘｉｄａｔｉｏｎ Ｐｒｏｃｅｓｓ ｔｏ Ｒｏｏｍ−Ｔｅｍｐｅｒａｔｕｒｅ−Ｏｐｅｒａｔｅｄ Ｓｉｎｇｌｅ−Ｅｌｅｃｔｒｏｎ Ｔｒａｎｓｉｓｔｏｒ ａｎｄ Ｏｔｈｅｒ Ｄｅｖｉｃｅｓ）」、Ｐｒｏｃ．ＩＥＥＥ ８５、６１２（１９９７）に述べられている。
【００２６】
本発明にとって、ナノエレクトロニクス素子の構造はさほど重要なことではない。すなわち、ナノエレクトロニクス素子は、例えば、生物学上の神経細胞やＣ．Ｍ．Ｆｉｓｃｈｅｒ他（前述）による分子電子学的構造、Ｆ．Ｇ．Ｐｉｋｕｓ他（前述）によるＣＭＯＳ素子、あるいはＫ．Ｙａｎｏ他（前述）によるメモリーセルであってもよい。
【００２７】
ナノエレクトロニクス素子は、絶縁材料により包まれる導電材料粒子を有することもできる。単一電子は粒子から粒子へと突き抜けることができる。
【００２８】
以下に本発明の実施例を図面により詳述する。
【００２９】
図１は、ＣＭＯＳ制御論理回路（ＣＭＯＳ−Ａｎｓｔｅｕｅｒｌｏｇｉｋ）をもつ基板、複数のメタライズ層とコンタクト群を備える絶縁層、およびナノ回路ブロックの形態で実現されているメモリーセルアセンブリを含むメモリーを示す。
【００３０】
ある実施例では、基礎材料としてシリコンの基板Ｓが用いられる。従来のＣＭＯＳ工程により、基板ＳにＣＭＯＳ制御論理回路Ｃが形成される。
【００３１】
引き続いて、ＳｉＯ2 を約１５００ｎｍの厚さに析出し、化学的・機械的研磨により平坦化することにより、絶縁層の第１部分１が生成される。
【００３２】
絶縁層の第１部分１には、フォトリソグラフィ法により、コンタクト穴（コンタクトホール）が形成される。これらのコンタクト穴にはタングステンが注入され、第１コンタクトＫ１が形成される。
【００３３】
アルミニウムの堆積と成形により、第１コンタクトＫ１と連結するメタライズ層Ｍが形成される。
【００３４】
絶縁層の第２部分２の形成のために、ＳｉＯ2 が約１０００ｎｍの厚さで析出され、化学的・機械的研磨により平坦化される。フォトリソグラフィ法により、絶縁層の第２部分２にコンタクト穴が形成され、メタライズ層Ｍの部分が露出される。引き続いて、コンタクト穴にタングステンが注入され、第２コンタクトＫ２が形成される。
【００３５】
チタン層を形成するために約３ｎｍの厚さのチタンが堆積される。トンネルバリヤ（Ｔｕｎｎｅｌｂａｒｒｉｅｒｅｎ）および絶縁ブリッジ（Ｉｓｏｌａｔｉｏｎｓｓｔｅｇｅｎ）の形成のために、チタン層は原子間力顕微鏡（ＡＦＭ）をもちいて局部的に酸化される。そのために、導電性のあるＡＦＭ先端およびその先端と連結している片持ち梁において−１０Ｖの電圧がチタン層に印加される。酸化は陽極での酸化であり、チタン層およびＡＦＭの先端に吸着されるＨ2 Ｏ膜を用いておこなわれる。
【００３６】
これにより、約１０ｎｍ幅のビット線Ｂおよびワード線に連結させるメモリーセルをそれぞれ含むナノ回路ブロックＮがチタン層から形成される。（図１に図解で示す）。さらに、チタン層から、ビット線Ｂおよびワード線の信号がシーケンシャルにＣＭＯＳ制御論理回路Ｃに転送されるように、ビット線Ｂとワード線とを統合するナノ制御回路（Ｎａｎｏ−Ａｎｓｔｅｕｅｒｓｃｈａｌｔｕｎｇｅｎ）Ａがつくりだされる。
【００３７】
メタライズ層Ｍ、第１コンタクトＫ１および第２コンタクトＫ２は、ナノ回路ブロックＮとＣＭＯＳ制御論理回路Ｃとの間の連絡をおこなう導電構造部を形成している。
【図面の簡単な説明】
【図１】 ＣＭＯＳ制御論理回路（ＣＭＯＳ−Ａｎｓｔｅｕｅｒｌｏｇｉｋ）をもつ基板、複数のメタライズ層とコンタクト群を備える絶縁層、およびナノ回路ブロックの形態で実現されているメモリーセルアセンブリを含むメモリーを示す。
Claims (5)
- ナノメーター単位のエレクトロニクス素子であるナノエレクトロニクス素子を有する回路アセンブリにおいて、
半導体基板（Ｓ）に、ＣＭＯＳ素子を有するＣＭＯＳ回路（Ｃ）、および、ＣＭＯＳ素子を覆う絶縁層（１、２）が備えられ、
絶縁層（１、２）上に、複数のナノエレクトロニクス素子（Ｅ）と、これらの素子を互いに連結する、ＲＣタイムが１ｎｓ以下の複数の導線（Ｂ）とを有するナノ回路ブロック（Ｎ）を複数備えており、
上記のＣＭＯＳ回路（Ｃ）は、ナノ回路ブロック（Ｎ）の第１の制御回路であり、
絶縁層（１、２）上に、ナノ回路ブロック（Ｎ）に隣接し、その導線（Ｂ）を統合する第２の制御回路（Ａ）が、ナノ回路ブロック（Ｎ）ごとに設けられており、
絶縁層（１、２）に、ナノ回路ブロック（Ｎ）とＣＭＯＳ素子とを第２の制御回路（Ａ）を介して連結する導電構造部が、ナノ回路ブロック（Ｎ）ごとに備えられており、
導電構造部は、メタライズ層（Ｍ）と第１のコンタクト（Ｋ１）と第２のコンタクト（Ｋ２）とを有しており、
第１のコンタクト（Ｋ１）によって、ＣＭＯＳ回路（Ｃ）がメタライズ層（Ｍ）に連結されている一方、第２のコンタクト（Ｋ２）によって、メタライズ層（Ｍ）が第２の制御回路（Ａ）に連結されていることを特徴とする回路アセンブリ。 - ナノエレクトロニクス素子（Ｅ）は、大部分がアルミニウム、チタン、またはニオブから成ることを特徴とする請求項１に記載の回路アセンブリ。
- ナノ回路ブロック（Ｎ）は、メモリーセルアセンブリであることを特徴とする請求項１または２に記載の回路アセンブリ。
- ナノメーター単位のエレクトロニクス素子であるナノエレクトロニクス素子を有する回路アセンブリの製造方法において、
半導体基板（Ｓ）に、ＣＭＯＳ工程により、ＣＭＯＳ回路（Ｃ）を構成するＣＭＯＳ素子を形成し、
ＣＭＯＳ素子形成後、半導体基板（Ｓ）に、ＣＭＯＳ素子を覆うように、絶縁層下部（１）被せ、この絶縁層下部（１）に、ＣＭＯＳ回路（Ｃ）に連結する第１のコンタクト（Ｋ１）を形成し、
絶縁層下部（１）の上に、第１のコンタクト（Ｋ１）と連結させてメタライズ層（Ｍ）を形成し、
さらに、絶縁層下部（１）およびメタライズ層（Ｍ）の上に、絶縁層上部（２）を被せ、
この絶縁層上部（２）に、メタライズ層（Ｍ）と連結させて第２のコンタクト（Ｋ２）を形成し、
絶縁層上部（２）上に、複数のナノエレクトロニクス素子（Ｅ）と、これらを互いに連結する、ＲＣタイムが１ｎｓ以下の導線（Ｂ）とを有する、複数のナノ回路ブロック（Ｎ）を形成し、
ナノ回路ブロック（Ｎ）と、このナノ回路ブロック（Ｎ）の第１の制御回路である上記ＣＭＯＳ回路（Ｃ）とが、第１のコンタクト（Ｋ１）および第２のコンタクト（Ｋ２）によって連結されるように、ナノ回路ブロック（Ｎ）に隣接、かつ、第２のコンタクト（Ｋ２）と連結させて第２の制御回路（Ａ）をナノ回路ブロック（Ｎ）ごとに形成することを特徴とする回路アセンブリの製造方法。 - エレクトロニクス素子（Ｅ）は、大部分がアルミニウム、チタン、又はニオブから成ることを特徴とする請求項４に記載の回路アセンブリの製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19858759.7 | 1998-12-18 | ||
| DE19858759A DE19858759C1 (de) | 1998-12-18 | 1998-12-18 | Schaltungsanordnung mit mindestens einem nanoelektronischen Bauelement und Verfahren zu deren Herstellung |
| PCT/DE1999/003831 WO2000038235A1 (de) | 1998-12-18 | 1999-12-01 | Schaltungsanordnung mit mindestens einem nanoelektronischen bauelement und verfahren zu deren herstellung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002533929A JP2002533929A (ja) | 2002-10-08 |
| JP3802760B2 true JP3802760B2 (ja) | 2006-07-26 |
Family
ID=7891764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000590214A Expired - Fee Related JP3802760B2 (ja) | 1998-12-18 | 1999-12-01 | 少なくとも１つのナノエレクトロニクス素子をもつ回路アセンブリおよびその製造方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6442042B2 (ja) |
| EP (1) | EP1142019B1 (ja) |
| JP (1) | JP3802760B2 (ja) |
| KR (1) | KR100419541B1 (ja) |
| CN (1) | CN1156006C (ja) |
| DE (2) | DE19858759C1 (ja) |
| TW (1) | TW459372B (ja) |
| WO (1) | WO2000038235A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW442837B (en) | 1998-12-03 | 2001-06-23 | Infineon Technologies Ag | Integrated circuit-arrangement and its production method |
| US6517995B1 (en) * | 1999-09-14 | 2003-02-11 | Massachusetts Institute Of Technology | Fabrication of finely featured devices by liquid embossing |
| US7271489B2 (en) * | 2003-10-15 | 2007-09-18 | Megica Corporation | Post passivation interconnection schemes on top of the IC chips |
| KR100427640B1 (ko) * | 2001-03-15 | 2004-04-27 | 한국과학기술연구원 | 탄소미세구조를 이용한 ｒｌｃ 회로 |
| US6936181B2 (en) | 2001-10-11 | 2005-08-30 | Kovio, Inc. | Methods for patterning using liquid embossing |
| DE20121631U1 (de) * | 2001-11-09 | 2003-06-18 | Friz Biochem GmbH, 82152 Planegg | Molekulares elektronisches Bauelement zum Aufbau nanoelektronischer Schaltungen, molekulare elektronische Baugruppe und elektronische Schaltung |
| US6957608B1 (en) | 2002-08-02 | 2005-10-25 | Kovio, Inc. | Contact print methods |
| FR2969592B1 (fr) * | 2010-12-23 | 2013-02-08 | Commissariat Energie Atomique | Dispositif pour connecter des nano-objets a des systèmes électriques externes, et procédé de fabrication du dispositif |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0612799B2 (ja) * | 1986-03-03 | 1994-02-16 | 三菱電機株式会社 | 積層型半導体装置およびその製造方法 |
| US5049978A (en) * | 1990-09-10 | 1991-09-17 | General Electric Company | Conductively enclosed hybrid integrated circuit assembly using a silicon substrate |
| US5208719A (en) * | 1991-08-20 | 1993-05-04 | Vlsi Technology, Inc. | Output pad electrostatic discharge protection circuit for mos devices |
| JPH06125208A (ja) * | 1992-10-09 | 1994-05-06 | Mitsubishi Electric Corp | マイクロ波集積回路およびその製造方法 |
| JP3613594B2 (ja) * | 1993-08-19 | 2005-01-26 | 株式会社ルネサステクノロジ | 半導体素子およびこれを用いた半導体記憶装置 |
| DE4427516A1 (de) * | 1994-08-03 | 1996-02-15 | Siemens Ag | Verfahren zur Herstellung einer dreidimensionalen Schaltungsanordnung |
| US5561085A (en) * | 1994-12-19 | 1996-10-01 | Martin Marietta Corporation | Structure for protecting air bridges on semiconductor chips from damage |
| US5754077A (en) * | 1995-03-16 | 1998-05-19 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit having plural functional blocks, wherein one of the blocks comprises a small tunnel junction device and another block comprises a FET |
| JP3369799B2 (ja) * | 1995-07-21 | 2003-01-20 | 株式会社東芝 | 半導体装置 |
| JP3393949B2 (ja) * | 1995-03-16 | 2003-04-07 | 株式会社東芝 | 半導体集積回路 |
-
1998
- 1998-12-18 DE DE19858759A patent/DE19858759C1/de not_active Expired - Fee Related
-
1999
- 1999-12-01 DE DE59914630T patent/DE59914630D1/de not_active Expired - Lifetime
- 1999-12-01 JP JP2000590214A patent/JP3802760B2/ja not_active Expired - Fee Related
- 1999-12-01 CN CNB998162507A patent/CN1156006C/zh not_active Expired - Fee Related
- 1999-12-01 EP EP99966819A patent/EP1142019B1/de not_active Expired - Lifetime
- 1999-12-01 KR KR10-2001-7007669A patent/KR100419541B1/ko not_active IP Right Cessation
- 1999-12-01 WO PCT/DE1999/003831 patent/WO2000038235A1/de active IP Right Grant
- 1999-12-16 TW TW088122155A patent/TW459372B/zh not_active IP Right Cessation
-
2001
- 2001-06-18 US US09/883,901 patent/US6442042B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE59914630D1 (de) | 2008-03-13 |
| DE19858759C1 (de) | 2000-03-23 |
| US20010055201A1 (en) | 2001-12-27 |
| WO2000038235A1 (de) | 2000-06-29 |
| KR100419541B1 (ko) | 2004-02-21 |
| TW459372B (en) | 2001-10-11 |
| CN1334964A (zh) | 2002-02-06 |
| EP1142019B1 (de) | 2008-01-23 |
| EP1142019A1 (de) | 2001-10-10 |
| KR20010081081A (ko) | 2001-08-25 |
| CN1156006C (zh) | 2004-06-30 |
| JP2002533929A (ja) | 2002-10-08 |
| US6442042B2 (en) | 2002-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10854243B2 (en) | Nonvolatile nanotube memory arrays using nonvolatile nanotube blocks and cell selection transistors | |
| EP1500110B1 (en) | Molecular wire crossbar flash memory | |
| US6784028B2 (en) | Methods of making electromechanical three-trace junction devices | |
| US7176505B2 (en) | Electromechanical three-trace junction devices | |
| Luyken et al. | Concepts for hybrid CMOS-molecular non-volatile memories | |
| US6472705B1 (en) | Molecular memory & logic | |
| US6911682B2 (en) | Electromechanical three-trace junction devices | |
| US6891744B2 (en) | Configurable nanoscale crossbar electronic circuits made by electrochemical reaction | |
| US20070015303A1 (en) | Nanotube device structure and methods of fabrication | |
| US8222067B2 (en) | Method of manufacturing multibit electro-mechanical memory device having movable electrode | |
| US8134220B2 (en) | Two-terminal nanotube devices including a nanotube bridge and methods of making same | |
| JP3802760B2 (ja) | 少なくとも１つのナノエレクトロニクス素子をもつ回路アセンブリおよびその製造方法 | |
| US6946336B2 (en) | Method of making a nanoscale electronic device | |
| US5540977A (en) | Microelectronic component | |
| KR100418182B1 (ko) | 실리콘 단전자 기억 소자의 제작방법 | |
| KR20020060331A (ko) | 탄소나노튜브를 이용한 ｍｒａｍ 및 그 제조 방법 | |
| JPH1065024A (ja) | 不揮発性半導体記憶装置 | |
| JPH0590567A (ja) | 一電子トンネルトランジスタ回路およびその製造方法 | |
| JPH1065145A (ja) | 電導性原子サイズ細線および原子サイズスイッチ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041130 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050224 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050224 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050303 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050530 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051011 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060208 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060222 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060404 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060428 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090512 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |