JP3393949B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【0001】
【産業上の利用分野】本発明は、複数個の機能ブロック
が接続して構成される半導体集積回路に係り、特に、単
一電子トンネル現象が生ずる静電容量の小さいトンネル
接合を用いて構成した半導体素子を具備する半導体集積
回路に関する。
が接続して構成される半導体集積回路に係り、特に、単
一電子トンネル現象が生ずる静電容量の小さいトンネル
接合を用いて構成した半導体素子を具備する半導体集積
回路に関する。
【0002】
【従来の技術】これまでのメモリやロジックなどの集積
回路は、MISFETによって構成されており、その発
展はMISFETの微細化によって担われてきた。この
MISFETを用いた集積回路においては、単位論理動
作あたりの消費電力は、1フェムトジュールである。実
際の回路において負荷がある場合には、10フェムトジ
ュール程度に劣化する。
回路は、MISFETによって構成されており、その発
展はMISFETの微細化によって担われてきた。この
MISFETを用いた集積回路においては、単位論理動
作あたりの消費電力は、1フェムトジュールである。実
際の回路において負荷がある場合には、10フェムトジ
ュール程度に劣化する。
【0003】この場合、クロック周波数を1ギガヘルツ
とすると、1素子あたりの消費電力は10マイクロワッ
トとなり、100メガゲートとすると、チップあたり1
キロワットという膨大な消費電力となることが予想され
る。
とすると、1素子あたりの消費電力は10マイクロワッ
トとなり、100メガゲートとすると、チップあたり1
キロワットという膨大な消費電力となることが予想され
る。
【0004】また、高集積化、高速化を担ってきたMO
SFET単体の微細化について考えてみると、ソース、
ドレイン部の拡散層間のパンチスルー、ゲート薄膜化に
よるリーク電流、等の問題により、微細化がしだいに困
難となりつつある。また一方では、微細化を行っても、
周辺容量の増大によって高速化が図れなくなりつつあ
る。そして、さらなる微細化によって、素子を動かす電
子数が数百個という微量になるため、ゲート酸化膜に電
子が一個トラップされるとドレイン電流は数十%も変化
し、誤動作の危険性が考えられる。
SFET単体の微細化について考えてみると、ソース、
ドレイン部の拡散層間のパンチスルー、ゲート薄膜化に
よるリーク電流、等の問題により、微細化がしだいに困
難となりつつある。また一方では、微細化を行っても、
周辺容量の増大によって高速化が図れなくなりつつあ
る。そして、さらなる微細化によって、素子を動かす電
子数が数百個という微量になるため、ゲート酸化膜に電
子が一個トラップされるとドレイン電流は数十%も変化
し、誤動作の危険性が考えられる。
【0005】一方、微細化にともなって現れてくる新た
な現象を利用した素子が提案されているが、その中で、
一電子トランジスタ(SET)と言う素子がある(例え
ばIEEE Trans.Magnetics vo
l.MAG−23 pp.1142−1145)。この
素子は、クーロンブロッケイドといわれる微小トンネル
接合で現れる現象を利用した素子で、2個の微小接合を
有し、2つの接合間の電極に容量結合するゲートで、電
流を制御する構造になっている(図1)。このトランジ
スタを用いた回路が提案されているが(図28)、最終
的にどのような形で情報を検知するかという事は未知の
ものがある。
な現象を利用した素子が提案されているが、その中で、
一電子トランジスタ(SET)と言う素子がある(例え
ばIEEE Trans.Magnetics vo
l.MAG−23 pp.1142−1145)。この
素子は、クーロンブロッケイドといわれる微小トンネル
接合で現れる現象を利用した素子で、2個の微小接合を
有し、2つの接合間の電極に容量結合するゲートで、電
流を制御する構造になっている(図1)。このトランジ
スタを用いた回路が提案されているが(図28)、最終
的にどのような形で情報を検知するかという事は未知の
ものがある。
【0006】SET系を支配する電圧は、作られた接合
の容量をCとすると、e/C程度を特徴的な値とする電
圧であり、これまでに使われているCMOS系の電源電
圧3Vと比べて非常に小さい。また、SETに流れる電
流は、これまでのCMOS系と比較しnA以下と非常に
小さい。これらのことから、最終的なLSI上でSET
を用いる場合、あるいはこれまでのCMOS系とSET
とを回路上結び付ける場合には、制御する電圧レベルの
違い、あるいは電流レベルの違いが、大きな障害となる
事が予想される。
の容量をCとすると、e/C程度を特徴的な値とする電
圧であり、これまでに使われているCMOS系の電源電
圧3Vと比べて非常に小さい。また、SETに流れる電
流は、これまでのCMOS系と比較しnA以下と非常に
小さい。これらのことから、最終的なLSI上でSET
を用いる場合、あるいはこれまでのCMOS系とSET
とを回路上結び付ける場合には、制御する電圧レベルの
違い、あるいは電流レベルの違いが、大きな障害となる
事が予想される。
【0007】
【発明が解決しようとする課題】このように、高集積化
による膨大な消費電力のため、大規模集積半導体装置の
集積化の限界は、発熱の問題に帰することになる。さら
に、それらが解決されても、MOSFET単体の微細化
の限界、微細化によるメリットの減少、等の問題が、今
後の集積回路の発展のさまたげとなる。
による膨大な消費電力のため、大規模集積半導体装置の
集積化の限界は、発熱の問題に帰することになる。さら
に、それらが解決されても、MOSFET単体の微細化
の限界、微細化によるメリットの減少、等の問題が、今
後の集積回路の発展のさまたげとなる。
【0008】また、SETによって組まれた回路を集積
回路として用いる際に、最終的にどのような形で情報を
検知するかという事は研究されていない。SET系を支
配する電圧は、作られた微小接合の容量をCとすると、
e/Cを特徴的な値とする電圧であり、今のプロセス技
術では、制御よく作ろうとすると1mVよりも十分小さ
い。一方、これまでに用いられているCMOS系の電源
電圧は3Vであり、これは0.1μm世代では1Vにな
る事が予想される。さらに、SETに流れる電流はnA
以下の電流レベルであり、これまでのCMOS系と比較
し非常に小さい。これらのことから、情報検知のため、
あるいは、論理結合のために、最終的なLSI、また
は、これまでのCMOS系とSETとを回路上結び付け
る場合には、これらの事が大きな障害となる事が予想さ
れる。
回路として用いる際に、最終的にどのような形で情報を
検知するかという事は研究されていない。SET系を支
配する電圧は、作られた微小接合の容量をCとすると、
e/Cを特徴的な値とする電圧であり、今のプロセス技
術では、制御よく作ろうとすると1mVよりも十分小さ
い。一方、これまでに用いられているCMOS系の電源
電圧は3Vであり、これは0.1μm世代では1Vにな
る事が予想される。さらに、SETに流れる電流はnA
以下の電流レベルであり、これまでのCMOS系と比較
し非常に小さい。これらのことから、情報検知のため、
あるいは、論理結合のために、最終的なLSI、また
は、これまでのCMOS系とSETとを回路上結び付け
る場合には、これらの事が大きな障害となる事が予想さ
れる。
【0009】本発明は、上記問題を解決するためになさ
れ、消費電力を大幅に下げられ、かつ微細化によって特
性が劣化しない素子を用いて構成した、大規模集積化が
可能な半導体集積回路を提供することを目的とする。
れ、消費電力を大幅に下げられ、かつ微細化によって特
性が劣化しない素子を用いて構成した、大規模集積化が
可能な半導体集積回路を提供することを目的とする。
【0010】
【課題を解決するための手段】本発明(請求項1)は、
微小トンネル接合素子を含む第1の回路により構成され
た第1の機能ブロックと、この第1の機能ブロックに相
互に接続された、電界効果トランジスタを含む第2の回
路により構成された第2の機能ブロックとを具備する半
導体集積回路を提供する。
微小トンネル接合素子を含む第1の回路により構成され
た第1の機能ブロックと、この第1の機能ブロックに相
互に接続された、電界効果トランジスタを含む第2の回
路により構成された第2の機能ブロックとを具備する半
導体集積回路を提供する。
【0011】この半導体集積回路において、前記第1の
回路と前記第2の回路とは同一基板上に形成されている
ことが好ましい。この場合、前記微小トンネル接合素子
の電極は、前記基板上に形成された絶縁層上に形成され
た導電層により構成し、前記微小トンネル接合素子のト
ンネル絶縁膜は、前記導電層上に形成された絶縁薄膜に
より構成することが出来る。なお、微小トンネル接合素
子は、単一電子効果によって動作するものとすることが
出来る。
回路と前記第2の回路とは同一基板上に形成されている
ことが好ましい。この場合、前記微小トンネル接合素子
の電極は、前記基板上に形成された絶縁層上に形成され
た導電層により構成し、前記微小トンネル接合素子のト
ンネル絶縁膜は、前記導電層上に形成された絶縁薄膜に
より構成することが出来る。なお、微小トンネル接合素
子は、単一電子効果によって動作するものとすることが
出来る。
【0012】また、前記第1の第1の機能ブロックと第
2の第1の機能ブロックとは、信号変換器を介して接続
されている構成とすることが出来る。信号変換器として
は、MISFETによって構成された差動アンプを用い
ることが出来る。
2の第1の機能ブロックとは、信号変換器を介して接続
されている構成とすることが出来る。信号変換器として
は、MISFETによって構成された差動アンプを用い
ることが出来る。
【0013】更に、前記信号変換器には、ゲ−ト絶縁膜
を有する電界効果トランジスタが含まれ、前記ゲ−ト絶
縁膜の中のソ−ス側に他の電極が形成され、この電極
は、前記前記微小トンネル接合素子に接続されている構
成とすることが出来る。
を有する電界効果トランジスタが含まれ、前記ゲ−ト絶
縁膜の中のソ−ス側に他の電極が形成され、この電極
は、前記前記微小トンネル接合素子に接続されている構
成とすることが出来る。
【0014】更にまた、前記第2の機能ブロックの中
に、外部に対する入出力部が設けられ、該入出力部は電
界効果トランジスタにより構成されている構成とするこ
とが出来る。
に、外部に対する入出力部が設けられ、該入出力部は電
界効果トランジスタにより構成されている構成とするこ
とが出来る。
【0015】以上挙げた構成のほか、本発明の好ましい
態様として、以下の構成を挙げることが出来る。
態様として、以下の構成を挙げることが出来る。
【0016】(1)微小トンネル接合素子の少なくとも
1つの電極は、Si基板上のSOI層により構成され、
このSOI層の厚さは50nm以下である。
1つの電極は、Si基板上のSOI層により構成され、
このSOI層の厚さは50nm以下である。
【0017】(2)第2の回路に含まれるMIFET
は、Si基板上に設けられたSOI層の厚さをチャネル
の幅とし、このSi層の側壁部に設けられた絶縁膜層を
介してゲート電極が設けられ、このゲート電極はチャネ
ルとなるSi層の上部に設けられたSiO2 層上には形
成されないように設けられている。
は、Si基板上に設けられたSOI層の厚さをチャネル
の幅とし、このSi層の側壁部に設けられた絶縁膜層を
介してゲート電極が設けられ、このゲート電極はチャネ
ルとなるSi層の上部に設けられたSiO2 層上には形
成されないように設けられている。
【0018】(3)第2の回路に含まれる電界効果トラ
ンジスタのゲ−ト絶縁膜の中に他の電極を形成し、この
電極を、前記微小トンネル接合素子に接続する構成にお
いて、微小接合は、2つ以上の直列接合により構成さ
れ、微小接合間の電極に、キャパシタカップルするよう
な入出力が可能な電極が設けられている。
ンジスタのゲ−ト絶縁膜の中に他の電極を形成し、この
電極を、前記微小トンネル接合素子に接続する構成にお
いて、微小接合は、2つ以上の直列接合により構成さ
れ、微小接合間の電極に、キャパシタカップルするよう
な入出力が可能な電極が設けられている。
【0019】(4)信号変換器に含まれる電界効果トラ
ンジスタのゲ−ト絶縁膜の中に他の電極を形成し、この
電極を、前記微小トンネル接合素子に接続する構成にお
いて、微小トンネル接合の静電容量の大きさCは、温度
Tに対してe2 /2C>KBTの条件を満たしている。
ここで、KB は、ボルツマン係数である。
ンジスタのゲ−ト絶縁膜の中に他の電極を形成し、この
電極を、前記微小トンネル接合素子に接続する構成にお
いて、微小トンネル接合の静電容量の大きさCは、温度
Tに対してe2 /2C>KBTの条件を満たしている。
ここで、KB は、ボルツマン係数である。
【0020】(5)信号変換器に含まれる電界効果トラ
ンジスタのゲ−ト絶縁膜の中に他の電極を形成し、この
電極を、前記微小トンネル接合素子に接続する構成にお
いて、絶縁膜中の電極と半導体基板との容量Cg は、絶
縁膜中の電極がつながる微小トンネル接合Cに対して、
Cg >Cを満たしている。
ンジスタのゲ−ト絶縁膜の中に他の電極を形成し、この
電極を、前記微小トンネル接合素子に接続する構成にお
いて、絶縁膜中の電極と半導体基板との容量Cg は、絶
縁膜中の電極がつながる微小トンネル接合Cに対して、
Cg >Cを満たしている。
【0021】
【作用】超微細化が原理的に可能で、消費電力の極めて
小さい素子として、単一電子トランジスタと呼ばれるも
のが提案されている(例えば、IEEE Trans.
Magnetics vol.MAMG−23 pp.
1142−1145)。これは、クーロンブロッケイド
といわれる微少トンネル接合で現れる現象を利用した素
子であり、図1に示すように、2つの微少トンネル接合
1,2を有し、これら2つの微少トンネル接合間の電極
に対して容量結合するゲート3により、トランジスタの
ON/OFFを制御する構造になっている。なお、図1
において、参照符号4,5は、ゲ−ト電源、ドレイン電
源をそれぞれ示す。
小さい素子として、単一電子トランジスタと呼ばれるも
のが提案されている(例えば、IEEE Trans.
Magnetics vol.MAMG−23 pp.
1142−1145)。これは、クーロンブロッケイド
といわれる微少トンネル接合で現れる現象を利用した素
子であり、図1に示すように、2つの微少トンネル接合
1,2を有し、これら2つの微少トンネル接合間の電極
に対して容量結合するゲート3により、トランジスタの
ON/OFFを制御する構造になっている。なお、図1
において、参照符号4,5は、ゲ−ト電源、ドレイン電
源をそれぞれ示す。
【0022】まず、この素子の消費電力について考えて
みる。この素子の場合、トンネル抵抗をRi とし、容量
をCとすると、遅延時間はRi Cで特徴づけられると考
えられる。Cについては、接合面積を10nm×10n
mとすると、金属の場合の典型的な容量として3aFに
なる。
みる。この素子の場合、トンネル抵抗をRi とし、容量
をCとすると、遅延時間はRi Cで特徴づけられると考
えられる。Cについては、接合面積を10nm×10n
mとすると、金属の場合の典型的な容量として3aFに
なる。
【0023】一方、Ri については、一電子トンネルト
ランジスタを動かすには量子抵抗(25Kオーム)より
も十分大きいことが必要である。ここでは、100Kオ
ームとする。従って、ここでのパラメータから遅延時間
は0.3ピコ秒となる。一方、クーロンブロッケイドを
特徴づける電圧スケールはe/2Cであり、上記の仮定
でこの値は約25mVとなる。ロジックスイングをこの
値の2倍とすると、50mVである。これによって、一
電子によってスイッチングする時のエネルギーは8×1
0-21 ジュール、消費電力としては25nW程度とな
る。
ランジスタを動かすには量子抵抗(25Kオーム)より
も十分大きいことが必要である。ここでは、100Kオ
ームとする。従って、ここでのパラメータから遅延時間
は0.3ピコ秒となる。一方、クーロンブロッケイドを
特徴づける電圧スケールはe/2Cであり、上記の仮定
でこの値は約25mVとなる。ロジックスイングをこの
値の2倍とすると、50mVである。これによって、一
電子によってスイッチングする時のエネルギーは8×1
0-21 ジュール、消費電力としては25nW程度とな
る。
【0024】また、チップあたりの消費電力は、100
メガゲートの集積度、1ギガのクロック周波数を仮定す
ると、0.8ミリワット/チップ程度の極めて小さい消
費電力となる。
メガゲートの集積度、1ギガのクロック周波数を仮定す
ると、0.8ミリワット/チップ程度の極めて小さい消
費電力となる。
【0025】更に、この素子は一個の電子を制御してい
ることになる上に、微小な面積の接合のみで決まり、微
細化による限界は従来の素子に比べて飛躍的に延びる。
ることになる上に、微小な面積の接合のみで決まり、微
細化による限界は従来の素子に比べて飛躍的に延びる。
【0026】ところが、SETに流れる電流はnA以下
であり、MOSFETと比べて非常に小さい。更に、単
一電子トランジスタのソース、ドレインの両端にかけら
れる電圧は、原理的にe/2C以下である。この値は、
温度が高くなると、大きくなる必要のある値である。た
とえば、この値が非常に大きい場合について考えてみる
と、室温動作を考え、温度に対して10倍ものマージン
を持たせた接合の大きさとした場合に、つまり非常に小
さなCについて考えた時にさえも、250mVである。
であり、MOSFETと比べて非常に小さい。更に、単
一電子トランジスタのソース、ドレインの両端にかけら
れる電圧は、原理的にe/2C以下である。この値は、
温度が高くなると、大きくなる必要のある値である。た
とえば、この値が非常に大きい場合について考えてみる
と、室温動作を考え、温度に対して10倍ものマージン
を持たせた接合の大きさとした場合に、つまり非常に小
さなCについて考えた時にさえも、250mVである。
【0027】この値で、最終的な回路の出力、さらに、
いくつもの機能を経て入力、出力とする場合には、困難
が予想される。
いくつもの機能を経て入力、出力とする場合には、困難
が予想される。
【0028】そこで、最も消費電力が大きく、超微細化
に適した機能部のみを一電子トンネルトランジスタによ
って構成される回路系に置き換える事によって、消費電
力を下げ、超微細な半導体集積回路を得ることが可能と
なる。
に適した機能部のみを一電子トンネルトランジスタによ
って構成される回路系に置き換える事によって、消費電
力を下げ、超微細な半導体集積回路を得ることが可能と
なる。
【0029】ところが、CMOS系を駆動する電圧は現
在は数Vであり、更に低電圧化が図られたとしても、1
V程度の値になると言われている。一方、単一電子トラ
ンジスタは、上述したように、大きく考えた場合でさえ
も250mVである。従って、CMOSと単一電子トラ
ンジスタとの回路系をつなぐためには、何らかの交換機
が必要である。
在は数Vであり、更に低電圧化が図られたとしても、1
V程度の値になると言われている。一方、単一電子トラ
ンジスタは、上述したように、大きく考えた場合でさえ
も250mVである。従って、CMOSと単一電子トラ
ンジスタとの回路系をつなぐためには、何らかの交換機
が必要である。
【0030】このようにして、同じ基板上に微小接合群
を有する単一電子トランジスタとCMOSによる回路を
構成し、変換機を通じて単一電子トランジスタ系とMO
S系の回路をつなげば、双方の回路の長所、短所を補っ
た、低消費電力で、高集積化、高機能化の可能な半導体
集積回路が実現できる。
を有する単一電子トランジスタとCMOSによる回路を
構成し、変換機を通じて単一電子トランジスタ系とMO
S系の回路をつなげば、双方の回路の長所、短所を補っ
た、低消費電力で、高集積化、高機能化の可能な半導体
集積回路が実現できる。
【0031】本発明の好ましい態様では、単一電子トラ
ンジスタ系とMOS系の回路との接続方法として、通常
のMOSの酸化膜中の一部に単一電子トランジスタ系を
制御する電極を設置する方法がある。例えば、図24に
示すように、酸化膜中の一部に微小接合系につながる電
極103が設置されているとする。この場合、電極10
2に蓄えられる電子をm個とし、電極103に蓄えられ
ている電子をn個とすると、電極103のMOSに対す
る側には、Qs (Qs =Vg ×1/(2/C+1/
Cg )+(me/C+2ne/C)/(2/C+1/C
g )2つの微小接合の容量をC、電極103とMOS間
の容量をCg とし、1の電極に印加する電圧をVg とす
る)の電荷が現れる。2つの微小接合間に設けられた電
極101によって、電極の電子がn個からn+1個に変
化したとする。この時、Qs の変化は、2eCg /(2
Cg +C)となる。もしCg >Cであれば、Qs の変化
は、ほぼeとなる。現在用いられている程度のMOSF
ETでは、トランジスタの電流を回路中で検出可能なレ
ベルにまで変調する事は難しい。そこで、微小接合につ
ながる側ではないゲート104に、反転ぎりぎりの程度
の電圧、つまり、ソース側のわずかな近傍のみのポテン
シャルバリアが、下がらないように印加しておく。こう
することによって、微小接合につながる電極のわずかな
電荷の変化で、大きな電流の変化を得る事ができる。こ
れは、例えば極微細狭チャネルMOSFETでサブスレ
ッショルドにおいては、一電子が捕獲されたのみで電流
がオン,オフする現象が現れるのと同じで、可能であ
る。あるいはこの半導体装置を2個並べて、差分をとる
ことによって、検出可能な電流とすることもできる。
ンジスタ系とMOS系の回路との接続方法として、通常
のMOSの酸化膜中の一部に単一電子トランジスタ系を
制御する電極を設置する方法がある。例えば、図24に
示すように、酸化膜中の一部に微小接合系につながる電
極103が設置されているとする。この場合、電極10
2に蓄えられる電子をm個とし、電極103に蓄えられ
ている電子をn個とすると、電極103のMOSに対す
る側には、Qs (Qs =Vg ×1/(2/C+1/
Cg )+(me/C+2ne/C)/(2/C+1/C
g )2つの微小接合の容量をC、電極103とMOS間
の容量をCg とし、1の電極に印加する電圧をVg とす
る)の電荷が現れる。2つの微小接合間に設けられた電
極101によって、電極の電子がn個からn+1個に変
化したとする。この時、Qs の変化は、2eCg /(2
Cg +C)となる。もしCg >Cであれば、Qs の変化
は、ほぼeとなる。現在用いられている程度のMOSF
ETでは、トランジスタの電流を回路中で検出可能なレ
ベルにまで変調する事は難しい。そこで、微小接合につ
ながる側ではないゲート104に、反転ぎりぎりの程度
の電圧、つまり、ソース側のわずかな近傍のみのポテン
シャルバリアが、下がらないように印加しておく。こう
することによって、微小接合につながる電極のわずかな
電荷の変化で、大きな電流の変化を得る事ができる。こ
れは、例えば極微細狭チャネルMOSFETでサブスレ
ッショルドにおいては、一電子が捕獲されたのみで電流
がオン,オフする現象が現れるのと同じで、可能であ
る。あるいはこの半導体装置を2個並べて、差分をとる
ことによって、検出可能な電流とすることもできる。
【0032】
【実施例】以下、図面を参照して、本発明についてより
具体的に説明する。
具体的に説明する。
【0033】図2は、本発明の第1の実施例に係る微少
トンネル接合による単一電子素子からなる機能ブロック
と、従来の素子の一つであるHEMT系からなる機能ブ
ロックとを有機的に接続したものであり、従来の素子か
らなる機能ブロックが外部回路との入出力が可能である
半導体集積回路を示すブロック図である。即ち、単一電
子素子と従来型素子とが1つのLSIチップに集積され
ている。
トンネル接合による単一電子素子からなる機能ブロック
と、従来の素子の一つであるHEMT系からなる機能ブ
ロックとを有機的に接続したものであり、従来の素子か
らなる機能ブロックが外部回路との入出力が可能である
半導体集積回路を示すブロック図である。即ち、単一電
子素子と従来型素子とが1つのLSIチップに集積され
ている。
【0034】この半導体集積回路では、機能1を有する
単一電子素子からなる機能ブロックで得られた情報と、
機能2を有する従来のHEMTによって構成された機能
ブロックで得られた情報とが、相互にやりとりができる
ように構成されている。さらに、この集積回路と外部回
路とは、従来の素子であるHEMTの入出力端子によっ
て接続されている。つまり、ここで述べた集積回路は、
極めて消費電力の小さく微細化が可能な単一電子素子を
基本とする機能ブロックによって一部を構成した構造と
なっている。
単一電子素子からなる機能ブロックで得られた情報と、
機能2を有する従来のHEMTによって構成された機能
ブロックで得られた情報とが、相互にやりとりができる
ように構成されている。さらに、この集積回路と外部回
路とは、従来の素子であるHEMTの入出力端子によっ
て接続されている。つまり、ここで述べた集積回路は、
極めて消費電力の小さく微細化が可能な単一電子素子を
基本とする機能ブロックによって一部を構成した構造と
なっている。
【0035】以上述べたように、本実施例によると、超
微細で消費電力の極めて小さな集積回路が構成できると
ともに、かかる集積回路によると、それぞれの特徴を持
つ最適化されたブロックを有機的につながるよう構成
し、外部回路とは従来の素子で接続することによって、
集積回路で得られたデータが、従来の素子、あるいは設
計手法によって構成された外部回路と、読みだし、入力
を繰り返すことが可能である。
微細で消費電力の極めて小さな集積回路が構成できると
ともに、かかる集積回路によると、それぞれの特徴を持
つ最適化されたブロックを有機的につながるよう構成
し、外部回路とは従来の素子で接続することによって、
集積回路で得られたデータが、従来の素子、あるいは設
計手法によって構成された外部回路と、読みだし、入力
を繰り返すことが可能である。
【0036】次に、本発明の第2の実施例について説明
する。
する。
【0037】実施例1で述べた集積回路において、従来
の素子による機能ブロックを、HEMTのかわりにMO
SFETを用いれば、さらに応用範囲は広くなる。ま
た、この集積回路と外部回路との入出力部を、同じくM
OSFETの入出力部によって構成すれば、極めて整合
のとれた集積回路が得られる。
の素子による機能ブロックを、HEMTのかわりにMO
SFETを用いれば、さらに応用範囲は広くなる。ま
た、この集積回路と外部回路との入出力部を、同じくM
OSFETの入出力部によって構成すれば、極めて整合
のとれた集積回路が得られる。
【0038】次に、本発明の第3の実施例について説明
する。
する。
【0039】単一電子素子からなる機能ブロックと従来
の素子からなる機能ブロックとの結は、図3に示すよう
に、低電圧動作する超微細MOS差動アンプの機能を有
する信号の変換機を通じて行なうことが出来る。もちろ
ん、これ以外のタイプのアンプであっても、変換部分は
少ないのでパワーの点からも問題がないことは言うまで
もない。
の素子からなる機能ブロックとの結は、図3に示すよう
に、低電圧動作する超微細MOS差動アンプの機能を有
する信号の変換機を通じて行なうことが出来る。もちろ
ん、これ以外のタイプのアンプであっても、変換部分は
少ないのでパワーの点からも問題がないことは言うまで
もない。
【0040】また、従来型素子の機能ブロックから単一
電子素子の機能ブロックへの入力のための電圧の降下
は、従来から知られた、例えばキャパシタンス分割の方
法を用いて行なうことが出来る。このようにすることに
よって、数mV〜数10mVの信号レベルと、数Vの信
号レベルとの間で必要な部分だけ情報をやり取りするこ
とができる。
電子素子の機能ブロックへの入力のための電圧の降下
は、従来から知られた、例えばキャパシタンス分割の方
法を用いて行なうことが出来る。このようにすることに
よって、数mV〜数10mVの信号レベルと、数Vの信
号レベルとの間で必要な部分だけ情報をやり取りするこ
とができる。
【0041】このように、第1の実施例で説明した集積
回路が、信号レベルの異なった機能ブロックから構成さ
れていても、それらを有機的に接続することができ、超
微細で消費電力の極めて小さな集積回路を構成すること
が出来る。
回路が、信号レベルの異なった機能ブロックから構成さ
れていても、それらを有機的に接続することができ、超
微細で消費電力の極めて小さな集積回路を構成すること
が出来る。
【0042】次に、本発明の第4の実施例について説明
する。
する。
【0043】ここでは、同一のSOI基板上に、MOS
FETと単一電子トランジスタとを形成する工程とし
て、MOSFETを超薄膜SOI構造により形成し、単
一電子トランジスタの2つの微少接合で挟まれた部分で
ある中間電極をMOSFETよりも薄い超薄膜SOI層
で形成し、単一電子トランジスタのソース、ドレインに
つながる電極をポリシリコンで形成した集積回路につい
て説明する。
FETと単一電子トランジスタとを形成する工程とし
て、MOSFETを超薄膜SOI構造により形成し、単
一電子トランジスタの2つの微少接合で挟まれた部分で
ある中間電極をMOSFETよりも薄い超薄膜SOI層
で形成し、単一電子トランジスタのソース、ドレインに
つながる電極をポリシリコンで形成した集積回路につい
て説明する。
【0044】最初に、p−型SOI基板の一部に、MO
SFETのアクティブ領域となる超薄膜SOI層、SE
Tの中間電極となる薄膜n−型SOI層を形成する工程
について説明する。
SFETのアクティブ領域となる超薄膜SOI層、SE
Tの中間電極となる薄膜n−型SOI層を形成する工程
について説明する。
【0045】まず、SOI基板(埋め込み酸化膜層80
nm、SOI層180nm)を用意し、ダミーの熱酸化
膜100nmを形成した後、この熱酸化膜を弗化アンモ
ニウムで剥離する。再び、基板に70nmの膜厚の熱酸
化膜を形成し、弗化アンモニウムで熱酸化膜を剥離す
る。
nm、SOI層180nm)を用意し、ダミーの熱酸化
膜100nmを形成した後、この熱酸化膜を弗化アンモ
ニウムで剥離する。再び、基板に70nmの膜厚の熱酸
化膜を形成し、弗化アンモニウムで熱酸化膜を剥離す
る。
【0046】その後、再びダミーの熱酸化膜を100n
mの膜厚に形成した後、SiN膜を150nm程度の膜
厚に堆積させる。このSiN膜にレジストを塗布し、単
一電子トランジスタ以外の部分のレジストが残るよう
に、レジストのパターニングを行う。このようにして得
たレジストパタ−ンを図4に示す。図4において、参照
符号11は、薄膜SOI層を作るためのマスク、12
は、SOI中間電極部を示す。
mの膜厚に形成した後、SiN膜を150nm程度の膜
厚に堆積させる。このSiN膜にレジストを塗布し、単
一電子トランジスタ以外の部分のレジストが残るよう
に、レジストのパターニングを行う。このようにして得
たレジストパタ−ンを図4に示す。図4において、参照
符号11は、薄膜SOI層を作るためのマスク、12
は、SOI中間電極部を示す。
【0047】このレジストパターンをマスクとして用い
て、SIN膜のエッチングを行う。レジストパタ−ンを
除去した後、SIN膜から露出する部分を70nm程度
の厚さ選択酸化した後、CDEでSIN膜を取り除く。
そして、弗化アンモニウムでエッチングを行い、図5に
示すように、酸化膜を除去し、Si膜15を露出させ
る。その結果、図5に示すように、選択酸化した部分に
対応して一部分に超薄膜SOI層が形成される。このよ
うに、MOSFETが形成されるSOI層と、単一電子
トランジスタの中間電極となるSOI層の厚さが同じで
ある必要はない。
て、SIN膜のエッチングを行う。レジストパタ−ンを
除去した後、SIN膜から露出する部分を70nm程度
の厚さ選択酸化した後、CDEでSIN膜を取り除く。
そして、弗化アンモニウムでエッチングを行い、図5に
示すように、酸化膜を除去し、Si膜15を露出させ
る。その結果、図5に示すように、選択酸化した部分に
対応して一部分に超薄膜SOI層が形成される。このよ
うに、MOSFETが形成されるSOI層と、単一電子
トランジスタの中間電極となるSOI層の厚さが同じで
ある必要はない。
【0048】次いで、単一電子トランジスタの中間電極
部となる部分を開口するようにレジストパターンを形成
した後、加速電圧60KeVで燐のイオン注入を行い、
熱拡散を行い、十分に高濃度のN型層を形成する。この
場合のN型層は、低濃度であってもよく、こうすると単
一電子トランジスタの中間電極部につながる微小接合に
直列に空乏層の容量がつながることになり、ク−ロンブ
ロケイドを議論するための容量は、微小接合の容量と空
乏層の容量が直列に接続された容量となる。従って、ト
ンネル抵抗を変化させずに容量を減少させられることに
なり、より好ましい結果となる。あるいは、P型基板で
ゲートなどによって反転層が形成されているようなもの
であってもさしつかえない。こうすると、単一電子トラ
ンジスタの中間電極部の反転領域ではない部分は、低温
においてはフリ−ズアウトによって絶縁体となり、接合
の容量は減少することになる。
部となる部分を開口するようにレジストパターンを形成
した後、加速電圧60KeVで燐のイオン注入を行い、
熱拡散を行い、十分に高濃度のN型層を形成する。この
場合のN型層は、低濃度であってもよく、こうすると単
一電子トランジスタの中間電極部につながる微小接合に
直列に空乏層の容量がつながることになり、ク−ロンブ
ロケイドを議論するための容量は、微小接合の容量と空
乏層の容量が直列に接続された容量となる。従って、ト
ンネル抵抗を変化させずに容量を減少させられることに
なり、より好ましい結果となる。あるいは、P型基板で
ゲートなどによって反転層が形成されているようなもの
であってもさしつかえない。こうすると、単一電子トラ
ンジスタの中間電極部の反転領域ではない部分は、低温
においてはフリ−ズアウトによって絶縁体となり、接合
の容量は減少することになる。
【0049】次に、SOI層にMOSFETを形成する
工程について説明する。
工程について説明する。
【0050】上述のようにして得た一部分に超薄膜SO
I層が形成されているウエハを、再び50nm程度の厚
さだけ酸化した後、通常のLOCOS工程により、図6
に示すように、SDG領域17及び素子分離領域18を
形成する。そして、ゲート酸化膜を10nmの厚さに形
成する。この工程に続いて、ポリシリコンを堆積し、M
OSFETのゲートとなる部分のパターニングを行う。
I層が形成されているウエハを、再び50nm程度の厚
さだけ酸化した後、通常のLOCOS工程により、図6
に示すように、SDG領域17及び素子分離領域18を
形成する。そして、ゲート酸化膜を10nmの厚さに形
成する。この工程に続いて、ポリシリコンを堆積し、M
OSFETのゲートとなる部分のパターニングを行う。
【0051】次に、ソース、ドレインとなる部分を作る
ために、ポリシリコンのパターニングを行った後、As
のイオン注入を行って、ソース、ドレイン領域を形成す
る。このようにして、図7に示すように、超薄膜SOI
−MOSFETが完成する。図7において、参照符号2
0,21は、それぞれSDG領域、ゲート電極を示す。
ために、ポリシリコンのパターニングを行った後、As
のイオン注入を行って、ソース、ドレイン領域を形成す
る。このようにして、図7に示すように、超薄膜SOI
−MOSFETが完成する。図7において、参照符号2
0,21は、それぞれSDG領域、ゲート電極を示す。
【0052】次に、MOSFETが完成したウエハに、
単一電子トランジスタを作製する工程について説明す
る。
単一電子トランジスタを作製する工程について説明す
る。
【0053】まず、図8に示すように、上記の工程を経
たウエハの5nm程度の厚さをもつSi層22上に、2
0nmの膜厚のSiO2 膜23を堆積する。これにレジ
ストを塗布し、単一電子トランジスタの中間電極となる
部分を形成するようにパターニングを行い、レジストパ
タ−ン24を形成する。続いて、このレジストパタ−ン
24をマスクとして用いて、SiO2 層23、つづいて
Si層22を0.1μmの幅の細線25になるようにエ
ッチングして孤立させる。なお、この時、図9に示すよ
うに、レジスト29,30を用いて、下地酸化膜26上
に形成されたSi層27及びSiO2 層28を、既に作
製したMOSFETのゲート電極、ソース、ドレイン領
域、チャネルのアクティブ領域が残るようにパターニン
グしておく。
たウエハの5nm程度の厚さをもつSi層22上に、2
0nmの膜厚のSiO2 膜23を堆積する。これにレジ
ストを塗布し、単一電子トランジスタの中間電極となる
部分を形成するようにパターニングを行い、レジストパ
タ−ン24を形成する。続いて、このレジストパタ−ン
24をマスクとして用いて、SiO2 層23、つづいて
Si層22を0.1μmの幅の細線25になるようにエ
ッチングして孤立させる。なお、この時、図9に示すよ
うに、レジスト29,30を用いて、下地酸化膜26上
に形成されたSi層27及びSiO2 層28を、既に作
製したMOSFETのゲート電極、ソース、ドレイン領
域、チャネルのアクティブ領域が残るようにパターニン
グしておく。
【0054】ここで、図10に示すように、再びSiO
2 層34を200nmの厚さに堆積する。これらの工程
によって得られた膜を、レジスト35を用いて、中間電
極の長さが0.3μmになるように、薄膜SOI細線部
のパターニングを行い、次いで、図11に示すように、
Si層全面が露出するまでSiO2 層44,Si層43
のエッチングを行う。なお、図10,11において、参
照符号37,38,39,40は、断面を露出したトレ
ンチ部を示し、36,41は薄膜SOI細線部を示す。
2 層34を200nmの厚さに堆積する。これらの工程
によって得られた膜を、レジスト35を用いて、中間電
極の長さが0.3μmになるように、薄膜SOI細線部
のパターニングを行い、次いで、図11に示すように、
Si層全面が露出するまでSiO2 層44,Si層43
のエッチングを行う。なお、図10,11において、参
照符号37,38,39,40は、断面を露出したトレ
ンチ部を示し、36,41は薄膜SOI細線部を示す。
【0055】さらに、露出したSi層にトンネル絶縁膜
を形成するために、エッチング後処理を施した後、ある
いはKOHエッチングによって(111)面を露出させ
た後、熱酸化し、1〜2nmの熱酸化膜を形成する。こ
れは、場合によっては、堆積膜あるいは窒化膜でもよ
い。その後、りんドープトポリシリコン膜を堆積させて
活性化させたのち、図12に示すようにエッチングする
と、開口した部分の側壁部のみにポリシリコン46,4
7が残る、いわゆる側壁残しの形となる。
を形成するために、エッチング後処理を施した後、ある
いはKOHエッチングによって(111)面を露出させ
た後、熱酸化し、1〜2nmの熱酸化膜を形成する。こ
れは、場合によっては、堆積膜あるいは窒化膜でもよ
い。その後、りんドープトポリシリコン膜を堆積させて
活性化させたのち、図12に示すようにエッチングする
と、開口した部分の側壁部のみにポリシリコン46,4
7が残る、いわゆる側壁残しの形となる。
【0056】これに絶縁膜を堆積後、ポリシリコンを堆
積し、図12に参照符号50で示す構造の様にパターニ
ングを行えば、ゲート部が完成する。これによって単一
電子トランジスタが完成する。このゲート部は、メタル
で形成してもよいし、MODFET作製時の、ゲートの
加工の際に、あるいは、単一電子トランジスタの引き出
し電極作製時に作ってもよい。また、もちろん側壁残し
技術を使わずに、図13に示すように、パターニングで
引き出し電極を作ることも可能である。なお、図12に
おいて、参照符号45は薄膜SOI細線部、48,49
はMOSFETのソース、ドレインを示す。
積し、図12に参照符号50で示す構造の様にパターニ
ングを行えば、ゲート部が完成する。これによって単一
電子トランジスタが完成する。このゲート部は、メタル
で形成してもよいし、MODFET作製時の、ゲートの
加工の際に、あるいは、単一電子トランジスタの引き出
し電極作製時に作ってもよい。また、もちろん側壁残し
技術を使わずに、図13に示すように、パターニングで
引き出し電極を作ることも可能である。なお、図12に
おいて、参照符号45は薄膜SOI細線部、48,49
はMOSFETのソース、ドレインを示す。
【0057】最後に、作製されたMOSFETと単一電
子トランジスタに層間絶縁膜を堆積した後、通常の工程
にしたがって、コンタクトホールの開口、アルミ配線の
形成を行う。この工程によって、同じSi基板上にMO
SFETと単一電子トランジスタが形成できる。
子トランジスタに層間絶縁膜を堆積した後、通常の工程
にしたがって、コンタクトホールの開口、アルミ配線の
形成を行う。この工程によって、同じSi基板上にMO
SFETと単一電子トランジスタが形成できる。
【0058】この工程によって得られた単一電子トラン
ジスタ部の断面は、図14に示すような模式構造とな
り、極めて微小で、Si−MOSFETと同一基板上に
形成が可能な構造である。
ジスタ部の断面は、図14に示すような模式構造とな
り、極めて微小で、Si−MOSFETと同一基板上に
形成が可能な構造である。
【0059】以上、本実施例に係る方法の場合、単一電
子トランジスタの作製は、Siを使わない場合も上述と
同様の工程で行うことが出来、例えば、単一電子トラン
ジスタ動作が確認されているAlのような金属、超電導
体でも可能である。また、ポリSiを用いてもよい。
子トランジスタの作製は、Siを使わない場合も上述と
同様の工程で行うことが出来、例えば、単一電子トラン
ジスタ動作が確認されているAlのような金属、超電導
体でも可能である。また、ポリSiを用いてもよい。
【0060】また、本実施例では、SOI基板を用いた
が、通常のバルクSi基板上に通常の工程に従ってMO
SFETを形成した後、フィ−ルド酸化膜上に固相エピ
タキシ−成長によって単結晶Si層を形成し、このSi
層を単一電子トランジスタの電極部として用いることも
可能であり、こうすることにより更に面積の小さい集積
回路を得ることが出来る。
が、通常のバルクSi基板上に通常の工程に従ってMO
SFETを形成した後、フィ−ルド酸化膜上に固相エピ
タキシ−成長によって単結晶Si層を形成し、このSi
層を単一電子トランジスタの電極部として用いることも
可能であり、こうすることにより更に面積の小さい集積
回路を得ることが出来る。
【0061】次に、本発明の第5の実施例について説明
する。
する。
【0062】ここでは、薄膜SOI層をソース、ドレイ
ンにつながる電極とし、ポリシリコンを中間電極とした
単一電子トランジスタの製造方法について説明する。
ンにつながる電極とし、ポリシリコンを中間電極とした
単一電子トランジスタの製造方法について説明する。
【0063】第4の実施例のように、薄膜SOI層にM
OSFETを形成した後、同じく図11に示したような
0.1μm程度の細線を形成する。その後、SiO2 膜
を堆積し、図15に示すように、Si層が露出するよう
に開口部52を形成する。次いで、露出したSi層に薄
いトンネル酸化膜を形成する。この際、エッチングのダ
メージを減らすように、ダミー酸化膜を形成し、剥離
後、この酸化膜を形成しても良い。あるいは。KOHエ
ッチングなどによって、きれいな(111)面を露出さ
せた後にやっても良い。なお、図15において、参照符
号51は薄膜SOI細線部を示す。
OSFETを形成した後、同じく図11に示したような
0.1μm程度の細線を形成する。その後、SiO2 膜
を堆積し、図15に示すように、Si層が露出するよう
に開口部52を形成する。次いで、露出したSi層に薄
いトンネル酸化膜を形成する。この際、エッチングのダ
メージを減らすように、ダミー酸化膜を形成し、剥離
後、この酸化膜を形成しても良い。あるいは。KOHエ
ッチングなどによって、きれいな(111)面を露出さ
せた後にやっても良い。なお、図15において、参照符
号51は薄膜SOI細線部を示す。
【0064】その後、燐ドープトポリシリコン膜を堆積
させて活性化させたのち、図17,54に示したように
エッチングすると、開口した部分の側壁部54のみにポ
リシリコンが残る、いわゆる側壁残しの形となる。これ
を中間電極として用いる。なお、図16において、参照
符号53,55は薄膜SOI細線部を示す。
させて活性化させたのち、図17,54に示したように
エッチングすると、開口した部分の側壁部54のみにポ
リシリコンが残る、いわゆる側壁残しの形となる。これ
を中間電極として用いる。なお、図16において、参照
符号53,55は薄膜SOI細線部を示す。
【0065】図11に示したような細線を形成した後、
熱酸化などを行ってさらに細かくすることによって細線
化をはかれば、より面積の小さい接合となり、好ましい
大きさとなる。
熱酸化などを行ってさらに細かくすることによって細線
化をはかれば、より面積の小さい接合となり、好ましい
大きさとなる。
【0066】この工程の後、絶縁膜を堆積し、ポリシリ
コンを堆積してゲートのパターニングを行えば、単一電
子トランジスタが完成する。このゲート部は、第4の実
施例で示したように、メタルで形成してもよいし、MO
SFET作製時の、ゲートの加工の際に、あるいは、単
一電子トランジスタの引き出し電極作製時に作ってもよ
い。この工程によって得られた単一電子トランジスタ部
は、図17に示したような模式構造となり、極めて微小
で、ほとんどのSi−MOSFETと同じ基板上に構成
が可能な構造となる。
コンを堆積してゲートのパターニングを行えば、単一電
子トランジスタが完成する。このゲート部は、第4の実
施例で示したように、メタルで形成してもよいし、MO
SFET作製時の、ゲートの加工の際に、あるいは、単
一電子トランジスタの引き出し電極作製時に作ってもよ
い。この工程によって得られた単一電子トランジスタ部
は、図17に示したような模式構造となり、極めて微小
で、ほとんどのSi−MOSFETと同じ基板上に構成
が可能な構造となる。
【0067】次に、本発明の第6の実施例について説明
する。
する。
【0068】前述の第2の実施例で示した、薄いSOI
層をチャネルの部分に形成した後、通常のLOCOS工
程を行い、図18に示すようなSDG領域56を形成す
る。これに、SiO2 を400nm堆積する。この後、
図19に示すように、トレンチパタ−ン58に従ってレ
ジストをパターニングした後、これをマスクにSiO2
及びSi層のエッチングをおこなう。
層をチャネルの部分に形成した後、通常のLOCOS工
程を行い、図18に示すようなSDG領域56を形成す
る。これに、SiO2 を400nm堆積する。この後、
図19に示すように、トレンチパタ−ン58に従ってレ
ジストをパターニングした後、これをマスクにSiO2
及びSi層のエッチングをおこなう。
【0069】これに、ポリシリコン膜を堆積し、燐拡散
を行った後、側壁残しを行ない、図20に示すようにゲ
ート電極62を形成する。図中、参照符号59はMOS
FETのLOCOS領域を形成するためのマスクを、6
1はゲ−ト電極のコンタクトをとるための引き出し電極
を示す。
を行った後、側壁残しを行ない、図20に示すようにゲ
ート電極62を形成する。図中、参照符号59はMOS
FETのLOCOS領域を形成するためのマスクを、6
1はゲ−ト電極のコンタクトをとるための引き出し電極
を示す。
【0070】再び、図21に示すように、レジストを形
成した後、ソース、ドレインとなる領域部分のレジスト
を開口してレジストパターン65,66を形成し、As
のイオン注入によって、ソース、ドレイン領域を形成す
る。この後は、通常の工程にしたがって、コンタクト部
を開口し、アルミ配線の形成を行って、極めてチャネル
幅の狭いMOSFETが完成する。
成した後、ソース、ドレインとなる領域部分のレジスト
を開口してレジストパターン65,66を形成し、As
のイオン注入によって、ソース、ドレイン領域を形成す
る。この後は、通常の工程にしたがって、コンタクト部
を開口し、アルミ配線の形成を行って、極めてチャネル
幅の狭いMOSFETが完成する。
【0071】この工程によれば、図22に示したような
領域にチャネルが形成され、超薄膜で、かつ極めて幅が
狭いトランジスタ構造となる。この結果、非常に高速で
ゲートに対する相互コンダクタンスが高い性能を持つ素
子が得られる。また、この作製プロセスは、単一電子ト
ランジスタ作製のプロセスと互換性があり、第1の実施
例で示した素子が極めて容易に構成される。
領域にチャネルが形成され、超薄膜で、かつ極めて幅が
狭いトランジスタ構造となる。この結果、非常に高速で
ゲートに対する相互コンダクタンスが高い性能を持つ素
子が得られる。また、この作製プロセスは、単一電子ト
ランジスタ作製のプロセスと互換性があり、第1の実施
例で示した素子が極めて容易に構成される。
【0072】以下、図面を参照しながら本発明の第7の
実施例について説明する。
実施例について説明する。
【0073】まず図25に示すように、p型Si基板1
15上に、SiNをマスクとしてLOCOSを行ない酸
化膜116を形成した後、MOSチャネル部を構成する
ためのSiO2 17膜を5nm程度の厚さに形成する。
次に、ポリSi膜118を5nmの厚さにLPCVD法
で堆積し、さらにSiO2 膜119をCVDで堆積させ
る。続いて、この膜をパターニングし、図26に示すよ
うに微小接合を構成する中間電極部を形成する。
15上に、SiNをマスクとしてLOCOSを行ない酸
化膜116を形成した後、MOSチャネル部を構成する
ためのSiO2 17膜を5nm程度の厚さに形成する。
次に、ポリSi膜118を5nmの厚さにLPCVD法
で堆積し、さらにSiO2 膜119をCVDで堆積させ
る。続いて、この膜をパターニングし、図26に示すよ
うに微小接合を構成する中間電極部を形成する。
【0074】このポリSi層118に850℃で15分
の燐拡散を行い、続く弗化アンモニウム処理で酸化した
部分を取り除く。次いで、850℃で、30秒程度でこ
のポリSi層118の酸化を行い、微小接合の絶縁膜部
を形成する。続いて、ポリSi膜を100nm程度の厚
さに堆積する。このポリSi膜も850℃で20分の燐
拡散を行い、続く弗化アンモニウム処理により、酸化し
た部分を取り除き、電極部のための膜を形成する。
の燐拡散を行い、続く弗化アンモニウム処理で酸化した
部分を取り除く。次いで、850℃で、30秒程度でこ
のポリSi層118の酸化を行い、微小接合の絶縁膜部
を形成する。続いて、ポリSi膜を100nm程度の厚
さに堆積する。このポリSi膜も850℃で20分の燐
拡散を行い、続く弗化アンモニウム処理により、酸化し
た部分を取り除き、電極部のための膜を形成する。
【0075】次に、図27に示すように、このポリSi
膜をパターニングし、微小接合部を構成するための電極
120、ゲート部122、MOSの絶縁膜中に構成され
る電極部121を形成する。続いて、SiO2 膜をCV
Dで50nm、さらにLPCVDによりポリSiを20
0nmの厚さに堆積する。このポリSiに850℃で3
0分の燐拡散を行い、続いて弗化アンモニウムにより処
理して、酸化した部分を取り除く。
膜をパターニングし、微小接合部を構成するための電極
120、ゲート部122、MOSの絶縁膜中に構成され
る電極部121を形成する。続いて、SiO2 膜をCV
Dで50nm、さらにLPCVDによりポリSiを20
0nmの厚さに堆積する。このポリSiに850℃で3
0分の燐拡散を行い、続いて弗化アンモニウムにより処
理して、酸化した部分を取り除く。
【0076】続く工程で、ポリSiをパターニングし、
MOSのゲート電極を形成する。次いで、このMOSの
ソース、ドレイン部を形成するためにパターニングを行
った後、Asのイオン注入を行う。最後に、層間絶縁膜
を堆積後、すべての電極に配線をするためにパターニン
グをし、コンタクトを開ける。その後は、通常の工程に
従って、Al配線、Padを形成し、所望の素子が完成
する。
MOSのゲート電極を形成する。次いで、このMOSの
ソース、ドレイン部を形成するためにパターニングを行
った後、Asのイオン注入を行う。最後に、層間絶縁膜
を堆積後、すべての電極に配線をするためにパターニン
グをし、コンタクトを開ける。その後は、通常の工程に
従って、Al配線、Padを形成し、所望の素子が完成
する。
【0077】上記の実施例の他に、図23に示したよう
に、一つの微小接合を有するの場合にも同様の効果を得
る事ができる。
に、一つの微小接合を有するの場合にも同様の効果を得
る事ができる。
【0078】
【発明の効果】以上説明したように、本発明によれば、
消費電力が小さく、微細化に耐える単一電子トランジス
タを基本として構成した機能ブロックと、これまでの素
子によって充分な機能が果たせる機能ブロックとを接続
することによって、つまり、単一電子トランジスタによ
る機能ブロックを、従来の大規模集積回路の機能の一部
として用いることによって、高機能、高集積化が可能
な、消費電力の極めて小さい半導体集積回路を得ること
が可能になった。
消費電力が小さく、微細化に耐える単一電子トランジス
タを基本として構成した機能ブロックと、これまでの素
子によって充分な機能が果たせる機能ブロックとを接続
することによって、つまり、単一電子トランジスタによ
る機能ブロックを、従来の大規模集積回路の機能の一部
として用いることによって、高機能、高集積化が可能
な、消費電力の極めて小さい半導体集積回路を得ること
が可能になった。
【図1】単一電子トランジスタを示す図。
【図2】本発明の第1の実施例に係る、単一電子素子に
よって構成された機能ブロックと、従来のMOSFET
によって構成された機能ブロックとが、変換機(インタ
ーフェス)によって接続されることによって構成された
集積回路を示す図。
よって構成された機能ブロックと、従来のMOSFET
によって構成された機能ブロックとが、変換機(インタ
ーフェス)によって接続されることによって構成された
集積回路を示す図。
【図3】本発明の第3の実施例に係る、単一電子素子と
従来型素子をつなぐための変換機を示す図。
従来型素子をつなぐための変換機を示す図。
【図4】単一電子トランジスタ部を示す図。
【図5】図4のA−A´で切断した断面図。
【図6】図5においてLOCOSの酸化膜を作製した後
の構造を示す断面図。
の構造を示す断面図。
【図7】完成したMOSFETの上面図。
【図8】(a)単一電子トランジスタの薄膜SOI層を
細線として加工するためのパターニング工程を示す断面
図、及び(b)上面図。
細線として加工するためのパターニング工程を示す断面
図、及び(b)上面図。
【図9】(a)単一電子トランジスタのSOI層の細線
を作製するために、レジストをマスクにSiO2 層及び
Si層をエッチングした後の構造を示す図、及び(b)
n−MOSFETのためのマスク図。
を作製するために、レジストをマスクにSiO2 層及び
Si層をエッチングした後の構造を示す図、及び(b)
n−MOSFETのためのマスク図。
【図10】作製した細線を中間電極として加工し、ソー
ス、ドレインにつながるポリシリコン電極を作製するた
めのパターン層を示す図。
ス、ドレインにつながるポリシリコン電極を作製するた
めのパターン層を示す図。
【図11】図10に示すレジストをマスクとして用いて
Si層、SiO2 層をエッチングで加工した後の構造を
示す上面図及び断面図。
Si層、SiO2 層をエッチングで加工した後の構造を
示す上面図及び断面図。
【図12】ソース、ドレインとなる電極を、側壁残しで
作製してできた単一電子トランジスタと、n−MOSF
ETを示す図。
作製してできた単一電子トランジスタと、n−MOSF
ETを示す図。
【図13】パターニングによって作製した、中間電極を
SOI層とし、引き出し電極をポリシリコンで作製した
単一電子トランジスタを示す図。
SOI層とし、引き出し電極をポリシリコンで作製した
単一電子トランジスタを示す図。
【図14】中間電極を薄膜SOIで構成した単一電子ト
ランジスタの概念を示す図。
ランジスタの概念を示す図。
【図15】本発明の第5の実施例に係る、薄膜SOI層
に細線を形成した後、中間電極部を作るためのトレンチ
を形成した構造を示す図。
に細線を形成した後、中間電極部を作るためのトレンチ
を形成した構造を示す図。
【図16】図15で形成したトレンチ部に、側壁残しに
よってポリシリコン電極を形成した構造を示す図。
よってポリシリコン電極を形成した構造を示す図。
【図17】ソース、ドレイン電極を薄膜SOIで構成し
た単一電子トランジスタの概念を示す図。
た単一電子トランジスタの概念を示す図。
【図18】本発明の第6の実施例に係る、LOCOSを
作るためのマスクを示す図。
作るためのマスクを示す図。
【図19】チャネル領域形成のためのトレンチを掘るた
めのマスクを示す図。
めのマスクを示す図。
【図20】ポリシリコン膜を堆積後、側壁残しによりゲ
ート電極を形成し、コンタクトを取るための引き出し部
をつけた構造を示す図。
ート電極を形成し、コンタクトを取るための引き出し部
をつけた構造を示す図。
【図21】ソース、ドレイン領域形成のため、n+ イオ
ン注入を行うためのマスクを示す図。
ン注入を行うためのマスクを示す図。
【図22】薄膜SOIに作製された狭チャネル部を説明
するための断面図。
するための断面図。
【図23】1つのトンネル接合を有する素子を示す回路
図。
図。
【図24】本発明の第7の実施例に係る半導体集積回路
を示す回路図。
を示す回路図。
【図25】本発明の第7の実施例に係る半導体集積回路
を説明する図。
を説明する図。
【図26】本発明の第7の実施例に係る半導体集積回路
を説明する図。
を説明する図。
【図27】本発明の第7の実施例に係る半導体集積回路
を説明する図。
を説明する図。
【図28】一電子トランジスタを用いたフリップフロッ
プ回路図。
プ回路図。
1,2…微少接合、3…ゲートを構成するキャパシタ
部、4…ゲート電源、5…ドレイン電源、11,13…
薄膜SOI層を作るためのマスク、12…SOI中間電
極部、14…MOSFETのSDG領域のマスク、15
…Si層、16…SOIの下地酸化膜、17…Si層、
18…SOI下地酸化膜とLOCOS形成過程によって
作製された酸化膜、20…SDG領域、21…ゲート電
極、22…Si層、23…SiO2 層、24…レジス
ト、25…薄膜SOIの細線、26…下地酸化膜、27
…Si層、28…SiO2 層、29,30…レジスト、
31…下地酸化膜層、32…Si層、33…SiO
2 層、34…堆積させたSiO2 層、35…レジスト、
36…薄膜SOIの細線部、37,38,39,40…
Si断面部を露出させたトレンチ部、41…薄膜SOI
細線部、42…下地酸化膜、43…Si層、44…Si
O2 層、45…薄膜SOIの細線部、46,47…ソー
ス、ドインにつながる側壁残しによって作製された電極
部と、コンタクトを取るための電極部、48,49…n
−MOSFETのSDG領域、50…ゲート電極、51
…薄膜SOI細線部、52…中間電極を形成するための
トレンチ部、53,55…薄膜SOI細線部、54…中
間電極部のために形成された側壁残しポリシリコン、5
6,57…n−MOSFETのLOCOS領域を形成す
るためのマスク、58…チャネルとなるSiの側壁部を
露出させるためのトレンチパターン、59…n−MOS
FETのLOCOS領域を形成するためのマスク、60
…チャネルとなるSiの側壁部を露出させるためのトレ
ンチパターン、61…ゲート電極のコンタクトを取るた
めの引き出し電極、62…側壁残しによって作製された
ポリシリコンゲート電極、65,66…ソース、ドレイ
ン形成のため、イオン注入を行うためのパターン、1
a,2a,3a,4a,5a…外部電極につながるコン
タクト、101…微小接合間を制御するゲート部、10
2…微小接合間を結ぶ電極、103…MOSのゲート酸
化膜中に形成され、微小接合と結合される電極、104
…MOSを制御するための電極、105,106…クー
ロンブロッケイドが現象として起こり得る程度の大きさ
を持つ微小接合、115…Si基板、116…LOCO
S、117…酸化膜、118…中間電極を形成するPo
ly−Si膜、119…SiO2 膜、120…微小接合
を形成する電極、121…MOSのゲート酸化膜中に形
成され、微小接合と結合される電極、122…2つの微
小接合間の電位を制御するゲート電極。
部、4…ゲート電源、5…ドレイン電源、11,13…
薄膜SOI層を作るためのマスク、12…SOI中間電
極部、14…MOSFETのSDG領域のマスク、15
…Si層、16…SOIの下地酸化膜、17…Si層、
18…SOI下地酸化膜とLOCOS形成過程によって
作製された酸化膜、20…SDG領域、21…ゲート電
極、22…Si層、23…SiO2 層、24…レジス
ト、25…薄膜SOIの細線、26…下地酸化膜、27
…Si層、28…SiO2 層、29,30…レジスト、
31…下地酸化膜層、32…Si層、33…SiO
2 層、34…堆積させたSiO2 層、35…レジスト、
36…薄膜SOIの細線部、37,38,39,40…
Si断面部を露出させたトレンチ部、41…薄膜SOI
細線部、42…下地酸化膜、43…Si層、44…Si
O2 層、45…薄膜SOIの細線部、46,47…ソー
ス、ドインにつながる側壁残しによって作製された電極
部と、コンタクトを取るための電極部、48,49…n
−MOSFETのSDG領域、50…ゲート電極、51
…薄膜SOI細線部、52…中間電極を形成するための
トレンチ部、53,55…薄膜SOI細線部、54…中
間電極部のために形成された側壁残しポリシリコン、5
6,57…n−MOSFETのLOCOS領域を形成す
るためのマスク、58…チャネルとなるSiの側壁部を
露出させるためのトレンチパターン、59…n−MOS
FETのLOCOS領域を形成するためのマスク、60
…チャネルとなるSiの側壁部を露出させるためのトレ
ンチパターン、61…ゲート電極のコンタクトを取るた
めの引き出し電極、62…側壁残しによって作製された
ポリシリコンゲート電極、65,66…ソース、ドレイ
ン形成のため、イオン注入を行うためのパターン、1
a,2a,3a,4a,5a…外部電極につながるコン
タクト、101…微小接合間を制御するゲート部、10
2…微小接合間を結ぶ電極、103…MOSのゲート酸
化膜中に形成され、微小接合と結合される電極、104
…MOSを制御するための電極、105,106…クー
ロンブロッケイドが現象として起こり得る程度の大きさ
を持つ微小接合、115…Si基板、116…LOCO
S、117…酸化膜、118…中間電極を形成するPo
ly−Si膜、119…SiO2 膜、120…微小接合
を形成する電極、121…MOSのゲート酸化膜中に形
成され、微小接合と結合される電極、122…2つの微
小接合間の電位を制御するゲート電極。
フロントページの続き
(56)参考文献 特開 平5−110065(JP,A)
特開 平6−97366(JP,A)
特開 平7−297382(JP,A)
特開 平7−221322(JP,A)
特開 平6−302807(JP,A)
特開 平6−224412(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H01L 29/66
H01L 29/06
H01L 29/80
H01L 29/812
H01L 29/778
H01L 21/338
H01L 27/04
H01L 21/82
H01L 29/78 - 29/786
H01L 27/06
Claims (5)
- 【請求項1】 微小トンネル接合素子を含む第1の回路
により構成された第1の機能ブロックと、この第1の機
能ブロックに信号変換器を介して相互に接続された、電
界効果トランジスタを含む第2の回路により構成された
第2の機能ブロックとを具備し、 前記第1の回路と前記第2の回路とは同一基板上に形成
され、前記微小トンネル接合素子は、前記基板上に形成
された絶縁層と、この絶縁層上に形成された一対の電極
と、これら一対の電極間に、トンネル絶縁膜を介して配
置されたアイランド電極とを備え、前記一対の電極、絶
縁性薄膜及びアイランド電極により2個の微小トンネル
接合が直列に形成され、単一電子効果によって動作する
ことを特徴と する半導体集積回路。 - 【請求項2】 前記信号変換器は、MISFETによっ
て構成された差動アンプであることを特徴とする請求項
1に記載の半導体集積回路。 - 【請求項3】 前記信号変換器には、ゲート絶縁膜を有
する電界効果トランジスタが含まれ、前記ゲート絶縁膜
の中のソース側に他の電極が形成され、この電極は、前
記微小トンネル接合素子に接続されていることを特徴と
する請求項1に記載の半導体集積回路。 - 【請求項4】 前記第2の機能ブロックの中に、外部に
対する入出力部が設けられ、該入出力部は電界効果トラ
ンジスタにより構成されていることを特徴とする請求項
1に記載の半導体集積回路。 - 【請求項5】 前記第2の機能ブロックは、外部回路と
接続した入出力部を備え、前記第1の機能ブロックと前
記外部回路の間に配置され、前記信号変換器は、前記第
1の機能ブロックから来た信号を増幅し、増幅された信
号を前記第2の機能ブロックの入出力部を介して外部回
路に出力し、また、前記信号変換器は、前記第2の機能
ブロックの入出力部を介して前記外部回路から来た信号
を減衰し、減衰された信号を前記第1の機能ブロックヘ
入力することを特徴とする請求項1に記載の半導体集積
回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05690795A JP3393949B2 (ja) | 1995-03-16 | 1995-03-16 | 半導体集積回路 |
US08/616,458 US5754077A (en) | 1995-03-16 | 1996-03-15 | Semiconductor integrated circuit having plural functional blocks, wherein one of the blocks comprises a small tunnel junction device and another block comprises a FET |
US09/074,651 US5963471A (en) | 1995-03-16 | 1998-05-08 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05690795A JP3393949B2 (ja) | 1995-03-16 | 1995-03-16 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08255918A JPH08255918A (ja) | 1996-10-01 |
JP3393949B2 true JP3393949B2 (ja) | 2003-04-07 |
Family
ID=13040532
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05690795A Expired - Fee Related JP3393949B2 (ja) | 1995-03-16 | 1995-03-16 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3393949B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100434534B1 (ko) * | 1998-10-13 | 2004-07-16 | 삼성전자주식회사 | 쇼트키 터널 장벽을 이용한 단일 전자 트랜지스터 및 그 제조방법 |
DE19858759C1 (de) * | 1998-12-18 | 2000-03-23 | Siemens Ag | Schaltungsanordnung mit mindestens einem nanoelektronischen Bauelement und Verfahren zu deren Herstellung |
-
1995
- 1995-03-16 JP JP05690795A patent/JP3393949B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08255918A (ja) | 1996-10-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |