JP3393949B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数個の機能ブロック
が接続して構成される半導体集積回路に係り、特に、単
一電子トンネル現象が生ずる静電容量の小さいトンネル
接合を用いて構成した半導体素子を具備する半導体集積
回路に関する。

【０００２】

【従来の技術】これまでのメモリやロジックなどの集積
回路は、ＭＩＳＦＥＴによって構成されており、その発
展はＭＩＳＦＥＴの微細化によって担われてきた。この
ＭＩＳＦＥＴを用いた集積回路においては、単位論理動
作あたりの消費電力は、１フェムトジュールである。実
際の回路において負荷がある場合には、１０フェムトジ
ュール程度に劣化する。

【０００３】この場合、クロック周波数を１ギガヘルツ
とすると、１素子あたりの消費電力は１０マイクロワッ
トとなり、１００メガゲートとすると、チップあたり１
キロワットという膨大な消費電力となることが予想され
る。

【０００４】また、高集積化、高速化を担ってきたＭＯ
ＳＦＥＴ単体の微細化について考えてみると、ソース、
ドレイン部の拡散層間のパンチスルー、ゲート薄膜化に
よるリーク電流、等の問題により、微細化がしだいに困
難となりつつある。また一方では、微細化を行っても、
周辺容量の増大によって高速化が図れなくなりつつあ
る。そして、さらなる微細化によって、素子を動かす電
子数が数百個という微量になるため、ゲート酸化膜に電
子が一個トラップされるとドレイン電流は数十％も変化
し、誤動作の危険性が考えられる。

【０００５】一方、微細化にともなって現れてくる新た
な現象を利用した素子が提案されているが、その中で、
一電子トランジスタ（ＳＥＴ）と言う素子がある（例え
ばＩＥＥＥ Ｔｒａｎｓ．Ｍａｇｎｅｔｉｃｓ ｖｏ
ｌ．ＭＡＧ−２３ ｐｐ．１１４２−１１４５）。この
素子は、クーロンブロッケイドといわれる微小トンネル
接合で現れる現象を利用した素子で、２個の微小接合を
有し、２つの接合間の電極に容量結合するゲートで、電
流を制御する構造になっている（図１）。このトランジ
スタを用いた回路が提案されているが（図２８）、最終
的にどのような形で情報を検知するかという事は未知の
ものがある。

【０００６】ＳＥＴ系を支配する電圧は、作られた接合
の容量をＣとすると、ｅ／Ｃ程度を特徴的な値とする電
圧であり、これまでに使われているＣＭＯＳ系の電源電
圧３Ｖと比べて非常に小さい。また、ＳＥＴに流れる電
流は、これまでのＣＭＯＳ系と比較しｎＡ以下と非常に
小さい。これらのことから、最終的なＬＳＩ上でＳＥＴ
を用いる場合、あるいはこれまでのＣＭＯＳ系とＳＥＴ
とを回路上結び付ける場合には、制御する電圧レベルの
違い、あるいは電流レベルの違いが、大きな障害となる
事が予想される。

【０００７】

【発明が解決しようとする課題】このように、高集積化
による膨大な消費電力のため、大規模集積半導体装置の
集積化の限界は、発熱の問題に帰することになる。さら
に、それらが解決されても、ＭＯＳＦＥＴ単体の微細化
の限界、微細化によるメリットの減少、等の問題が、今
後の集積回路の発展のさまたげとなる。

【０００８】また、ＳＥＴによって組まれた回路を集積
回路として用いる際に、最終的にどのような形で情報を
検知するかという事は研究されていない。ＳＥＴ系を支
配する電圧は、作られた微小接合の容量をＣとすると、
ｅ／Ｃを特徴的な値とする電圧であり、今のプロセス技
術では、制御よく作ろうとすると１ｍＶよりも十分小さ
い。一方、これまでに用いられているＣＭＯＳ系の電源
電圧は３Ｖであり、これは０．１μｍ世代では１Ｖにな
る事が予想される。さらに、ＳＥＴに流れる電流はｎＡ
以下の電流レベルであり、これまでのＣＭＯＳ系と比較
し非常に小さい。これらのことから、情報検知のため、
あるいは、論理結合のために、最終的なＬＳＩ、また
は、これまでのＣＭＯＳ系とＳＥＴとを回路上結び付け
る場合には、これらの事が大きな障害となる事が予想さ
れる。

【０００９】本発明は、上記問題を解決するためになさ
れ、消費電力を大幅に下げられ、かつ微細化によって特
性が劣化しない素子を用いて構成した、大規模集積化が
可能な半導体集積回路を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明（請求項１）は、
微小トンネル接合素子を含む第１の回路により構成され
た第１の機能ブロックと、この第１の機能ブロックに相
互に接続された、電界効果トランジスタを含む第２の回
路により構成された第２の機能ブロックとを具備する半
導体集積回路を提供する。

【００１１】この半導体集積回路において、前記第１の
回路と前記第２の回路とは同一基板上に形成されている
ことが好ましい。この場合、前記微小トンネル接合素子
の電極は、前記基板上に形成された絶縁層上に形成され
た導電層により構成し、前記微小トンネル接合素子のト
ンネル絶縁膜は、前記導電層上に形成された絶縁薄膜に
より構成することが出来る。なお、微小トンネル接合素
子は、単一電子効果によって動作するものとすることが
出来る。

【００１２】また、前記第１の第１の機能ブロックと第
２の第１の機能ブロックとは、信号変換器を介して接続
されている構成とすることが出来る。信号変換器として
は、ＭＩＳＦＥＴによって構成された差動アンプを用い
ることが出来る。

【００１３】更に、前記信号変換器には、ゲ−ト絶縁膜
を有する電界効果トランジスタが含まれ、前記ゲ−ト絶
縁膜の中のソ−ス側に他の電極が形成され、この電極
は、前記前記微小トンネル接合素子に接続されている構
成とすることが出来る。

【００１４】更にまた、前記第２の機能ブロックの中
に、外部に対する入出力部が設けられ、該入出力部は電
界効果トランジスタにより構成されている構成とするこ
とが出来る。

【００１５】以上挙げた構成のほか、本発明の好ましい
態様として、以下の構成を挙げることが出来る。

【００１６】（１）微小トンネル接合素子の少なくとも
１つの電極は、Ｓｉ基板上のＳＯＩ層により構成され、
このＳＯＩ層の厚さは５０ｎｍ以下である。

【００１７】（２）第２の回路に含まれるＭＩＦＥＴ
は、Ｓｉ基板上に設けられたＳＯＩ層の厚さをチャネル
の幅とし、このＳｉ層の側壁部に設けられた絶縁膜層を
介してゲート電極が設けられ、このゲート電極はチャネ
ルとなるＳｉ層の上部に設けられたＳｉＯ₂ 層上には形
成されないように設けられている。

【００１８】（３）第２の回路に含まれる電界効果トラ
ンジスタのゲ−ト絶縁膜の中に他の電極を形成し、この
電極を、前記微小トンネル接合素子に接続する構成にお
いて、微小接合は、２つ以上の直列接合により構成さ
れ、微小接合間の電極に、キャパシタカップルするよう
な入出力が可能な電極が設けられている。

【００１９】（４）信号変換器に含まれる電界効果トラ
ンジスタのゲ−ト絶縁膜の中に他の電極を形成し、この
電極を、前記微小トンネル接合素子に接続する構成にお
いて、微小トンネル接合の静電容量の大きさＣは、温度
Ｔに対してｅ² ／２Ｃ＞Ｋ_BＴの条件を満たしている。
ここで、Ｋ_B は、ボルツマン係数である。

【００２０】（５）信号変換器に含まれる電界効果トラ
ンジスタのゲ−ト絶縁膜の中に他の電極を形成し、この
電極を、前記微小トンネル接合素子に接続する構成にお
いて、絶縁膜中の電極と半導体基板との容量Ｃ_g は、絶
縁膜中の電極がつながる微小トンネル接合Ｃに対して、
Ｃ_g ＞Ｃを満たしている。

【００２１】

【作用】超微細化が原理的に可能で、消費電力の極めて
小さい素子として、単一電子トランジスタと呼ばれるも
のが提案されている（例えば、ＩＥＥＥ Ｔｒａｎｓ．
Ｍａｇｎｅｔｉｃｓ ｖｏｌ．ＭＡＭＧ−２３ ｐｐ．
１１４２−１１４５）。これは、クーロンブロッケイド
といわれる微少トンネル接合で現れる現象を利用した素
子であり、図１に示すように、２つの微少トンネル接合
１，２を有し、これら２つの微少トンネル接合間の電極
に対して容量結合するゲート３により、トランジスタの
ＯＮ／ＯＦＦを制御する構造になっている。なお、図１
において、参照符号４，５は、ゲ−ト電源、ドレイン電
源をそれぞれ示す。

【００２２】まず、この素子の消費電力について考えて
みる。この素子の場合、トンネル抵抗をＲ_i とし、容量
をＣとすると、遅延時間はＲ_i Ｃで特徴づけられると考
えられる。Ｃについては、接合面積を１０ｎｍ×１０ｎ
ｍとすると、金属の場合の典型的な容量として３ａＦに
なる。

【００２３】一方、Ｒ_i については、一電子トンネルト
ランジスタを動かすには量子抵抗（２５Ｋオーム）より
も十分大きいことが必要である。ここでは、１００Ｋオ
ームとする。従って、ここでのパラメータから遅延時間
は０．３ピコ秒となる。一方、クーロンブロッケイドを
特徴づける電圧スケールはｅ／２Ｃであり、上記の仮定
でこの値は約２５ｍＶとなる。ロジックスイングをこの
値の２倍とすると、５０ｍＶである。これによって、一
電子によってスイッチングする時のエネルギーは８×１
０^-21 ジュール、消費電力としては２５ｎＷ程度とな
る。

【００２４】また、チップあたりの消費電力は、１００
メガゲートの集積度、１ギガのクロック周波数を仮定す
ると、０．８ミリワット／チップ程度の極めて小さい消
費電力となる。

【００２５】更に、この素子は一個の電子を制御してい
ることになる上に、微小な面積の接合のみで決まり、微
細化による限界は従来の素子に比べて飛躍的に延びる。

【００２６】ところが、ＳＥＴに流れる電流はｎＡ以下
であり、ＭＯＳＦＥＴと比べて非常に小さい。更に、単
一電子トランジスタのソース、ドレインの両端にかけら
れる電圧は、原理的にｅ／２Ｃ以下である。この値は、
温度が高くなると、大きくなる必要のある値である。た
とえば、この値が非常に大きい場合について考えてみる
と、室温動作を考え、温度に対して１０倍ものマージン
を持たせた接合の大きさとした場合に、つまり非常に小
さなＣについて考えた時にさえも、２５０ｍＶである。

【００２７】この値で、最終的な回路の出力、さらに、
いくつもの機能を経て入力、出力とする場合には、困難
が予想される。

【００２８】そこで、最も消費電力が大きく、超微細化
に適した機能部のみを一電子トンネルトランジスタによ
って構成される回路系に置き換える事によって、消費電
力を下げ、超微細な半導体集積回路を得ることが可能と
なる。

【００２９】ところが、ＣＭＯＳ系を駆動する電圧は現
在は数Ｖであり、更に低電圧化が図られたとしても、１
Ｖ程度の値になると言われている。一方、単一電子トラ
ンジスタは、上述したように、大きく考えた場合でさえ
も２５０ｍＶである。従って、ＣＭＯＳと単一電子トラ
ンジスタとの回路系をつなぐためには、何らかの交換機
が必要である。

【００３０】このようにして、同じ基板上に微小接合群
を有する単一電子トランジスタとＣＭＯＳによる回路を
構成し、変換機を通じて単一電子トランジスタ系とＭＯ
Ｓ系の回路をつなげば、双方の回路の長所、短所を補っ
た、低消費電力で、高集積化、高機能化の可能な半導体
集積回路が実現できる。

【００３１】本発明の好ましい態様では、単一電子トラ
ンジスタ系とＭＯＳ系の回路との接続方法として、通常
のＭＯＳの酸化膜中の一部に単一電子トランジスタ系を
制御する電極を設置する方法がある。例えば、図２４に
示すように、酸化膜中の一部に微小接合系につながる電
極１０３が設置されているとする。この場合、電極１０
２に蓄えられる電子をｍ個とし、電極１０３に蓄えられ
ている電子をｎ個とすると、電極１０３のＭＯＳに対す
る側には、Ｑ_s （Ｑ_s ＝Ｖ_g ×１／（２／Ｃ＋１／
Ｃ_g ）＋（ｍｅ／Ｃ＋２ｎｅ／Ｃ）／（２／Ｃ＋１／Ｃ
_g ）２つの微小接合の容量をＣ、電極１０３とＭＯＳ間
の容量をＣ_g とし、１の電極に印加する電圧をＶ_g とす
る）の電荷が現れる。２つの微小接合間に設けられた電
極１０１によって、電極の電子がｎ個からｎ＋１個に変
化したとする。この時、Ｑ_s の変化は、２ｅＣ_g ／（２
Ｃ_g ＋Ｃ）となる。もしＣ_g ＞Ｃであれば、Ｑ_s の変化
は、ほぼｅとなる。現在用いられている程度のＭＯＳＦ
ＥＴでは、トランジスタの電流を回路中で検出可能なレ
ベルにまで変調する事は難しい。そこで、微小接合につ
ながる側ではないゲート１０４に、反転ぎりぎりの程度
の電圧、つまり、ソース側のわずかな近傍のみのポテン
シャルバリアが、下がらないように印加しておく。こう
することによって、微小接合につながる電極のわずかな
電荷の変化で、大きな電流の変化を得る事ができる。こ
れは、例えば極微細狭チャネルＭＯＳＦＥＴでサブスレ
ッショルドにおいては、一電子が捕獲されたのみで電流
がオン，オフする現象が現れるのと同じで、可能であ
る。あるいはこの半導体装置を２個並べて、差分をとる
ことによって、検出可能な電流とすることもできる。

【００３２】

【実施例】以下、図面を参照して、本発明についてより
具体的に説明する。

【００３３】図２は、本発明の第１の実施例に係る微少
トンネル接合による単一電子素子からなる機能ブロック
と、従来の素子の一つであるＨＥＭＴ系からなる機能ブ
ロックとを有機的に接続したものであり、従来の素子か
らなる機能ブロックが外部回路との入出力が可能である
半導体集積回路を示すブロック図である。即ち、単一電
子素子と従来型素子とが１つのＬＳＩチップに集積され
ている。

【００３４】この半導体集積回路では、機能１を有する
単一電子素子からなる機能ブロックで得られた情報と、
機能２を有する従来のＨＥＭＴによって構成された機能
ブロックで得られた情報とが、相互にやりとりができる
ように構成されている。さらに、この集積回路と外部回
路とは、従来の素子であるＨＥＭＴの入出力端子によっ
て接続されている。つまり、ここで述べた集積回路は、
極めて消費電力の小さく微細化が可能な単一電子素子を
基本とする機能ブロックによって一部を構成した構造と
なっている。

【００３５】以上述べたように、本実施例によると、超
微細で消費電力の極めて小さな集積回路が構成できると
ともに、かかる集積回路によると、それぞれの特徴を持
つ最適化されたブロックを有機的につながるよう構成
し、外部回路とは従来の素子で接続することによって、
集積回路で得られたデータが、従来の素子、あるいは設
計手法によって構成された外部回路と、読みだし、入力
を繰り返すことが可能である。

【００３６】次に、本発明の第２の実施例について説明
する。

【００３７】実施例１で述べた集積回路において、従来
の素子による機能ブロックを、ＨＥＭＴのかわりにＭＯ
ＳＦＥＴを用いれば、さらに応用範囲は広くなる。ま
た、この集積回路と外部回路との入出力部を、同じくＭ
ＯＳＦＥＴの入出力部によって構成すれば、極めて整合
のとれた集積回路が得られる。

【００３８】次に、本発明の第３の実施例について説明
する。

【００３９】単一電子素子からなる機能ブロックと従来
の素子からなる機能ブロックとの結は、図３に示すよう
に、低電圧動作する超微細ＭＯＳ差動アンプの機能を有
する信号の変換機を通じて行なうことが出来る。もちろ
ん、これ以外のタイプのアンプであっても、変換部分は
少ないのでパワーの点からも問題がないことは言うまで
もない。

【００４０】また、従来型素子の機能ブロックから単一
電子素子の機能ブロックへの入力のための電圧の降下
は、従来から知られた、例えばキャパシタンス分割の方
法を用いて行なうことが出来る。このようにすることに
よって、数ｍＶ〜数１０ｍＶの信号レベルと、数Ｖの信
号レベルとの間で必要な部分だけ情報をやり取りするこ
とができる。

【００４１】このように、第１の実施例で説明した集積
回路が、信号レベルの異なった機能ブロックから構成さ
れていても、それらを有機的に接続することができ、超
微細で消費電力の極めて小さな集積回路を構成すること
が出来る。

【００４２】次に、本発明の第４の実施例について説明
する。

【００４３】ここでは、同一のＳＯＩ基板上に、ＭＯＳ
ＦＥＴと単一電子トランジスタとを形成する工程とし
て、ＭＯＳＦＥＴを超薄膜ＳＯＩ構造により形成し、単
一電子トランジスタの２つの微少接合で挟まれた部分で
ある中間電極をＭＯＳＦＥＴよりも薄い超薄膜ＳＯＩ層
で形成し、単一電子トランジスタのソース、ドレインに
つながる電極をポリシリコンで形成した集積回路につい
て説明する。

【００４４】最初に、ｐ−型ＳＯＩ基板の一部に、ＭＯ
ＳＦＥＴのアクティブ領域となる超薄膜ＳＯＩ層、ＳＥ
Ｔの中間電極となる薄膜ｎ−型ＳＯＩ層を形成する工程
について説明する。

【００４５】まず、ＳＯＩ基板（埋め込み酸化膜層８０
ｎｍ、ＳＯＩ層１８０ｎｍ）を用意し、ダミーの熱酸化
膜１００ｎｍを形成した後、この熱酸化膜を弗化アンモ
ニウムで剥離する。再び、基板に７０ｎｍの膜厚の熱酸
化膜を形成し、弗化アンモニウムで熱酸化膜を剥離す
る。

【００４６】その後、再びダミーの熱酸化膜を１００ｎ
ｍの膜厚に形成した後、ＳｉＮ膜を１５０ｎｍ程度の膜
厚に堆積させる。このＳｉＮ膜にレジストを塗布し、単
一電子トランジスタ以外の部分のレジストが残るよう
に、レジストのパターニングを行う。このようにして得
たレジストパタ−ンを図４に示す。図４において、参照
符号１１は、薄膜ＳＯＩ層を作るためのマスク、１２
は、ＳＯＩ中間電極部を示す。

【００４７】このレジストパターンをマスクとして用い
て、ＳＩＮ膜のエッチングを行う。レジストパタ−ンを
除去した後、ＳＩＮ膜から露出する部分を７０ｎｍ程度
の厚さ選択酸化した後、ＣＤＥでＳＩＮ膜を取り除く。
そして、弗化アンモニウムでエッチングを行い、図５に
示すように、酸化膜を除去し、Ｓｉ膜１５を露出させ
る。その結果、図５に示すように、選択酸化した部分に
対応して一部分に超薄膜ＳＯＩ層が形成される。このよ
うに、ＭＯＳＦＥＴが形成されるＳＯＩ層と、単一電子
トランジスタの中間電極となるＳＯＩ層の厚さが同じで
ある必要はない。

【００４８】次いで、単一電子トランジスタの中間電極
部となる部分を開口するようにレジストパターンを形成
した後、加速電圧６０ＫｅＶで燐のイオン注入を行い、
熱拡散を行い、十分に高濃度のＮ型層を形成する。この
場合のＮ型層は、低濃度であってもよく、こうすると単
一電子トランジスタの中間電極部につながる微小接合に
直列に空乏層の容量がつながることになり、ク−ロンブ
ロケイドを議論するための容量は、微小接合の容量と空
乏層の容量が直列に接続された容量となる。従って、ト
ンネル抵抗を変化させずに容量を減少させられることに
なり、より好ましい結果となる。あるいは、Ｐ型基板で
ゲートなどによって反転層が形成されているようなもの
であってもさしつかえない。こうすると、単一電子トラ
ンジスタの中間電極部の反転領域ではない部分は、低温
においてはフリ−ズアウトによって絶縁体となり、接合
の容量は減少することになる。

【００４９】次に、ＳＯＩ層にＭＯＳＦＥＴを形成する
工程について説明する。

【００５０】上述のようにして得た一部分に超薄膜ＳＯ
Ｉ層が形成されているウエハを、再び５０ｎｍ程度の厚
さだけ酸化した後、通常のＬＯＣＯＳ工程により、図６
に示すように、ＳＤＧ領域１７及び素子分離領域１８を
形成する。そして、ゲート酸化膜を１０ｎｍの厚さに形
成する。この工程に続いて、ポリシリコンを堆積し、Ｍ
ＯＳＦＥＴのゲートとなる部分のパターニングを行う。

【００５１】次に、ソース、ドレインとなる部分を作る
ために、ポリシリコンのパターニングを行った後、Ａｓ
のイオン注入を行って、ソース、ドレイン領域を形成す
る。このようにして、図７に示すように、超薄膜ＳＯＩ
−ＭＯＳＦＥＴが完成する。図７において、参照符号２
０，２１は、それぞれＳＤＧ領域、ゲート電極を示す。

【００５２】次に、ＭＯＳＦＥＴが完成したウエハに、
単一電子トランジスタを作製する工程について説明す
る。

【００５３】まず、図８に示すように、上記の工程を経
たウエハの５ｎｍ程度の厚さをもつＳｉ層２２上に、２
０ｎｍの膜厚のＳｉＯ₂ 膜２３を堆積する。これにレジ
ストを塗布し、単一電子トランジスタの中間電極となる
部分を形成するようにパターニングを行い、レジストパ
タ−ン２４を形成する。続いて、このレジストパタ−ン
２４をマスクとして用いて、ＳｉＯ₂ 層２３、つづいて
Ｓｉ層２２を０．１μｍの幅の細線２５になるようにエ
ッチングして孤立させる。なお、この時、図９に示すよ
うに、レジスト２９，３０を用いて、下地酸化膜２６上
に形成されたＳｉ層２７及びＳｉＯ₂ 層２８を、既に作
製したＭＯＳＦＥＴのゲート電極、ソース、ドレイン領
域、チャネルのアクティブ領域が残るようにパターニン
グしておく。

【００５４】ここで、図１０に示すように、再びＳｉＯ
₂ 層３４を２００ｎｍの厚さに堆積する。これらの工程
によって得られた膜を、レジスト３５を用いて、中間電
極の長さが０．３μｍになるように、薄膜ＳＯＩ細線部
のパターニングを行い、次いで、図１１に示すように、
Ｓｉ層全面が露出するまでＳｉＯ₂ 層４４，Ｓｉ層４３
のエッチングを行う。なお、図１０，１１において、参
照符号３７，３８，３９，４０は、断面を露出したトレ
ンチ部を示し、３６，４１は薄膜ＳＯＩ細線部を示す。

【００５５】さらに、露出したＳｉ層にトンネル絶縁膜
を形成するために、エッチング後処理を施した後、ある
いはＫＯＨエッチングによって（１１１）面を露出させ
た後、熱酸化し、１〜２ｎｍの熱酸化膜を形成する。こ
れは、場合によっては、堆積膜あるいは窒化膜でもよ
い。その後、りんドープトポリシリコン膜を堆積させて
活性化させたのち、図１２に示すようにエッチングする
と、開口した部分の側壁部のみにポリシリコン４６，４
７が残る、いわゆる側壁残しの形となる。

【００５６】これに絶縁膜を堆積後、ポリシリコンを堆
積し、図１２に参照符号５０で示す構造の様にパターニ
ングを行えば、ゲート部が完成する。これによって単一
電子トランジスタが完成する。このゲート部は、メタル
で形成してもよいし、ＭＯＤＦＥＴ作製時の、ゲートの
加工の際に、あるいは、単一電子トランジスタの引き出
し電極作製時に作ってもよい。また、もちろん側壁残し
技術を使わずに、図１３に示すように、パターニングで
引き出し電極を作ることも可能である。なお、図１２に
おいて、参照符号４５は薄膜ＳＯＩ細線部、４８，４９
はＭＯＳＦＥＴのソース、ドレインを示す。

【００５７】最後に、作製されたＭＯＳＦＥＴと単一電
子トランジスタに層間絶縁膜を堆積した後、通常の工程
にしたがって、コンタクトホールの開口、アルミ配線の
形成を行う。この工程によって、同じＳｉ基板上にＭＯ
ＳＦＥＴと単一電子トランジスタが形成できる。

【００５８】この工程によって得られた単一電子トラン
ジスタ部の断面は、図１４に示すような模式構造とな
り、極めて微小で、Ｓｉ−ＭＯＳＦＥＴと同一基板上に
形成が可能な構造である。

【００５９】以上、本実施例に係る方法の場合、単一電
子トランジスタの作製は、Ｓｉを使わない場合も上述と
同様の工程で行うことが出来、例えば、単一電子トラン
ジスタ動作が確認されているＡｌのような金属、超電導
体でも可能である。また、ポリＳｉを用いてもよい。

【００６０】また、本実施例では、ＳＯＩ基板を用いた
が、通常のバルクＳｉ基板上に通常の工程に従ってＭＯ
ＳＦＥＴを形成した後、フィ−ルド酸化膜上に固相エピ
タキシ−成長によって単結晶Ｓｉ層を形成し、このＳｉ
層を単一電子トランジスタの電極部として用いることも
可能であり、こうすることにより更に面積の小さい集積
回路を得ることが出来る。

【００６１】次に、本発明の第５の実施例について説明
する。

【００６２】ここでは、薄膜ＳＯＩ層をソース、ドレイ
ンにつながる電極とし、ポリシリコンを中間電極とした
単一電子トランジスタの製造方法について説明する。

【００６３】第４の実施例のように、薄膜ＳＯＩ層にＭ
ＯＳＦＥＴを形成した後、同じく図１１に示したような
０．１μｍ程度の細線を形成する。その後、ＳｉＯ₂ 膜
を堆積し、図１５に示すように、Ｓｉ層が露出するよう
に開口部５２を形成する。次いで、露出したＳｉ層に薄
いトンネル酸化膜を形成する。この際、エッチングのダ
メージを減らすように、ダミー酸化膜を形成し、剥離
後、この酸化膜を形成しても良い。あるいは。ＫＯＨエ
ッチングなどによって、きれいな（１１１）面を露出さ
せた後にやっても良い。なお、図１５において、参照符
号５１は薄膜ＳＯＩ細線部を示す。

【００６４】その後、燐ドープトポリシリコン膜を堆積
させて活性化させたのち、図１７，５４に示したように
エッチングすると、開口した部分の側壁部５４のみにポ
リシリコンが残る、いわゆる側壁残しの形となる。これ
を中間電極として用いる。なお、図１６において、参照
符号５３，５５は薄膜ＳＯＩ細線部を示す。

【００６５】図１１に示したような細線を形成した後、
熱酸化などを行ってさらに細かくすることによって細線
化をはかれば、より面積の小さい接合となり、好ましい
大きさとなる。

【００６６】この工程の後、絶縁膜を堆積し、ポリシリ
コンを堆積してゲートのパターニングを行えば、単一電
子トランジスタが完成する。このゲート部は、第４の実
施例で示したように、メタルで形成してもよいし、ＭＯ
ＳＦＥＴ作製時の、ゲートの加工の際に、あるいは、単
一電子トランジスタの引き出し電極作製時に作ってもよ
い。この工程によって得られた単一電子トランジスタ部
は、図１７に示したような模式構造となり、極めて微小
で、ほとんどのＳｉ−ＭＯＳＦＥＴと同じ基板上に構成
が可能な構造となる。

【００６７】次に、本発明の第６の実施例について説明
する。

【００６８】前述の第２の実施例で示した、薄いＳＯＩ
層をチャネルの部分に形成した後、通常のＬＯＣＯＳ工
程を行い、図１８に示すようなＳＤＧ領域５６を形成す
る。これに、ＳｉＯ₂ を４００ｎｍ堆積する。この後、
図１９に示すように、トレンチパタ−ン５８に従ってレ
ジストをパターニングした後、これをマスクにＳｉＯ₂
及びＳｉ層のエッチングをおこなう。

【００６９】これに、ポリシリコン膜を堆積し、燐拡散
を行った後、側壁残しを行ない、図２０に示すようにゲ
ート電極６２を形成する。図中、参照符号５９はＭＯＳ
ＦＥＴのＬＯＣＯＳ領域を形成するためのマスクを、６
１はゲ−ト電極のコンタクトをとるための引き出し電極
を示す。

【００７０】再び、図２１に示すように、レジストを形
成した後、ソース、ドレインとなる領域部分のレジスト
を開口してレジストパターン６５，６６を形成し、Ａｓ
のイオン注入によって、ソース、ドレイン領域を形成す
る。この後は、通常の工程にしたがって、コンタクト部
を開口し、アルミ配線の形成を行って、極めてチャネル
幅の狭いＭＯＳＦＥＴが完成する。

【００７１】この工程によれば、図２２に示したような
領域にチャネルが形成され、超薄膜で、かつ極めて幅が
狭いトランジスタ構造となる。この結果、非常に高速で
ゲートに対する相互コンダクタンスが高い性能を持つ素
子が得られる。また、この作製プロセスは、単一電子ト
ランジスタ作製のプロセスと互換性があり、第１の実施
例で示した素子が極めて容易に構成される。

【００７２】以下、図面を参照しながら本発明の第７の
実施例について説明する。

【００７３】まず図２５に示すように、ｐ型Ｓｉ基板１
１５上に、ＳｉＮをマスクとしてＬＯＣＯＳを行ない酸
化膜１１６を形成した後、ＭＯＳチャネル部を構成する
ためのＳｉＯ₂ １７膜を５ｎｍ程度の厚さに形成する。
次に、ポリＳｉ膜１１８を５ｎｍの厚さにＬＰＣＶＤ法
で堆積し、さらにＳｉＯ₂ 膜１１９をＣＶＤで堆積させ
る。続いて、この膜をパターニングし、図２６に示すよ
うに微小接合を構成する中間電極部を形成する。

【００７４】このポリＳｉ層１１８に８５０℃で１５分
の燐拡散を行い、続く弗化アンモニウム処理で酸化した
部分を取り除く。次いで、８５０℃で、３０秒程度でこ
のポリＳｉ層１１８の酸化を行い、微小接合の絶縁膜部
を形成する。続いて、ポリＳｉ膜を１００ｎｍ程度の厚
さに堆積する。このポリＳｉ膜も８５０℃で２０分の燐
拡散を行い、続く弗化アンモニウム処理により、酸化し
た部分を取り除き、電極部のための膜を形成する。

【００７５】次に、図２７に示すように、このポリＳｉ
膜をパターニングし、微小接合部を構成するための電極
１２０、ゲート部１２２、ＭＯＳの絶縁膜中に構成され
る電極部１２１を形成する。続いて、ＳｉＯ₂ 膜をＣＶ
Ｄで５０ｎｍ、さらにＬＰＣＶＤによりポリＳｉを２０
０ｎｍの厚さに堆積する。このポリＳｉに８５０℃で３
０分の燐拡散を行い、続いて弗化アンモニウムにより処
理して、酸化した部分を取り除く。

【００７６】続く工程で、ポリＳｉをパターニングし、
ＭＯＳのゲート電極を形成する。次いで、このＭＯＳの
ソース、ドレイン部を形成するためにパターニングを行
った後、Ａｓのイオン注入を行う。最後に、層間絶縁膜
を堆積後、すべての電極に配線をするためにパターニン
グをし、コンタクトを開ける。その後は、通常の工程に
従って、Ａｌ配線、Ｐａｄを形成し、所望の素子が完成
する。

【００７７】上記の実施例の他に、図２３に示したよう
に、一つの微小接合を有するの場合にも同様の効果を得
る事ができる。

【００７８】

【発明の効果】以上説明したように、本発明によれば、
消費電力が小さく、微細化に耐える単一電子トランジス
タを基本として構成した機能ブロックと、これまでの素
子によって充分な機能が果たせる機能ブロックとを接続
することによって、つまり、単一電子トランジスタによ
る機能ブロックを、従来の大規模集積回路の機能の一部
として用いることによって、高機能、高集積化が可能
な、消費電力の極めて小さい半導体集積回路を得ること
が可能になった。

【図面の簡単な説明】

【図１】単一電子トランジスタを示す図。

【図２】本発明の第１の実施例に係る、単一電子素子に
よって構成された機能ブロックと、従来のＭＯＳＦＥＴ
によって構成された機能ブロックとが、変換機（インタ
ーフェス）によって接続されることによって構成された
集積回路を示す図。

【図３】本発明の第３の実施例に係る、単一電子素子と
従来型素子をつなぐための変換機を示す図。

【図４】単一電子トランジスタ部を示す図。

【図５】図４のＡ−Ａ´で切断した断面図。

【図６】図５においてＬＯＣＯＳの酸化膜を作製した後
の構造を示す断面図。

【図７】完成したＭＯＳＦＥＴの上面図。

【図８】（ａ）単一電子トランジスタの薄膜ＳＯＩ層を
細線として加工するためのパターニング工程を示す断面
図、及び（ｂ）上面図。

【図９】（ａ）単一電子トランジスタのＳＯＩ層の細線
を作製するために、レジストをマスクにＳｉＯ₂ 層及び
Ｓｉ層をエッチングした後の構造を示す図、及び（ｂ）
ｎ−ＭＯＳＦＥＴのためのマスク図。

【図１０】作製した細線を中間電極として加工し、ソー
ス、ドレインにつながるポリシリコン電極を作製するた
めのパターン層を示す図。

【図１１】図１０に示すレジストをマスクとして用いて
Ｓｉ層、ＳｉＯ₂ 層をエッチングで加工した後の構造を
示す上面図及び断面図。

【図１２】ソース、ドレインとなる電極を、側壁残しで
作製してできた単一電子トランジスタと、ｎ−ＭＯＳＦ
ＥＴを示す図。

【図１３】パターニングによって作製した、中間電極を
ＳＯＩ層とし、引き出し電極をポリシリコンで作製した
単一電子トランジスタを示す図。

【図１４】中間電極を薄膜ＳＯＩで構成した単一電子ト
ランジスタの概念を示す図。

【図１５】本発明の第５の実施例に係る、薄膜ＳＯＩ層
に細線を形成した後、中間電極部を作るためのトレンチ
を形成した構造を示す図。

【図１６】図１５で形成したトレンチ部に、側壁残しに
よってポリシリコン電極を形成した構造を示す図。

【図１７】ソース、ドレイン電極を薄膜ＳＯＩで構成し
た単一電子トランジスタの概念を示す図。

【図１８】本発明の第６の実施例に係る、ＬＯＣＯＳを
作るためのマスクを示す図。

【図１９】チャネル領域形成のためのトレンチを掘るた
めのマスクを示す図。

【図２０】ポリシリコン膜を堆積後、側壁残しによりゲ
ート電極を形成し、コンタクトを取るための引き出し部
をつけた構造を示す図。

【図２１】ソース、ドレイン領域形成のため、ｎ⁺ イオ
ン注入を行うためのマスクを示す図。

【図２２】薄膜ＳＯＩに作製された狭チャネル部を説明
するための断面図。

【図２３】１つのトンネル接合を有する素子を示す回路
図。

【図２４】本発明の第７の実施例に係る半導体集積回路
を示す回路図。

【図２５】本発明の第７の実施例に係る半導体集積回路
を説明する図。

【図２６】本発明の第７の実施例に係る半導体集積回路
を説明する図。

【図２７】本発明の第７の実施例に係る半導体集積回路
を説明する図。

【図２８】一電子トランジスタを用いたフリップフロッ
プ回路図。

【符号の説明】

１，２…微少接合、３…ゲートを構成するキャパシタ
部、４…ゲート電源、５…ドレイン電源、１１，１３…
薄膜ＳＯＩ層を作るためのマスク、１２…ＳＯＩ中間電
極部、１４…ＭＯＳＦＥＴのＳＤＧ領域のマスク、１５
…Ｓｉ層、１６…ＳＯＩの下地酸化膜、１７…Ｓｉ層、
１８…ＳＯＩ下地酸化膜とＬＯＣＯＳ形成過程によって
作製された酸化膜、２０…ＳＤＧ領域、２１…ゲート電
極、２２…Ｓｉ層、２３…ＳｉＯ₂ 層、２４…レジス
ト、２５…薄膜ＳＯＩの細線、２６…下地酸化膜、２７
…Ｓｉ層、２８…ＳｉＯ₂ 層、２９，３０…レジスト、
３１…下地酸化膜層、３２…Ｓｉ層、３３…ＳｉＯ
₂ 層、３４…堆積させたＳｉＯ₂ 層、３５…レジスト、
３６…薄膜ＳＯＩの細線部、３７，３８，３９，４０…
Ｓｉ断面部を露出させたトレンチ部、４１…薄膜ＳＯＩ
細線部、４２…下地酸化膜、４３…Ｓｉ層、４４…Ｓｉ
Ｏ₂ 層、４５…薄膜ＳＯＩの細線部、４６，４７…ソー
ス、ドインにつながる側壁残しによって作製された電極
部と、コンタクトを取るための電極部、４８，４９…ｎ
−ＭＯＳＦＥＴのＳＤＧ領域、５０…ゲート電極、５１
…薄膜ＳＯＩ細線部、５２…中間電極を形成するための
トレンチ部、５３，５５…薄膜ＳＯＩ細線部、５４…中
間電極部のために形成された側壁残しポリシリコン、５
６，５７…ｎ−ＭＯＳＦＥＴのＬＯＣＯＳ領域を形成す
るためのマスク、５８…チャネルとなるＳｉの側壁部を
露出させるためのトレンチパターン、５９…ｎ−ＭＯＳ
ＦＥＴのＬＯＣＯＳ領域を形成するためのマスク、６０
…チャネルとなるＳｉの側壁部を露出させるためのトレ
ンチパターン、６１…ゲート電極のコンタクトを取るた
めの引き出し電極、６２…側壁残しによって作製された
ポリシリコンゲート電極、６５，６６…ソース、ドレイ
ン形成のため、イオン注入を行うためのパターン、１
ａ，２ａ，３ａ，４ａ，５ａ…外部電極につながるコン
タクト、１０１…微小接合間を制御するゲート部、１０
２…微小接合間を結ぶ電極、１０３…ＭＯＳのゲート酸
化膜中に形成され、微小接合と結合される電極、１０４
…ＭＯＳを制御するための電極、１０５，１０６…クー
ロンブロッケイドが現象として起こり得る程度の大きさ
を持つ微小接合、１１５…Ｓｉ基板、１１６…ＬＯＣＯ
Ｓ、１１７…酸化膜、１１８…中間電極を形成するＰｏ
ｌｙ−Ｓｉ膜、１１９…ＳｉＯ₂ 膜、１２０…微小接合
を形成する電極、１２１…ＭＯＳのゲート酸化膜中に形
成され、微小接合と結合される電極、１２２…２つの微
小接合間の電位を制御するゲート電極。

フロントページの続き (56)参考文献 特開 平５−110065（ＪＰ，Ａ) 特開 平６−97366（ＪＰ，Ａ) 特開 平７−297382（ＪＰ，Ａ) 特開 平７−221322（ＪＰ，Ａ) 特開 平６−302807（ＪＰ，Ａ) 特開 平６−224412（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/66 H01L 29/06 H01L 29/80 H01L 29/812 H01L 29/778 H01L 21/338 H01L 27/04 H01L 21/82 H01L 29/78 - 29/786 H01L 27/06

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 微小トンネル接合素子を含む第１の回路
   により構成された第１の機能ブロックと、この第１の機
   能ブロックに信号変換器を介して相互に接続された、電
   界効果トランジスタを含む第２の回路により構成された
   第２の機能ブロックとを具備し、 前記第１の回路と前記第２の回路とは同一基板上に形成
   され、前記微小トンネル接合素子は、前記基板上に形成
   された絶縁層と、この絶縁層上に形成された一対の電極
   と、これら一対の電極間に、トンネル絶縁膜を介して配
   置されたアイランド電極とを備え、前記一対の電極、絶
   縁性薄膜及びアイランド電極により２個の微小トンネル
   接合が直列に形成され、単一電子効果によって動作する
   ことを特徴と する半導体集積回路。
2. 【請求項２】 前記信号変換器は、ＭＩＳＦＥＴによっ
   て構成された差動アンプであることを特徴とする請求項
   １に記載の半導体集積回路。
3. 【請求項３】 前記信号変換器には、ゲート絶縁膜を有
   する電界効果トランジスタが含まれ、前記ゲート絶縁膜
   の中のソース側に他の電極が形成され、この電極は、前
   記微小トンネル接合素子に接続されていることを特徴と
   する請求項１に記載の半導体集積回路。
4. 【請求項４】 前記第２の機能ブロックの中に、外部に
   対する入出力部が設けられ、該入出力部は電界効果トラ
   ンジスタにより構成されていることを特徴とする請求項
   １に記載の半導体集積回路。
5. 【請求項５】 前記第２の機能ブロックは、外部回路と
   接続した入出力部を備え、前記第１の機能ブロックと前
   記外部回路の間に配置され、前記信号変換器は、前記第
   １の機能ブロックから来た信号を増幅し、増幅された信
   号を前記第２の機能ブロックの入出力部を介して外部回
   路に出力し、また、前記信号変換器は、前記第２の機能
   ブロックの入出力部を介して前記外部回路から来た信号
   を減衰し、減衰された信号を前記第１の機能ブロックヘ
   入力することを特徴とする請求項１に記載の半導体集積
   回路。