JP3801368B2 - Digital transversal filter - Google Patents
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Description
【0001】
【発明の属する技術分野】
この発明は、ディジタル信号処理に適したディジタル・フィルタに関するもので、特に、トランスバーサル形式でインパルス応答を使った対称型の有限長インパルス応答(FIR)フィルタ即ち対称型のディジタル・トランスバーサル・フィルタに関するものである。
【0002】
【従来の技術】
ディジタル信号処理を行う際のディジタル・フィルタの1つにFIRフィルタがあることは周知である(例えば、著「ディジタル信号処理の基礎」p.87〜96、丸善株式会社発行を参照されたい)。図2に、トランスバーサル形式でインパルス応答を使うFIRフィルタの一例として、8段のFIRフィルタを示す。同図において、ある時刻tにおける入力信号をX(t)とし、出力信号をY(t)とする。D1〜D7は単位遅延時間Zを有する遅延素子であり、遅延素子D1は入力信号X(t)に等しい信号n(t)を時間Zだけ遅延させて信号n(t−1)を出力し、遅延素子D2は入力信号n(t−1)を時間Zだけ遅延させて信号n(t−2)を出力し、遅延素子D3は入力信号n(t−2)を時間Zだけ遅延させて信号n(t−3)を出力し、以下、同様に、遅延素子D4〜D7もそれぞれに対する入力信号を時間Zだけ遅延させ、それぞれ信号n(t−4)、n(t−5)、n(t−6)、n(t−7)を出力するよう動作する。
【0003】
M1〜M8はそれぞれゲイン即ちインパルス応答による定数G1、G2、G3、・・・、G7、G8を有する乗算器であり、乗算器M1には信号にn(t)が入力され、乗算器M2には遅延素子D1から出力された信号n(t−1)が入力され、乗算器M3には遅延素子D2から出力された信号n(t−2)が入力され、以下、同様に、乗算器M4〜M8には、それぞれ遅延素子D3〜D7から出力された信号n(t−3)、n(t−4)、n(t−5)、n(t−6)、n(t−7)が加えられる。これにより、乗算器M1〜M8は、それぞれへの入力信号n(t)、n(t−1)、n(t−2)、・・・、n(t−7)にゲインG1、G2、G3、・・・、G8を乗算し、その結果の信号N1、N2、N3、・・・、N7、N8を加算器Sに加える。加算器Sは乗算器G1〜G8から出力された信号N1〜N8を順次加算して出力信号Y(t)を出力する、したがって、出力信号Y(t)は、
【数1】
で表すことができる。
【0004】
この式から理解されるとおり、図2に示す8段のFIRフィルタの出力信号Y(t)を求めるのには、7段のバッファ、7回のバッファシフト、8回の乗算、7回の加算を行うことが必要である。しかしながら、こうした演算を一般のマイコンを使用して行う場合には、乗算は他の命令よりも多くのマシンサイクルを必要とするため、乗算器の数が多くなればなるほど、実行速度は遅くなる。また、こうしたフィルタをハードウェアで実現する場合、遅延素子よりも乗算器の方が複雑であり、回路規模が大きくなってしまうという課題がある。
【0005】
【発明が解決しようとする課題】
この発明は、こうした従来のFIRフィルタの課題を解決するために成されたものであり、乗算器の数を減らすことができ、それによって実行速度を向上させ、回路規模を削減することができるディジタル・トランスバーサル・フィルタを提供することを目的とする。
【0006】
【課題を解決するための手段】
上記の目的を達成するために、この出願の発明は、
第1段〜第2m段(但し、mは2以上の整数)から成り、第1段に入力信号が印加され、第1段〜第2m段のそれぞれから出力される信号を加算した信号を出力信号とする対称型のディジタル・トランスバーサル・フィルタであって、
前記第1段〜第m段が、第1〜第mのゲインをそれぞれ有する第1段〜第m段の乗算器と、隣り合う前記乗算器の入力間にそれぞれ接続された遅延素子とを備え、
前記第(m+1)段〜第2m段のそれぞれが、前記ディジタル・トランスバーサル・フィルタの中心に関して対称な位置の段の前記乗算器の出力信号を、該出力信号が当該段に到達するまでに受けるべき遅延時間に等しい量だけ遅延させる遅延回路を備える
ことを特徴とするディジタル・トランスバーサル・フィルタ、
を提供する。
【0007】
【発明の実施の形態】
一般に、図2に示すようなFIRフィルタの場合、該フィルタが対称型であるならば、その一端から他端へ順に乗算器M1、M2、M3、・・・、Mk、Mk+1、・・・、M2k(ただし、kは正の整数)が配置され、それらのゲイン即ちインパルス応答による定数をそれぞれG1、G2、G3、・・・、Gk、Gk+1、・・・、G2kとすると、これらのゲインの間には、
│G1│=│G2k│、│G2│=│G2k-1│、│G3│=│G2k-2│、・・・、│Gk│=│Gk+1│なる関係が成り立つ。この関係を利用すると、前記の数式(1)は、
【数2】
で表すことができる。
【0008】
この数式(2)は、第5段の出力N5は第4段の出力N4を1単位時間だけ遅延させたものに等しく、第6段の出力N6は第3段の出力N3を3単位時間だけ遅延させたものに等しく、第7段の出力N7は第2段の出力N2を5単位時間だけ遅延させたものに等しく、第8段の出力N8は第1段の出力N1を7単位時間だけ遅延させたものに等しいことを示している。
【0009】
この発明はこうした事実に着目して成されたものであり、図1は、この発明に係る対称型のディジタル・トランスバーサル・フィルタの1つの実施の形態を概略的に示している。以下、その構成と動作を、図1を用いて詳細に説明する。なお、図1においても、図2に示す構成要素と同じ又は同様の構成要素には同一の参照符号を付すことにする。
【0010】
図1の対称型のディジタル・トランスバーサル・フィルタは、第1段〜第8段の8つの段からの出力N1〜N8を加算器Sで加算して出力信号Y(t)とするフィルタであり、図1に向かって左側の第1段〜第4段は図2の従来のFIRフィルタと同様の構成とされる。即ち、加算器Sに対して、それぞれゲインG1、G2、G3、G4を有していて信号N1、N2、N3、N4を加える第1段〜第4段の乗算器M1、M2、M3、M4を備える。第1段の乗算器M1の入力は遅延素子D1を介して第2段の乗算器M2の入力と結合され、第2段の乗算器M2の入力は遅延素子D2を介して第3段の乗算器M3の入力と結合され、第3段の乗算器M3の入力は遅延素子D3を介して第4段の乗算器M4の入力と結合される。
【0011】
いま、入力信号X(t)に等しい信号n(t)が第1段の乗算器M1及び遅延素子D1に入力されると、第1段の乗算器M1は信号N1=G1×n(t)を出力し、遅延素子D1は信号n(t)を時間Zだけ遅延させた信号n(t−1)を出力する。遅延素子D1から出力された信号n(t−1)は第2段の乗算器M2及び遅延素子D2に入力され、第2段の乗算器M2は信号N2=G2×n(t−1)を出力し、遅延素子D2は信号n(t−1)を時間Zだけ遅延させた信号n(t−2)を出力する。同様に、遅延素子D2から出力された信号n(t−2)は第3段の乗算器M3及び遅延素子D3に入力され、第3段の乗算器M3は信号N3=G3×n(t−2)を出力し、遅延素子D3は信号n(t−2)を時間Zだけ遅延させた信号n(t−3)を出力する。遅延素子D3から出力された信号n(t−3)は第4段の乗算器M4に入力され、第4段の乗算器M4は信号N4=G4×n(t−3)を出力する。
【0012】
図1のディジタル・トランスバーサル・フィルタは対称型であるから、図1に向かって右側の構成においては、第5段は、第4段の乗算器M4の出力である信号N4を時間Zだけ遅延させた信号N5を加算器Sに加える遅延素子D8から構成される。第6段は、第3段の乗算器M3から出力された信号N3を時間3Zだけ遅延させた信号N5を加算器3に加えるよう直列接続された3個の遅延素子D9、D10、D11から構成される。第7段は、第2段の乗算器M2から出力された信号N2を時間5Zだけ遅延させた信号N7を加算器3に加えるよう直列接続された5個の遅延素子D12〜D16から構成される。最後に、第8段は、第1段の乗算器M1の出力N1を時間7Zだけ遅延させた信号N8を加算器Sに加えるよう直列接続された7個の遅延素子17〜D23から構成される。
【0013】
この結果、図1の加算器Sから出力される信号Y(t)は、図2におけるFIRフィルタを対称型に構成したときの出力信号に等しい。
【0014】
【発明の効果】
以上説明したとおり、この発明は、従来のFIRフィルタに比較して乗算器の数を半減することができ、しかも、実行速度を向上させ、回路規模を削減することができるという格別の効果を奏する。
【図面の簡単な説明】
【図1】この発明に係るディジタル・トランスバーサル・フィルタの1つの実施の形態の構成を概略的に示すブロック図である。
【図2】従来のFIRフィルタの構成を概略的に示すブロック図である。
【符号の説明】
M1〜M8:乗算器、 D1〜D23:遅延素子、 S:加算器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a digital filter suitable for digital signal processing, and more particularly to a symmetrical finite-length impulse response (FIR) filter using an impulse response in a transversal form, that is, a symmetrical digital transversal filter. Is.
[0002]
[Prior art]
It is well known that there is an FIR filter as one of digital filters when performing digital signal processing (for example, see “Basics of Digital Signal Processing” p. 87-96, published by Maruzen Co., Ltd.). FIG. 2 shows an 8-stage FIR filter as an example of an FIR filter that uses an impulse response in a transversal format. In the figure, an input signal at a certain time t is X (t), and an output signal is Y (t). D 1 to D 7 are delay elements having a unit delay time Z, and the delay element D 1 delays a signal n (t) equal to the input signal X (t) by a time Z to generate a signal n (t−1). The delay element D 2 delays the input signal n (t−1) by the time Z and outputs the signal n (t−2), and the delay element D 3 outputs the input signal n (t−2) at the time Z. The delay elements D 4 to D 7 similarly delay the input signals corresponding to each by the time Z, and respectively delay the signals n (t−4) and n (t ( t-5), n (t-6), and n (t-7) are output.
[0003]
M 1 ~M 8 constant G 1 by the gain i.e. the impulse response respectively, G 2, G 3, ··· , a multiplier having a G 7, G 8, the signal to the multiplier M 1 n (t) Is input to the multiplier M 2 and the signal n (t−1) output from the delay element D 1 is input to the multiplier M 3. The signal n (t−2) output from the delay element D 2 is input to the multiplier M 3. In the same manner, the signals M (t−3), n (t−4), n (t−−) output from the delay elements D 3 to D 7 are respectively input to the multipliers M 4 to M 8. 5), n (t-6), n (t-7) are added. Thereby, the multipliers M 1 to M 8 have gains G 1 added to the input signals n (t), n (t−1), n (t−2),..., N (t−7), respectively. , G 2 , G 3 ,..., G 8 and add the resulting
[Expression 1]
Can be expressed as
[0004]
As can be understood from this equation, the output signal Y (t) of the 8-stage FIR filter shown in FIG. 2 is obtained by using a 7-stage buffer, 7 buffer shifts, 8 multiplications, and 7 additions. It is necessary to do. However, when such an operation is performed using a general microcomputer, multiplication requires more machine cycles than other instructions. Therefore, the larger the number of multipliers, the slower the execution speed. Further, when such a filter is realized by hardware, there is a problem that the multiplier is more complicated than the delay element, and the circuit scale becomes large.
[0005]
[Problems to be solved by the invention]
The present invention has been made to solve the problems of the conventional FIR filter, and can reduce the number of multipliers, thereby improving the execution speed and reducing the circuit scale. -To provide a transversal filter.
[0006]
[Means for Solving the Problems]
In order to achieve the above object, the invention of this application
The first stage to the second m stage (where m is an integer of 2 or more), the input signal is applied to the first stage, and the signal output from each of the first stage to the second m stage is output. A symmetric digital transversal filter as a signal,
The first to m-th stages include first to m-th multipliers having first to m-th gains, respectively, and delay elements connected between the inputs of the adjacent multipliers. ,
Each of the (m + 1) th stage to the 2mth stage receives the output signal of the multiplier at a stage symmetrical to the center of the digital transversal filter until the output signal reaches the stage. A digital transversal filter comprising a delay circuit for delaying by an amount equal to a power delay time;
I will provide a.
[0007]
DETAILED DESCRIPTION OF THE INVENTION
In general, if the FIR filter as shown in FIG. 2, if the filter is symmetrical, the multiplier M 1 in order from its one end to the other, M 2, M 3, ··· , M k, M k +1 ,..., M 2k (where k is a positive integer) are arranged, and constants according to their gains, that is, impulse responses, are respectively G 1 , G 2 , G 3 ,..., G k , G k. +1 , ..., G 2k , between these gains,
│G 1 │ = │G 2k │ 、 │G 2 │ = │G 2k-1 │ 、 │G 3 │ = │G 2k-2 │ 、 ・ ・ ・ 、 │G k │ = │G k + 1 │ A relationship is established. Using this relationship, the equation (1) is
[Expression 2]
Can be expressed as
[0008]
In this equation (2), the fifth stage output N5 is equal to the fourth stage output N4 delayed by one unit time, and the sixth stage output N6 is the third stage output N3 by three unit times. The output N7 of the seventh stage is equal to the delayed output N2 of the second stage by 5 unit times, and the output N8 of the eighth stage is the output N1 of the first stage by 7 unit times. It is equal to the delayed one.
[0009]
The present invention has been made paying attention to these facts, and FIG. 1 schematically shows one embodiment of a symmetrical digital transversal filter according to the present invention. Hereinafter, the configuration and operation will be described in detail with reference to FIG. In FIG. 1 as well, the same or similar components as those shown in FIG.
[0010]
The symmetric digital transversal filter of FIG. 1 is a filter that adds outputs N1 to N8 from eight stages from the first stage to the eighth stage by an adder S to produce an output signal Y (t). The first to fourth stages on the left side of FIG. 1 have the same configuration as the conventional FIR filter of FIG. That is, the first to fourth stage multipliers M 1 , which have gains G 1 , G 2 , G 3 , G 4 and add
[0011]
Now, when a signal n (t) equal to the input signal X (t) is input to the first-stage multiplier M 1 and the delay element D 1 , the first-stage multiplier M 1 receives the signal N1 = G 1 × n (t) is output, and the delay element D 1 outputs a signal n (t−1) obtained by delaying the signal n (t) by time Z. The signal n (t−1) output from the delay element D 1 is input to the second-stage multiplier M 2 and the delay element D 2 , and the second-stage multiplier M 2 outputs the
[0012]
Since the digital transversal filter of FIG. 1 is symmetrical, in the configuration on the right side of FIG. 1, the fifth stage converts the signal N4, which is the output of the multiplier M 4 of the fourth stage, for a time Z. It comprises a delay element D 8 for adding the delayed signal N5 to the adder S. The sixth stage has three delay elements D 9 , D 10 , serially connected to add to the adder 3 a signal N5 obtained by delaying the signal N3 output from the multiplier M 3 of the third stage by a time 3Z. consisting of D 11. The seventh stage includes five delay elements D 12 to D 16 connected in series so as to add to the adder 3 a
[0013]
As a result, the signal Y (t) output from the adder S in FIG. 1 is equal to the output signal when the FIR filter in FIG. 2 is configured symmetrically.
[0014]
【The invention's effect】
As described above, the present invention can reduce the number of multipliers by half as compared with the conventional FIR filter, and also has an excellent effect that the execution speed can be improved and the circuit scale can be reduced. .
[Brief description of the drawings]
FIG. 1 is a block diagram schematically showing a configuration of an embodiment of a digital transversal filter according to the present invention.
FIG. 2 is a block diagram schematically showing a configuration of a conventional FIR filter.
[Explanation of symbols]
M 1 ~M 8: multiplier, D 1 ~D 23: delay element, S: adder
Claims (1)
第1段が、前記入力信号を受け取り且つ第1のゲインを有する第1の乗算器を備え、
第2段が、前記入力信号を単位時間だけ遅延させた信号を受け取り且つ第2のゲインを有する第2の乗算器を備え、
第3段が、前記入力信号を前記単位時間の2倍だけ遅延させた信号を受け取り且つ第3のゲインを有する第3の乗算器を備え、
・
・
・
第m段が、前記入力信号を前記単位時間の(m−1)倍だけ遅延させた信号を受け取り且つ第mのゲインを有する第mの乗算器を備えてなり、
第(m+1)段が、第mの乗算器の出力を前記単位遅延時間だけ遅延させる遅延素子を備え、
第(m+2)段が、第(m−1)の乗算器の出力を前記単位時間の3倍だけ遅延させる遅延素子を備え、
第(m+3)段が、第(m−2)の乗算器の出力を前記単位時間の5倍だけ遅延させる遅延素子を備え、
・
・
・
第2m段が、第1段の乗算器の出力を前記単位時間の(2m−1)倍だけ遅延させる遅延素子を備える
ことを特徴とするディジタル・トランスバーサル・フィルタ。1st stage,..., Mth stage, (m + 1) th stage,..., 2m stage (where m is an integer equal to or greater than 2). A symmetric digital transversal filter having a signal obtained by adding signals output from each of the first to second m stages as an output signal,
A first stage comprising a first multiplier receiving the input signal and having a first gain;
A second stage comprising a second multiplier for receiving a signal obtained by delaying the input signal by a unit time and having a second gain;
A third stage comprising a third multiplier for receiving a signal obtained by delaying the input signal by twice the unit time and having a third gain;
・
・
・
The m-th stage includes an m-th multiplier receiving a signal obtained by delaying the input signal by (m−1) times the unit time and having an m-th gain;
The (m + 1) th stage includes a delay element that delays the output of the mth multiplier by the unit delay time;
The (m + 2) th stage includes a delay element that delays the output of the (m−1) th multiplier by three times the unit time,
The (m + 3) th stage includes a delay element that delays the output of the (m−2) th multiplier by 5 times the unit time,
・
・
・
The digital transversal filter, wherein the second m stage includes a delay element that delays the output of the multiplier of the first stage by (2m-1) times the unit time.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29772498A JP3801368B2 (en) | 1998-10-20 | 1998-10-20 | Digital transversal filter |
Applications Claiming Priority (1)
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Publications (2)
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-
1998
- 1998-10-20 JP JP29772498A patent/JP3801368B2/en not_active Expired - Lifetime
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