JP3801368B2 - Digital transversal filter - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、ディジタル信号処理に適したディジタル・フィルタに関するもので、特に、トランスバーサル形式でインパルス応答を使った対称型の有限長インパルス応答（ＦＩＲ）フィルタ即ち対称型のディジタル・トランスバーサル・フィルタに関するものである。
【０００２】
【従来の技術】
ディジタル信号処理を行う際のディジタル・フィルタの１つにＦＩＲフィルタがあることは周知である（例えば、著「ディジタル信号処理の基礎」ｐ．８７〜９６、丸善株式会社発行を参照されたい）。図２に、トランスバーサル形式でインパルス応答を使うＦＩＲフィルタの一例として、８段のＦＩＲフィルタを示す。同図において、ある時刻ｔにおける入力信号をＸ（ｔ）とし、出力信号をＹ（ｔ）とする。Ｄ₁〜Ｄ₇は単位遅延時間Ｚを有する遅延素子であり、遅延素子Ｄ₁は入力信号Ｘ（ｔ）に等しい信号ｎ（ｔ）を時間Ｚだけ遅延させて信号ｎ（ｔ−１）を出力し、遅延素子Ｄ₂は入力信号ｎ（ｔ−１）を時間Ｚだけ遅延させて信号ｎ（ｔ−２）を出力し、遅延素子Ｄ₃は入力信号ｎ（ｔ−２）を時間Ｚだけ遅延させて信号ｎ（ｔ−３）を出力し、以下、同様に、遅延素子Ｄ₄〜Ｄ₇もそれぞれに対する入力信号を時間Ｚだけ遅延させ、それぞれ信号ｎ（ｔ−４）、ｎ（ｔ−５）、ｎ（ｔ−６）、ｎ（ｔ−７）を出力するよう動作する。
【０００３】
Ｍ₁〜Ｍ₈はそれぞれゲイン即ちインパルス応答による定数Ｇ₁、Ｇ₂、Ｇ₃、・・・、Ｇ₇、Ｇ₈を有する乗算器であり、乗算器Ｍ₁には信号にｎ（ｔ）が入力され、乗算器Ｍ₂には遅延素子Ｄ₁から出力された信号ｎ（ｔ−１）が入力され、乗算器Ｍ₃には遅延素子Ｄ₂から出力された信号ｎ（ｔ−２）が入力され、以下、同様に、乗算器Ｍ₄〜Ｍ₈には、それぞれ遅延素子Ｄ₃〜Ｄ₇から出力された信号ｎ（ｔ−３）、ｎ（ｔ−４）、ｎ（ｔ−５）、ｎ（ｔ−６）、ｎ（ｔ−７）が加えられる。これにより、乗算器Ｍ₁〜Ｍ₈は、それぞれへの入力信号ｎ（ｔ）、ｎ（ｔ−１）、ｎ（ｔ−２）、・・・、ｎ（ｔ−７）にゲインＧ₁、Ｇ₂、Ｇ₃、・・・、Ｇ₈を乗算し、その結果の信号Ｎ１、Ｎ２、Ｎ３、・・・、Ｎ７、Ｎ８を加算器Ｓに加える。加算器Ｓは乗算器Ｇ₁〜Ｇ₈から出力された信号Ｎ１〜Ｎ８を順次加算して出力信号Ｙ（ｔ）を出力する、したがって、出力信号Ｙ（ｔ）は、
【数１】

で表すことができる。
【０００４】
この式から理解されるとおり、図２に示す８段のＦＩＲフィルタの出力信号Ｙ（ｔ）を求めるのには、７段のバッファ、７回のバッファシフト、８回の乗算、７回の加算を行うことが必要である。しかしながら、こうした演算を一般のマイコンを使用して行う場合には、乗算は他の命令よりも多くのマシンサイクルを必要とするため、乗算器の数が多くなればなるほど、実行速度は遅くなる。また、こうしたフィルタをハードウェアで実現する場合、遅延素子よりも乗算器の方が複雑であり、回路規模が大きくなってしまうという課題がある。
【０００５】
【発明が解決しようとする課題】
この発明は、こうした従来のＦＩＲフィルタの課題を解決するために成されたものであり、乗算器の数を減らすことができ、それによって実行速度を向上させ、回路規模を削減することができるディジタル・トランスバーサル・フィルタを提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記の目的を達成するために、この出願の発明は、
第１段〜第２ｍ段（但し、ｍは２以上の整数）から成り、第１段に入力信号が印加され、第１段〜第２ｍ段のそれぞれから出力される信号を加算した信号を出力信号とする対称型のディジタル・トランスバーサル・フィルタであって、
前記第１段〜第ｍ段が、第１〜第ｍのゲインをそれぞれ有する第１段〜第ｍ段の乗算器と、隣り合う前記乗算器の入力間にそれぞれ接続された遅延素子とを備え、
前記第（ｍ＋１）段〜第２ｍ段のそれぞれが、前記ディジタル・トランスバーサル・フィルタの中心に関して対称な位置の段の前記乗算器の出力信号を、該出力信号が当該段に到達するまでに受けるべき遅延時間に等しい量だけ遅延させる遅延回路を備える
ことを特徴とするディジタル・トランスバーサル・フィルタ、
を提供する。
【０００７】
【発明の実施の形態】
一般に、図２に示すようなＦＩＲフィルタの場合、該フィルタが対称型であるならば、その一端から他端へ順に乗算器Ｍ₁、Ｍ₂、Ｍ₃、・・・、Ｍ_k、Ｍ_k+1、・・・、Ｍ_2k（ただし、ｋは正の整数）が配置され、それらのゲイン即ちインパルス応答による定数をそれぞれＧ₁、Ｇ₂、Ｇ₃、・・・、Ｇ_k、Ｇ_k+1、・・・、Ｇ_2kとすると、これらのゲインの間には、
│Ｇ₁│＝│Ｇ_2k│、│Ｇ₂│＝│Ｇ_2k-1│、│Ｇ₃│＝│Ｇ_2k-2│、・・・、│Ｇ_k│＝│Ｇ_k+1│なる関係が成り立つ。この関係を利用すると、前記の数式（１）は、
【数２】

で表すことができる。
【０００８】
この数式（２）は、第５段の出力Ｎ５は第４段の出力Ｎ４を１単位時間だけ遅延させたものに等しく、第６段の出力Ｎ６は第３段の出力Ｎ３を３単位時間だけ遅延させたものに等しく、第７段の出力Ｎ７は第２段の出力Ｎ２を５単位時間だけ遅延させたものに等しく、第８段の出力Ｎ８は第１段の出力Ｎ１を７単位時間だけ遅延させたものに等しいことを示している。
【０００９】
この発明はこうした事実に着目して成されたものであり、図１は、この発明に係る対称型のディジタル・トランスバーサル・フィルタの１つの実施の形態を概略的に示している。以下、その構成と動作を、図１を用いて詳細に説明する。なお、図１においても、図２に示す構成要素と同じ又は同様の構成要素には同一の参照符号を付すことにする。
【００１０】
図１の対称型のディジタル・トランスバーサル・フィルタは、第１段〜第８段の８つの段からの出力Ｎ１〜Ｎ８を加算器Ｓで加算して出力信号Ｙ（ｔ）とするフィルタであり、図１に向かって左側の第１段〜第４段は図２の従来のＦＩＲフィルタと同様の構成とされる。即ち、加算器Ｓに対して、それぞれゲインＧ₁、Ｇ₂、Ｇ₃、Ｇ₄を有していて信号Ｎ１、Ｎ２、Ｎ３、Ｎ４を加える第１段〜第４段の乗算器Ｍ₁、Ｍ₂、Ｍ₃、Ｍ₄を備える。第１段の乗算器Ｍ₁の入力は遅延素子Ｄ₁を介して第２段の乗算器Ｍ₂の入力と結合され、第２段の乗算器Ｍ₂の入力は遅延素子Ｄ₂を介して第３段の乗算器Ｍ₃の入力と結合され、第３段の乗算器Ｍ₃の入力は遅延素子Ｄ₃を介して第４段の乗算器Ｍ₄の入力と結合される。
【００１１】
いま、入力信号Ｘ（ｔ）に等しい信号ｎ（ｔ）が第１段の乗算器Ｍ₁及び遅延素子Ｄ₁に入力されると、第１段の乗算器Ｍ₁は信号Ｎ１＝Ｇ₁×ｎ（ｔ）を出力し、遅延素子Ｄ₁は信号ｎ（ｔ）を時間Ｚだけ遅延させた信号ｎ（ｔ−１）を出力する。遅延素子Ｄ₁から出力された信号ｎ（ｔ−１）は第２段の乗算器Ｍ₂及び遅延素子Ｄ₂に入力され、第２段の乗算器Ｍ₂は信号Ｎ２＝Ｇ₂×ｎ（ｔ−１）を出力し、遅延素子Ｄ₂は信号ｎ（ｔ−１）を時間Ｚだけ遅延させた信号ｎ（ｔ−２）を出力する。同様に、遅延素子Ｄ₂から出力された信号ｎ（ｔ−２）は第３段の乗算器Ｍ₃及び遅延素子Ｄ₃に入力され、第３段の乗算器Ｍ₃は信号Ｎ３＝Ｇ₃×ｎ（ｔ−２）を出力し、遅延素子Ｄ₃は信号ｎ（ｔ−２）を時間Ｚだけ遅延させた信号ｎ（ｔ−３）を出力する。遅延素子Ｄ₃から出力された信号ｎ（ｔ−３）は第４段の乗算器Ｍ₄に入力され、第４段の乗算器Ｍ₄は信号Ｎ４＝Ｇ₄×ｎ（ｔ−３）を出力する。
【００１２】
図１のディジタル・トランスバーサル・フィルタは対称型であるから、図１に向かって右側の構成においては、第５段は、第４段の乗算器Ｍ₄の出力である信号Ｎ４を時間Ｚだけ遅延させた信号Ｎ５を加算器Ｓに加える遅延素子Ｄ₈から構成される。第６段は、第３段の乗算器Ｍ₃から出力された信号Ｎ３を時間３Ｚだけ遅延させた信号Ｎ５を加算器３に加えるよう直列接続された３個の遅延素子Ｄ₉、Ｄ₁₀、Ｄ₁₁から構成される。第７段は、第２段の乗算器Ｍ₂から出力された信号Ｎ２を時間５Ｚだけ遅延させた信号Ｎ７を加算器３に加えるよう直列接続された５個の遅延素子Ｄ₁₂〜Ｄ₁₆から構成される。最後に、第８段は、第１段の乗算器Ｍ₁の出力Ｎ１を時間７Ｚだけ遅延させた信号Ｎ８を加算器Ｓに加えるよう直列接続された７個の遅延素子₁₇〜Ｄ₂₃から構成される。
【００１３】
この結果、図１の加算器Ｓから出力される信号Ｙ（ｔ）は、図２におけるＦＩＲフィルタを対称型に構成したときの出力信号に等しい。
【００１４】
【発明の効果】
以上説明したとおり、この発明は、従来のＦＩＲフィルタに比較して乗算器の数を半減することができ、しかも、実行速度を向上させ、回路規模を削減することができるという格別の効果を奏する。
【図面の簡単な説明】
【図１】この発明に係るディジタル・トランスバーサル・フィルタの１つの実施の形態の構成を概略的に示すブロック図である。
【図２】従来のＦＩＲフィルタの構成を概略的に示すブロック図である。
【符号の説明】
Ｍ₁〜Ｍ₈：乗算器、 Ｄ₁〜Ｄ₂₃：遅延素子、 Ｓ：加算器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a digital filter suitable for digital signal processing, and more particularly to a symmetrical finite-length impulse response (FIR) filter using an impulse response in a transversal form, that is, a symmetrical digital transversal filter. Is.
[0002]
[Prior art]
It is well known that there is an FIR filter as one of digital filters when performing digital signal processing (for example, see “Basics of Digital Signal Processing” p. 87-96, published by Maruzen Co., Ltd.). FIG. 2 shows an 8-stage FIR filter as an example of an FIR filter that uses an impulse response in a transversal format. In the figure, an input signal at a certain time t is X (t), and an output signal is Y (t). D _{1 to} D ₇ are delay elements having a unit delay time Z, and the delay element D ₁ delays a signal n (t) equal to the input signal X (t) by a time Z to generate a signal n (t−1). The delay element D ₂ delays the input signal n (t−1) by the time Z and outputs the signal n (t−2), and the delay element D ₃ outputs the input signal n (t−2) at the time Z. The delay elements D _{4 to} D ₇ similarly delay the input signals corresponding to each by the time Z, and respectively delay the signals n (t−4) and n (t ( t-5), n (t-6), and n (t-7) are output.
[0003]
M ₁ ~M ₈ constant G ₁ by the gain i.e. the impulse response _{respectively, G 2, G 3, ···} , a multiplier having a G _7, G _8, the signal to the multiplier M ₁ n (t) Is input to the multiplier M ₂ and the signal n (t−1) output from the delay element D ₁ is input to the multiplier M _{3. The} signal n (t−2) output from the delay element D ₂ is input to the multiplier M _3. In the same manner, the signals M (t−3), n (t−4), n (t−−) output from the delay elements D _{3 to} D ₇ are respectively input to the multipliers M _{4 to} M _8. 5), n (t-6), n (t-7) are added. Thereby, the multipliers M _{1 to} M ₈ have gains G ₁ added to the input signals n (t), n (t−1), n (t−2),..., N (t−7), respectively. , G ₂ , G ₃ ,..., G ₈ and add the resulting signals N 1, N 2, N 3,. Adder S outputs a multiplier G ₁ ~G ₈ signals N1~N8 outputted sequentially added to the output signal Y (t), therefore, the output signal Y (t) is
[Expression 1]

Can be expressed as
[0004]
As can be understood from this equation, the output signal Y (t) of the 8-stage FIR filter shown in FIG. 2 is obtained by using a 7-stage buffer, 7 buffer shifts, 8 multiplications, and 7 additions. It is necessary to do. However, when such an operation is performed using a general microcomputer, multiplication requires more machine cycles than other instructions. Therefore, the larger the number of multipliers, the slower the execution speed. Further, when such a filter is realized by hardware, there is a problem that the multiplier is more complicated than the delay element, and the circuit scale becomes large.
[0005]
[Problems to be solved by the invention]
The present invention has been made to solve the problems of the conventional FIR filter, and can reduce the number of multipliers, thereby improving the execution speed and reducing the circuit scale. -To provide a transversal filter.
[0006]
[Means for Solving the Problems]
In order to achieve the above object, the invention of this application
The first stage to the second m stage (where m is an integer of 2 or more), the input signal is applied to the first stage, and the signal output from each of the first stage to the second m stage is output. A symmetric digital transversal filter as a signal,
The first to m-th stages include first to m-th multipliers having first to m-th gains, respectively, and delay elements connected between the inputs of the adjacent multipliers. ,
Each of the (m + 1) th stage to the 2mth stage receives the output signal of the multiplier at a stage symmetrical to the center of the digital transversal filter until the output signal reaches the stage. A digital transversal filter comprising a delay circuit for delaying by an amount equal to a power delay time;
I will provide a.
[0007]
DETAILED DESCRIPTION OF THE INVENTION
In general, if the FIR filter as shown in FIG. 2, if the filter is symmetrical, the multiplier M ₁ in order from its one end to the _{other, M 2, M 3, ···} , M k, M k ₊₁ ,..., M _2k (where k is a positive integer) are arranged, and constants according to their gains, that is, impulse responses, are respectively G ₁ , G ₂ , G ₃ ,..., G _k , G _{k. +1} , ..., G _2k , between these gains,
│G ₁ │ = │G _2k │ 、 │G ₂ │ = │G _2k-1 │ 、 │G ₃ │ = │G _2k-2 │ 、 ・ ・ ・ 、 │G _k │ = │G _{k + 1} │ A relationship is established. Using this relationship, the equation (1) is
[Expression 2]

Can be expressed as
[0008]
In this equation (2), the fifth stage output N5 is equal to the fourth stage output N4 delayed by one unit time, and the sixth stage output N6 is the third stage output N3 by three unit times. The output N7 of the seventh stage is equal to the delayed output N2 of the second stage by 5 unit times, and the output N8 of the eighth stage is the output N1 of the first stage by 7 unit times. It is equal to the delayed one.
[0009]
The present invention has been made paying attention to these facts, and FIG. 1 schematically shows one embodiment of a symmetrical digital transversal filter according to the present invention. Hereinafter, the configuration and operation will be described in detail with reference to FIG. In FIG. 1 as well, the same or similar components as those shown in FIG.
[0010]
The symmetric digital transversal filter of FIG. 1 is a filter that adds outputs N1 to N8 from eight stages from the first stage to the eighth stage by an adder S to produce an output signal Y (t). The first to fourth stages on the left side of FIG. 1 have the same configuration as the conventional FIR filter of FIG. That is, the first to fourth stage multipliers M ₁ , which have gains G ₁ , G ₂ , G ₃ , G ₄ and add signals N 1, N 2, N 3, N 4 to the adder S, respectively. M ₂ , M ₃ and M ₄ are provided. Input of the multiplier M ₁ of the first stage is coupled to the second stage input of the multiplier M ₂ via the delay element D _1, the input of the multiplier M ₂ of the second stage via the delay element D ₂ The input of the third stage multiplier M ₃ is coupled to the input of the third stage multiplier M ₃ via the delay element D ₃ and the input of the fourth stage multiplier M ₄ .
[0011]
Now, when a signal n (t) equal to the input signal X (t) is input to the first-stage multiplier M ₁ and the delay element D ₁ , the first-stage multiplier M ₁ receives the signal N1 = G ₁ × n (t) is output, and the delay element D ₁ outputs a signal n (t−1) obtained by delaying the signal n (t) by time Z. The signal n (t−1) output from the delay element D _{1 is} input to the second-stage multiplier M ₂ and the delay element D ₂ , and the second-stage multiplier M ₂ outputs the signal N 2 = G ₂ × n ( t-1) outputs, delay elements D ₂ outputs a signal n (t-1) only time Z delayed by the signal n (t-2). Similarly, the signal n (t−2) output from the delay element D _{2 is} input to the third-stage multiplier M ₃ and the delay element D ₃ , and the third-stage multiplier M ₃ outputs the signal N3 = G _3. × outputs n (t-2), the delay element D ₃ outputs a signal n (t-2) time Z only delayed by the signal n (t-3). Output from the delay element D ₃ signal n (t-3) is input to a multiplier M ₄ of the fourth stage, a multiplier M ₄ of the fourth stage signal N4 = G ₄ × n a (t-3) Output.
[0012]
Since the digital transversal filter of FIG. 1 is symmetrical, in the configuration on the right side of FIG. 1, the fifth stage converts the signal N4, which is the output of the multiplier M ₄ of the fourth stage, for a time Z. It comprises a delay element D ₈ for adding the delayed signal N5 to the adder S. The sixth stage has three delay elements D ₉ , D ₁₀ , serially connected to add to the adder 3 a signal N5 obtained by delaying the signal N3 output from the multiplier M ₃ of the third stage by a time 3Z. consisting of D _11. The seventh stage includes five delay elements D _{12 to} D ₁₆ connected in series so as to add to the adder 3 a signal N 7 obtained by delaying the signal N ₂ output from the multiplier M ₂ of the second stage by a time 5Z. Composed. Finally, the eighth stage, composed of a first stage of multipliers M ₁ output N1 time 7Z only seven delay signals N8 delayed connected in series so as to apply to the adder S element ₁₇ to D ₂₃ Is done.
[0013]
As a result, the signal Y (t) output from the adder S in FIG. 1 is equal to the output signal when the FIR filter in FIG. 2 is configured symmetrically.
[0014]
【The invention's effect】
As described above, the present invention can reduce the number of multipliers by half as compared with the conventional FIR filter, and also has an excellent effect that the execution speed can be improved and the circuit scale can be reduced. .
[Brief description of the drawings]
FIG. 1 is a block diagram schematically showing a configuration of an embodiment of a digital transversal filter according to the present invention.
FIG. 2 is a block diagram schematically showing a configuration of a conventional FIR filter.
[Explanation of symbols]
M ₁ ~M _8: multiplier, D ₁ ~D _23: delay element, S: adder

Claims (1)

第１段、・・・、第ｍ段、第（ｍ＋１）段、・・・、第２ｍ段（但し、ｍは２以上の整数）から成り、第１段に入力信号が印加され、第１段〜第２ｍ段のそれぞれから出力される信号を加算した信号を出力信号とする対称型のディジタル・トランスバーサル・フィルタであって、
第１段が、前記入力信号を受け取り且つ第１のゲインを有する第１の乗算器を備え、
第２段が、前記入力信号を単位時間だけ遅延させた信号を受け取り且つ第２のゲインを有する第２の乗算器を備え、
第３段が、前記入力信号を前記単位時間の２倍だけ遅延させた信号を受け取り且つ第３のゲインを有する第３の乗算器を備え、
・
・
・
第ｍ段が、前記入力信号を前記単位時間の（ｍ−１）倍だけ遅延させた信号を受け取り且つ第ｍのゲインを有する第ｍの乗算器を備えてなり、
第（ｍ＋１）段が、第ｍの乗算器の出力を前記単位遅延時間だけ遅延させる遅延素子を備え、
第（ｍ＋２）段が、第（ｍ−１）の乗算器の出力を前記単位時間の３倍だけ遅延させる遅延素子を備え、
第（ｍ＋３）段が、第（ｍ−２）の乗算器の出力を前記単位時間の５倍だけ遅延させる遅延素子を備え、
・
・
・
第２ｍ段が、第１段の乗算器の出力を前記単位時間の（２ｍ−１）倍だけ遅延させる遅延素子を備える
ことを特徴とするディジタル・トランスバーサル・フィルタ。1st stage,..., Mth stage, (m + 1) th stage,..., 2m stage (where m is an integer equal to or greater than 2). A symmetric digital transversal filter having a signal obtained by adding signals output from each of the first to second m stages as an output signal,
A first stage comprising a first multiplier receiving the input signal and having a first gain;
A second stage comprising a second multiplier for receiving a signal obtained by delaying the input signal by a unit time and having a second gain;
A third stage comprising a third multiplier for receiving a signal obtained by delaying the input signal by twice the unit time and having a third gain;
・
・
・
The m-th stage includes an m-th multiplier receiving a signal obtained by delaying the input signal by (m−1) times the unit time and having an m-th gain;
The (m + 1) th stage includes a delay element that delays the output of the mth multiplier by the unit delay time;
The (m + 2) th stage includes a delay element that delays the output of the (m−1) th multiplier by three times the unit time,
The (m + 3) th stage includes a delay element that delays the output of the (m−2) th multiplier by 5 times the unit time,
・
・
・
The digital transversal filter, wherein the second m stage includes a delay element that delays the output of the multiplier of the first stage by (2m-1) times the unit time.

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