JP3798692B2 - 半導体記憶素子の製造方法 - Google Patents
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Description
【0001】
さらに、WO99/27581からは、基板上に、接触プラグを内包させた絶縁層を設けることが知られている。次に、凹部を備えた誘電体を形成させ、この構造物の上にバリアー層を拡散バリアーとして設ける。その後、メモリコンデンサ用の下部電極層と、誘電体層と、上部電極層とを析出させる。これに引き続き、バッファ層を析出させる。バッファ層は前記構造物を覆い、残っている凹部を充填するものである。最後に、化学的機械的平面化ステップにおいてバッファ層をバリアー層に至るまで切除し、その後表面に露出しているバリアー層を除去する。
【0002】
当該半導体記憶素子は、記憶媒体を備えた少なくとも1つのメモリコンデンサを有し、記憶媒体は強誘電性薄層または誘電率が高い薄層からなっている。この種の記憶媒体を使用する場合には焼きなましプロセスが必要で、すなわち高温で、化学的には800℃のオーダーで、特にプロセスガスとしての酸素を含んだ酸素雰囲気で焼きなましを行なう必要がある。この場合、シリコン基板に対する接触部として用いるポリシリコン栓(いわゆるポリシリコンプラグ)の酸化という、雰囲気からプラグへの酸素の拡散による材料拡散プロセスは回避せねばならない。というのは、材料拡散プロセスは半導体記憶素子を損傷させ、或いは故障させることがあるからである。
【0003】
材料拡散プロセスを阻止するため、拡散バリアーまたはこの種のバリアーのサンドイッチが接着層と組み合わせて使用される。接着層はたとえばIr, IrO2 ,IrOからなっている。以下ではこの構造物全体をバリアーまたはバリアー層と記すことにする。このバリアーは、メモリコンデンサとシリコン基板との間に配置される。すなわちバリアー層の上に、メモリコンデンサの下部電極と、典型的にはPt, Ru, RuO2 から成るいわゆるボトム電極とを被着させる。バリアー上での下部電極の最適な接着を保証するためには、バリアー層は可能な限り大きな平らな接触面を有していなければならない。さらに、接触抵抗はできるだけ小さい必要があるが、シリコン基板上での電極薄層の接着性は悪いのが通常である。
【0004】
バリアー層は、プラズマで構造化するのは、構造転写に使用する化学的プロセスにおいて不十分なまたは不揮発性の化合物を形成するので、適切でない。このため従来では、特に層を物理的にスパッタリング切除することにより構造化を行なっていた。それ故、構造転写の際のマスク材に対する選択性が少なくなる。また、バリアー層がIrO2 から成っている場合には、この場合自由になる酸素が付加的に塗料を剥離させる。さらに、構造転写はCD(Critical Dimension)を著しく変化させ、および/または、レジストを側方へ後退させることにより、或いは除去が困難な再堆積物もしくはほとんど除去が不可能な再堆積物が、生成された構造物の側壁に堆積することにより、或いは両者の組み合わせにより、プロファイル傾斜部が生じる。
【0005】
さらに、シリコン基板上へのメモリコンデンサの被着と関連して、誘電性の硬質マスクまたはハードマスクを使用することが知られている。この誘電性の硬質マスクまたはハードマスクはたとえばSiO2 ,SiN,またはSiONから成っている。このマスク層は基本的に侵食性が小さいので、このマスク層を用いてプロセスコントロールを行なうと、より高い選択性を実現できる。しかしながら、プラズマ構造化プロセスにおいて有利には物理的なスパッタリング切除の際にマスクが研磨されるため、マスク層の厚さを、選択性だけで厚さを設定する場合よりも肉厚に選定して、構造化される層への研磨部の転写を避けるようにしなければならない。構造転写を行なった後に残っているマスクをプラズマエッチングプロセスで除去すると、除去されるべきマスク層の厚さに相当する厚さを少なくとも持っているのが望ましい輪郭を、付加的に拡大させることになる。
【0006】
この種の構造化プロセスは、たとえば米国特許第5464786号公報、米国特許第5506166号公報、および米国特許第5581436号公報から知られている。マスク層を切除するための湿式プロセスは、これに関連して構造物の付加的な等方性アンダーカットが生じるので、基本的に問題外である。
【0007】
本発明の課題は、冒頭で述べた種類の方法において、メモリコンデンサの下部電極に対して最適に大きな表面または接着面を保証するような前記方法を提供することである。
【0008】
この課題は、請求項1に記載の方法によって解決される。
【0009】
本発明の有利な構成は従属項に記載されている。
【0010】
換言すれば、本発明は、構造化されたバリアー層を、その上に残っているマスク層ともどもCVD(化学気相成長法)によりSiO2 のなかに完全に包埋し、つぎにCMP(Chemical Mechanical Polishing)プロセスを行ない、有利にはバリアー層の接触表面上での研磨をストップさせて行なうことを提案するものである。これらのプロセスステップは、表面変化または接触面変化(CD(Critical Dimension)とも呼ばれる)が最小であるようなバリアー層を保証し、より厳密には、構造転写用のハードマスクを使用することにより、垂直な側壁を生じさせる。これにより得られる広面積の平らな接触面(その上に被着される下部電極用の接触面)は、本発明に従ってCVD−SiO2 とSiO2 −CMPとを組み合わせることにより、付加的な輪郭を生成させることなく形成され、低接触抵抗でのメモリコンデンサの最適な接着を保証する。
【0011】
本発明による方法の他の利点は、バリアー層がその表面または接触面を除き、露出した接触面によって、これを取り囲むSiO2 層に包埋されていることである。この種のバリアー層埋設型構造は、本発明に従ってCVD−SiO2 とSiO2−CMPとを用いて方法を実施することにより得られるものである。
【0012】
次に、本発明の実施形態を図面を用いてより詳細に説明する。
【0013】
図1は、半導体記憶素子の、メモリコンデンサの領域における概略横断面図である。
【0014】
図2は、図1のバリアー層を製造するための従来の製造プロセスを概略的に示したもので、上半分は塗料被着後の方法を示すもの、下半分は構造転写を行なった後の方法を示すものである。
【0015】
図3Aおよび図3Bは、ハードマスク(硬質マスク)を使用した方法を説明する図である。
【0016】
図3Cおよび図3Dは、CVD−SiO2 (図3C)とSiO2 −CMP(図3D)とを用いた本発明による方法を説明する図である。
【0017】
図1に概略的に示したように、たとえばSiO2 で被覆した基板0の上にして、そこに従来の態様で形成されたプラグ2の領域に、メモリコンデンサ3が配置されている。プラグ2はPoly−Si, W等からなり、SiO2 層1の表面まで延びている。メモリコンデンサ3は下部電極4、いわゆるボトム電極と、上部電極5、いわゆるトップ電極と、これらの間に配置され、強誘電性薄層または誘電率の高い薄層からなる誘電体6または記憶媒体とを有している。冒頭で述べた材料拡散の問題を解消するため、SiO2 で被覆した基板の下部電極4と表面との間にバリアー層7が配置されている。
【0018】
バリアー層7を生成させるための従来のプロセス工程を図2に概略的に示した。なお、基板は図示していない。これによれば、バリアー層7の表面に公知の態様で塗料マスク8が被着される。塗料マスク8は、そのマスク構造のために、一定の面拡がり(CD=Critical Dimensionで示した)を持っている。この配置構成は図2の上部に図示されている。図2の下部部分には、塗料マスク8を残したままバリアー層7を構造化した後の配置構成が図示され、これからわかるように、塗料マスク8の表面或いはCDはかなり変化しており、再堆積部8’により塗料マスクのエッジが斜めに落ちることが多い。同様に、塗料マスクの下にあるバリアー層7も、エッジが斜めに落ちて減少した平らな表面を示している。
【0019】
この従来の方法によるバリアー層7の不都合なプロファイル傾斜は、図3Aおよび図3Bに概略的に示したように、同様に8を付した硬質のマスク、いわゆるハードマスクによって回避される。なお図3Aはエッチング前の配置状態を示したものであり、図3Bはエッチング後の配置状態を示したものである。図3Bによって明らかにしたプロセス過程に湿式プロセスを適用して、硬質のマスク8を除去すると、構造部の付加的な等方性アンダーカットが予想される。
【0020】
この欠点は、本発明によれば、図3Cおよび図3Dに図示したようなプロセスコントロールによって回避される。図3Cによれば、構造化されたバリアー層7は、その上に残っているマスク層8とともにCVDプロセスによってSiO2 のなかに包埋される。図中9がSiO2 包埋層である。その後、図3Dに示したように、研磨をストップさせてバリアー層7の表面でCMPプロセスを行ない、このCMPプロセスによりバリアー層7からハードマスク9が完全に切除され、広面積の平らな表面または接触面が残り、この平らな表面または接触面上に、次に被着されるべき、メモリコンデンサ3の電極層4を、付加的な輪郭を生成させることなく、優れた接着性で被着させることができる。
【図面の簡単な説明】
【図1】 半導体記憶素子の、メモリコンデンサの領域における概略横断面図である。
【図2】 図1のバリアー層を製造するための従来の製造プロセスを概略的に示したもので、上半分は塗料被着後の方法を示すもの、下半分は構造転写を行なった後の方法を示すものである。
【図3】 AおよびBは、ハードマスク(硬質マスク)を使用した方法を説明する図であり、CおよびDは、CVD−SiO2 (図3C)とSiO2 −CMP(図3D)とを用いた本発明による方法を説明する図である。
Claims (9)
- 下部電極(4)と上部電極(5)とその間にある誘電体層(6)とを備えた少なくとも1つのメモリコンデンサにして下部電極(4)がその下のバリアー層(7)とさらにその下のプラグ(2)とを介してシリコン基板(0)と導通している前記少なくとも1つのメモリコンデンサを配置したシリコン基板(0)を備える半導体記憶素子の製造方法であって、
バリアー層(7)をシリコン基板(0)上に形成されたプラグ(2)の上面を含む面上に被着させる第1のステップと、
上記第1のステップの後、上記メモリコンデンサを形成する前に、バリアー層(7)を、ハードマスク(8)で覆った部分を残し他の部分は除去するように構造化する第2のステップと、
を含む前記製造方法において、
上記第2のステップによって構造化されたバリアー層(7)と、構造化の後にその上方に残っているハードマスク(8)とを包埋層(9)に包埋する第3のステップと、
上記第3のステップの後、バリアー層(7)の上方に残っているハードマスク(8)とその上方にある包埋層(9)とを、バリアー層(7)の上面が露出するように化学的機械的研磨ステップにより除去する第4のステップと、
を含んでいることを特徴とする製造方法。 - 化学的機械的研磨ステップをバリアー層(7)の表面で停止させることを特徴とする、請求項1に記載の製造方法。
- 半導体記憶素子をDRAMまたはFeRAMに使用することを特徴とする、請求項1または2に記載の製造方法。
- 誘電体層(6)に対し強誘電材を使用することを特徴とする、請求項1、2、または3に記載の製造方法。
- バリアー層(7)を、
雰囲気からプラグ(2)への酸素の拡散を阻止する拡散バリアーとして構成する、
または、
接着層と組み合わせて接着層/拡散バリアー/接着層の積層構造をなす拡散バリアーサンドイッチとして構成することを特徴とする、請求項1ないし4のいずれか一つに記載の製造方法。 - 接着層をIr, IrO2 ,またはIrOから製造することを特徴とする、請求項5に記載の製造方法。
- ハードマスク(8)をSiO2 ,SiN,またはSiONから製造することを特徴とする、請求項1ないし6のいずれか一つに記載の製造方法。
- 包埋層(9)を化学気相成長法によりSiO2 から製造することを特徴とする、請求項1ないし7のいずれか一つに記載の製造方法。
- シリコン基板(0)上に、絶縁層(1)を設け、絶縁層(1)をシリコン基板(0)上面から絶縁層(1)の上面まで貫通するように延びるプラグ(2)を形成し、絶縁層(1)の上面上およびプラグ(2)の上面上にバリアー層(7)を拡散バリアーとして設けることを特徴とする、請求項1ないし8のいずれか一つに記載の製造方法。
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