JP3794080B2

JP3794080B2 - PLL circuit

Info

Publication number: JP3794080B2
Application number: JP33419096A
Authority: JP
Inventors: 禎浩小松; 法男小路
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-12-13
Filing date: 1996-12-13
Publication date: 2006-07-05
Anticipated expiration: 2016-12-13
Also published as: JPH10173517A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ回路に関するものである。特に、意図的に電圧制御発振器の発振周波数を高く設定し、分周回路により発振信号を分周して所望の周波数を有する発振信号を獲得し、発振信号のジッタを低減できるＰＬＬ回路に関するものである。
【０００２】
【従来の技術】
一般的なＰＬＬ回路は、図５に示すように、位相比較器１０、ループフィルタ２０および電圧制御発振器（ＶＣＯ）３０により構成されている。位相比較器１０は、入力されている基準信号Ｓ_ref とＶＣＯ３０からの発振信号Ｓ_o との位相を比較し、比較結果に応じて例えば、電圧信号Ｓ１０発生する。
ループフィルタ２０は、位相比較器１０からの電圧信号Ｓ１０の内、高周波成分を減衰させ、低周波成分のみを制御信号Ｓ２０として、ＶＣＯ３０に出力する。ＶＣＯ３０は、ループフィルタ２０からの制御信号Ｓ２０に応じて発振周波数ｆ_o を決定し、発振信号Ｓ_o を出力する。
【０００３】
ＶＣＯ３０は、図６に示すように、ｎ（ｎは正整数）個の遅延回路ＤＬＹ₀ 〜ＤＬＹ_n-1 、インバータＩＮＶ₁ により構成されている。
遅延回路ＤＬＹ₀ 〜ＤＬＹ_n-1 およびインバータＩＮＶ₁ は、環状に接続されている。即ち、図示のように、遅延回路ＤＬＹ_n-1 ，ＤＬＹ_n-2 ，ＤＬＹ_n-3 ，…，ＤＬＹ₀ が直列に接続され、前段の遅延回路の出力端子は後段の遅延回路の入力端子に接続されている。さらに、インバータＩＮＶ₁ の入力端子は、遅延回路ＤＬＹ₀ の出力端子に接続され、インバータＩＮＶ₁ の出力端子は、遅延回路ＤＬＹ_n-1 の入力端子に接続されている。
【０００４】
各遅延回路ＤＬＹ₀ 〜ＤＬＹ_n-1 の遅延時間ｔ_D は、ループフィルタ２０の出力信号Ｓ２０により制御される。このように構成されたＶＣＯ３０により発振信号Ｓ３０が得られる。かつ、発振信号Ｓ３０の周波数は、ループフィルタ２０からの制御信号Ｓ２０により制御される。各遅延回路ＤＬＹ₀ 〜ＤＬＹ_n-1 は同様な構成を有し、図７はその一構成例を示している。以下、図７に示す回路図および図８に示す波形図を参照しながら、遅延回路およびＶＣＯの動作について説明する。
【０００５】
遅延回路ＤＬＹは、図示のように、ｎｐｎトランジスタＱ１〜Ｑ４、抵抗素子Ｒ１〜Ｒ３、電流源Ｉ１，Ｉ３、可変電流源Ｉ２，Ｉ４、容量素子Ｃ１およびコンパレータＣＭＰ１により構成されている。
ｎｐｎトランジスタＱ１〜Ｑ４、抵抗素子Ｒ１および電流源Ｉ１により差動増幅器を構成している。ｎｐｎトランジスタＱ１のベースは、信号入力端子Ｔ_inに接続され、コレクタは電源電圧Ｖ_CCの供給線に接続されている。ｎｐｎトランジスタＱ２のベースは、反転信号入力端子Ｔ_/in に接続され、コレクタは、抵抗素子Ｒ１を介して電源電圧Ｖ_CCの供給線に接続されている。ｎｐｎトランジスタＱ１とＱ２のエミッタが電流源Ｉ１に共通に接続されている。即ち、電流源Ｉ１は、差動増幅器に動作電流を供給し、抵抗素子Ｒ１は、差動増幅器の負荷を構成している。
【０００６】
ｎｐｎトランジスタＱ３のベースは、抵抗素子Ｒ１とｎｐｎトランジスタＱ２のコレクタとの接続点に接続され、コレクタは電源電圧Ｖ_CCの供給線に接続され、エミッタは、ノードＮＤ１に接続されている。容量素子Ｃ１の電極は、それぞれ電源電圧Ｖ_CCの供給線およびノードＮＤ１に接続され、さらにノードＮＤ１と接地電位ＧＮＤとの間に、可変電流源Ｉ２が接続されている。
【０００７】
ｎｐｎトランジスタＱ４のベースは、ノードＮＤ３に接続され、コレクタは、電源電圧Ｖ_CCに供給線に接続され、エミッタはノードＮＤ２に接続されている。ノードＮＤ２と接地電位ＧＮＤとの間に、電流源Ｉ３が接続されている。抵抗素子Ｒ２，Ｒ３は電源電圧Ｖ_CCの供給線とノードＮＤ３との間に並列に接続され、ノードＮＤ３と接地電位ＧＮＤとの間に、可変電流源Ｉ４が接続されている。
コンパレータＣＭＰ１の非反転入力端子は、ノードＮＤ１に接続され、反転入力端子は、ノードＮＤ２に接続されている。
【０００８】
制御信号入力端子Ｔ_C には、遅延回路ＤＬＹの遅延時間ｔ_D を制御するための制御信号が入力される。この制御信号に応じて可変電流源Ｉ２，Ｉ４の電流値ｉ₂ ，ｉ₄ が制御される。
【０００９】
図８は、図７に示す遅延回路ＤＬＹの動作を説明するための波形図である。ここで、図８を参照しつつ、入力端子Ｔ_inに入力される信号の立ち下がりエッジにおける回路の動作を説明する。
ここで、反転入力端子Ｔ_/in には、例えば、入力端子Ｔ_inに入力される信号の反転信号が入力されるとする。
入力端子Ｔ_inにハイレベルの信号が入力されているとき、ｎｐｎトランジスタＱ３のベース電圧がハイレベルに保持されるので、導通状態に保持される。ノードＮＤ１が電源電圧Ｖ_CCレベルに近いハイレベルＶ１に保持され、出力端子Ｔ_out にもハイレベルの信号が出力される。
【００１０】
時間ｔ₁ において、入力端子Ｔ_inに入力される信号は、ハイレベルからローレベルに変化する。これに応じてｎｐｎトランジスタＱ３のベース電圧が低下し、ｎｐｎトランジスタＱ３が導通状態から非導通状態に切り換えられ、可変電流源Ｉ２の電流により容量素子Ｃ１が充電される。ノードＮＤ１の電圧は、図８に示すように、所定の変化率でハイレベルＶ１からローレベルＶ２に変化する。なお、ノードＮＤ１の電圧レベルの変化率は、容量素子Ｃ１の容量値および可変電流源Ｉ２の電流値ｉ₂ により設定される。
一方、ノードＮＤ２は、可変電流源Ｉ４、抵抗素子Ｒ２，Ｒ３およびｎｐｎトランジスタＱ４により、所定の基準電圧Ｖ_REF に設定されている。ノードＮＤ３の電圧は、抵抗素子Ｒ２，Ｒ３の抵抗値、可変電流源Ｉ４の電流値ｉ₄ により設定される。そして、ｎｐｎトランジスタＱ４のベース／エミッタ電圧をＶ_BEとすると、ノードＮＤ２の基準電圧Ｖ_REF は、ノードＮＤ３の電圧とＶ_BEとの差で決まる。
【００１１】
ノードＮＤ１およびノードＮＤ２の電圧レベルは、コンパレータＣＭＰ１により比較され、比較結果に応じてコンパレータＣＭＰ１の出力信号レベルが決まる。例えば、ノードＮＤ１のレベルはノードＮＤ２がレベルより高い場合に、コンパレータＣＭＰ１の出力端子Ｔ_out にハイレベルの信号が出力され、逆に、ノードＮＤ１がレベルがノードＮＤ２のレベルより低い場合に、コンパレータＣＭＰ１の出力端子Ｔ_out にローレベルの信号が出力される。
【００１２】
図８に示すように、ノードＮＤ１の電圧がレベルＶ１からＶ２に変化し、ある時間ｔ₂ において、ノードＮＤ１のレベルとノードＮＤ２のレベルが一致する。このとき、コンパレータＣＭＰ１の出力信号が反転し、ハイレベルからローレベルに変化する。時間ｔ₂ と時間ｔ₁ との時間差ｔ_D は、遅延回路ＤＬＹの遅延時間となる。
【００１３】
このように、例えば、可変電流源Ｉ２の電流値ｉ₂ を変化させることにより、ノードＮＤ１の電圧レベルの変化率が変わり、遅延回路ＤＬＹの遅延時間ｔ_D が変わる。または、可変電流源Ｉ４の電流値ｉ₄ を変化させることにより、ノードＮＤ２の基準電圧Ｖ_REF を変化させ、遅延回路ＤＬＹの遅延時間ｔ_D を変えることもできる。
【００１４】
制御信号入力端子Ｔ_C に入力される制御信号に応じて可変電流源Ｉ２，Ｉ４の何れかまたは両方を変化させることにより、遅延回路ＤＬＹの遅延時間ｔ_D は制御信号に応じて変化する。例えば、入力端子Ｔ_C にループフィルタ２０からの制御信号Ｓ２０入力することにより、遅延回路ＤＬＹの遅延時間ｔ_D は制御信号Ｓ２０により制御される。図６に示すように、複数段の遅延回路およびインバータを環状に接続して構成されたＶＣＯにおいて、その発振周波数は、ループフィルタ２０からの制御信号Ｓ２０により制御される。
【００１５】
【発明が解決しようとする課題】
ところで、上述した従来のＰＬＬ回路において、ＶＣＯの遅延時間ｔ_D には、ジッタが存在するという問題がある。例えば、コンパレータＣＭＰ１に入力される基準電圧Ｖ_REF にノイズが含まれている場合、遅延回路ＤＬＹの遅延時間ｔ_Dにノイズに応じた変化成分が含まれる結果となり、その結果、ＰＬＬ回路の発振周波数にジッタが生じる。
【００１６】
また、基準電圧Ｖ_REF ではなく、遅延回路の入力信号にノイズが含まれている場合でも、ＰＬＬ回路の発振周波数にジッタが生じる結果となる。
【００１７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、回路の構成を大きく変えることなく、発振信号のジッタを改善できるＰＬＬ回路を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するため、本発明は、基準信号と比較対象信号との位相を比較する位相比較手段と、位相比較手段の比較結果に応じて発振周波数を制御し、上記基準信号の周波数より高い周波数で発振信号を発生する発振手段と、上記発振手段からの発振信号を分周して分周信号を出力し、分周信号を比較対象信号として位相比較手段に入力する分周手段とを有するＰＬＬ回路において、上記発振手段は、環状に接続されている複数の遅延回路を有し、上記位相比較手段からの比較結果に応じて上記各遅延回路の遅延時間が設定され、電圧制御発振手段の発振周波数が制御され、上記遅延回路は、入力信号を増幅する増幅回路と、上記増幅回路の出力信号に応じて容量素子の電流の充放電により、上記入力信号のレベル変化エッジに対して、一定の変化率で出力レベルを変化させる傾斜信号を発生する傾斜信号発生回路と、上記傾斜信号と上記位相比較手段の比較結果に応じて設定された制御電流により発生した基準電圧レベルとを比較し、これらの被比較信号のレベルが一致するとき、出力信号レベルを変化させるレベル比較手段とを有する。
【図面の簡単な説明】
【図１】本発明に係るＰＬＬ回路の一実施形態を示す回路図である。
【図２】ＰＬＬ回路のＶＣＯを構成する遅延回路の遅延時間を示す波形図である。
【図３】遅延回路の遅延時間とジッタの関係を示す波形図である。
【図４】発振信号のジッタを示す波形図である。
【図５】従来のＰＬＬ回路の構成を示す回路図である。
【図６】従来のＰＬＬ回路におけるＶＣＯの構成を示す回路図である。
【図７】ＶＣＯを構成する遅延回路の回路図である。
【図８】遅延回路の動作を示す波形図である。
【符号の説明】
１０…位相比較器、２０…ループフィルタ、３０，３０ａ…ＶＣＯ、４０…分周器、Ｑ１〜Ｑ４…ｎｐｎトランジスタ、Ｒ１〜Ｒ３…抵抗素子、Ｉ１，Ｉ３…電流源、Ｉ２，Ｉ４…可変電流源、Ｃ１…容量素子、ＣＭＰ１…コンパレータ、Ｖ_CC…電源電圧、ＧＮＤ…接地電位。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a PLL circuit. In particular, the present invention relates to a PLL circuit that can intentionally set the oscillation frequency of a voltage controlled oscillator to be high, divide the oscillation signal by a frequency divider circuit to obtain an oscillation signal having a desired frequency, and reduce jitter of the oscillation signal. is there.
[0002]
[Prior art]
As shown in FIG. 5, a general PLL circuit includes a phase comparator 10, a loop filter 20, and a voltage controlled oscillator (VCO) 30. The phase comparator 10 compares the phases of the oscillation signal S _o from the reference signal S _ref and VCO30 being input, for example, according to the comparison result, the voltage signal S10 generated.
The loop filter 20 attenuates the high frequency component of the voltage signal S10 from the phase comparator 10 and outputs only the low frequency component to the VCO 30 as the control signal S20. The VCO 30 determines the oscillation frequency f _o according to the control signal S20 from the loop filter 20 and outputs the oscillation signal S _o .
[0003]
As shown in FIG. 6, the VCO 30 includes n (n is a positive integer) delay circuits DLY _{0 to} DLY _n−1 and an inverter INV ₁ .
The delay circuits DLY _{0 to} DLY _n−1 and the inverter INV ₁ are connected in a ring shape. That is, as shown in the figure, delay circuits DLY _n-1 , DLY _n-2 , DLY _n-3 ,..., DLY ₀ are connected in series, and the output terminal of the preceding delay circuit is connected to the input terminal of the following delay circuit. It is connected. Further, the input terminal of the inverter INV ₁ is connected to the output terminal of the delay circuit DLY ₀ , and the output terminal of the inverter INV ₁ is connected to the input terminal of the delay circuit DLY _n−1 .
[0004]
The delay time t _D of each of the delay circuits DLY _{0 to} DLY _n−1 is controlled by the output signal S 20 of the loop filter 20. The oscillation signal S30 is obtained by the VCO 30 configured as described above. The frequency of the oscillation signal S30 is controlled by the control signal S20 from the loop filter 20. Each of the delay circuits DLY _{0 to} DLY _n-1 has a similar configuration, and FIG. 7 shows an example of the configuration. The operation of the delay circuit and the VCO will be described below with reference to the circuit diagram shown in FIG. 7 and the waveform diagram shown in FIG.
[0005]
As shown in the figure, the delay circuit DLY includes npn transistors Q1 to Q4, resistance elements R1 to R3, current sources I1 and I3, variable current sources I2 and I4, a capacitive element C1, and a comparator CMP1.
The npn transistors Q1 to Q4, the resistance element R1, and the current source I1 constitute a differential amplifier. base of the npn transistor Q1 is connected to the signal input terminal T _in, the collector is connected to the supply line of the power supply voltage V _CC. The base of the npn transistor Q2 is connected to the inverted signal input terminal T 1 _{/ in} , and the collector is connected to the supply line of the power supply voltage V _CC via the resistor element R1. The emitters of npn transistors Q1 and Q2 are commonly connected to current source I1. That is, the current source I1 supplies an operating current to the differential amplifier, and the resistance element R1 constitutes a load of the differential amplifier.
[0006]
The base of npn transistor Q3 is connected to the connection point between resistance element R1 and the collector of npn transistor Q2, the collector is connected to the supply line of power supply voltage V _CC , and the emitter is connected to node ND1. The electrodes of the capacitive element C1 are connected to the supply line of the power supply voltage V _CC and the node ND1, respectively, and the variable current source I2 is connected between the node ND1 and the ground potential GND.
[0007]
The base of npn transistor Q4 is connected to node ND3, the collector is connected to the supply line for power supply voltage V _CC , and the emitter is connected to node ND2. A current source I3 is connected between the node ND2 and the ground potential GND. Resistance elements R2 and R3 are connected in parallel between the supply line of power supply voltage V _CC and node ND3, and variable current source I4 is connected between node ND3 and ground potential GND.
The non-inverting input terminal of the comparator CMP1 is connected to the node ND1, and the inverting input terminal is connected to the node ND2.
[0008]
A control signal for controlling the delay time t _D of the delay circuit DLY is input to the control signal input terminal T _C. The current values i ₂ and i _{4 of} the variable current sources I2 and I4 are controlled according to this control signal.
[0009]
FIG. 8 is a waveform diagram for explaining the operation of the delay circuit DLY shown in FIG. Here, with reference to FIG. 8, the operation of the circuit in the falling edge of the signal inputted to the input terminal T _in.
Here, the inverting input terminal T _{/ in,} for example, the inverted signal of the signal inputted to the input terminal T _in is inputted.
When a high level signal to the input terminal T _in is input, since the base voltage of npn transistor Q3 is held at a high level, it is held in the conductive state. The node ND1 is held at the high level V1 close to the power supply voltage _VCC level, and a high level signal is also output to the output terminal _Tout .
[0010]
At time t _1, the signal input to the input terminal T _in is changed from the high level to the low level. Accordingly, the base voltage of npn transistor Q3 decreases, npn transistor Q3 is switched from a conductive state to a non-conductive state, and capacitive element C1 is charged by the current of variable current source I2. As shown in FIG. 8, the voltage of the node ND1 changes from the high level V1 to the low level V2 at a predetermined change rate. Incidentally, the rate of change of the voltage level of node ND1 is set by the current value i ₂ of the capacitance values and the variable current source I2 of the capacitor C1.
On the other hand, the node ND2 is variable current source I4, the resistive elements R2, R3 and npn transistors Q4, is set to a predetermined reference voltage V _REF. The voltage of the node ND3, the resistance value of the resistance element R2, R3, is set by the current value i ₄ of the variable current source I4. If the base / emitter voltage of the npn transistor Q4 is V _BE , the reference voltage V _REF of the node ND2 is determined by the difference between the voltage of the node ND3 and V _BE .
[0011]
The voltage levels of the nodes ND1 and ND2 are compared by the comparator CMP1, and the output signal level of the comparator CMP1 is determined according to the comparison result. For example, if the level of the node ND1 node ND2 is higher than the level, the high level signal is outputted to the output terminal T _out of the comparator CMP1, conversely, when the node ND1 level is lower than the level of the node ND2, the comparator a low level signal to the output terminal T _out of CMP1 is output.
[0012]
As shown in FIG. 8, the voltage of the node ND1 changes from level V1 to V2, in a time t _2, the level of the level and the node ND2 of the node ND1 match. At this time, the output signal of the comparator CMP1 is inverted and changes from the high level to the low level. A time difference t _D between the time t ₂ and the time t ₁ is a delay time of the delay circuit DLY.
[0013]
Thus, for example, by changing the current value i ₂ of the variable current source I2, instead the voltage level of the rate of change of the node ND1, changes the delay time t _D of the delay circuit DLY. Or, by varying the current value i ₄ of the variable current source I4, by changing the reference voltage V _REF of the node ND2, it is also possible to vary the delay time t _D of the delay circuit DLY.
[0014]
By varying either or both of the variable current source I2, I4 in response to a control signal inputted to the control signal input terminal T _C, the delay time t _D of the delay circuit DLY is varied in response to the control signal. For example, by inputting the control signal S20 from the loop filter 20 to the input terminal T _C , the delay time t _D of the delay circuit DLY is controlled by the control signal S20. As shown in FIG. 6, in a VCO configured by connecting a plurality of stages of delay circuits and inverters in a ring shape, the oscillation frequency is controlled by a control signal S <b> 20 from the loop filter 20.
[0015]
[Problems to be solved by the invention]
Incidentally, the conventional PLL circuit described above has a problem that jitter exists in the delay time t _D of the VCO. For example, when the reference voltage V _REF input to the comparator CMP1 includes noise, the delay time t _D of the delay circuit DLY includes a change component corresponding to the noise, and as a result, the oscillation frequency of the PLL circuit Jitter occurs.
[0016]
Further, even when noise is included in the input signal of the delay circuit instead of the reference voltage V _REF , this results in jitter in the oscillation frequency of the PLL circuit.
[0017]
The present invention has been made in view of such circumstances, and an object thereof is to provide a PLL circuit capable of improving the jitter of an oscillation signal without greatly changing the circuit configuration.
[0018]
[Means for Solving the Problems]
In order to achieve the above object, the present invention controls the oscillation frequency according to the comparison result of the phase comparison means for comparing the phase of the reference signal and the comparison target signal and the phase comparison means, and is higher than the frequency of the reference signal. An oscillation unit that generates an oscillation signal at a frequency; and a frequency dividing unit that divides the oscillation signal from the oscillation unit and outputs a divided signal, and inputs the divided signal to the phase comparison unit as a comparison target signal. In the PLL circuit, the oscillating means has a plurality of delay circuits connected in a ring, and the delay time of each delay circuit is set according to the comparison result from the phase comparing means, and the voltage controlled oscillating means oscillation frequency is controlled, the delay circuit includes an amplifier circuit for amplifying an input signal, the charge and discharge current of the capacitor in accordance with the output signal of the amplifier circuit, with respect to the level change edge of the input signal, It compares the ramp signal generating circuit for generating a ramp signal for changing the output level at a constant rate of change, and a reference voltage level generated by the ramp signal and the set control current in response to a comparison result of the phase comparing means And level comparison means for changing the output signal level when the levels of the signals to be compared match.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an embodiment of a PLL circuit according to the present invention.
FIG. 2 is a waveform diagram showing a delay time of a delay circuit constituting the VCO of the PLL circuit.
FIG. 3 is a waveform diagram showing a relationship between delay time of the delay circuit and jitter.
FIG. 4 is a waveform diagram showing jitter of an oscillation signal.
FIG. 5 is a circuit diagram showing a configuration of a conventional PLL circuit.
FIG. 6 is a circuit diagram showing a configuration of a VCO in a conventional PLL circuit.
FIG. 7 is a circuit diagram of a delay circuit constituting the VCO.
FIG. 8 is a waveform diagram showing an operation of the delay circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 ... Phase comparator, 20 ... Loop filter, 30, 30a ... VCO, 40 ... Frequency divider, Q1-Q4 ... npn transistor, R1-R3 ... Resistance element, I1, I3 ... Current source, I2, I4 ... Variable current Source, C1... Capacitance element, CMP1... Comparator, V _CC ... Power supply voltage, GND.

Claims

基準信号と比較対象信号との位相を比較する位相比較手段と、
位相比較手段の比較結果に応じて発振周波数を制御し、上記基準信号の周波数より高い周波数で発振信号を発生する発振手段と、
上記発振手段からの発振信号を分周して分周信号を出力し、分周信号を比較対象信号として位相比較手段に入力する分周手段とを有するＰＬＬ回路において、
上記発振手段は、環状に接続されている複数の遅延回路を有し、上記位相比較手段からの比較結果に応じて上記各遅延回路の遅延時間が設定され、電圧制御発振手段の発振周波数が制御され、
上記遅延回路は、
入力信号を増幅する増幅回路と、
上記増幅回路の出力信号に応じて容量素子の電流の充放電により、上記入力信号のレベル変化エッジに対して、一定の変化率で出力レベルを変化させる傾斜信号を発生する傾斜信号発生回路と、
上記傾斜信号と上記位相比較手段の比較結果に応じて設定された制御電流により発生した基準電圧レベルとを比較し、これらの被比較信号のレベルが一致するとき、出力信号レベルを変化させるレベル比較手段と
を有するＰＬＬ回路。Phase comparison means for comparing the phase of the reference signal and the comparison target signal;
Oscillation means for controlling the oscillation frequency according to the comparison result of the phase comparison means, and generating an oscillation signal at a frequency higher than the frequency of the reference signal;
In a PLL circuit having frequency dividing means that divides the oscillation signal from the oscillation means and outputs a frequency division signal, and inputs the frequency division signal as a comparison target signal to the phase comparison means,
The oscillation means has a plurality of delay circuits connected in a ring, the delay time of each delay circuit is set according to the comparison result from the phase comparison means, and the oscillation frequency of the voltage controlled oscillation means is controlled. And
The delay circuit is
An amplifier circuit for amplifying the input signal;
A slope signal generating circuit that generates a slope signal that changes the output level at a constant rate of change with respect to the level change edge of the input signal by charging and discharging the current of the capacitive element according to the output signal of the amplifier circuit;
A level comparison that compares the slope signal with a reference voltage level generated by a control current set according to the comparison result of the phase comparison means , and changes the output signal level when the levels of these signals to be compared match. And a PLL circuit.