JP3775499B2 - 半導体装置及びその製造方法、並びにｄｃ−ｄｃコンバータ - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 86
- 238000004519 manufacturing process Methods 0.000 title claims description 40
- 239000010410 layer Substances 0.000 claims description 253
- 229910052751 metal Inorganic materials 0.000 claims description 68
- 239000002184 metal Substances 0.000 claims description 68
- 239000011229 interlayer Substances 0.000 claims description 42
- 239000004642 Polyimide Substances 0.000 claims description 41
- 229920001721 polyimide Polymers 0.000 claims description 41
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 37
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 24
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 claims description 22
- 239000007769 metal material Substances 0.000 claims description 20
- 239000000696 magnetic material Substances 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 16
- 229910052742 iron Inorganic materials 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229920002577 polybenzoxazole Polymers 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000010949 copper Substances 0.000 description 63
- 230000004888 barrier function Effects 0.000 description 25
- 229910045601 alloy Inorganic materials 0.000 description 24
- 239000000956 alloy Substances 0.000 description 24
- 229910018594 Si-Cu Inorganic materials 0.000 description 17
- 229910008465 Si—Cu Inorganic materials 0.000 description 17
- 229910052802 copper Inorganic materials 0.000 description 17
- 239000005360 phosphosilicate glass Substances 0.000 description 13
- 239000011347 resin Substances 0.000 description 13
- 229920005989 resin Polymers 0.000 description 13
- 238000007789 sealing Methods 0.000 description 12
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 239000011651 chromium Substances 0.000 description 6
- 238000007747 plating Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000009713 electroplating Methods 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910018182 Al—Cu Inorganic materials 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 229910000976 Electrical steel Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910001035 Soft ferrite Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000001764 infiltration Methods 0.000 description 2
- 230000008595 infiltration Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- WJZHMLNIAZSFDO-UHFFFAOYSA-N manganese zinc Chemical compound [Mn].[Zn] WJZHMLNIAZSFDO-UHFFFAOYSA-N 0.000 description 2
- QELJHCBNGDEXLD-UHFFFAOYSA-N nickel zinc Chemical compound [Ni].[Zn] QELJHCBNGDEXLD-UHFFFAOYSA-N 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 229910000889 permalloy Inorganic materials 0.000 description 2
- -1 permendur Inorganic materials 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 229910000702 sendust Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 238000004804 winding Methods 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910021364 Al-Si alloy Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910000808 amorphous metal alloy Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/10—Inductors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/957—Making metal-insulator-metal device
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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- Dc-Dc Converters (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、コイルを内蔵した半導体装置及びその製造方法、並びにＤＣ−ＤＣコンバータに関するものである。
このような半導体装置は、例えばＤＣ−ＤＣコンバータなど、外付けのコイルが使用されていた電子部品に適用される。
【０００２】
【従来の技術】
電子機器の軽量小型化が進み、それに伴ってＤＣ−ＤＣコンバータ等の電源装置も小型化、特に薄型化が進められている。図１０に従来の昇圧形ＤＣ−ＤＣコンバータの回路図を示す。
【０００３】
昇圧形ＤＣ−ＤＣコンバータ１０１は、半導体装置であるＩＣ（集積回路）部品１０３と、コイル１０５と、ショットキー・ダイオード１０７と、コンデンサ１０９，１１１と、これらの部品を電気的に接続するための回路パターンが形成された回路基板（図示は省略）により構成される。ＩＣ部品１０３には、Ｎチャネル電界効果型トランジスタからなるスイッチ１１３と、スイッチ１１３のスイッチング動作を制御するための制御回路１１５が形成されている。
【０００４】
昇圧形ＤＣ−ＤＣコンバータ１０１は、スイッチ１１３がオン時にコイル１０５にエネルギーを蓄積し、スイッチ１１３がオフ時にコイル１０５に蓄積されたエネルギーを入力電圧ＶINにのせて開放することにより、入力電圧ＶINより高い出力電圧ＶOUTを得る。制御回路１１５は、出力電圧ＶOUTを一定に保つように、スイッチ１１３の時比率（スイッチング動作の一周期に占めるオン期間の割合）を調節する。
【０００５】
小型電子機器用のＤＣ−ＤＣコンバ−タの例に見られるように、小型軽量化のために１ＭＨｚ（メガヘルツ）以上で動作させようという要求が高まっている。この中で高周波コイルは一つの重要な要素となるが、（１）小型軽量であること、（２）周波数特性が良好であること、（３）適当な電力容量を有する等が要求される。
【０００６】
近年、ＩＣ部品を切り出す前にアレイ状のパッドを作り込むウェハレベルＣＳＰ（チップサイズパッケージ）の出現によって、ＩＣ部品の薄型化、小型化が実現した（例えば特開２０００−２６０９１０号公報参照）。
図１１は従来のＣＳＰの一部分を示す断面図である。図１１を参照して従来のＣＳＰの製造方法を説明する。
【０００７】
半導体基板１上に下地絶縁膜３を形成し、トランジスタ等の半導体素子（図示は省略）を形成した後、半導体基板１上全面に例えばＢＰＳＧ（borophosphosilicate glass）膜からなる下層絶縁層５を形成する。下層絶縁層５に接続孔（図示は省略）を形成した後、下層絶縁層５上に例えばＡｌ（アルミニウム）からなるＡｌ配線（図示は省略）及びＡｌ電極パッド２３を形成する。
【０００８】
半導体基板１上全面に、下層がＰＳＧ（phosphosilicate glass）膜９、上層がＳｉＮ（silicon nitride）膜１１からなるパッシベーション膜を形成し、さらにその上にポリイミド層１６を形成する。Ａｌ電極パッド２３上の絶縁層に、後工程で形成するメタル配線層との電気的接続を取るためと、後工程で行なうウェハテスト時にＡｌ電極パッド２３にプローブ針を接触させるためのパッド開口部２５を形成する。
Ａｌ電極パッド２３にプローブ針を接触させてウェハテストを行なう。
【０００９】
半導体基板１上全面にＣｒ（クロム）からなるバリアメタル層１８及びＣｕ（銅）からなるメッキ用電極層（図示は省略）をスパッタ法により形成する。バリアメタル層１８は、後工程で形成するＣｕからなるメタル配線層とＡｌ電極パッド２３との間に介在してＣｕとＡｌが相互に侵入することを防止するためのものである。
メッキ用電極層上の所定の領域にフォトレジストパターンを形成し、電解メッキによりＣｕ配線層２７及びＣｕ電極パッド２９を形成する。Ｃｕ配線層２７及びＣｕ電極パッド２９は再配線層とも呼ばれる。従来、再配線層の材料としては機械的強度、耐湿性等の信頼性確保の観点からＣｕが用いられている。
【００１０】
フォトレジストパターンを除去した後、Ｃｕ配線層２７及びＣｕ電極パッド２９をマスクにして、不必要なメッキ用電極層及びバリアメタル層１８をウエットエッチングにより除去する。スパッタ法及び電解メッキ法により金属層を形成し、その金属層を写真製版技術及びエッチング技術によりパターニングしてＣｕ電極パッド２９上にメタル・ポスト３１を形成する。
【００１１】
樹脂封止用の金型内にウェハ、封止樹脂、テンポラリ・フィルム（樹脂を金型に接触させないための材料）を設置し、メタル・ポスト３１が封止樹脂２１の表面から現れる程度に加熱圧縮する。
メタル・ポスト３１の表面にバリアメタル層３３を形成した後、封止樹脂２１により封止されたウェハのメタル・ポスト３１にバリアメタル層３３を介して半田ボール３５を機械的に固着させる。
その後、ウェハをチップに切り出す。
このように、ウェハレベルでの樹脂封止により、工程数の削減、チップサイズの小型化が実現された。
【００１２】
【発明が解決しようとする課題】
しかし、従来のＤＣ−ＤＣコンバータでは、回路基板の裏面にコイルを固定するため、ＩＣ部品が薄膜化されてもＤＣ−ＤＣコンバータ全体の厚みが厚くなるという問題があった。また、回路基板の薄層化には限界があり、そのためＤＣ−ＤＣコンバータ等の電源をさらに薄型化するのは困難であるという問題点があった。
そこで本発明は、コイルを内蔵した半導体装置及びその製造方法を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】
本発明にかかる半導体装置は、下層絶縁層上に、幅方向で近接し、かつ電気的に分離されて配列された複数の下層導電性膜と、上記下層絶縁層上及び上記下層導電性膜上に形成された層間絶縁層と、上記下層導電性膜の一端側及び他端側にそれぞれ対応して上記層間絶縁層に形成された接続孔内に埋め込まれた埋込み導電性部材と、すべての上記下層導電性膜が直列に接続されるように、上記接続孔に埋め込まれた上記埋込み導電性部材を介して上記下層導電性膜の一端側と隣の上記下層導電性膜の他端側を接続するために上記導電材料上及び上記層間絶縁層上に形成された複数の上層導電性膜と、からなるコイルを備えているものである。
【００１４】
本発明にかかる半導体装置の製造方法は、以下の工程（Ａ）〜（Ｃ）を含んでコイルを形成する。
（Ａ）下層絶縁層上に、幅方向で近接し、かつ電気的に分離して複数の下層導電性膜を形成する工程、
（Ｂ）上記下層絶縁層上及び上記下層導電性膜上に層間絶縁層を形成し、上記層間絶縁層に上記下層導電性膜の一端側及び他端側にそれぞれ対応して接続孔を形成する工程、
（Ｃ）上記接続孔内に埋込み導電性部材を形成し、さらに、すべての上記下層導電性膜が直列に接続されるように、上記埋込み導電性部材を介して上記下層導電性膜の一端側と隣の上記下層導電性膜の他端側を接続するように上記導電材料上及び上記層間絶縁層上に複数の上層導電性膜を形成し、上記下層導電性膜、上記埋込み導電性部材及び上記上層導電性膜からなるコイルを形成する工程。
【００１５】
幅方向で近接し、かつ電気的に分離されて配列された複数の下層導電性膜を接続孔に充填された埋込み導電性部材を介して、複数の上層導電性膜により、すべての下層導電性膜が直列に接続されるように下層導電性膜の一端側と隣の下層導電性膜の他端側を接続することにより、下層導電性膜、埋込み導電性部材及び上層導電性膜からなるコイルが形成される。
【００１６】
一般にＤＣ−ＤＣコンバータは、半導体装置であるＩＣ部品、コイル、ショットキー・ダイオード、コンデンサ、及びこれらの部品を電気的に接続するための回路パターンが形成された回路基板などにより構成される。
本発明のＤＣ−ＤＣコンバータでは、コイルを備えた本発明の半導体装置を備えている。これにより、ＤＣ−ＤＣコンバータ全体の大きさ及び厚みを小さくすることができる。
【００１７】
【発明の実施の形態】
本発明の半導体装置では、上記層間絶縁層は少なくとも２層の絶縁層からなる積層膜であり、上記層間絶縁層内に、複数の上記下層導電性膜上にわたって磁性体が配置されていることが好ましく、本発明の製造方法では、上記層間絶縁層として少なくとも２層の絶縁層からなる積層膜を形成し、上記層間絶縁層内に、複数の上記下層導電性膜上にわたって磁性体を形成する工程を含むことが好ましい。
その結果、下層導電性膜、埋込み導電性部材及び上層導電性膜からなるコイル内に磁性体を配置することができ、コイルのインダクタンス密度を大きくすることができる。
【００１８】
本発明の半導体装置では、上記層間絶縁層は、下層側から順に、シリコン酸化膜、シリコン窒化膜、及び、感光性ポリイミド層又は感光性ポリベンゾオキサゾール層からなることが好ましく、本発明の製造方法では、上記工程（Ｂ）において、上記層間絶縁層として下層側から順に、シリコン酸化膜、シリコン窒化膜、及び、感光性ポリイミド層又は感光性ポリベンゾオキサゾール層を形成することが好ましい。
その結果、トランジスタ等の半導体素子に対して機械的強度を維持し、かつ外部からの水分の浸入を防止できる。さらに、再配線層の材料が層間絶縁膜に侵入するのを防止することができ、信頼性を確保できる。
【００１９】
層間絶縁層として、下層側から順にシリコン酸化膜、シリコン窒化膜、及び、感光性ポリイミド層又は感光性ポリベンゾオキサゾール層からなる積層膜を用いる場合、本発明の半導体装置では、上記シリコン窒化膜上に、複数の上記下層導電性膜上にわたって磁性体が配置されていることが好ましく、本発明の製造方法では、上記シリコン窒化膜上に、複数の上記下層導電性膜上にわたって磁性体を形成する工程を含むことが好ましい。
その結果、下層導電性膜、埋込み導電性部材及び上層導電性膜からなるコイル内に磁性体を配置することができ、コイルのインダクタンス密度を大きくすることができる。
【００２０】
コイル内に磁性体を配置する場合、本発明の半導体装置では、上記磁性体は鉄を含んでいない材料により形成されていることが好ましく、本発明の製造方法では上記磁性体は鉄を含んでいない材料により形成することが好ましい。
鉄を含む磁性体材料は加工が困難であり、さらに耐湿性などの信頼性に問題がある。磁性体としては、例えばマンガン-亜鉛系、ニッケル−亜鉛系等の各種ソフトフェライト材料及び、コバルト系等の各種アモルファス合金、アモルファス合金を結晶化させた超微細組織をもつ、軟磁性体、硅素を主に含む硅素鋼、パーマロイ、パーメンジュール、センダスト等の金属軟磁性材料を挙げることができる。ただし、磁性体として鉄を含む磁性体材料を排除するものではない。
【００２１】
本発明の製造方法では、上記下層導電性膜、上記埋込み導電性部材及び上記上層導電性膜は同じ金属材料からなることが好ましく、本発明の製造方法では、上記工程（Ｂ）において、上記埋込み導電性部材及び上記上層導電性膜を上記下層導電性膜と同じ金属材料を用いて同時に形成することが好ましい。
その結果、下層導電性膜、埋込み導電性部材及び上層導電性膜からなるコイルにおいて、下層導電性膜と埋込み導電性膜の間、及び埋込み導電性部材と上層導電性膜の間に、異なる金属間の浸入を防止するためのバリアメタル層を設ける必要がないので、コイルの構造が簡単になり、製造工程が簡単になる。
【００２２】
本発明の半導体装置の一態様として、上記下層絶縁層上の上記コイルとは異なる領域に上記下層導電性膜と同時に形成された金属電極パッドを備え、上記金属電極パッド上の上記層間絶縁層に形成された開口部内及び上記層間絶縁層上の上記コイルとは異なる領域に上記埋込み導電性部材及び上記上層導電性膜と同時に形成された再配線層を備えてウェハレベルでパッケージされたウェハレベルＣＳＰを挙げることができる。
【００２３】
本発明の製造方法の一局面として、上記工程（Ａ）において、上記下層絶縁層上の上記コイルとは異なる領域に金属電極パッドを上記下層導電性膜と同時に形成し、上記工程（Ｂ）において、上記金属電極パッド上にも上記層間絶縁層を形成し、上記層間絶縁層に上記金属電極パッドに対応して開口部を形成し、上記工程（Ｃ）において、上記層間絶縁層上の上記コイルとは異なる領域及び上記開口部に再配線層を上記埋込み導電性部材及び上記上層導電性膜と同時に形成することを挙げることができる。
【００２４】
ウェハレベルＣＳＰの製造工程では、能動素子を形成したウェハからチップに切り出す前に、チップ上に形成された金属電極パッドのピッチを半田バンプなどの外部接続電極のピッチに変換するための再配線層を形成する。本発明の半導体装置及びその製造方法において、コイルを構成する埋込み導電性部材及び上層導電性膜を再配線層と同じ金属材料により同時に形成することにより、製造工程を簡単にすることができる。さらに、コイルを再配線層の形成領域とは異なる領域に形成するので、チップ面積を増大させることなくコイルを形成することができる。さらに、再配線層は配線の厚みを厚く形成することができるので、コイルの電気的抵抗を低く設定することができ、より大きな電流を流すことができるようになる。
【００２５】
本発明の半導体装置が適用されるＩＣ部品として、例えばＤＣ−ＤＣコンバータＩＣ部品を挙げることができる。本発明の半導体装置をＤＣ−ＤＣコンバータＩＣ部品に適用する場合、上記コイルに直列に接続された内蔵スイッチと、上記内蔵スイッチのスイッチング動作を制御するための制御回路さらに備えていることが好ましい。その結果、ＤＣ−ＤＣコンバータ全体の大きさ及び厚みを小さくすることができる。
【００２６】
本発明の半導体装置をＤＣ−ＤＣコンバータＩＣ部品に適用する場合、入力電圧を一定の電圧にして出力する定電圧回路をさらに備えていることが好ましい。その結果、ＤＣ−ＤＣコンバータ出力を定電圧回路の入力電圧とすることにより、一定の電圧にして出力することができる。
【００２７】
本発明の製造方法では、上記工程（Ｂ）において、上記埋込み導電性部材及び上記上層導電性膜を同じ金属材料を用いて同時に形成することが好ましい。その結果、埋込み導電性部材及び上層導電性膜を異なる材料により別々に形成する場合に比べて製造工程が簡単になる。ここで、上記埋込み導電性部材及び上記上層導電性膜を形成するための金属材料として、例えばウェハレベルＣＳＰの再配線層に用いられる銅（Ｃｕ）や、アルミニウム（Ａｌ）を挙げることができる。ただし、本発明の製造方法はこれに限定されるものではなく、上記埋込み導電性部材及び上記上層導電性膜を異なる材料により形成してもよい。
【００２８】
【実施例】
図１は半導体装置の一実施例のコイル部分を示す図であり、（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図を示す。
半導体基板１上にシリコン酸化膜からなる下地絶縁膜３が形成されており、さらにその上に例えばＢＰＳＧ膜からなる下層絶縁層５が形成されている。
下層絶縁層５上に、例えば膜厚が３μｍ（マイクロメートル）、線幅が４μｍのＡｌ−Ｓｉ-Ｃｕ合金（Ｓｉ：１ｗ％（質量パーセント）、Ｃｕ：０.５ｗ％）からなる複数の下層導電性膜７が、幅方向で近接し、互いに平行に配置され、かつ電気的に分離されて形成されている。下層導電性膜７の間隔は例えば４μｍである。
【００２９】
下層絶縁層５上及び下層導電性膜７上に例えばＣＶＤ（化学的気相成長）法により下層が４０００Å（オングストローム）の膜厚をもつＰＳＧ膜９、上層が１２０００Åの膜厚をもつＳｉＮ膜１１からなるパッシベーション膜が形成されている。
【００３０】
ＳｉＮ膜１１上に、複数の下層導電性膜７上にわたって、例えば膜厚が３μｍ、線幅が４μｍの磁性体１３が形成されている。ここでは磁性体１３の材料として、例えば高加工性高保持力材料であるキュニコ合金（Ｃｏ：４１ｗ％、Ｃｕ：３５ｗ％、Ｎｉ：２４ｗ％）を用いている。キュニコ合金は、冷間加工（再結晶温度未満又は常温で行なう塑性加工）が可能であり、成形性を改善できる利点がある。また、鉄を含まないので、半導体素子に使用しても信頼性を確保できる。ＳｉＮ膜１１上及び磁性体１３上に、例えば５３０００Åの膜厚をもつ感光性ポリイミド層１５が形成されている。
【００３１】
感光性ポリイミド層１５、ＳｉＮ膜１１及びＰＳＧ膜９に、下層導電性膜７の一端側及び他端側にそれぞれ対応してスルーホール（接続孔）１７が形成されている。下層導電性膜７の表面におけるスルーホール１７の面積は例えば３×３μｍ程度である。
【００３２】
スルーホール１７の底部に対応する下層導電性膜７表面に例えばクロム（Ｃｒ）からなるバリアメタル層１８が形成されている。バリアメタル層１８は、スルーホール１７内に埋め込まれるＣｕと、Ａｌ−Ｓｉ-Ｃｕ合金からなる下層導電性膜７の間に介在してＣｕとＡｌ−Ｓｉ-Ｃｕ合金が相互に侵入することを防止するためのものである。
【００３３】
感光性ポリイミド層１５上及びスルーホール１７内に、すべての下層導電性膜７が直列に接続されるように、スルーホール１７を介して下層導電性膜７の一端側と隣の下層導電性膜７の他端側を接続するための複数の上層導電性膜１９が形成されている。ここで、上層導電性膜１９は例えばＣｕからなり、スルーホール１７内に充填されたＣｕは本発明を構成する埋込み導電性部材を構成する。感光性ポリイミド層１５上に形成された上層導電性膜１９は、例えば膜厚が３μｍ、線幅が４μｍであり、隣り合う上層導電性膜１９の間隔は４μｍである。
感光性ポリイミド層１５上及び上層導電性膜１９上に封止樹脂２１（図１（Ａ）での図示は省略）が形成されている。
【００３４】
この実施例では、下層導電性膜７を幅方向で近接し、かつ電気的に分離して配列し、スルーホール１７を介して、複数の上層導電性膜１９により、すべての下層導電性膜７が直列に接続されるように下層導電性膜７の一端側と隣の下層導電性膜７の他端側を接続することにより、下層導電性膜７及び上層導電性膜１９からなるコイルを備えている。そのコイルの内部には磁性体１３が配置されている。磁性体１３によりコイルのインダクタンス密度が増大される。
このコイルは半導体装置製造技術を用いて形成するので微細化が可能であり、巻数を増やしてコイルのインダクタンスを大きくすることができる。さらに、一般の巻き線コイルと比べて巻きムラが生じないので、安定したインダクタンスを得ることができる。
【００３５】
図２は、図１の実施例をウェハレベルＣＳＰに適用した実施例を示す断面図である。この実施例におけるコイル部分の上面図は図１（Ａ）と同じである。図１と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
半導体基板１上に下地絶縁膜３が形成されており、さらにその上に下層絶縁層５が形成されている。図示は省略するが、チップの他の領域には下層絶縁層５の下にトランジスタ等の半導体素子が形成されており、下層絶縁層５にコンタクトホールが形成されている。
【００３６】
下層絶縁層５上に、例えば膜厚が３μｍ、線幅が４μｍのＡｌ−Ｓｉ-Ｃｕ合金（Ｓｉ：１ｗ％、Ｃｕ：０.５ｗ％）からなる複数の下層導電性膜７、及びトランジスタ素子を電気的の接続するためのＡｌ配線層（図示は省略）、並びに膜厚が３μｍ、面積が１００×１００μｍ程度のＡｌ−Ｓｉ-Ｃｕ合金（Ｓｉ：１ｗ％、Ｃｕ：０.５ｗ％）からなるＡｌ電極パッド２３が形成されている。
【００３７】
下層絶縁層５上、下層導電性膜７上、メタル配線上及びＡｌ電極パッド２３上に、下層がＰＳＧ膜９、上層がＳｉＮ膜１１からなるパッシベーション膜が形成されている。ＳｉＮ膜１１上に、複数の下層導電性膜７上にわたって、磁性体１３が形成されている。ＳｉＮ膜１１上及び磁性体１３上に感光性ポリイミド層１５が形成されている。
【００３８】
感光性ポリイミド層１５、ＳｉＮ膜１１及びＰＳＧ膜９に、下層導電性膜７の一端側及び他端側にそれぞれ対応してスルーホール１７が形成され、Ａｌ電極パッド２３に対応してパッド開口部２５が形成されている。下層導電性膜７の表面におけるスルーホール１７の面積は例えば３×３μｍ程度であり、Ａｌ電極パッド２３の表面におけるパッド開口部２５の面積は１００×１００μｍ程度である。
【００３９】
スルーホール１７の底部に対応する下層導電性膜７表面、及びパッド開口部２５の底部に対応するＡｌ電極パッド２３表面にバリアメタル層１８が形成されている。バリアメタル層１８は、スルーホール１７内及びパッド開口部２５内に埋め込まれるＣｕと、Ａｌ−Ｓｉ-Ｃｕ合金からなる下層導電性膜７及び金属電極パッドの間に介在してＣｕとＡｌ−Ｓｉ-Ｃｕ合金が相互に侵入することを防止するためのものである。
【００４０】
感光性ポリイミド層１５上及びスルーホール１７内にＣｕからなる複数の上層導電性膜１９が形成されている。上層導電性膜１９が形成される領域とは異なる領域の感光性ポリイミド層１５上及びパッド開口部２５内に、ＣｕからなるＣｕ配線層２７及びＣｕ電極パッド２９が形成されている。Ｃｕ配線層２７及びＣｕ電極パッド２９は再配線層とも呼ばれている。一般に、再配線層の材料としては、導電率の高さや、機械的強度及び耐湿性の信頼性確保などの観点からＣｕが用いられている。
【００４１】
Ｃｕ電極パッド２９上にはＣｕからなるメタル・ポスト３１が形成されている。感光性ポリイミド層１５上、上層導電性膜１９上、Ｃｕ配線層２７上及びＣｕ電極パッド２９上に、メタル・ポスト３１の表面が露出するようにして封止樹脂２１が形成されている。
【００４２】
メタル・ポスト３１の表面に、例えば下層側から順にチタン（Ｔｉ）層／ニッケル（Ｎｉ）層／銀（Ａｇ）層（膜厚：１０００Å／４０００Å／１０００Å）からなるバリアメタル層３３が形成されている。メタル・ポスト３１上にバリアメタル層３３を介して外部接続電極としての半田ボール３５が機械的に固着されている。
【００４３】
この実施例では、ウェハレベルＣＳＰにおいて、下層導電膜７及び上層導電膜１７からなるコイルを、再配線層を構成するＣｕ配線層２７及びＣｕ電極パッド２９の形成領域とは異なる領域に形成しているので、チップ面積を増大させることなくコイルを形成することができる。さらに、再配線層は配線の厚みを厚く形成することができるので、コイルの電気的抵抗を低く設定することができ、より大きな電流を流すことができるようになる。
【００４４】
この実施例では、バリアメタル層１８としてＣｒを用い、バリアメタル層３３としてＴｉ層／Ｎｉ層／Ａｇ層を用いているが、本発明においてバリアメタル層はこれに限定されるものではなく、他の材料からなるバリアメタル層を用いてもよい。
【００４５】
図３及び図４は図２に示した半導体装置の製造方法の一実施例を示す工程断面図である。図５及び図６は、図３及び図４に示す各工程でのコイル形成領域を示す平面図である。図２から図６を参照してこの実施例を説明する。
【００４６】
（１）半導体基板１上に下地絶縁膜３及びトランジスタ等の半導体素子（図示は省略）を形成した後、半導体基板１上全面に下層絶縁層５としてのＢＰＳＧ膜を形成する。下層絶縁層５に接続孔（図示は省略）を形成した後、半導体基板１上全面に、例えばスパッタ法により、Ａｌ−Ｓｉ-Ｃｕ合金層（Ｓｉ：１ｗ％、Ｃｕ：０.５ｗ％）を３μｍの膜厚に堆積して形成する。そのＡｌ−Ｓｉ-Ｃｕ合金層を、写真製版技術及びエッチング技術によりパターニングして、複数の下層導電性膜７、Ａｌ配線層（図示は省略）、及びＡｌ電極パッド２３を形成する（図３（Ａ）及び図５（Ａ）参照）。
【００４７】
（２）例えばＣＶＤ法により、下層絶縁層５上、下層導電性膜７上及びＡｌ電極パッド２３上に、ＰＳＧ膜９を４０００Åの膜厚で形成し、さらにその上にＳｉＮ膜１１を１２０００Åの膜厚で形成してパッシベーション膜を形成する（図３（Ｂ）及び図５（Ｂ）参照）。
【００４８】
（３）ＳｉＮ膜１１上に、複数の下層導電性膜７上にわたって、例えば膜厚が３μｍ、線幅が４μｍのキュニコ合金（Ｃｏ：４１ｗ％、Ｃｕ：３５ｗ％、Ｎｉ：２４ｗ％）からなる磁性体１３を形成する（図３（Ｃ）及び図５（Ｃ）参照）。
【００４９】
（４）ＳｉＮ膜１１上及び磁性体１３上に、例えばポジ型感光性ポリイミド材料層を回転塗布により５３０００Åの膜厚に形成する。露光及び現像処理を施して、ポジ型感光性ポリイミド材料層に、下層導電性膜７の一端側及び他端側、並びにＡｌ電極パッド２３に対応して開口部を形成する。その後、３２０℃のポリイミド硬化処理を行なって感光性ポリイミド層１５を形成する（図３（Ｄ）及び図５（Ｄ）参照）。
【００５０】
（５）感光性ポリイミド層１５をマスクにして、ＳｉＮ膜１１及びＰＳＧ膜９をエッチングし、下層導電性膜７上の絶縁層にスルーホール１７を形成し、Ａｌ電極パッド２３上にパッド開口部２５を形成する（図３（Ｅ）及び図５（Ｅ）参照）。
【００５１】
（６）感光性ポリイミド層１５上、スルーホール１７内及びＡｌ電極パッド２５内に、例えばＣｒからなるバリアメタル層１８及びＣｕからなるメッキ用電極層（図示は省略）をスパッタ法により形成する。ここでは、バリアメタル層１８は、スルーホール１７の底部に対応する下層導電性膜７表面及びパッド開口部２５の底部に対応するＡｌ電極パッド２５表面に形成されているもののみを図示し、その他の場所に形成されたバリアメタル層の図示は所略している。再配線層を形成しない領域のメッキ用電極層上にドライフィルムレジストパターン３７を形成する（図３（Ｆ）及び図５（Ｆ）参照）。
【００５２】
（７）電解メッキにより、感光性ポリイミド層１５上、スルーホール１７内及びＡｌ電極パッド２５内に、再配線層であるＣｕ配線層２７及びＣｕ電極パッド２９を形成する。ドライフィルムレジストパターン３７を除去した後、Ｃｕ配線層２７及びＣｕ電極パッド２９をマスクにして、不必要なメッキ用電極層及びバリアメタル層をウエットエッチングにより除去する。
【００５３】
（８）スパッタ法及び電解メッキ法によりＣｕ層を形成し、そのＣｕ層を写真製版技術及びエッチング技術によりパターニングしてＣｕ電極パッド２９上にメタル・ポスト３１を形成する。その後、樹脂封止用の金型内にウェハ、封止樹脂、テンポラリ・フィルムを設置し、メタル・ポスト３１が封止樹脂２１の表面から現れる程度に加熱圧縮して感光性ポリイミド層１５上、Ｃｕ配線層２７上及びＣｕ電極パッド２９上に封止樹脂を形成する。メタル・ポスト３１の表面にバリアメタル層３３を形成した後、メタル・ポスト３１にバリアメタル層３３を介して半田ボール３５を機械的に固着させる（図２参照）。
半導体基板１をスクライブ工程でチップに分割して、ウェハレベルＣＳＰを完成する。
【００５４】
この実施例では、コイルを構成する上層導電性膜１７を再配線層であるＣｕ配線層２７及びＣｕ電極パッド２９と同じ金属材料により同時に形成することができるので、製造工程を簡単にすることができる。さらに、コイルを再配線層の形成領域とは異なる領域に形成するので、チップ面積を増大させることなくコイルを形成することができる。さらに、再配線層は配線の厚みを厚く形成することができるので、コイルの電気的抵抗を低く設定することができ、より大きな電流を流すことができるようになる。
【００５５】
図７は、コイルを内蔵した本発明の半導体装置をＩＣ部品として用いた昇圧形ＤＣ−ＤＣコンバータを示す回路図である。
昇圧形ＤＣ−ＤＣコンバータ４１は、ＩＣ部品４３と、ショットキー・ダイオード４５と、コンデンサ４７，４９，５１と、これらの部品を電気的に接続するための回路パターンが形成された回路基板（図示は省略）により構成される。
【００５６】
ＩＣ部品４３には、コイル５３と、Ｎチャネル電界効果型トランジスタからなるスイッチ５５と、スイッチ５５のスイッチング動作を制御するための制御回路５７と、出力電圧を一定の電圧にするための定電圧回路５９が設けられている。
【００５７】
制御回路５７は、発振回路（ＯＳＣ）６１、パルス幅変調回路（ＰＷＭ）６３、分割抵抗６５、差動増幅回路６７及び基準電圧発生回路（Ｖref１）６９を備えている。発振回路６１はスイッチ５５の時比率を設定する。パルス幅変調回路６３は、差動増幅回路６７は、分割抵抗６５からのＤＣ−ＤＣコンバータ出力の分割電圧と、基準電圧発生回路６９からの基準電圧を比較し、その誤差電圧を増幅してパルス幅変調回路６３に送る。パルス幅変調回路６３は、その誤差電圧に応じて誤差電圧を抑制するようにスイッチ５５の時比率を調節する。
【００５８】
定電圧回路５９は、Ｐチャネル電界効果型トランジスタからなる出力ドライバ７１と、分割抵抗７３と、差動増幅回路７５と、基準電圧発生回路（Ｖref１）７７を備えている。出力ドライバ７１はＤＣ−ＤＣコンバータ出力を入力電圧とし、そのオン抵抗により出力電圧を一定の電圧にするためのものである。差動増幅回路７５は、分割抵抗７３からの定電圧回路出力の分割電圧と、基準電圧発生回路７７からの基準電圧を比較し、その誤差電圧に応じて誤差電圧を抑制するように出力ドライバ７１のオン抵抗を調節する。
【００５９】
ＩＣ部品４３の回路構成について説明すると、ＤＣ−ＤＣコンバータ４１の入力端子（ＶIN）７９に接続されるコイル入力端子８１にコイル５３の一端側が接続されている。コイル５３の他端側はショットキー・ダイオード４５に接続されるスイッチ出力端子８３に接続されている。スイッチ５５は、コイル５３とスイッチ出力端子８３の間の配線と、グラウンドに接続されるグラウンド端子８５の間に接続されている。スイッチ５５のゲートは制御回路５７のパルス幅変調回路６３に接続されている。
【００６０】
ショットキー・ダイオード４５が接続されるもう一方の昇圧出力端子８７は、制御回路５７の分割抵抗６５と、定電圧回路５９の出力ドライバ７１に接続されている。ショットキー・ダイオード４５から昇圧出力端子８７に入力される電圧は、ショットキー・ダイオード４５、コイル５３、スイッチ５５及び制御回路５７からなるＤＣ−ＤＣコンバータ出力であり、かつ定電圧回路５９への入力でもある。定電圧回路５９の出力ドライバ７１からの出力は出力端子８９に接続されている。
【００６１】
ＩＣ部品４３の出力端子８９はＤＣ−ＤＣコンバータ４１の出力端子（ＶOUT）９１に接続されている。ＩＣ部品４３のスイッチ出力端子８３及び昇圧出力端子８７は外付けのショットキー・ダイオード４５に接続されている。入力端子７９、コイル入力端子８１間の配線はコンデンサ４７を介してグラウンドに接続されている。ショットキー・ダイオード４５、昇圧出力端子８７間の配線はコンデンサ４９を介してグラウンドに接続されている。出力端子８９、出力端子９１間の配線はコンデンサ５１を介してグラウンドに接続されている。
【００６２】
昇圧形ＤＣ−ＤＣコンバータ４１は、制御回路５７によりスイッチ５５のスイッチング動作を制御し、入力端子７９からの入力電圧に基づいて、スイッチ５５がオン時にコイル５５にエネルギーを蓄積し、スイッチ５５がオフ時にコイル５５に蓄積されたエネルギーを入力電圧にのせて開放することにより、スイッチ出力端子８３及びショットキー・ダイオード４５を介して、入力電圧より高い出力電圧を出力する。その出力を、昇圧出力端子８７を介して定電圧回路５９に入力し、定電圧回路５９により一定の電圧にして、出力端子８９を介して出力端子９１から出力する。
【００６３】
この実施例によれば、従来、外付けにしていたＤＣ−ＤＣコンバータのコイルをＩＣ部品に内蔵しているので、ＤＣ−ＤＣコンバータ全体の大きさ及び厚みを小さくできる。さらに、ＩＣ部品にコイルを内蔵することにより、ＤＣ−ＤＣコンバータの部品点数を少なくすることができ、製造工程を簡単にできる。さらに、コイルの実装を省略することができるので、実装信頼性を向上させることができる。
【００６４】
この実施例では、本発明の半導体装置を昇圧形ＤＣ−ＤＣコンバータのＩＣ部品に適用しているが、本発明が適用されるＤＣ−ＤＣコンバータは昇圧形に限定されるものではなく、降圧形ＤＣ−ＤＣコンバータや昇降圧形ＤＣ−ＤＣコンバータにも適用することができる。また、本発明の半導体装置が適用される電子部品はＤＣ−ＤＣコンバータに限定されるものではなく、コイルを用いる他の電子部品にも適用することができる。
【００６５】
図８は、半導体装置の他の実施例のコイル部分を示す図であり、（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図を示す。図１と同じ役割を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
半導体基板１上に下地絶縁膜３が形成されており、さらにその上に下層絶縁層５が形成されている。
【００６６】
下層絶縁層５上に、例えば膜厚が３μｍ、線幅が４μｍのＡｌ−Ｓｉ-Ｃｕ合金（Ｓｉ：１ｗ％、Ｃｕ：０.５ｗ％）からなる複数の下層導電性膜７が形成されている。下層導電性膜７の間隔は例えば４μｍである。下層絶縁層５上及び下層導電性膜７上にＰＳＧ膜９が形成されており、さらにその上にＳｉＮ膜１１が形成されている。
【００６７】
ＳｉＮ膜１１上に、複数の下層導電性膜７上にわたって磁性体１３が形成されている。ＳｉＮ膜１１上及び磁性体１３上に、感光性ポリイミド層１５が形成されている。感光性ポリイミド層１５、ＳｉＮ膜１１及びＰＳＧ膜９に、下層導電性膜７の一端側及び他端側にそれぞれ対応してスルーホール１７が形成されている。
【００６８】
感光性ポリイミド層１５上及びスルーホール１７内に、すべての下層導電性膜７が直列に接続されるように、スルーホール１７を介して下層導電性膜７の一端側と隣の下層導電性膜７の他端側を接続するための複数の上層導電性膜９３が形成されている。ここで、上層導電性膜９３は下層導電性膜７と同じ金属材料、ここではＡｌ−Ｓｉ-Ｃｕ合金（Ｓｉ：１ｗ％、Ｃｕ：０.５ｗ％）により形成されている。スルーホール１７内に充填されたＡｌ−Ｓｉ-Ｃｕ合金は本発明を構成する埋込み導電性部材を構成する。感光性ポリイミド層１５上に形成された上層導電性膜９３は、例えば膜厚が３μｍ、線幅が４μｍであり、隣り合う上層導電性膜９３の間隔は４μｍである。
感光性ポリイミド層１５上及び上層導電性膜９３上に絶縁層９５（図８（Ａ）での図示は省略）が形成されている。
【００６９】
この実施例では、下層導電性膜７及び上層導電性膜９３からなるコイルを備えている。下層導電性膜７及び上層導電性膜９３は同じ金属材料により形成されているので、スルーホール１７内に異なる金属間の浸入を防止するためのバリアメタル層を設ける必要がないので、コイルの構造が簡単になり、製造工程が簡単になる。
【００７０】
図８に示した半導体装置の製造方法の一実施例を図８を参照して説明する。
半導体基板１上に下地絶縁膜３及び下層絶縁層５を形成した後、半導体基板１上全面に、例えばスパッタ法により、Ａｌ−Ｓｉ-Ｃｕ合金層（Ｓｉ：１ｗ％、Ｃｕ：０.５ｗ％）を３μｍの膜厚に堆積して形成する。そのＡｌ−Ｓｉ-Ｃｕ合金層を、写真製版技術及びエッチング技術によりパターニングして、複数の下層導電性膜７を形成する。
【００７１】
下層絶縁層５上及び下層導電性膜７上に、ＰＳＧ膜９を形成し、さらにその上にＳｉＮ膜１１を形成した後、ＳｉＮ膜１１上に、複数の下層導電性膜７上にわたって磁性体１３を形成する。ＳｉＮ膜１１上及び磁性体１３上に、下層導電性膜７の一端側及び他端側に対応して開口部をもつ感光性ポリイミド層１５を形成する。感光性ポリイミド層１５をマスクにして、ＳｉＮ膜１１及びＰＳＧ膜９をエッチングし、下層導電性膜７上の絶縁層にスルーホール１７を形成する。
【００７２】
感光性ポリイミド層１５上及びスルーホール１７内に、例えばスパッタ法により、Ａｌ−Ｓｉ-Ｃｕ合金層（Ｓｉ：１ｗ％、Ｃｕ：０.５ｗ％）を３μｍの膜厚に堆積して形成する。そのＡｌ−Ｓｉ-Ｃｕ合金層を写真製版技術及びエッチング技術によりパターニングして、感光性ポリイミド層１５上及びスルーホール１７内に上層導電性膜９３を形成する。
感光性ポリイミド層１５上及び上層導電性膜９３上に絶縁層２１を形成する。
【００７３】
この実施例では、下層導電性膜７及び上層導電性膜９３を同じ金属材料により形成するので、スルーホール１７内に異なる金属間の浸入を防止するためのバリアメタル層を設ける必要がなく、コイルの構造を簡単にでき、製造工程を簡単にできる。
【００７４】
上記の実施例では、本発明を構成するコイルにおいて、上層導電性膜と埋込み導電性部材を同じ金属材料により形成しているが、本発明はこれに限定されるものではなく、上層導電性膜と埋込み導電性部材を異なる金属材料により形成してもよい。上層導電性膜と埋込み導電性部材を異なる金属材料により形成した実施例を図９を参照して説明する。
【００７５】
図９は、半導体装置のさらに他の実施例のコイル部分を示す図であり、（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図を示す。図１と同じ役割を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
半導体基板１上に下地絶縁膜３、下層絶縁層５、下層導電性膜７、ＰＳＧ膜９、ＳｉＮ膜１１、磁性体１３、感光性ポリイミド層１５及びスルーホール１７が形成されている。下層導電性膜７は例えば膜厚が３μｍ、線幅が４μｍのＡｌ−Ｓｉ-Ｃｕ合金（Ｓｉ：１ｗ％、Ｃｕ：０.５ｗ％）からなり、隣り合う下層導電性膜７の間隔は４μｍである。
【００７６】
スルーホール１７内にタングステンが埋め込まれてタングステンプラグ（埋込み導電性部材）９７が形成されている。
感光性ポリイミド層１５上及びタングステンプラグ９７上に、すべての下層導電性膜７が直列に接続されるように、タングステンプラグ９７を介して下層導電性膜７の一端側と隣の下層導電性膜７の他端側を接続するための複数の上層導電性膜９９が形成されている。上層導電性膜９９は例えばＡｌ−Ｓｉ-Ｃｕ合金（Ｓｉ：１ｗ％、Ｃｕ：０.５ｗ％）により形成されている。上層導電性膜９９は、例えば膜厚が３μｍ、線幅が４μｍであり、隣り合う上層導電性膜９９の間隔は４μｍである。
感光性ポリイミド層１５上及び上層導電性膜９９上に絶縁層９５（図９（Ａ）での図示は省略）が形成されている。
【００７７】
この実施例では、下層導電性膜７、タングステンプラグ９７及び上層導電性膜９９からなるコイルを備えている。このように、上層導電性膜と埋込み導電性部材を異なる金属材料により形成しても、半導体装置内にコイルを形成することができる。
【００７８】
以上説明した、本発明の半導体装置及び半導体装置の製造方法の実施例では、コイル内に配置する磁性体として、キュニコ合金（Ｃｏ：４１ｗ％、Ｃｕ：３５ｗ％、Ｎｉ：２４ｗ％）を用いているが、本発明はこれに限定されるものではなく、磁性体の材料として、例えばマンガン-亜鉛系、ニッケル−亜鉛系等の各種ソフトフェライト材料及び、コバルト系、鉄系等の各種アモルファス合金、アモルファス合金を結晶化させた超微細組織をもつ、軟磁性体、硅素を主に含む硅素鋼、パーマロイ、パーメンジュール、センダスト等の金属軟磁性材料など、他の材料を用いてもよい。
また、上記の実施例ではコイル内に磁性体を備えているが、本発明はこれに限定されるものではなく、コイル内に磁性体を備えていなくてもよい。
【００７９】
また、上記の実施例では、層間絶縁層の最上層に感光性ポリイミド層を用いているが、本発明はこれに限定されるものではなく、感光性ポリイミド層に替えてポリベンゾオキサゾール層を用いてもよい。また、下層導電性膜、上層導電膜間の層間絶縁層は、上記の実施例に限定されるものではなく、単層の絶縁層であってもよいし、他の絶縁層からなる複数の絶縁層の積層膜であってもよい。
【００８０】
また、下層導電性膜は他の金属材料により形成してもよく、例えばＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％）やＡｌ−Ｃｕ（Ｃｕ：１ｗ％）、Ａｌ−Ｃｕ（Ｃｕ：２ｗ％）、Ｃｕ等を挙げることができる。Ｃｕを下層導電性膜として用いる場合は、下層絶縁層及び層間絶縁層への銅の侵入を防止するために、下層導電性膜の下層及び上層をＳｉＮ膜で挟み込むことが好ましい。
【００８１】
また、上記の実施例は単層メタル配線構造の半導体装置であるが、本発明はこれに限定されるものではなく、多層メタル配線構造にも適用することができる。
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００８４】
請求項２に記載された半導体装置では、層間絶縁層は、下層側から順に、シリコン酸化膜、シリコン窒化膜、及び、感光性ポリイミド層又は感光性ポリベンゾオキサゾール層からなるようにし、
請求項１０に記載された半導体装置の製造方法では、工程（Ｂ）において、層間絶縁層として下層側から順に、シリコン酸化膜、シリコン窒化膜、及び、感光性ポリイミド層又は感光性ポリベンゾオキサゾール層を形成するようにしているので、トランジスタ等の半導体素子に対して機械的強度を維持し、かつ外部からの水分の浸入を防止できる。さらに、再配線層の材料が層間絶縁膜に侵入するのを防止することができ、信頼性を確保できる。
【００８５】
請求項３に記載された半導体装置では、請求項３に記載された半導体装置においてシリコン窒化膜上に、複数の下層導電性膜上にわたって磁性体が配置されているようにし、
請求項１１に記載された半導体装置の製造方法では、請求項１２に記載された半導体装置の製造方法においてシリコン窒化膜上に、複数の下層導電性膜上にわたって磁性体を形成する工程を含むようにしているので、下層導電性膜、埋込み導電性部材及び上層導電性膜からなるコイル内に磁性体を配置することができ、コイルのインダクタンス密度を大きくすることができる。
【００８６】
請求項４に記載された半導体装置では、請求項２又は４に記載された半導体装置において磁性体は鉄を含んでいない材料により形成されているようにし、
請求項１２に記載された半導体装置の製造方法では、請求項１１又は１３に記載された半導体装置の製造方法において磁性体は鉄を含んでいない材料により形成するようにしているので、磁性体として鉄を含む磁性体材料を用いた場合に生じる加工の問題及び耐湿性などの信頼性に問題を生じさせることなく、コイル内に磁性体を配置することができる。
【００８７】
請求項５に記載された半導体装置では、下層導電性膜、埋込み導電性部材及び上層導電性膜は同じ金属材料からなるようにし、
請求項１４に記載された半導体装置の製造方法では、工程（Ｂ）において、埋込み導電性部材及び上層導電性膜を下層導電性膜と同じ金属材料を用いて同時に形成するようにしているので、下層導電性膜、埋込み導電性部材及び上層導電性膜からなるコイルにおいて、下層導電性膜と埋込み導電性膜の間、及び埋込み導電性部材と上層導電性膜の間に、異なる金属間の浸入を防止するためのバリアメタル層を設ける必要がないので、コイルの構造を簡単にすることができ、製造工程を簡単にすることができる。
【００８８】
請求項７に記載された半導体装置では、下層絶縁層上のコイルとは異なる領域に下層導電性膜と同時に形成された金属電極パッドを備え、金属電極パッド上の層間絶縁層に形成された開口部内及び層間絶縁層上のコイルとは異なる領域に埋込み導電性部材及び上層導電性膜と同時に形成された再配線層を備えてウェハレベルでパッケージされているようにし、
請求項１８に記載された半導体装置の製造方法では、工程（Ａ）において、下層絶縁層上のコイルとは異なる領域に金属電極パッドを下層導電性膜と同時に形成し、工程（Ｂ）において、金属電極パッド上にも層間絶縁層を形成し、層間絶縁層に金属電極パッドに対応して開口部を形成し、工程（Ｃ）において、層間絶縁層上のコイルとは異なる領域及び開口部に再配線層を埋込み導電性部材及び上層導電性膜と同時に形成するようにしているので、ウェハレベルＣＳＰに適用することができる。さらに、コイルを再配線層の形成領域とは異なる領域に形成するので、チップ面積を増大させることなくコイルを形成することができる。さらに、再配線層は配線の厚みを厚く形成することができるので、コイルの電気的抵抗を低く設定することができ、より大きな電流を流すことができるようになる。
【００８９】
請求項６に記載された半導体装置では、コイルに直列に接続された内蔵スイッチと、内蔵スイッチのスイッチング動作を制御するための制御回路さらに備えているようにしているので、ＤＣ−ＤＣコンバータＩＣ部品に適用した場合にＤＣ−ＤＣコンバータ全体の大きさ及び厚みを小さくすることができる。
【００９０】
請求項７に記載された半導体装置では、入力電圧を一定の電圧にして出力する定電圧回路をさらに備えているようにしているので、本発明の半導体装置をＤＣ−ＤＣコンバータＩＣ部品に適用する場合、ＤＣ−ＤＣコンバータ出力を定電圧回路の入力電圧とすることにより、一定の電圧にして出力することができる。
【００９１】
請求項８に記載されたＤＣ−ＤＣコンバータでは、コイルを備えた本発明の半導体装置を備えているようにしたので、ＤＣ−ＤＣコンバータ全体の大きさ及び厚みを小さくすることができる。
【００９２】
請求項１３に記載された半導体装置の製造方法では、工程（Ｂ）において、埋込み導電性部材及び上層導電性膜を同じ金属材料を用いて同時に形成するようにしているので、埋込み導電性部材及び上層導電性膜を異なる材料により別々に形成する場合に比べて製造工程を簡単にすることができる。
【図面の簡単な説明】
【図１】半導体装置の一実施例のコイル部分を示す図であり、（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【図２】図１の実施例をウェハレベルＣＳＰに適用した実施例を示す断面図である。
【図３】図２に示す半導体装置の製造方法の一実施例の前半を示す工程断面図である。
【図４】同実施例の後半を示す工程断面図である。
【図５】図３に示す各工程でのコイル形成領域を示す平面図である。
【図６】図４に示す各工程でのコイル形成領域を示す平面図である。
【図７】コイルを内蔵した本発明の半導体装置をＩＣ部品として用いた昇圧形ＤＣ−ＤＣコンバータを示す回路図である。
【図８】半導体装置の他の実施例のコイル部分を示す図であり、（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【図９】半導体装置のさらに他の実施例のコイル部分を示す図であり、（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【図１０】従来の昇圧形ＤＣ−ＤＣコンバータの回路構成を示す回路図である。
【図１１】従来のＣＳＰの一部分を示す断面図である。
【符号の説明】
１ 半導体基板
３ 下地絶縁膜
５ 下層絶縁層
７ 下層導電性膜
９ ＰＳＧ膜
１１ ＳｉＮ膜
１３ 磁性体
１５ 感光性ポリイミド層
１７ スルーホール
１８ バリアメタル層
１９ 上層導電性膜
２１ 封止樹脂
【発明の属する技術分野】
本発明は、コイルを内蔵した半導体装置及びその製造方法、並びにＤＣ−ＤＣコンバータに関するものである。
このような半導体装置は、例えばＤＣ−ＤＣコンバータなど、外付けのコイルが使用されていた電子部品に適用される。
【０００２】
【従来の技術】
電子機器の軽量小型化が進み、それに伴ってＤＣ−ＤＣコンバータ等の電源装置も小型化、特に薄型化が進められている。図１０に従来の昇圧形ＤＣ−ＤＣコンバータの回路図を示す。
【０００３】
昇圧形ＤＣ−ＤＣコンバータ１０１は、半導体装置であるＩＣ（集積回路）部品１０３と、コイル１０５と、ショットキー・ダイオード１０７と、コンデンサ１０９，１１１と、これらの部品を電気的に接続するための回路パターンが形成された回路基板（図示は省略）により構成される。ＩＣ部品１０３には、Ｎチャネル電界効果型トランジスタからなるスイッチ１１３と、スイッチ１１３のスイッチング動作を制御するための制御回路１１５が形成されている。
【０００４】
昇圧形ＤＣ−ＤＣコンバータ１０１は、スイッチ１１３がオン時にコイル１０５にエネルギーを蓄積し、スイッチ１１３がオフ時にコイル１０５に蓄積されたエネルギーを入力電圧ＶINにのせて開放することにより、入力電圧ＶINより高い出力電圧ＶOUTを得る。制御回路１１５は、出力電圧ＶOUTを一定に保つように、スイッチ１１３の時比率（スイッチング動作の一周期に占めるオン期間の割合）を調節する。
【０００５】
小型電子機器用のＤＣ−ＤＣコンバ−タの例に見られるように、小型軽量化のために１ＭＨｚ（メガヘルツ）以上で動作させようという要求が高まっている。この中で高周波コイルは一つの重要な要素となるが、（１）小型軽量であること、（２）周波数特性が良好であること、（３）適当な電力容量を有する等が要求される。
【０００６】
近年、ＩＣ部品を切り出す前にアレイ状のパッドを作り込むウェハレベルＣＳＰ（チップサイズパッケージ）の出現によって、ＩＣ部品の薄型化、小型化が実現した（例えば特開２０００−２６０９１０号公報参照）。
図１１は従来のＣＳＰの一部分を示す断面図である。図１１を参照して従来のＣＳＰの製造方法を説明する。
【０００７】
半導体基板１上に下地絶縁膜３を形成し、トランジスタ等の半導体素子（図示は省略）を形成した後、半導体基板１上全面に例えばＢＰＳＧ（borophosphosilicate glass）膜からなる下層絶縁層５を形成する。下層絶縁層５に接続孔（図示は省略）を形成した後、下層絶縁層５上に例えばＡｌ（アルミニウム）からなるＡｌ配線（図示は省略）及びＡｌ電極パッド２３を形成する。
【０００８】
半導体基板１上全面に、下層がＰＳＧ（phosphosilicate glass）膜９、上層がＳｉＮ（silicon nitride）膜１１からなるパッシベーション膜を形成し、さらにその上にポリイミド層１６を形成する。Ａｌ電極パッド２３上の絶縁層に、後工程で形成するメタル配線層との電気的接続を取るためと、後工程で行なうウェハテスト時にＡｌ電極パッド２３にプローブ針を接触させるためのパッド開口部２５を形成する。
Ａｌ電極パッド２３にプローブ針を接触させてウェハテストを行なう。
【０００９】
半導体基板１上全面にＣｒ（クロム）からなるバリアメタル層１８及びＣｕ（銅）からなるメッキ用電極層（図示は省略）をスパッタ法により形成する。バリアメタル層１８は、後工程で形成するＣｕからなるメタル配線層とＡｌ電極パッド２３との間に介在してＣｕとＡｌが相互に侵入することを防止するためのものである。
メッキ用電極層上の所定の領域にフォトレジストパターンを形成し、電解メッキによりＣｕ配線層２７及びＣｕ電極パッド２９を形成する。Ｃｕ配線層２７及びＣｕ電極パッド２９は再配線層とも呼ばれる。従来、再配線層の材料としては機械的強度、耐湿性等の信頼性確保の観点からＣｕが用いられている。
【００１０】
フォトレジストパターンを除去した後、Ｃｕ配線層２７及びＣｕ電極パッド２９をマスクにして、不必要なメッキ用電極層及びバリアメタル層１８をウエットエッチングにより除去する。スパッタ法及び電解メッキ法により金属層を形成し、その金属層を写真製版技術及びエッチング技術によりパターニングしてＣｕ電極パッド２９上にメタル・ポスト３１を形成する。
【００１１】
樹脂封止用の金型内にウェハ、封止樹脂、テンポラリ・フィルム（樹脂を金型に接触させないための材料）を設置し、メタル・ポスト３１が封止樹脂２１の表面から現れる程度に加熱圧縮する。
メタル・ポスト３１の表面にバリアメタル層３３を形成した後、封止樹脂２１により封止されたウェハのメタル・ポスト３１にバリアメタル層３３を介して半田ボール３５を機械的に固着させる。
その後、ウェハをチップに切り出す。
このように、ウェハレベルでの樹脂封止により、工程数の削減、チップサイズの小型化が実現された。
【００１２】
【発明が解決しようとする課題】
しかし、従来のＤＣ−ＤＣコンバータでは、回路基板の裏面にコイルを固定するため、ＩＣ部品が薄膜化されてもＤＣ−ＤＣコンバータ全体の厚みが厚くなるという問題があった。また、回路基板の薄層化には限界があり、そのためＤＣ−ＤＣコンバータ等の電源をさらに薄型化するのは困難であるという問題点があった。
そこで本発明は、コイルを内蔵した半導体装置及びその製造方法を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】
本発明にかかる半導体装置は、下層絶縁層上に、幅方向で近接し、かつ電気的に分離されて配列された複数の下層導電性膜と、上記下層絶縁層上及び上記下層導電性膜上に形成された層間絶縁層と、上記下層導電性膜の一端側及び他端側にそれぞれ対応して上記層間絶縁層に形成された接続孔内に埋め込まれた埋込み導電性部材と、すべての上記下層導電性膜が直列に接続されるように、上記接続孔に埋め込まれた上記埋込み導電性部材を介して上記下層導電性膜の一端側と隣の上記下層導電性膜の他端側を接続するために上記導電材料上及び上記層間絶縁層上に形成された複数の上層導電性膜と、からなるコイルを備えているものである。
【００１４】
本発明にかかる半導体装置の製造方法は、以下の工程（Ａ）〜（Ｃ）を含んでコイルを形成する。
（Ａ）下層絶縁層上に、幅方向で近接し、かつ電気的に分離して複数の下層導電性膜を形成する工程、
（Ｂ）上記下層絶縁層上及び上記下層導電性膜上に層間絶縁層を形成し、上記層間絶縁層に上記下層導電性膜の一端側及び他端側にそれぞれ対応して接続孔を形成する工程、
（Ｃ）上記接続孔内に埋込み導電性部材を形成し、さらに、すべての上記下層導電性膜が直列に接続されるように、上記埋込み導電性部材を介して上記下層導電性膜の一端側と隣の上記下層導電性膜の他端側を接続するように上記導電材料上及び上記層間絶縁層上に複数の上層導電性膜を形成し、上記下層導電性膜、上記埋込み導電性部材及び上記上層導電性膜からなるコイルを形成する工程。
【００１５】
幅方向で近接し、かつ電気的に分離されて配列された複数の下層導電性膜を接続孔に充填された埋込み導電性部材を介して、複数の上層導電性膜により、すべての下層導電性膜が直列に接続されるように下層導電性膜の一端側と隣の下層導電性膜の他端側を接続することにより、下層導電性膜、埋込み導電性部材及び上層導電性膜からなるコイルが形成される。
【００１６】
一般にＤＣ−ＤＣコンバータは、半導体装置であるＩＣ部品、コイル、ショットキー・ダイオード、コンデンサ、及びこれらの部品を電気的に接続するための回路パターンが形成された回路基板などにより構成される。
本発明のＤＣ−ＤＣコンバータでは、コイルを備えた本発明の半導体装置を備えている。これにより、ＤＣ−ＤＣコンバータ全体の大きさ及び厚みを小さくすることができる。
【００１７】
【発明の実施の形態】
本発明の半導体装置では、上記層間絶縁層は少なくとも２層の絶縁層からなる積層膜であり、上記層間絶縁層内に、複数の上記下層導電性膜上にわたって磁性体が配置されていることが好ましく、本発明の製造方法では、上記層間絶縁層として少なくとも２層の絶縁層からなる積層膜を形成し、上記層間絶縁層内に、複数の上記下層導電性膜上にわたって磁性体を形成する工程を含むことが好ましい。
その結果、下層導電性膜、埋込み導電性部材及び上層導電性膜からなるコイル内に磁性体を配置することができ、コイルのインダクタンス密度を大きくすることができる。
【００１８】
本発明の半導体装置では、上記層間絶縁層は、下層側から順に、シリコン酸化膜、シリコン窒化膜、及び、感光性ポリイミド層又は感光性ポリベンゾオキサゾール層からなることが好ましく、本発明の製造方法では、上記工程（Ｂ）において、上記層間絶縁層として下層側から順に、シリコン酸化膜、シリコン窒化膜、及び、感光性ポリイミド層又は感光性ポリベンゾオキサゾール層を形成することが好ましい。
その結果、トランジスタ等の半導体素子に対して機械的強度を維持し、かつ外部からの水分の浸入を防止できる。さらに、再配線層の材料が層間絶縁膜に侵入するのを防止することができ、信頼性を確保できる。
【００１９】
層間絶縁層として、下層側から順にシリコン酸化膜、シリコン窒化膜、及び、感光性ポリイミド層又は感光性ポリベンゾオキサゾール層からなる積層膜を用いる場合、本発明の半導体装置では、上記シリコン窒化膜上に、複数の上記下層導電性膜上にわたって磁性体が配置されていることが好ましく、本発明の製造方法では、上記シリコン窒化膜上に、複数の上記下層導電性膜上にわたって磁性体を形成する工程を含むことが好ましい。
その結果、下層導電性膜、埋込み導電性部材及び上層導電性膜からなるコイル内に磁性体を配置することができ、コイルのインダクタンス密度を大きくすることができる。
【００２０】
コイル内に磁性体を配置する場合、本発明の半導体装置では、上記磁性体は鉄を含んでいない材料により形成されていることが好ましく、本発明の製造方法では上記磁性体は鉄を含んでいない材料により形成することが好ましい。
鉄を含む磁性体材料は加工が困難であり、さらに耐湿性などの信頼性に問題がある。磁性体としては、例えばマンガン-亜鉛系、ニッケル−亜鉛系等の各種ソフトフェライト材料及び、コバルト系等の各種アモルファス合金、アモルファス合金を結晶化させた超微細組織をもつ、軟磁性体、硅素を主に含む硅素鋼、パーマロイ、パーメンジュール、センダスト等の金属軟磁性材料を挙げることができる。ただし、磁性体として鉄を含む磁性体材料を排除するものではない。
【００２１】
本発明の製造方法では、上記下層導電性膜、上記埋込み導電性部材及び上記上層導電性膜は同じ金属材料からなることが好ましく、本発明の製造方法では、上記工程（Ｂ）において、上記埋込み導電性部材及び上記上層導電性膜を上記下層導電性膜と同じ金属材料を用いて同時に形成することが好ましい。
その結果、下層導電性膜、埋込み導電性部材及び上層導電性膜からなるコイルにおいて、下層導電性膜と埋込み導電性膜の間、及び埋込み導電性部材と上層導電性膜の間に、異なる金属間の浸入を防止するためのバリアメタル層を設ける必要がないので、コイルの構造が簡単になり、製造工程が簡単になる。
【００２２】
本発明の半導体装置の一態様として、上記下層絶縁層上の上記コイルとは異なる領域に上記下層導電性膜と同時に形成された金属電極パッドを備え、上記金属電極パッド上の上記層間絶縁層に形成された開口部内及び上記層間絶縁層上の上記コイルとは異なる領域に上記埋込み導電性部材及び上記上層導電性膜と同時に形成された再配線層を備えてウェハレベルでパッケージされたウェハレベルＣＳＰを挙げることができる。
【００２３】
本発明の製造方法の一局面として、上記工程（Ａ）において、上記下層絶縁層上の上記コイルとは異なる領域に金属電極パッドを上記下層導電性膜と同時に形成し、上記工程（Ｂ）において、上記金属電極パッド上にも上記層間絶縁層を形成し、上記層間絶縁層に上記金属電極パッドに対応して開口部を形成し、上記工程（Ｃ）において、上記層間絶縁層上の上記コイルとは異なる領域及び上記開口部に再配線層を上記埋込み導電性部材及び上記上層導電性膜と同時に形成することを挙げることができる。
【００２４】
ウェハレベルＣＳＰの製造工程では、能動素子を形成したウェハからチップに切り出す前に、チップ上に形成された金属電極パッドのピッチを半田バンプなどの外部接続電極のピッチに変換するための再配線層を形成する。本発明の半導体装置及びその製造方法において、コイルを構成する埋込み導電性部材及び上層導電性膜を再配線層と同じ金属材料により同時に形成することにより、製造工程を簡単にすることができる。さらに、コイルを再配線層の形成領域とは異なる領域に形成するので、チップ面積を増大させることなくコイルを形成することができる。さらに、再配線層は配線の厚みを厚く形成することができるので、コイルの電気的抵抗を低く設定することができ、より大きな電流を流すことができるようになる。
【００２５】
本発明の半導体装置が適用されるＩＣ部品として、例えばＤＣ−ＤＣコンバータＩＣ部品を挙げることができる。本発明の半導体装置をＤＣ−ＤＣコンバータＩＣ部品に適用する場合、上記コイルに直列に接続された内蔵スイッチと、上記内蔵スイッチのスイッチング動作を制御するための制御回路さらに備えていることが好ましい。その結果、ＤＣ−ＤＣコンバータ全体の大きさ及び厚みを小さくすることができる。
【００２６】
本発明の半導体装置をＤＣ−ＤＣコンバータＩＣ部品に適用する場合、入力電圧を一定の電圧にして出力する定電圧回路をさらに備えていることが好ましい。その結果、ＤＣ−ＤＣコンバータ出力を定電圧回路の入力電圧とすることにより、一定の電圧にして出力することができる。
【００２７】
本発明の製造方法では、上記工程（Ｂ）において、上記埋込み導電性部材及び上記上層導電性膜を同じ金属材料を用いて同時に形成することが好ましい。その結果、埋込み導電性部材及び上層導電性膜を異なる材料により別々に形成する場合に比べて製造工程が簡単になる。ここで、上記埋込み導電性部材及び上記上層導電性膜を形成するための金属材料として、例えばウェハレベルＣＳＰの再配線層に用いられる銅（Ｃｕ）や、アルミニウム（Ａｌ）を挙げることができる。ただし、本発明の製造方法はこれに限定されるものではなく、上記埋込み導電性部材及び上記上層導電性膜を異なる材料により形成してもよい。
【００２８】
【実施例】
図１は半導体装置の一実施例のコイル部分を示す図であり、（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図を示す。
半導体基板１上にシリコン酸化膜からなる下地絶縁膜３が形成されており、さらにその上に例えばＢＰＳＧ膜からなる下層絶縁層５が形成されている。
下層絶縁層５上に、例えば膜厚が３μｍ（マイクロメートル）、線幅が４μｍのＡｌ−Ｓｉ-Ｃｕ合金（Ｓｉ：１ｗ％（質量パーセント）、Ｃｕ：０.５ｗ％）からなる複数の下層導電性膜７が、幅方向で近接し、互いに平行に配置され、かつ電気的に分離されて形成されている。下層導電性膜７の間隔は例えば４μｍである。
【００２９】
下層絶縁層５上及び下層導電性膜７上に例えばＣＶＤ（化学的気相成長）法により下層が４０００Å（オングストローム）の膜厚をもつＰＳＧ膜９、上層が１２０００Åの膜厚をもつＳｉＮ膜１１からなるパッシベーション膜が形成されている。
【００３０】
ＳｉＮ膜１１上に、複数の下層導電性膜７上にわたって、例えば膜厚が３μｍ、線幅が４μｍの磁性体１３が形成されている。ここでは磁性体１３の材料として、例えば高加工性高保持力材料であるキュニコ合金（Ｃｏ：４１ｗ％、Ｃｕ：３５ｗ％、Ｎｉ：２４ｗ％）を用いている。キュニコ合金は、冷間加工（再結晶温度未満又は常温で行なう塑性加工）が可能であり、成形性を改善できる利点がある。また、鉄を含まないので、半導体素子に使用しても信頼性を確保できる。ＳｉＮ膜１１上及び磁性体１３上に、例えば５３０００Åの膜厚をもつ感光性ポリイミド層１５が形成されている。
【００３１】
感光性ポリイミド層１５、ＳｉＮ膜１１及びＰＳＧ膜９に、下層導電性膜７の一端側及び他端側にそれぞれ対応してスルーホール（接続孔）１７が形成されている。下層導電性膜７の表面におけるスルーホール１７の面積は例えば３×３μｍ程度である。
【００３２】
スルーホール１７の底部に対応する下層導電性膜７表面に例えばクロム（Ｃｒ）からなるバリアメタル層１８が形成されている。バリアメタル層１８は、スルーホール１７内に埋め込まれるＣｕと、Ａｌ−Ｓｉ-Ｃｕ合金からなる下層導電性膜７の間に介在してＣｕとＡｌ−Ｓｉ-Ｃｕ合金が相互に侵入することを防止するためのものである。
【００３３】
感光性ポリイミド層１５上及びスルーホール１７内に、すべての下層導電性膜７が直列に接続されるように、スルーホール１７を介して下層導電性膜７の一端側と隣の下層導電性膜７の他端側を接続するための複数の上層導電性膜１９が形成されている。ここで、上層導電性膜１９は例えばＣｕからなり、スルーホール１７内に充填されたＣｕは本発明を構成する埋込み導電性部材を構成する。感光性ポリイミド層１５上に形成された上層導電性膜１９は、例えば膜厚が３μｍ、線幅が４μｍであり、隣り合う上層導電性膜１９の間隔は４μｍである。
感光性ポリイミド層１５上及び上層導電性膜１９上に封止樹脂２１（図１（Ａ）での図示は省略）が形成されている。
【００３４】
この実施例では、下層導電性膜７を幅方向で近接し、かつ電気的に分離して配列し、スルーホール１７を介して、複数の上層導電性膜１９により、すべての下層導電性膜７が直列に接続されるように下層導電性膜７の一端側と隣の下層導電性膜７の他端側を接続することにより、下層導電性膜７及び上層導電性膜１９からなるコイルを備えている。そのコイルの内部には磁性体１３が配置されている。磁性体１３によりコイルのインダクタンス密度が増大される。
このコイルは半導体装置製造技術を用いて形成するので微細化が可能であり、巻数を増やしてコイルのインダクタンスを大きくすることができる。さらに、一般の巻き線コイルと比べて巻きムラが生じないので、安定したインダクタンスを得ることができる。
【００３５】
図２は、図１の実施例をウェハレベルＣＳＰに適用した実施例を示す断面図である。この実施例におけるコイル部分の上面図は図１（Ａ）と同じである。図１と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
半導体基板１上に下地絶縁膜３が形成されており、さらにその上に下層絶縁層５が形成されている。図示は省略するが、チップの他の領域には下層絶縁層５の下にトランジスタ等の半導体素子が形成されており、下層絶縁層５にコンタクトホールが形成されている。
【００３６】
下層絶縁層５上に、例えば膜厚が３μｍ、線幅が４μｍのＡｌ−Ｓｉ-Ｃｕ合金（Ｓｉ：１ｗ％、Ｃｕ：０.５ｗ％）からなる複数の下層導電性膜７、及びトランジスタ素子を電気的の接続するためのＡｌ配線層（図示は省略）、並びに膜厚が３μｍ、面積が１００×１００μｍ程度のＡｌ−Ｓｉ-Ｃｕ合金（Ｓｉ：１ｗ％、Ｃｕ：０.５ｗ％）からなるＡｌ電極パッド２３が形成されている。
【００３７】
下層絶縁層５上、下層導電性膜７上、メタル配線上及びＡｌ電極パッド２３上に、下層がＰＳＧ膜９、上層がＳｉＮ膜１１からなるパッシベーション膜が形成されている。ＳｉＮ膜１１上に、複数の下層導電性膜７上にわたって、磁性体１３が形成されている。ＳｉＮ膜１１上及び磁性体１３上に感光性ポリイミド層１５が形成されている。
【００３８】
感光性ポリイミド層１５、ＳｉＮ膜１１及びＰＳＧ膜９に、下層導電性膜７の一端側及び他端側にそれぞれ対応してスルーホール１７が形成され、Ａｌ電極パッド２３に対応してパッド開口部２５が形成されている。下層導電性膜７の表面におけるスルーホール１７の面積は例えば３×３μｍ程度であり、Ａｌ電極パッド２３の表面におけるパッド開口部２５の面積は１００×１００μｍ程度である。
【００３９】
スルーホール１７の底部に対応する下層導電性膜７表面、及びパッド開口部２５の底部に対応するＡｌ電極パッド２３表面にバリアメタル層１８が形成されている。バリアメタル層１８は、スルーホール１７内及びパッド開口部２５内に埋め込まれるＣｕと、Ａｌ−Ｓｉ-Ｃｕ合金からなる下層導電性膜７及び金属電極パッドの間に介在してＣｕとＡｌ−Ｓｉ-Ｃｕ合金が相互に侵入することを防止するためのものである。
【００４０】
感光性ポリイミド層１５上及びスルーホール１７内にＣｕからなる複数の上層導電性膜１９が形成されている。上層導電性膜１９が形成される領域とは異なる領域の感光性ポリイミド層１５上及びパッド開口部２５内に、ＣｕからなるＣｕ配線層２７及びＣｕ電極パッド２９が形成されている。Ｃｕ配線層２７及びＣｕ電極パッド２９は再配線層とも呼ばれている。一般に、再配線層の材料としては、導電率の高さや、機械的強度及び耐湿性の信頼性確保などの観点からＣｕが用いられている。
【００４１】
Ｃｕ電極パッド２９上にはＣｕからなるメタル・ポスト３１が形成されている。感光性ポリイミド層１５上、上層導電性膜１９上、Ｃｕ配線層２７上及びＣｕ電極パッド２９上に、メタル・ポスト３１の表面が露出するようにして封止樹脂２１が形成されている。
【００４２】
メタル・ポスト３１の表面に、例えば下層側から順にチタン（Ｔｉ）層／ニッケル（Ｎｉ）層／銀（Ａｇ）層（膜厚：１０００Å／４０００Å／１０００Å）からなるバリアメタル層３３が形成されている。メタル・ポスト３１上にバリアメタル層３３を介して外部接続電極としての半田ボール３５が機械的に固着されている。
【００４３】
この実施例では、ウェハレベルＣＳＰにおいて、下層導電膜７及び上層導電膜１７からなるコイルを、再配線層を構成するＣｕ配線層２７及びＣｕ電極パッド２９の形成領域とは異なる領域に形成しているので、チップ面積を増大させることなくコイルを形成することができる。さらに、再配線層は配線の厚みを厚く形成することができるので、コイルの電気的抵抗を低く設定することができ、より大きな電流を流すことができるようになる。
【００４４】
この実施例では、バリアメタル層１８としてＣｒを用い、バリアメタル層３３としてＴｉ層／Ｎｉ層／Ａｇ層を用いているが、本発明においてバリアメタル層はこれに限定されるものではなく、他の材料からなるバリアメタル層を用いてもよい。
【００４５】
図３及び図４は図２に示した半導体装置の製造方法の一実施例を示す工程断面図である。図５及び図６は、図３及び図４に示す各工程でのコイル形成領域を示す平面図である。図２から図６を参照してこの実施例を説明する。
【００４６】
（１）半導体基板１上に下地絶縁膜３及びトランジスタ等の半導体素子（図示は省略）を形成した後、半導体基板１上全面に下層絶縁層５としてのＢＰＳＧ膜を形成する。下層絶縁層５に接続孔（図示は省略）を形成した後、半導体基板１上全面に、例えばスパッタ法により、Ａｌ−Ｓｉ-Ｃｕ合金層（Ｓｉ：１ｗ％、Ｃｕ：０.５ｗ％）を３μｍの膜厚に堆積して形成する。そのＡｌ−Ｓｉ-Ｃｕ合金層を、写真製版技術及びエッチング技術によりパターニングして、複数の下層導電性膜７、Ａｌ配線層（図示は省略）、及びＡｌ電極パッド２３を形成する（図３（Ａ）及び図５（Ａ）参照）。
【００４７】
（２）例えばＣＶＤ法により、下層絶縁層５上、下層導電性膜７上及びＡｌ電極パッド２３上に、ＰＳＧ膜９を４０００Åの膜厚で形成し、さらにその上にＳｉＮ膜１１を１２０００Åの膜厚で形成してパッシベーション膜を形成する（図３（Ｂ）及び図５（Ｂ）参照）。
【００４８】
（３）ＳｉＮ膜１１上に、複数の下層導電性膜７上にわたって、例えば膜厚が３μｍ、線幅が４μｍのキュニコ合金（Ｃｏ：４１ｗ％、Ｃｕ：３５ｗ％、Ｎｉ：２４ｗ％）からなる磁性体１３を形成する（図３（Ｃ）及び図５（Ｃ）参照）。
【００４９】
（４）ＳｉＮ膜１１上及び磁性体１３上に、例えばポジ型感光性ポリイミド材料層を回転塗布により５３０００Åの膜厚に形成する。露光及び現像処理を施して、ポジ型感光性ポリイミド材料層に、下層導電性膜７の一端側及び他端側、並びにＡｌ電極パッド２３に対応して開口部を形成する。その後、３２０℃のポリイミド硬化処理を行なって感光性ポリイミド層１５を形成する（図３（Ｄ）及び図５（Ｄ）参照）。
【００５０】
（５）感光性ポリイミド層１５をマスクにして、ＳｉＮ膜１１及びＰＳＧ膜９をエッチングし、下層導電性膜７上の絶縁層にスルーホール１７を形成し、Ａｌ電極パッド２３上にパッド開口部２５を形成する（図３（Ｅ）及び図５（Ｅ）参照）。
【００５１】
（６）感光性ポリイミド層１５上、スルーホール１７内及びＡｌ電極パッド２５内に、例えばＣｒからなるバリアメタル層１８及びＣｕからなるメッキ用電極層（図示は省略）をスパッタ法により形成する。ここでは、バリアメタル層１８は、スルーホール１７の底部に対応する下層導電性膜７表面及びパッド開口部２５の底部に対応するＡｌ電極パッド２５表面に形成されているもののみを図示し、その他の場所に形成されたバリアメタル層の図示は所略している。再配線層を形成しない領域のメッキ用電極層上にドライフィルムレジストパターン３７を形成する（図３（Ｆ）及び図５（Ｆ）参照）。
【００５２】
（７）電解メッキにより、感光性ポリイミド層１５上、スルーホール１７内及びＡｌ電極パッド２５内に、再配線層であるＣｕ配線層２７及びＣｕ電極パッド２９を形成する。ドライフィルムレジストパターン３７を除去した後、Ｃｕ配線層２７及びＣｕ電極パッド２９をマスクにして、不必要なメッキ用電極層及びバリアメタル層をウエットエッチングにより除去する。
【００５３】
（８）スパッタ法及び電解メッキ法によりＣｕ層を形成し、そのＣｕ層を写真製版技術及びエッチング技術によりパターニングしてＣｕ電極パッド２９上にメタル・ポスト３１を形成する。その後、樹脂封止用の金型内にウェハ、封止樹脂、テンポラリ・フィルムを設置し、メタル・ポスト３１が封止樹脂２１の表面から現れる程度に加熱圧縮して感光性ポリイミド層１５上、Ｃｕ配線層２７上及びＣｕ電極パッド２９上に封止樹脂を形成する。メタル・ポスト３１の表面にバリアメタル層３３を形成した後、メタル・ポスト３１にバリアメタル層３３を介して半田ボール３５を機械的に固着させる（図２参照）。
半導体基板１をスクライブ工程でチップに分割して、ウェハレベルＣＳＰを完成する。
【００５４】
この実施例では、コイルを構成する上層導電性膜１７を再配線層であるＣｕ配線層２７及びＣｕ電極パッド２９と同じ金属材料により同時に形成することができるので、製造工程を簡単にすることができる。さらに、コイルを再配線層の形成領域とは異なる領域に形成するので、チップ面積を増大させることなくコイルを形成することができる。さらに、再配線層は配線の厚みを厚く形成することができるので、コイルの電気的抵抗を低く設定することができ、より大きな電流を流すことができるようになる。
【００５５】
図７は、コイルを内蔵した本発明の半導体装置をＩＣ部品として用いた昇圧形ＤＣ−ＤＣコンバータを示す回路図である。
昇圧形ＤＣ−ＤＣコンバータ４１は、ＩＣ部品４３と、ショットキー・ダイオード４５と、コンデンサ４７，４９，５１と、これらの部品を電気的に接続するための回路パターンが形成された回路基板（図示は省略）により構成される。
【００５６】
ＩＣ部品４３には、コイル５３と、Ｎチャネル電界効果型トランジスタからなるスイッチ５５と、スイッチ５５のスイッチング動作を制御するための制御回路５７と、出力電圧を一定の電圧にするための定電圧回路５９が設けられている。
【００５７】
制御回路５７は、発振回路（ＯＳＣ）６１、パルス幅変調回路（ＰＷＭ）６３、分割抵抗６５、差動増幅回路６７及び基準電圧発生回路（Ｖref１）６９を備えている。発振回路６１はスイッチ５５の時比率を設定する。パルス幅変調回路６３は、差動増幅回路６７は、分割抵抗６５からのＤＣ−ＤＣコンバータ出力の分割電圧と、基準電圧発生回路６９からの基準電圧を比較し、その誤差電圧を増幅してパルス幅変調回路６３に送る。パルス幅変調回路６３は、その誤差電圧に応じて誤差電圧を抑制するようにスイッチ５５の時比率を調節する。
【００５８】
定電圧回路５９は、Ｐチャネル電界効果型トランジスタからなる出力ドライバ７１と、分割抵抗７３と、差動増幅回路７５と、基準電圧発生回路（Ｖref１）７７を備えている。出力ドライバ７１はＤＣ−ＤＣコンバータ出力を入力電圧とし、そのオン抵抗により出力電圧を一定の電圧にするためのものである。差動増幅回路７５は、分割抵抗７３からの定電圧回路出力の分割電圧と、基準電圧発生回路７７からの基準電圧を比較し、その誤差電圧に応じて誤差電圧を抑制するように出力ドライバ７１のオン抵抗を調節する。
【００５９】
ＩＣ部品４３の回路構成について説明すると、ＤＣ−ＤＣコンバータ４１の入力端子（ＶIN）７９に接続されるコイル入力端子８１にコイル５３の一端側が接続されている。コイル５３の他端側はショットキー・ダイオード４５に接続されるスイッチ出力端子８３に接続されている。スイッチ５５は、コイル５３とスイッチ出力端子８３の間の配線と、グラウンドに接続されるグラウンド端子８５の間に接続されている。スイッチ５５のゲートは制御回路５７のパルス幅変調回路６３に接続されている。
【００６０】
ショットキー・ダイオード４５が接続されるもう一方の昇圧出力端子８７は、制御回路５７の分割抵抗６５と、定電圧回路５９の出力ドライバ７１に接続されている。ショットキー・ダイオード４５から昇圧出力端子８７に入力される電圧は、ショットキー・ダイオード４５、コイル５３、スイッチ５５及び制御回路５７からなるＤＣ−ＤＣコンバータ出力であり、かつ定電圧回路５９への入力でもある。定電圧回路５９の出力ドライバ７１からの出力は出力端子８９に接続されている。
【００６１】
ＩＣ部品４３の出力端子８９はＤＣ−ＤＣコンバータ４１の出力端子（ＶOUT）９１に接続されている。ＩＣ部品４３のスイッチ出力端子８３及び昇圧出力端子８７は外付けのショットキー・ダイオード４５に接続されている。入力端子７９、コイル入力端子８１間の配線はコンデンサ４７を介してグラウンドに接続されている。ショットキー・ダイオード４５、昇圧出力端子８７間の配線はコンデンサ４９を介してグラウンドに接続されている。出力端子８９、出力端子９１間の配線はコンデンサ５１を介してグラウンドに接続されている。
【００６２】
昇圧形ＤＣ−ＤＣコンバータ４１は、制御回路５７によりスイッチ５５のスイッチング動作を制御し、入力端子７９からの入力電圧に基づいて、スイッチ５５がオン時にコイル５５にエネルギーを蓄積し、スイッチ５５がオフ時にコイル５５に蓄積されたエネルギーを入力電圧にのせて開放することにより、スイッチ出力端子８３及びショットキー・ダイオード４５を介して、入力電圧より高い出力電圧を出力する。その出力を、昇圧出力端子８７を介して定電圧回路５９に入力し、定電圧回路５９により一定の電圧にして、出力端子８９を介して出力端子９１から出力する。
【００６３】
この実施例によれば、従来、外付けにしていたＤＣ−ＤＣコンバータのコイルをＩＣ部品に内蔵しているので、ＤＣ−ＤＣコンバータ全体の大きさ及び厚みを小さくできる。さらに、ＩＣ部品にコイルを内蔵することにより、ＤＣ−ＤＣコンバータの部品点数を少なくすることができ、製造工程を簡単にできる。さらに、コイルの実装を省略することができるので、実装信頼性を向上させることができる。
【００６４】
この実施例では、本発明の半導体装置を昇圧形ＤＣ−ＤＣコンバータのＩＣ部品に適用しているが、本発明が適用されるＤＣ−ＤＣコンバータは昇圧形に限定されるものではなく、降圧形ＤＣ−ＤＣコンバータや昇降圧形ＤＣ−ＤＣコンバータにも適用することができる。また、本発明の半導体装置が適用される電子部品はＤＣ−ＤＣコンバータに限定されるものではなく、コイルを用いる他の電子部品にも適用することができる。
【００６５】
図８は、半導体装置の他の実施例のコイル部分を示す図であり、（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図を示す。図１と同じ役割を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
半導体基板１上に下地絶縁膜３が形成されており、さらにその上に下層絶縁層５が形成されている。
【００６６】
下層絶縁層５上に、例えば膜厚が３μｍ、線幅が４μｍのＡｌ−Ｓｉ-Ｃｕ合金（Ｓｉ：１ｗ％、Ｃｕ：０.５ｗ％）からなる複数の下層導電性膜７が形成されている。下層導電性膜７の間隔は例えば４μｍである。下層絶縁層５上及び下層導電性膜７上にＰＳＧ膜９が形成されており、さらにその上にＳｉＮ膜１１が形成されている。
【００６７】
ＳｉＮ膜１１上に、複数の下層導電性膜７上にわたって磁性体１３が形成されている。ＳｉＮ膜１１上及び磁性体１３上に、感光性ポリイミド層１５が形成されている。感光性ポリイミド層１５、ＳｉＮ膜１１及びＰＳＧ膜９に、下層導電性膜７の一端側及び他端側にそれぞれ対応してスルーホール１７が形成されている。
【００６８】
感光性ポリイミド層１５上及びスルーホール１７内に、すべての下層導電性膜７が直列に接続されるように、スルーホール１７を介して下層導電性膜７の一端側と隣の下層導電性膜７の他端側を接続するための複数の上層導電性膜９３が形成されている。ここで、上層導電性膜９３は下層導電性膜７と同じ金属材料、ここではＡｌ−Ｓｉ-Ｃｕ合金（Ｓｉ：１ｗ％、Ｃｕ：０.５ｗ％）により形成されている。スルーホール１７内に充填されたＡｌ−Ｓｉ-Ｃｕ合金は本発明を構成する埋込み導電性部材を構成する。感光性ポリイミド層１５上に形成された上層導電性膜９３は、例えば膜厚が３μｍ、線幅が４μｍであり、隣り合う上層導電性膜９３の間隔は４μｍである。
感光性ポリイミド層１５上及び上層導電性膜９３上に絶縁層９５（図８（Ａ）での図示は省略）が形成されている。
【００６９】
この実施例では、下層導電性膜７及び上層導電性膜９３からなるコイルを備えている。下層導電性膜７及び上層導電性膜９３は同じ金属材料により形成されているので、スルーホール１７内に異なる金属間の浸入を防止するためのバリアメタル層を設ける必要がないので、コイルの構造が簡単になり、製造工程が簡単になる。
【００７０】
図８に示した半導体装置の製造方法の一実施例を図８を参照して説明する。
半導体基板１上に下地絶縁膜３及び下層絶縁層５を形成した後、半導体基板１上全面に、例えばスパッタ法により、Ａｌ−Ｓｉ-Ｃｕ合金層（Ｓｉ：１ｗ％、Ｃｕ：０.５ｗ％）を３μｍの膜厚に堆積して形成する。そのＡｌ−Ｓｉ-Ｃｕ合金層を、写真製版技術及びエッチング技術によりパターニングして、複数の下層導電性膜７を形成する。
【００７１】
下層絶縁層５上及び下層導電性膜７上に、ＰＳＧ膜９を形成し、さらにその上にＳｉＮ膜１１を形成した後、ＳｉＮ膜１１上に、複数の下層導電性膜７上にわたって磁性体１３を形成する。ＳｉＮ膜１１上及び磁性体１３上に、下層導電性膜７の一端側及び他端側に対応して開口部をもつ感光性ポリイミド層１５を形成する。感光性ポリイミド層１５をマスクにして、ＳｉＮ膜１１及びＰＳＧ膜９をエッチングし、下層導電性膜７上の絶縁層にスルーホール１７を形成する。
【００７２】
感光性ポリイミド層１５上及びスルーホール１７内に、例えばスパッタ法により、Ａｌ−Ｓｉ-Ｃｕ合金層（Ｓｉ：１ｗ％、Ｃｕ：０.５ｗ％）を３μｍの膜厚に堆積して形成する。そのＡｌ−Ｓｉ-Ｃｕ合金層を写真製版技術及びエッチング技術によりパターニングして、感光性ポリイミド層１５上及びスルーホール１７内に上層導電性膜９３を形成する。
感光性ポリイミド層１５上及び上層導電性膜９３上に絶縁層２１を形成する。
【００７３】
この実施例では、下層導電性膜７及び上層導電性膜９３を同じ金属材料により形成するので、スルーホール１７内に異なる金属間の浸入を防止するためのバリアメタル層を設ける必要がなく、コイルの構造を簡単にでき、製造工程を簡単にできる。
【００７４】
上記の実施例では、本発明を構成するコイルにおいて、上層導電性膜と埋込み導電性部材を同じ金属材料により形成しているが、本発明はこれに限定されるものではなく、上層導電性膜と埋込み導電性部材を異なる金属材料により形成してもよい。上層導電性膜と埋込み導電性部材を異なる金属材料により形成した実施例を図９を参照して説明する。
【００７５】
図９は、半導体装置のさらに他の実施例のコイル部分を示す図であり、（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図を示す。図１と同じ役割を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
半導体基板１上に下地絶縁膜３、下層絶縁層５、下層導電性膜７、ＰＳＧ膜９、ＳｉＮ膜１１、磁性体１３、感光性ポリイミド層１５及びスルーホール１７が形成されている。下層導電性膜７は例えば膜厚が３μｍ、線幅が４μｍのＡｌ−Ｓｉ-Ｃｕ合金（Ｓｉ：１ｗ％、Ｃｕ：０.５ｗ％）からなり、隣り合う下層導電性膜７の間隔は４μｍである。
【００７６】
スルーホール１７内にタングステンが埋め込まれてタングステンプラグ（埋込み導電性部材）９７が形成されている。
感光性ポリイミド層１５上及びタングステンプラグ９７上に、すべての下層導電性膜７が直列に接続されるように、タングステンプラグ９７を介して下層導電性膜７の一端側と隣の下層導電性膜７の他端側を接続するための複数の上層導電性膜９９が形成されている。上層導電性膜９９は例えばＡｌ−Ｓｉ-Ｃｕ合金（Ｓｉ：１ｗ％、Ｃｕ：０.５ｗ％）により形成されている。上層導電性膜９９は、例えば膜厚が３μｍ、線幅が４μｍであり、隣り合う上層導電性膜９９の間隔は４μｍである。
感光性ポリイミド層１５上及び上層導電性膜９９上に絶縁層９５（図９（Ａ）での図示は省略）が形成されている。
【００７７】
この実施例では、下層導電性膜７、タングステンプラグ９７及び上層導電性膜９９からなるコイルを備えている。このように、上層導電性膜と埋込み導電性部材を異なる金属材料により形成しても、半導体装置内にコイルを形成することができる。
【００７８】
以上説明した、本発明の半導体装置及び半導体装置の製造方法の実施例では、コイル内に配置する磁性体として、キュニコ合金（Ｃｏ：４１ｗ％、Ｃｕ：３５ｗ％、Ｎｉ：２４ｗ％）を用いているが、本発明はこれに限定されるものではなく、磁性体の材料として、例えばマンガン-亜鉛系、ニッケル−亜鉛系等の各種ソフトフェライト材料及び、コバルト系、鉄系等の各種アモルファス合金、アモルファス合金を結晶化させた超微細組織をもつ、軟磁性体、硅素を主に含む硅素鋼、パーマロイ、パーメンジュール、センダスト等の金属軟磁性材料など、他の材料を用いてもよい。
また、上記の実施例ではコイル内に磁性体を備えているが、本発明はこれに限定されるものではなく、コイル内に磁性体を備えていなくてもよい。
【００７９】
また、上記の実施例では、層間絶縁層の最上層に感光性ポリイミド層を用いているが、本発明はこれに限定されるものではなく、感光性ポリイミド層に替えてポリベンゾオキサゾール層を用いてもよい。また、下層導電性膜、上層導電膜間の層間絶縁層は、上記の実施例に限定されるものではなく、単層の絶縁層であってもよいし、他の絶縁層からなる複数の絶縁層の積層膜であってもよい。
【００８０】
また、下層導電性膜は他の金属材料により形成してもよく、例えばＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％）やＡｌ−Ｃｕ（Ｃｕ：１ｗ％）、Ａｌ−Ｃｕ（Ｃｕ：２ｗ％）、Ｃｕ等を挙げることができる。Ｃｕを下層導電性膜として用いる場合は、下層絶縁層及び層間絶縁層への銅の侵入を防止するために、下層導電性膜の下層及び上層をＳｉＮ膜で挟み込むことが好ましい。
【００８１】
また、上記の実施例は単層メタル配線構造の半導体装置であるが、本発明はこれに限定されるものではなく、多層メタル配線構造にも適用することができる。
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００８４】
請求項２に記載された半導体装置では、層間絶縁層は、下層側から順に、シリコン酸化膜、シリコン窒化膜、及び、感光性ポリイミド層又は感光性ポリベンゾオキサゾール層からなるようにし、
請求項１０に記載された半導体装置の製造方法では、工程（Ｂ）において、層間絶縁層として下層側から順に、シリコン酸化膜、シリコン窒化膜、及び、感光性ポリイミド層又は感光性ポリベンゾオキサゾール層を形成するようにしているので、トランジスタ等の半導体素子に対して機械的強度を維持し、かつ外部からの水分の浸入を防止できる。さらに、再配線層の材料が層間絶縁膜に侵入するのを防止することができ、信頼性を確保できる。
【００８５】
請求項３に記載された半導体装置では、請求項３に記載された半導体装置においてシリコン窒化膜上に、複数の下層導電性膜上にわたって磁性体が配置されているようにし、
請求項１１に記載された半導体装置の製造方法では、請求項１２に記載された半導体装置の製造方法においてシリコン窒化膜上に、複数の下層導電性膜上にわたって磁性体を形成する工程を含むようにしているので、下層導電性膜、埋込み導電性部材及び上層導電性膜からなるコイル内に磁性体を配置することができ、コイルのインダクタンス密度を大きくすることができる。
【００８６】
請求項４に記載された半導体装置では、請求項２又は４に記載された半導体装置において磁性体は鉄を含んでいない材料により形成されているようにし、
請求項１２に記載された半導体装置の製造方法では、請求項１１又は１３に記載された半導体装置の製造方法において磁性体は鉄を含んでいない材料により形成するようにしているので、磁性体として鉄を含む磁性体材料を用いた場合に生じる加工の問題及び耐湿性などの信頼性に問題を生じさせることなく、コイル内に磁性体を配置することができる。
【００８７】
請求項５に記載された半導体装置では、下層導電性膜、埋込み導電性部材及び上層導電性膜は同じ金属材料からなるようにし、
請求項１４に記載された半導体装置の製造方法では、工程（Ｂ）において、埋込み導電性部材及び上層導電性膜を下層導電性膜と同じ金属材料を用いて同時に形成するようにしているので、下層導電性膜、埋込み導電性部材及び上層導電性膜からなるコイルにおいて、下層導電性膜と埋込み導電性膜の間、及び埋込み導電性部材と上層導電性膜の間に、異なる金属間の浸入を防止するためのバリアメタル層を設ける必要がないので、コイルの構造を簡単にすることができ、製造工程を簡単にすることができる。
【００８８】
請求項７に記載された半導体装置では、下層絶縁層上のコイルとは異なる領域に下層導電性膜と同時に形成された金属電極パッドを備え、金属電極パッド上の層間絶縁層に形成された開口部内及び層間絶縁層上のコイルとは異なる領域に埋込み導電性部材及び上層導電性膜と同時に形成された再配線層を備えてウェハレベルでパッケージされているようにし、
請求項１８に記載された半導体装置の製造方法では、工程（Ａ）において、下層絶縁層上のコイルとは異なる領域に金属電極パッドを下層導電性膜と同時に形成し、工程（Ｂ）において、金属電極パッド上にも層間絶縁層を形成し、層間絶縁層に金属電極パッドに対応して開口部を形成し、工程（Ｃ）において、層間絶縁層上のコイルとは異なる領域及び開口部に再配線層を埋込み導電性部材及び上層導電性膜と同時に形成するようにしているので、ウェハレベルＣＳＰに適用することができる。さらに、コイルを再配線層の形成領域とは異なる領域に形成するので、チップ面積を増大させることなくコイルを形成することができる。さらに、再配線層は配線の厚みを厚く形成することができるので、コイルの電気的抵抗を低く設定することができ、より大きな電流を流すことができるようになる。
【００８９】
請求項６に記載された半導体装置では、コイルに直列に接続された内蔵スイッチと、内蔵スイッチのスイッチング動作を制御するための制御回路さらに備えているようにしているので、ＤＣ−ＤＣコンバータＩＣ部品に適用した場合にＤＣ−ＤＣコンバータ全体の大きさ及び厚みを小さくすることができる。
【００９０】
請求項７に記載された半導体装置では、入力電圧を一定の電圧にして出力する定電圧回路をさらに備えているようにしているので、本発明の半導体装置をＤＣ−ＤＣコンバータＩＣ部品に適用する場合、ＤＣ−ＤＣコンバータ出力を定電圧回路の入力電圧とすることにより、一定の電圧にして出力することができる。
【００９１】
請求項８に記載されたＤＣ−ＤＣコンバータでは、コイルを備えた本発明の半導体装置を備えているようにしたので、ＤＣ−ＤＣコンバータ全体の大きさ及び厚みを小さくすることができる。
【００９２】
請求項１３に記載された半導体装置の製造方法では、工程（Ｂ）において、埋込み導電性部材及び上層導電性膜を同じ金属材料を用いて同時に形成するようにしているので、埋込み導電性部材及び上層導電性膜を異なる材料により別々に形成する場合に比べて製造工程を簡単にすることができる。
【図面の簡単な説明】
【図１】半導体装置の一実施例のコイル部分を示す図であり、（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【図２】図１の実施例をウェハレベルＣＳＰに適用した実施例を示す断面図である。
【図３】図２に示す半導体装置の製造方法の一実施例の前半を示す工程断面図である。
【図４】同実施例の後半を示す工程断面図である。
【図５】図３に示す各工程でのコイル形成領域を示す平面図である。
【図６】図４に示す各工程でのコイル形成領域を示す平面図である。
【図７】コイルを内蔵した本発明の半導体装置をＩＣ部品として用いた昇圧形ＤＣ−ＤＣコンバータを示す回路図である。
【図８】半導体装置の他の実施例のコイル部分を示す図であり、（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【図９】半導体装置のさらに他の実施例のコイル部分を示す図であり、（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【図１０】従来の昇圧形ＤＣ−ＤＣコンバータの回路構成を示す回路図である。
【図１１】従来のＣＳＰの一部分を示す断面図である。
【符号の説明】
１ 半導体基板
３ 下地絶縁膜
５ 下層絶縁層
７ 下層導電性膜
９ ＰＳＧ膜
１１ ＳｉＮ膜
１３ 磁性体
１５ 感光性ポリイミド層
１７ スルーホール
１８ バリアメタル層
１９ 上層導電性膜
２１ 封止樹脂
Claims (14)
- 半導体素子が形成された半導体基板を被う下層絶縁層上に金属電極パッドが形成され、前記下層絶縁層上及び金属電極パッド上に層間絶縁層が形成され、その金属電極パッドにつながるように前記層間絶縁層にあけられたた開口部に埋め込まれた埋込み導電性部材とその埋込み導電性部材につながる前記層間絶縁層上の上層導電性膜とからなる外部接続電極用の再配線層が形成されてウェハレベルでパッケージされた半導体装置において、
前記下層絶縁層上の前記再配線層の形成領域とは異なる領域には、前記金属電極パッドと同時に形成され、幅方向で近接し、かつ電気的に分離されて配列された複数の下層導電性膜と、前記下層導電性膜の一端側及び他端側にそれぞれ対応して前記層間絶縁層に形成された接続孔内に前記埋込み導電性部材と同時に埋め込まれた埋込み導電性部材と、すべての前記下層導電性膜が直列に接続されるように、前記接続孔に埋め込まれた埋込み導電性部材を介して前記下層導電性膜の一端側と隣の前記下層導電性膜の他端側を接続するために前記上層導電性膜と同時に前記層間絶縁層上に形成された複数の上層導電性膜と、前記層間絶縁層内で複数の前記下層導電性膜上にわたって配置された磁性体とからなるコイルを備えていることを特徴とする半導体装置。 - 前記層間絶縁層は、下層側から順に、シリコン酸化膜、シリコン窒化膜、及び、感光性ポリイミド層又は感光性ポリベンゾオキサゾール層からなる請求項１に記載の半導体装置。
- 前記磁性体は前記シリコン窒化膜上に配置されている請求項２に記載の半導体装置。
- 前記磁性体は鉄を含んでいない材料により形成されている請求項１又は３に記載の半導体装置。
- 前記下層導電性膜、前記埋込み導電性部材及び前記上層導電性膜は同じ金属材料からなる請求項１から４のいずれかに記載の半導体装置。
- 前記コイルに直列に接続された内蔵スイッチと、前記内蔵スイッチのスイッチング動作を制御するための制御回路をさらに備えている請求項１から５のいずれかに記載の半導体装置。
- 入力電圧を一定の電圧にして出力する定電圧回路をさらに備えている請求項６に記載の半導体装置。
- 請求項１から６のいずれかに記載の半導体装置を備えているＤＣ−ＤＣコンバータ。
- 以下の工程（Ａ）〜（Ｅ）を含んでコイルを形成することを特徴とする半導体装置の製造方法。
（Ａ）下層絶縁層上に、幅方向で近接し、かつ電気的に分離して複数の下層導電性膜と、金属電極パッドと、を互いに異なる領域に同時に形成する工程、
（Ｂ）前記下層絶縁層上、前記下層導電性膜上及び金属電極パッドに少なくとも２層の絶縁層からなる積層構造の層間絶縁層を形成し、その層間絶縁層内に、複数の前記下層導電性膜上にわたって磁性体を形成する工程、
（Ｃ）前記層間絶縁層に前記下層導電性膜の一端側及び他端側にそれぞれ対応して接続孔を形成し、同時に前記金属電極パッド上に対応して開口部を形成する工程、
（Ｄ）前記接続孔内及び前記開口部内に埋込み導電性部材を同時に形成する工程、並びに
（Ｅ）前記層間絶縁層上に、すべての前記下層導電性膜が直列に接続されるように、前記接続孔内の埋込み導電性部材を介して前記下層導電性膜の一端側と隣の前記下層導電性膜の他端側を接続する複数の上層導電性膜と、前記開口部内の埋込み導電性部材につながる外部接続電極用の再配線層となる上層導電性膜とを同時に形成する工程。 - 前記工程（Ｂ）において、前記層間絶縁層として下層側から順に、シリコン酸化膜、シリコン窒化膜、及び、感光性ポリイミド層又は感光性ポリベンゾオキサゾール層を形成する請求項９に記載の製造方法。
- 前記シリコン窒化膜上に前記磁性体を形成する請求項１０に記載の製造方法。
- 前記磁性体は鉄を含んでいない材料により形成する請求項９又は１１に記載の製造方法。
- 前記工程（Ｄ）及び（Ｅ）において、前記埋込み導電性部材及び前記上層導電性膜を同じ金属材料を用いて同時に形成する請求項９から１２のいずれかに記載の製造方法。
- 前記工程（Ｄ）及び（Ｅ）において、前記埋込み導電性部材及び前記上層導電性膜を前記下層導電性膜と同じ金属材料を用いて同時に形成する請求項９から１３のいずれかに記載の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002001837A JP3775499B2 (ja) | 2002-01-08 | 2002-01-08 | 半導体装置及びその製造方法、並びにｄｃ−ｄｃコンバータ |
| US10/329,493 US6977403B2 (en) | 2002-01-08 | 2002-12-27 | Semiconductor apparatus having a built-in-electric coil and a method of making the semiconductor apparatus |
| US11/239,359 US7081659B2 (en) | 2002-01-08 | 2005-09-30 | Semiconductor apparatus having a built-in electric coil and a method of making the semiconductor apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002001837A JP3775499B2 (ja) | 2002-01-08 | 2002-01-08 | 半導体装置及びその製造方法、並びにｄｃ−ｄｃコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003203982A JP2003203982A (ja) | 2003-07-18 |
| JP3775499B2 true JP3775499B2 (ja) | 2006-05-17 |
Family
ID=27605942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002001837A Expired - Fee Related JP3775499B2 (ja) | 2002-01-08 | 2002-01-08 | 半導体装置及びその製造方法、並びにｄｃ−ｄｃコンバータ |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6977403B2 (ja) |
| JP (1) | JP3775499B2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10323007B4 (de) | 2003-05-21 | 2005-10-20 | Infineon Technologies Ag | Halbleiteranordnung |
| JP3983199B2 (ja) * | 2003-05-26 | 2007-09-26 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| TWI229930B (en) * | 2003-06-09 | 2005-03-21 | Advanced Semiconductor Eng | Chip structure |
| JP4591886B2 (ja) | 2004-07-21 | 2010-12-01 | ローム株式会社 | 半導体装置を用いた電源回路装置 |
| US7553680B2 (en) * | 2004-08-09 | 2009-06-30 | Delphi Technologies, Inc. | Methods to provide and expose a diagnostic connector on overmolded electronic packages |
| US7468545B2 (en) * | 2005-05-06 | 2008-12-23 | Megica Corporation | Post passivation structure for a semiconductor device and packaging process for same |
| US7582556B2 (en) | 2005-06-24 | 2009-09-01 | Megica Corporation | Circuitry component and method for forming the same |
| JP4779605B2 (ja) * | 2005-11-29 | 2011-09-28 | セイコーエプソン株式会社 | 電子基板および電子機器 |
| KR101244898B1 (ko) * | 2006-06-28 | 2013-03-19 | 삼성디스플레이 주식회사 | 유기 박막 트랜지스터 기판 및 그 제조 방법 |
| US7501708B2 (en) * | 2006-07-31 | 2009-03-10 | International Business Machines Corporation | Microelectronic device connection structure |
| KR100761423B1 (ko) * | 2006-09-01 | 2007-09-27 | 삼성전자주식회사 | 선형 패턴의 그라운드층을 구비하는 연성회로기판 |
| JP2008103399A (ja) * | 2006-10-17 | 2008-05-01 | Seiko Epson Corp | 電子基板、その製造方法および電子機器 |
| US7538702B2 (en) * | 2007-06-15 | 2009-05-26 | Micron Technology, Inc. | Quantizing circuits with variable parameters |
| JP2009260215A (ja) * | 2008-03-25 | 2009-11-05 | Toshiba Corp | 半導体装置 |
| CN102177582B (zh) * | 2008-08-07 | 2014-07-09 | 意法半导体股份有限公司 | 用于在测试集成在半导体晶片上的多个电子器件期间并行供应电力的电路 |
| JP2010245371A (ja) | 2009-04-08 | 2010-10-28 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
| EP2290686A3 (en) * | 2009-08-28 | 2011-04-20 | STMicroelectronics S.r.l. | Method to perform electrical testing and assembly of electronic devices |
| BR112013008571B1 (pt) * | 2010-10-12 | 2021-02-23 | Beijing Xiaomi Mobile Software Co., Ltd | Método de fabricação de dispositivos eletrónicos orgânicos |
| US9343442B2 (en) | 2012-09-20 | 2016-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Passive devices in package-on-package structures and methods for forming the same |
| JP6307866B2 (ja) | 2013-02-21 | 2018-04-11 | 株式会社リコー | 坪量検出装置及び坪量検出方法、並びに画像形成装置 |
| JP6235353B2 (ja) * | 2014-01-22 | 2017-11-22 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US9726654B2 (en) | 2014-03-14 | 2017-08-08 | Ricoh Company, Ltd. | Atmosphere sensor and method of producing the same, and method of producing printed matter |
| CN105226033A (zh) * | 2014-06-05 | 2016-01-06 | 哈尔滨工大华生电子有限公司 | 一种磷硅玻璃钝化膜的优化方法 |
| US9704739B2 (en) | 2014-07-30 | 2017-07-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device packages, packaging methods, and packaged semiconductor devices |
| WO2016035652A1 (ja) * | 2014-09-03 | 2016-03-10 | シャープ株式会社 | 金属積層膜の製造方法、半導体装置の製造方法、及び液晶表示装置の製造方法 |
| TWI600168B (zh) * | 2016-11-02 | 2017-09-21 | 律勝科技股份有限公司 | 薄膜電晶體的積層體結構 |
| US10748810B2 (en) | 2018-05-29 | 2020-08-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing an integrated inductor with protections caps on conductive lines |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5738931A (en) * | 1994-09-16 | 1998-04-14 | Kabushiki Kaisha Toshiba | Electronic device and magnetic device |
| DE69930134T2 (de) * | 1998-09-17 | 2006-12-21 | Koninklijke Philips Electronics N.V. | Verfahren zur herstellung eines halbleiterkörpers auf dessen oberfläche sich eine spule mit magnetischem kern befindet |
| JP3128548B2 (ja) | 1999-03-11 | 2001-01-29 | 沖電気工業株式会社 | 半導体装置および半導体装置の製造方法 |
-
2002
- 2002-01-08 JP JP2002001837A patent/JP3775499B2/ja not_active Expired - Fee Related
- 2002-12-27 US US10/329,493 patent/US6977403B2/en not_active Expired - Fee Related
-
2005
- 2005-09-30 US US11/239,359 patent/US7081659B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20060060939A1 (en) | 2006-03-23 |
| JP2003203982A (ja) | 2003-07-18 |
| US6977403B2 (en) | 2005-12-20 |
| US7081659B2 (en) | 2006-07-25 |
| US20030141529A1 (en) | 2003-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040712 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050915 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050927 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051128 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060214 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060214 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120303 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130303 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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