JP2009038203A - 半導体装置 - Google Patents

Abstract

【課題】半導体基板上に誘導素子及び容量素子が配された半導体装置において、限られた面積を有効利用して装置の小型化を図るとともに、製造工程及びコストを削減することができ、信頼性に優れた半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、少なくとも一面に電極及び集積回路が配された半導体基板２と、該半導体基板の一面を覆うように配された第一絶縁樹脂層５と、該第一絶縁樹脂層上に配され、前記電極と電気的に接続された誘導素子８ａと、前記半導体基板の一面側に配された容量素子９と、を少なくとも備えた半導体装置１であって、前記誘導素子は、螺旋状に形成された導電部からなり、前記容量素子の一端は、前記導電部の内端部と電気的に接続され、容量素子の他端は、前記集積回路又は外部回路と電気的に接続されていることを特徴とする。
【選択図】図１

Description

本発明は、半導体基板の一面側に誘導素子及び容量素子を備えた半導体装置に関する。

移動体通信端末、特に携帯端末においては、端末の小型、軽量化が必須の流れであり、これに用いられる部品の小型化が重要となってくる。部品の小型化の流れとして、携帯端末の高周波部品をＭＭＩＣ（Monolithic MicrowaveＩＣ）化することが強く望まれている。能動素子及びその整合回路、バイアス回路を同一基板上に集積化することで、整合回路、バイアス給電回路などを外付けのチップ部品で構成するハイブリッドＩＣに比べて小型化に有利である。

ＭＭＩＣ化した場合においても、回路素子を接地させることが必要であり、従来、接地を図るために用いられる方法として、半導体基板上からワイヤボンディングを行う方法と、バイアホールを用いる方法の２通りがある。ワイヤボンディングを用いる方法に比べてバイアホールを用いる方法は、高性能化、組立ての実装コスト低減の面で有効であり、そのため、ＭＭＩＣにおいては、バイアホールを用いる方法がよく用いられる。

図１０は、従来の半導体装置の一構成例を示す図であり、（ａ）は平面図、（ｂ）はＡ−Ａ’における断面図である（例えば、特許文献１参照）。
この半導体装置では、半導体基板上に、入力整合用並列インダクタ８１４と、入力整合用直列インダクタ８１６と、入力整合用並列キャパシタ８１５とが、ＧａＡｓ基板８２４上に、絶縁膜８３４を介して形成されている。

インダクタ８１４とインダクタ８１６はスパイラル形状をしたパターンを用いており、このスパイラル状インダクタは、金／チタン蒸着などの下層配線金属層８３１と金メッキなどの上層配線金属層８３０がシリコンナイトライド（ＳｉＮ）などの層間絶縁膜８３２を介してコンタクトホール８３３により接続された構造である。

一方、キャパシタ８１５は、ＭＩＭ（Metal-Insulator-Metal） キャパシタのパターンであり、前記下層配線金属層８３１から引き出された電極の先端上に、高誘電体層８２８として誘電率１００以上であるチタン酸ストロンチウム（SrTiO3：ＳＴＯ）を介して、上層配線金属８２９を金／チタン蒸着などにより形成した構造である。上層配線金属８２９から引き出された電極は、バイアホール上の接地金属層８２６と接続されている。

バイアホール８２１は、半導体基板を貫通して形成され、バイアホール８２１の内壁は、裏面接地金属８２９と導通した導電膜が形成され、接地金属層８２６を介してＭＩＭキャパシタ用上層配線金属８２９と電気的に接続されている。

しかしながら、このような従来のＬＣ共振器では、誘導素子としてスパイラルインダクタ、容量素子としてＭＩＭ(Metal Insulation Metal)キャパシタ、及び接地用のバイアホールを、半導体基板に対してそれぞれ個別に２次元的に配置しているために、回路の占有面積が増大し、機器の小型化を妨げている。

前記と同様の半導体装置をウエハレベルＣＳＰ（chip scale package）技術で実現すると、およそ図１１に示すような形態になると考えられる。図１１において（ａ）は平面図、（ｂ）は断面図である。なお、ここではバイアホールは図示していない。
この半導体装置１００は、半導体基板１０１上に、第一絶縁樹脂層１０２と、第一配線層１０３と、第二絶縁樹脂層１０４と、誘導素子としてスパイラルインダクタ１０５ａを有する第二配線層１０５と、キャパシタ１０６と、封止樹脂層１１０とが順に配されている。キャパシタ１０６は、上部電極層１０７及び下部電極層１０８と、これらの間に配された誘電体層１０９とを備える。

通常は、ウエハレベルＣＳＰの銅めっき再配線プロセスでスパイラルインダクタを、またキャパシタとしてＭＩＭキャパシタを採用し、ＬＣ共振器を構成するという形態が考えられる。図１１中左側にスパイラルインダクタ１０５ａ、右側にＭＩＭキャパシタ１０６が配され、それぞれが直列で接続されている。

しかしながら、図１１に示したような構成の半導体装置では、以下に示すような問題があった。
（１）インダクタの内部領域において、面積の有効利用がなされていない。
（２）キャパシタを平面的に配置しているので、占有面積を増大させ、素子の小型化の妨げとなる。
（３）キャパシタの作製において複数の工程を得る必要があり、コストの上昇を招いている。
（４）キャパシタの構造において、互いに異なる材質を用いているために信頼性が懸念される。
（５）キャパシタの容量を増すには特殊な誘電材料を用いたり、サイズを大きくする等の処置が必要となるが、特殊な誘電材料を用いるとコストの上昇を招くほか、信頼性の面で不利となる。また、サイズを大きくすると占有面積を増大させ、素子の小型化の妨げとなる。特に占有面積が大きくなることは問題である。
特開２００２−６４３４５号公報

本発明は、このような従来の実情に鑑みて考案されたものであり、半導体基板上に誘導素子及び容量素子が配された半導体装置において、限られた面積を有効利用して装置の小型化を図るとともに、製造工程及びコストを削減することができ、信頼性に優れた半導体装置を提供することを目的とする。

本発明の請求項１に記載の半導体装置は、少なくとも一面に電極及び集積回路が配された半導体基板と、該半導体基板の一面を覆うように配された第一絶縁樹脂層と、該第一絶縁樹脂層上に配され、前記電極と電気的に接続された誘導素子と、前記半導体基板の一面側に配された容量素子と、を少なくとも備えた半導体装置であって、前記誘導素子は、螺旋状に形成された導電部からなり、前記容量素子の一端は、前記導電部の内端部と電気的に接続され、容量素子の他端は、前記集積回路又は外部回路と電気的に接続されていることを特徴とする。
本発明の請求項２に記載の半導体装置は、請求項１において、前記誘導素子を覆うように配された第二絶縁樹脂層を、さらに備え、前記容量素子は、前記第二絶縁樹脂層上に配されており、前記容量素子と前記誘導素子とは、前記第二絶縁樹脂層を貫通して配された配線部を介して電気的に接続されていることを特徴とする。

本発明では、半導体基板上に誘導素子及び容量素子が配された半導体装置において、前記誘導素子が、螺旋状に形成された導電部からなり、前記容量素子の一端を、前記導電部の内端部と電気的に接続し、容量素子の他端を、前記集積回路又は外部回路と電気的に接続することで、限られた面積を有効利用して装置の小型化を図ることができる。また、製造工程及びコストを削減することができ、信頼性に優れた半導体装置を提供することが可能となる。

以下、本発明に係る半導体装置の一実施形態を図面に基づいて説明する。

図１は、本発明の半導体装置の一実施形態を模式的に示す図であり、（ａ）は平面図、（ｂ）は断面図である。
本発明の半導体装置１は、少なくとも一面に電極３及び集積回路４が配された半導体基板２と、該半導体基板２の一面を覆うように配された第一絶縁樹脂層５と、該第一絶縁樹脂層５上に配された第一配線層６と、該第一配線層６を覆うように配された第二絶縁樹脂層７と、該第二絶縁樹脂層７上に配され前記電極３と電気的に接続された誘導素子（インダクタ８ａ）と、前記半導体基板２の一面側に配された容量素子（キャパシタ９）と、を備える。
そして本発明の半導体装置１は、前記誘導素子は、螺旋状に形成された第二配線層（導電部）８からなり、前記容量素子の一端は、前記第二配線層８の内端部と電気的に接続され、容量素子の他端は、前記集積回路４又は外部回路と電気的に接続されていることを特徴とする。

本発明では、半導体基板２上に誘導素子及び容量素子が配された半導体装置１において、前記誘導素子は、螺旋状に形成された第二配線層８からなり、前記容量素子の一端は、前記第二配線層８の内端部と電気的に接続され、容量素子の他端は、前記集積回路４又は外部回路と電気的に接続されていることで、限られた面積を有効利用して装置の小型化に寄与することができる。また、製造工程及びコストを削減することができ、信頼性に優れた半導体装置１を提供することが可能となる。

本発明は、ウエハレベルＣＳＰ技術とチップ部品実装技術を用いて、スパイラルインダクタ８ａとチップキャパシタ（又はチップコンデンサ）９によるＬＣ共振器を提供するものである。
すなわち、本発明は、ウエハレベルＣＳＰの再配線を用いて作成したスパイラルインダクタ８ａの最内周よりも内側の領域（以下、インダクタ８ａの内部領域と称する。）に、容量素子としてキャパシタ９を実装することで、面積を有効利用し、素子の小型化に貢献できる半導体装置を構成するものである。

キャパシタ９として、市販のチップキャパシタを用いることが好ましい。これにより、キャパシタを形成するための工程が不要となり、工数及びコストを削減することができる。また、キャパシタ形成のため異なる材料を使用する必要がなくなり、信頼性が向上する。
なお、図１（ａ）からも明らかなように、本発明は、チップキャパシタ９がインダクタ８ａの内部領域に収まる程度の物理的大きさを持つインダクタ８ａに関して適用可能となるものである。

ここで、インダクタ８ａの内端部において、チップキャパシタ実装のためのパッド部１０を有する。即ち、インダクタ８ａを構成する第二配線層８において、チップキャパシタ９が実装される部位は、他の部位よりも線幅が大きくなされている。
図２に、第二配線層８において、チップキャパシタ９が実装される部分付近の拡大図を示す。当然、チップキャパシタ９を実装するためのパッド部１０は、バイア部１１を避けた第二配線層８上の領域となる。

インダクタ８ａの内部領域の面積に余裕の無い場合は、内部領域のぎりぎりにチップキャパシタ９が配されることになり、比較的余裕の有る場合は図１に示すような配置ができる。
インダクタ８ａの内部領域の面積に余裕があり、かつ、チップキャパシタ９がインダクタ８ａに及ぼす影響が気になるのであれば、インダクタ８ａの内部領域の端にチップキャパシタ９を配すれば良い。また、スパイラルインダクタ８ａをまたぐように、チップキャパシタ９が配されていてもよい。

半導体基板２は、少なくとも表層が絶縁部（図示略）をなす基材の一面上に、例えば電極３としてＡｌパッドを設け、さらにその上にＳｉＮまたはＳｉＯ_２ 等のパッシベーション膜（不動態化による絶縁膜）を形成してなるものである。このパッシベーション膜には、電極３と整合する位置に開口部が設けられており、この開口部を通して電極３が露出されている。

半導体基板２は、シリコンウエハ等の半導体ウエハでもよく、半導体ウエハをチップ寸法に切断（ダイシング）した半導体チップであってもよい。半導体基板２が半導体チップである場合は、まず、半導体ウエハの上に、各種半導体素子やＩＣ、誘導素子等を複数組、形成した後、チップ寸法に切断することで複数の半導体チップを得ることができる。

第一絶縁樹脂層５は、電極３と整合する位置に形成された開口部を有する。絶縁樹脂層は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等からなり、その厚さは例えば１〜３０μｍである。
第一絶縁樹脂層５は、例えば回転塗布法、印刷法、ラミネート法などにより形成することができる。また、開口部は、例えばフォトリソグラフィ技術を利用したパターニングなどにより形成することができる。

第一配線層６は、インダクタ８ａと、集積回路４又は外部回路とを電気的に接続する再配線である。
第一配線層６の材料としては、例えばＣｕ等が用いられ、その厚さは例えば１〜２０μｍである。これにより十分な導電性が得られる。第二配線層８は、例えば、電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または２つ以上の方法の組み合わせにより形成することができる。

第二絶縁樹脂層７は、第一配線層６の一端部と整合する位置に形成された開口部７ａを有する。絶縁樹脂層は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等からなり、その厚さは例えば１〜３０μｍである。
第二絶縁樹脂層７は、例えば回転塗布法、印刷法、ラミネート法などにより形成することができる。また、開口部は、例えばフォトリソグラフィ技術を利用したパターニングなどにより形成することができる。

第二配線層８は、誘導素子としてのスパイラルインダクタ８ａを有する。
第二配線層８の材料としては、例えばＣｕ等が用いられ、その厚さは例えば１〜２０μｍである。これにより十分な導電性が得られる。第二配線層８は、例えば、電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または２つ以上の方法の組み合わせにより形成することができる。
なお、図１で示す例では、スパイラルインダクタ８ａの形状として四角形状のものを示しているが、これに限定されず、円形、八角形等の形状であっても構わない。

容量素子としてのキャパシタ９は、チップキャパシタであり、金属層−誘電体層−金属層、つまり誘電体層を金属層で挟み込んだ構造が何層にも渡っている。このようなチップキャパシタは，抵抗が小さく高容量密度化が可能になる。
キャパシタ９は、Ａｇなどの金属材料からなる複数の電極層と、これらの間に設けられ、チタン酸バリウム、チタン酸ストロンチウム等のペロブスカイト酸化物等からなる誘電体層とを備える。

図３は、本発明の半導体装置の他の構成例を示す断面図である。
この半導体装置１Ｂ（１）は、前記誘導素子を覆うように配された第三絶縁樹脂層１２をさらに備え、前記容量素子は、前記第三絶縁樹脂層１２上に配されており、前記容量素子と前記誘導素子とは、前記第三絶縁樹脂層１２を貫通して配された第三配線層１３（配線部）を介して電気的に接続されている。
すなわち、図３に示す半導体装置１Ｂでは、スパイラルインダクタ８ａ上に第三絶縁樹脂層１２が配され、その上にキャパシタ９が設けられている。すなわち、スパイラルインダクタ８ａとキャパシタ９とが第三絶縁樹脂層１２によって上下に隔てられている。

第三絶縁樹脂層１２は、前記第二配線層８においてパッド部１０と整合する位置に形成された開口部１２ａを有する。第三絶縁樹脂層１２は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等からなり、その厚さは例えば１〜３０μｍである。
第三絶縁樹脂層１２は、例えば回転塗布法、印刷法、ラミネート法などにより形成することができる。また、開口部１２ａは、例えばフォトリソグラフィ技術を利用したパターニングなどにより形成することができる。

この場合の第一配線層６及び第二配線層８の平面図を図４に示す。（ａ）は第二配線層８であり、（ｂ）は第二配線層８及び該第二配線層８に実装されたチップキャパシタ９である。すなわち第二配線層８がインダクタ８ａをなし、第二配線層８のパッド部１０がチップキャパシタ９の実装部及び引き出し配線となる。この構成にすることで、チップキャパシタ９が、インダクタ８ａの内部領域よりも大きい場合においても本発明が適用できることになる。これにより、事実上、インダクタ８ａとチップキャパシタ９の相対的なサイズに制限されることなく、本発明の半導体装置を実現することが可能となる。また、スパイラルインダクタ８ａをまたぐようにチップキャパシタ９が実装されてもよい。

このように、スパイラルインダクタ８ａとキャパシタ９とが、第三絶縁樹脂層１２を介して異なる層に設けられているので、これらを同一層に設ける場合に比べて、インダクタ８ａの占有面積を小さくすることができる。また、スパイラルインダクタ８ａとキャパシタ９とを異なる層に配することで、これらスパイラルインダクタ８ａとキャパシタ９を形成するための十分なスペースを確保することができる。従って、インダクタンス値、キャパシタンス値などの特性を向上させることができる。

図５に示す半導体装置１Ｃ（１）は、半導体基板２の一面側にあって、インダクタ８ａの周囲に配された構造体２０を備えたものである。
前記構造体２０は、平坦な頂部を備える突起状の樹脂ポスト２１、第四配線層２２、及び、前記頂部に載置された半田バンプ２３、から構成される。

樹脂ポスト２１は、絶縁樹脂層上の所定位置に形成された略円錐台状の絶縁性の樹脂で、例えば、ポリイミド系樹脂、エポキシ系樹脂、シリコン系樹脂（シリコーン）、ノボラック樹脂等の絶縁性樹脂により構成され、特に、ポジ型感光性樹脂からなるのが好ましい。この樹脂ポスト２１の形状は、例えば、高さが１０〜１００μｍ、直径が５０〜５００μｍである。

第四配線層２２は、はんだバンプ２３を搭載するために樹脂ポスト２１の上面に形成される。
第四配線層２２は、例えば、銅、クロム、アルミニウム、チタン、金、チタン−タングステン合金等が好適に用いられ、その厚みは２〜４０μｍが好ましく、さらに好ましくは５〜２０μｍである。これにより十分な導電性が得られる。第四配線層２２は、例えば、電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または２つ以上の方法の組み合わせにより形成することができる。
第四配線層２２は、インダクタ８ａ及びキャパシタ９或いは半導体基板２内の集積回路４と電気的な接続を有する場合もあるが、特に限定されない。

はんだバンプ２３は、共晶はんだ、鉛を含まない高温はんだ等を用いることができる。はんだバンプ２３は、例えば、はんだボール搭載法、電解はんだめっき法、はんだボール搭載法、はんだペースト印刷法、はんだペーストディスペンス法、はんだ蒸着法等により形成することができる。

また、図６に示す半導体装置１Ｄ（１）のように、前記樹脂ポスト２１、及び、前記チップキャパシタ９が埋設されるように、前記半導体基板２の一面側に配された封止樹脂層２４（封止部）を、さらに備えていてもよい。

封止樹脂層２４は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等からなり、その厚さは例えば１０〜１５μｍである。封止樹脂層２４には、外部への端子を出力するための開口部（図示略）が設けられる。
このような封止樹脂層２４は、例えば、感光性ポリイミド樹脂等の感光性樹脂をフォトリソグラフィ技術によりパターニングすることによって、所望の位置に開口部を有する封止樹脂層２４を形成することができる。なお、封止樹脂層２４の形成方法は、この方法に限定されるものではなく、例えば印刷法によるパターン塗布でもよい。

また、図７に示す半導体装置１Ｅ（１）は、半導体基板２が集積回路４（ＩＣ）を有し、さらに該集積回路４とインダクタ８ａ及びキャパシタ９とが電気的接続を有するものである。このとき、インダクタ８ａのパッド部１０が半導体基板２内の集積回路４の電極３と直接接続されている。

さらに、図８に示す半導体装置１Ｆ（１）のように、半導体基板２の一面側にあって、インダクタ８ａの周囲に配された構造体２０を備えていてもよい。前記構造体２０は、平坦な頂部を備える突起状の樹脂ポスト２１、第四配線層２２、及び、前記頂部に載置された半田バンプ２３、から構成される。

また、図９に示す半導体装置１Ｇ（１）のように、前記樹脂ポスト２１、及び、前記チップキャパシタ９が埋設されるように、前記半導体基板２の一面側に配された封止樹脂層２４（封止部）を、さらに備えていてもよい。

上述してきたように、本発明の半導体装置では、スパイラルインダクタの内部領域にチップキャパシタを実装したので、スパイラルインダクタの内側の領域を有効活用し、占有面積の増加を防ぐことができる。即ち機器の小型化に貢献できる。
また、ウエハレベルＣＳＰ技術において、厚膜銅めっきによりインダクタを形成しているので、配線抵抗の低抵抗化が可能である。これによりＱ値の高い共振器が実現可能である。

また、ＬＣ共振器のコンデンサ（Ｃ）として、市販のチップキャパシタを使用している。これにより、チップを実装するだけで十分であり、キャパシタの形成工程が不要となる。その結果、工数及び製造コストの削減を実現することができる。また、信頼性も向上する。

このように、本発明では、ウエハレベルＣＳＰ技術とチップ部品実装技術を応用することにより、面積を有効利用して装置の小型化を図ることができる。また、製造工程及びコストを削減することができ、信頼性に優れた半導体装置を提供することが可能となる。

以上、本発明の半導体装置について説明してきたが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲で、適宜変更が可能である。
例えば、上述した実施形態では、インダクタの上側にキャパシタを配した場合を例に挙げて説明したが、キャパシタの上側にインダクタを配してもよい。すなわち、半導体基板の一面側に配したキャパシタを樹脂層で封止し、該樹脂層上にインダクタを形成してもよい。
また、図１〜図９では、半導体基板上の誘導素子及び容量素子それぞれ１つに対応する部分のみを図示したが、本発明は、複数の誘導素子及び容量素子を備えた半導体装置に適用することもできる。

本発明は、誘導素子及び容量素子を備えた半導体装置に適用可能である。特に、無線通信機器、民生機器(ラジオチューナ、ワイヤレス機器における同調、発振回路等)等に用いられる半導体装置において本発明は特に有効である。

本発明に係る半導体装置の一例を示す平面図（ａ）と断面図（ｂ）。 図１において、インダクタの実装部付近を拡大して示す平面図。 本発明に係る半導体装置の他の実施形態を示す断面図。 図３において、第一配線層及び第二配線層を示す平面図。 本発明に係る半導体装置の他の一例を示す断面図。 本発明に係る半導体装置の他の一例を示す断面図。 本発明に係る半導体装置の他の一例を示す断面図。 本発明に係る半導体装置の他の一例を示す断面図。 本発明に係る半導体装置の他の一例を示す断面図。 従来の半導体装置の一例を示す平面図（ａ）と断面図（ｂ）。 従来の半導体装置の他の一例を示す平面図（ａ）と断面図（ｂ）。

符号の説明

１ 半導体装置、２ 半導体基板、３ 電極、４ 集積回路、５ 第一絶縁樹脂層、６ 第一配線層、７ 第二絶縁樹脂層、８ 第二配線層、８ａ 誘導素子（インダクタ）、９ 容量素子（キャパシタ）、１０ パッド部、１１ バイア部、１２ 第三絶縁樹脂層。

Claims (2)

1. 少なくとも一面に電極及び集積回路が配された半導体基板と、
   該半導体基板の一面を覆うように配された第一絶縁樹脂層と、
   該第一絶縁樹脂層上に配され、前記電極と電気的に接続された誘導素子と、
   前記半導体基板の一面側に配された容量素子と、を少なくとも備えた半導体装置であって、
   前記誘導素子は、螺旋状に形成された導電部からなり、
   前記容量素子の一端は、前記導電部の内端部と電気的に接続され、容量素子の他端は、前記集積回路又は外部回路と電気的に接続されていることを特徴とする半導体装置。
2. 前記誘導素子を覆うように配された第二絶縁樹脂層を、さらに備え、
   前記容量素子は、前記第二絶縁樹脂層上に配されており、
   前記容量素子と前記誘導素子とは、前記第二絶縁樹脂層を貫通して配された配線部を介して電気的に接続されていることを特徴とする請求項１に記載の半導体装置。

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