JP3774038B6 - パワーオンリセット信号発生回路 - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、電源の投入に同期してシステムをリセットするためのパワーオンリセット信号を発生するパワーオンリセット信号発生回路に係り、特に、パワーオンリセットの解除タイミングのずれによるシステムの誤動作を防止するように構成したパワーオンリセット信号発生回路に関する。
【0002】
【従来の技術】
従来のパワーオンリセット信号発生回路は、図5に示すように、電源投入時(パワーオン時)に電源電圧Vddにより抵抗R1を通してコンデンサC1を充電させる。コンデンサC1の充電電圧がインバーターINV1のスレショルドレベル以上になるとパワーオンリセット信号PORがハイからローにレベル変化するように構成したものである。
【0003】
図6を参照してその動作を詳述すると、時間t=0で電源が投入( 即ち、パワーオン) されると、電源電圧レベルは上昇し一定の電源電圧Vddとなる。これに伴いコンデンサC1の充電電圧も徐々に上昇し、インバーターINV1の入力側に接続されたノードAの電圧が時間t=tr(抵抗R1とコンデンサC1の時定数により決まる)経過した後にインバーターINV1のスレショルドレベルに至る。時間t=trの間は、インバーターINV1からハイレベルのパワーオンリセット信号PORが発生し、例えばマイクロコンピュータのCPU(図示せず)に入力してマイクロコンピュータシステムをリセットする。ノードAの電圧がインバーターINV1のスレショルドレベル以上になる(時間t=tr経過後)と、インバーターINV1の出力であるパワーオンリセット信号PORは、ハイレベルからローレベルに変わり、前記CPUのリセット状態が解除される。
【0004】
【発明が解決しようとする問題】
しかしながら、図6に示すように、従来のパワーオンリセット信号発生回路から生じるハイレベルのパワーオンリセット信号PORは、パワーオン時点t=0から予め設定した一定の時間t=tr経過後ローレベルに変化するので、ハイレベルのパワーオンリセット信号PORを受けてリセットされるいろいろな後続回路に動作の不安定が生じる場合がある。特に、外部発振クロックを利用して駆動するマイクロコンピューターシステムにおいて、外部発振クロックを発生する発振回路が安定する前にパワーオンリセット信号PORがハイからローに変化する、即ち、リセットタイムが終了した場合、システムの誤動作の問題が生じる。
【0005】
つまり、図7に示すように、インバーターINV2の両端に水晶振動子XLと抵抗R2を連結してなる一般的な発振器を使用する場合、図8に示すように、電源がt=0で印加されてからt=tsの時間が経過した後に発振器の出力は安定する。従って、パワーオンリセット信号発生回路の前記リセットタイム(t=tr)が前記時間t=tsより短い場合にはシステムが誤動作する虞れがある。尚、図7中、C2,C3はコンデンサである。
【0006】
かかる問題を解決するため、前記リセットタイムを十分に長くすることが考えられるが、リセットタイムを必要以上に長く設定すると不要な時間が生じるのでシステム動作速度が遅くなる。
以上のように、従来のパワーオンリセット信号発生回路の場合、リセットタイムを短く設定するとシステムの誤動作の危険があり、逆に、リセットタイムを長く設定すると不要にシステム動作を遅延させる結果をもたらすという問題を有する。
【0007】
本発明はかかる従来の問題点を解決するためのもので、パワーオンリセット信号によるリセットタイムが、発振回路の発振波形が安定してから終了するようにしたパワーオンリセット信号発生回路を提供することを目的とする。
【0008】
【課題を解決するための手段】
このため、請求項1に記載の本発明では、発振回路から発生する交番信号に基づいて動作するシステムを、電源の投入に同期してリセットするためのパワーオンリセット信号を発生するパワーオンリセット信号発生回路において、前記発振回路の交番信号が一定レベル以上になったことを検出しスイッチング動作により電源電圧の印加を制御して前記パワーオンリセット信号のレベルを変化させてリセット状態を解除するレベル感知型スイッチング回路を含み、前記レベル感知型スイッチング回路が、前記発振回路の交番信号が入力するシュミットトリガ回路と、該シュミットトリガ回路の出力端を電源ラインに接続する抵抗素子と、前記シュミットトリガ回路の出力が入力する第2インバーターとを備え、前記発振回路の交番信号が一定のレベル以上になると前記第2インバーターから前記パワーオンリセット信号のレベルを変化させるためのレベル感知信号を発生するレベル感知回路と、該レベル感知回路のレベル感知信号に基づいてスイッチングするスイッチング部及び該スイッチング部のスイッチング動作により電源電圧が印加されるコンデンサと当該コンデンサの充電電圧がスレショルドレベル以上になると出力をハイレベルからローレベルに反転する第1インバーターを有し前記第1インバーターのハイレベル出力を前記パワーオンリセット信号として出力する信号出力部を備えるスイッチング回路とを含んで構成した。
【0009】
かかる構成では、電源の投入によりパワーオンリセット信号が発生してシステムをリセットする。レベル感知型スイッチング回路は、発振回路から発生する交番信号のレベルを感知し、このレベルが一定値以上になるとスイッチング動作により電源電圧の印加を制御してパワーオンリセット信号のレベルを変化させてシステムのリセット状態を解除する。即ち、発振回路の交番信号が一定レベル以上になるまではシュミットトリガ回路の出力はハイレベルの状態であり、第2インバーターの出力がローレベルの状態にある。発振回路の交番信号が一定レベル以上になるとシュミットトリガ回路の出力は、交番信号のレベル変化に応じてローレベルとハイレベルの出力が繰り返し発生し、第2インバーターからハイレベルとローレベルの出力が交互に発生し、レベル感知回路のレベル感知信号としてスイッチング回路のスイッチング部に入力されるようになる。スイッチング回路のスイッチング部は、レベル感知信号の入力によりスイッチング動作を開始する。スイッチング部のスイッチング動作が開始されると、信号出力部のコンデンサに電源電圧が印加されて充電が開始される。コンデンサの充電電圧が第1インバーターのスレショルドレベル以上になると、電源投入に同期して第1インバーターから発生したハイレベルのパワーオンリセット信号がローレベルに反転してパワーオンリセット信号が消滅し、システムのリセット状態を解除する。これにより、発振回路の出力状態が安定してからシステムのリセットが解除されるようになる。
【0013】
請求項1に記載のように、前記スイッチング部は、ゲートに前記レベル感知回路の出力が入力するNMOSトランジスタと、ゲートに前記レベル感知回路の出力が第3インバーターを介して入力するPMOSトランジスタとを備え、NMOSトランジスタとPMOSトランジスタの一端が共通に電源ラインに接続し他端が共通に前記コンデンサに接続するMOSトランジスタスイッチで構成した。
【0014】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施形態を詳細に説明する。
図1は本発明に係るパワーオンリセット信号発生回路の一実施形態を示すブロック図であり、図2は図1の具体的な回路構成図であり、図3及び図4は、図2の回路の動作を説明するための主要ノードの波形図である。
【0015】
図1において、本実施形態のパワーオンリセット信号発生回路は、発振回路1の例えば矩形波又は正弦波等の交番信号が一定のレベル以上になったことを検出してスイッチング動作を開始して電源電圧の印加を制御することによりパワーオンリセット信号のレベルを変化させて例えばマイクロコンピュータシステムのリセット状態を解除するレベル感知型スイッチング回路10を備える。
【0016】
前記レベル感知型スイッチング回路10は、発振回路1の出力が一定のレベル以上になると出力信号であるパワーオンリセット信号を変化させるためのレベル感知信号を発生するレベル感知回路20と、レベル感知回路20からのレベル感知信号を受けてスイッチング動作して出力信号をハイレベルからローレベルに変化させるスイッチング回路30とからなる。
【0017】
発振回路1、レベル感知回路20及びスイッチング回路30の具体的な回路を図2に示す。
発振回路1は、図7に示す従来用いられるものと同じ構成である。
レベル感知回路20は、発振回路1の発振出力が入力するシュミットトリガ回路21と、シュミットトリガ回路21の出力端を電源ラインに接続する抵抗素子22と、シュミットトリガ回路21の出力を反転させて出力する第2インバーター23とからなる。ここで、本実施形態では、シュミットトリガ回路21として3個のインバーターと2個のNORゲートで構成したものを示したが、公知のものならいずれのものでも用いることができる。
【0018】
スイッチング回路30は、ゲートがレベル感知回路20の第2インバーター23の出力側に直接接続されるNMOSトランジスタ及びゲートにレベル感知回路20の第2インバーター23の出力が第3インバーター31Bを介して入力するPMOSトランジスタからなり、NMOSトランジスタとPMOSトランジスタの一端が共通に電源ライン(電源電圧Vdd)に接続し他端が後述する信号出力部に接続するMOSトランジスタスイッチ31Aを備えるスイッチング部31と、前記MOSトランジスタスイッチ31Aに接続する抵抗素子32Aと、この抵抗素子32Aを介して電源電圧Vddが充電されるコンデンサ32Bと、コンデンサ32Bの充電電圧に応じて出力が反転する第1インバーター32Cとからなる前述の信号出力部32とを備える。そして、信号出力部32の第1インバーター32Cの出力をマイクロコンピュータのCPU等に供給し、この出力がハイレベルの時にパワーオンリセット信号としてマイクロコンピュータシステムをリセットし、ローレベルの時にリセットが解除される。
【0019】
尚、スイッチング回路30の信号出力部32において、抵抗素子32Aを省略して構成してもよい。
図2のように構成された本実施形態の具体的な回路の動作を、図3及び図4を参照して説明する。
図3及び図4は、図2中の各ノードN1〜N3の電圧波形を示し、横軸tは電源が印加された時点からの時間を示し、縦軸Vは電圧の大きさを示す。
【0020】
電源が投入される(パワーオン)と、発振回路1は発振を始めるが、初めはその出力波形が遥かに小さく時間が経過すると出力波形は一定のレベルまで次第に多きくなり且つ飽和する。従って、ノードN1は図3(A)に示すような電圧波形になる。
シュミットトリガ回路21の出力、即ち、ノードN2の電圧波形は、電源投入時は抵抗素子22を介して電源電圧Vddが加わるのでハイレベル状態になっているが、入力される発振回路1の出力がシュミットトリガ回路21のトリガレベル以上に上昇すると、発振回路1の発振波形によってその出力が図3(B)に示すようにローレベル及びハイレベルに変化し、第2インバーター23によって反転されて出力される。このようにして、発振回路1の出力レベルが一定レベル以上になると、レベル感知回路20の第2インバーター23からハイレベル及びローレベルが交互に繰り返すレベル感知信号が発生するようになる。
【0021】
このように、シュミットトリガ回路21の出力端を抵抗22を介して電源ラインに接続すれば、発振回路1の動作が不安定な電源投入時には、ノードN2に電源電圧Vddが印加されてハイレベルに保持されるので、パワーオンリセット信号PORの発生を安定させることができる。
スイッチング回路30は、電源投入時はMOSトランジスタスイッチ31Aがオフ状態なので、信号発生部32のコンデンサ32Bの充電電圧レベルが第1インバーター32Cのスレショルドレベルより低い。このため、第1インバーター32Cからハイレベルのパワーオンリセット信号PORが発生し、マイクロコンピュータのCPU等をリセット状態にする。その後、発振回路1の出力レベルが安定し前述のようにしてレベル感知回路20からハイレベル及びローレベルが交互に繰り返すレベル感知信号が発生してスイッチング回路30のスイッチング部31に入力すると、MOSトランジスタスイッチ31Aがスイッチング動作を開始する。これにより、電源電圧Vddが抵抗素子32Aを介してコンデンサ32Bに印加され、コンデンサ32Bが充電し始め図4に示すようにノードN3の電圧レベルが徐々に増加する。ノードN3の電圧レベルが信号発生部32の第1インバーター32Cのスレショルドレベルに至るまでは第1インバーター32Cの出力がハイレベルのまま保持されるが、時間t=tpになってノードN3の電圧レベルが第1インバーター32Cのスレショルドレベル以上になると、第1インバーター32Cの出力信号PORがローレベルに反転し、マイクロコンピュータシステムのCPUのリセットが解除されるようになる。
【0022】
このように本実施形態のパワーオンリセット回路によれば、必ず発振回路1の発振出力が安定してからリセット状態が解除されるようになるので、発振回路の出力を基準クロック信号として使用するようなシステムの誤動作を確実に防止できるようになる。また、発振回路1の出力が安定した時に自動的にリセット動作が開始されるので、発振回路1の出力安定までの時間を考慮してリセットタイムを設定する必要がなく回路設計が容易になる。また、リセットタイムが不要に長くなることがなく、システムの動作速度が遅くなることがない。
【0023】
【発明の効果】
以上のように請求項1、2に記載の発明によるパワーオンリセット信号発生回路によれば、マイクロコンピュータシステム等の基準クロック発生源として用いられる発振回路が安定して動作するようになってからハイレベルのパワーオンリセット信号をローレベルに変化させてリセット状態を解除するので、リセットタイムが不要に長くならずシステムの動作速度を損なうことがなく、適切なリセットタイミングを得ることができ、システムの誤動作を確実に防止できるようになる。
【図面の簡単な説明】
【図1】本発明のパワーオンリセット信号発生回路の一実施形態を示すブロック図
【図2】図1の具体的な回路図
【図3】(A)は図2のノードN1の電圧波形図、(B)は図2のノードN2の電圧波形図
【図4】図2のノードN3とパワーオンリセット信号の電圧レベルの関係を示す波形図
【図5】従来のパワーオンリセット信号発生回路図
【図6】図5の動作説明のための電圧波形図
【図7】従来の一般的な発振回路図
【図8】図7の発振回路の出力波形図
【符号の説明】
1 発振回路
10 レベル感知型スイッチング回路
20 レベル感知回路
30 スイッチング回路
31 スイッチング部
32 信号出力部
【発明の属する技術分野】
本発明は、電源の投入に同期してシステムをリセットするためのパワーオンリセット信号を発生するパワーオンリセット信号発生回路に係り、特に、パワーオンリセットの解除タイミングのずれによるシステムの誤動作を防止するように構成したパワーオンリセット信号発生回路に関する。
【0002】
【従来の技術】
従来のパワーオンリセット信号発生回路は、図5に示すように、電源投入時(パワーオン時)に電源電圧Vddにより抵抗R1を通してコンデンサC1を充電させる。コンデンサC1の充電電圧がインバーターINV1のスレショルドレベル以上になるとパワーオンリセット信号PORがハイからローにレベル変化するように構成したものである。
【0003】
図6を参照してその動作を詳述すると、時間t=0で電源が投入( 即ち、パワーオン) されると、電源電圧レベルは上昇し一定の電源電圧Vddとなる。これに伴いコンデンサC1の充電電圧も徐々に上昇し、インバーターINV1の入力側に接続されたノードAの電圧が時間t=tr(抵抗R1とコンデンサC1の時定数により決まる)経過した後にインバーターINV1のスレショルドレベルに至る。時間t=trの間は、インバーターINV1からハイレベルのパワーオンリセット信号PORが発生し、例えばマイクロコンピュータのCPU(図示せず)に入力してマイクロコンピュータシステムをリセットする。ノードAの電圧がインバーターINV1のスレショルドレベル以上になる(時間t=tr経過後)と、インバーターINV1の出力であるパワーオンリセット信号PORは、ハイレベルからローレベルに変わり、前記CPUのリセット状態が解除される。
【0004】
【発明が解決しようとする問題】
しかしながら、図6に示すように、従来のパワーオンリセット信号発生回路から生じるハイレベルのパワーオンリセット信号PORは、パワーオン時点t=0から予め設定した一定の時間t=tr経過後ローレベルに変化するので、ハイレベルのパワーオンリセット信号PORを受けてリセットされるいろいろな後続回路に動作の不安定が生じる場合がある。特に、外部発振クロックを利用して駆動するマイクロコンピューターシステムにおいて、外部発振クロックを発生する発振回路が安定する前にパワーオンリセット信号PORがハイからローに変化する、即ち、リセットタイムが終了した場合、システムの誤動作の問題が生じる。
【0005】
つまり、図7に示すように、インバーターINV2の両端に水晶振動子XLと抵抗R2を連結してなる一般的な発振器を使用する場合、図8に示すように、電源がt=0で印加されてからt=tsの時間が経過した後に発振器の出力は安定する。従って、パワーオンリセット信号発生回路の前記リセットタイム(t=tr)が前記時間t=tsより短い場合にはシステムが誤動作する虞れがある。尚、図7中、C2,C3はコンデンサである。
【0006】
かかる問題を解決するため、前記リセットタイムを十分に長くすることが考えられるが、リセットタイムを必要以上に長く設定すると不要な時間が生じるのでシステム動作速度が遅くなる。
以上のように、従来のパワーオンリセット信号発生回路の場合、リセットタイムを短く設定するとシステムの誤動作の危険があり、逆に、リセットタイムを長く設定すると不要にシステム動作を遅延させる結果をもたらすという問題を有する。
【0007】
本発明はかかる従来の問題点を解決するためのもので、パワーオンリセット信号によるリセットタイムが、発振回路の発振波形が安定してから終了するようにしたパワーオンリセット信号発生回路を提供することを目的とする。
【0008】
【課題を解決するための手段】
このため、請求項1に記載の本発明では、発振回路から発生する交番信号に基づいて動作するシステムを、電源の投入に同期してリセットするためのパワーオンリセット信号を発生するパワーオンリセット信号発生回路において、前記発振回路の交番信号が一定レベル以上になったことを検出しスイッチング動作により電源電圧の印加を制御して前記パワーオンリセット信号のレベルを変化させてリセット状態を解除するレベル感知型スイッチング回路を含み、前記レベル感知型スイッチング回路が、前記発振回路の交番信号が入力するシュミットトリガ回路と、該シュミットトリガ回路の出力端を電源ラインに接続する抵抗素子と、前記シュミットトリガ回路の出力が入力する第2インバーターとを備え、前記発振回路の交番信号が一定のレベル以上になると前記第2インバーターから前記パワーオンリセット信号のレベルを変化させるためのレベル感知信号を発生するレベル感知回路と、該レベル感知回路のレベル感知信号に基づいてスイッチングするスイッチング部及び該スイッチング部のスイッチング動作により電源電圧が印加されるコンデンサと当該コンデンサの充電電圧がスレショルドレベル以上になると出力をハイレベルからローレベルに反転する第1インバーターを有し前記第1インバーターのハイレベル出力を前記パワーオンリセット信号として出力する信号出力部を備えるスイッチング回路とを含んで構成した。
【0009】
かかる構成では、電源の投入によりパワーオンリセット信号が発生してシステムをリセットする。レベル感知型スイッチング回路は、発振回路から発生する交番信号のレベルを感知し、このレベルが一定値以上になるとスイッチング動作により電源電圧の印加を制御してパワーオンリセット信号のレベルを変化させてシステムのリセット状態を解除する。即ち、発振回路の交番信号が一定レベル以上になるまではシュミットトリガ回路の出力はハイレベルの状態であり、第2インバーターの出力がローレベルの状態にある。発振回路の交番信号が一定レベル以上になるとシュミットトリガ回路の出力は、交番信号のレベル変化に応じてローレベルとハイレベルの出力が繰り返し発生し、第2インバーターからハイレベルとローレベルの出力が交互に発生し、レベル感知回路のレベル感知信号としてスイッチング回路のスイッチング部に入力されるようになる。スイッチング回路のスイッチング部は、レベル感知信号の入力によりスイッチング動作を開始する。スイッチング部のスイッチング動作が開始されると、信号出力部のコンデンサに電源電圧が印加されて充電が開始される。コンデンサの充電電圧が第1インバーターのスレショルドレベル以上になると、電源投入に同期して第1インバーターから発生したハイレベルのパワーオンリセット信号がローレベルに反転してパワーオンリセット信号が消滅し、システムのリセット状態を解除する。これにより、発振回路の出力状態が安定してからシステムのリセットが解除されるようになる。
【0013】
請求項1に記載のように、前記スイッチング部は、ゲートに前記レベル感知回路の出力が入力するNMOSトランジスタと、ゲートに前記レベル感知回路の出力が第3インバーターを介して入力するPMOSトランジスタとを備え、NMOSトランジスタとPMOSトランジスタの一端が共通に電源ラインに接続し他端が共通に前記コンデンサに接続するMOSトランジスタスイッチで構成した。
【0014】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施形態を詳細に説明する。
図1は本発明に係るパワーオンリセット信号発生回路の一実施形態を示すブロック図であり、図2は図1の具体的な回路構成図であり、図3及び図4は、図2の回路の動作を説明するための主要ノードの波形図である。
【0015】
図1において、本実施形態のパワーオンリセット信号発生回路は、発振回路1の例えば矩形波又は正弦波等の交番信号が一定のレベル以上になったことを検出してスイッチング動作を開始して電源電圧の印加を制御することによりパワーオンリセット信号のレベルを変化させて例えばマイクロコンピュータシステムのリセット状態を解除するレベル感知型スイッチング回路10を備える。
【0016】
前記レベル感知型スイッチング回路10は、発振回路1の出力が一定のレベル以上になると出力信号であるパワーオンリセット信号を変化させるためのレベル感知信号を発生するレベル感知回路20と、レベル感知回路20からのレベル感知信号を受けてスイッチング動作して出力信号をハイレベルからローレベルに変化させるスイッチング回路30とからなる。
【0017】
発振回路1、レベル感知回路20及びスイッチング回路30の具体的な回路を図2に示す。
発振回路1は、図7に示す従来用いられるものと同じ構成である。
レベル感知回路20は、発振回路1の発振出力が入力するシュミットトリガ回路21と、シュミットトリガ回路21の出力端を電源ラインに接続する抵抗素子22と、シュミットトリガ回路21の出力を反転させて出力する第2インバーター23とからなる。ここで、本実施形態では、シュミットトリガ回路21として3個のインバーターと2個のNORゲートで構成したものを示したが、公知のものならいずれのものでも用いることができる。
【0018】
スイッチング回路30は、ゲートがレベル感知回路20の第2インバーター23の出力側に直接接続されるNMOSトランジスタ及びゲートにレベル感知回路20の第2インバーター23の出力が第3インバーター31Bを介して入力するPMOSトランジスタからなり、NMOSトランジスタとPMOSトランジスタの一端が共通に電源ライン(電源電圧Vdd)に接続し他端が後述する信号出力部に接続するMOSトランジスタスイッチ31Aを備えるスイッチング部31と、前記MOSトランジスタスイッチ31Aに接続する抵抗素子32Aと、この抵抗素子32Aを介して電源電圧Vddが充電されるコンデンサ32Bと、コンデンサ32Bの充電電圧に応じて出力が反転する第1インバーター32Cとからなる前述の信号出力部32とを備える。そして、信号出力部32の第1インバーター32Cの出力をマイクロコンピュータのCPU等に供給し、この出力がハイレベルの時にパワーオンリセット信号としてマイクロコンピュータシステムをリセットし、ローレベルの時にリセットが解除される。
【0019】
尚、スイッチング回路30の信号出力部32において、抵抗素子32Aを省略して構成してもよい。
図2のように構成された本実施形態の具体的な回路の動作を、図3及び図4を参照して説明する。
図3及び図4は、図2中の各ノードN1〜N3の電圧波形を示し、横軸tは電源が印加された時点からの時間を示し、縦軸Vは電圧の大きさを示す。
【0020】
電源が投入される(パワーオン)と、発振回路1は発振を始めるが、初めはその出力波形が遥かに小さく時間が経過すると出力波形は一定のレベルまで次第に多きくなり且つ飽和する。従って、ノードN1は図3(A)に示すような電圧波形になる。
シュミットトリガ回路21の出力、即ち、ノードN2の電圧波形は、電源投入時は抵抗素子22を介して電源電圧Vddが加わるのでハイレベル状態になっているが、入力される発振回路1の出力がシュミットトリガ回路21のトリガレベル以上に上昇すると、発振回路1の発振波形によってその出力が図3(B)に示すようにローレベル及びハイレベルに変化し、第2インバーター23によって反転されて出力される。このようにして、発振回路1の出力レベルが一定レベル以上になると、レベル感知回路20の第2インバーター23からハイレベル及びローレベルが交互に繰り返すレベル感知信号が発生するようになる。
【0021】
このように、シュミットトリガ回路21の出力端を抵抗22を介して電源ラインに接続すれば、発振回路1の動作が不安定な電源投入時には、ノードN2に電源電圧Vddが印加されてハイレベルに保持されるので、パワーオンリセット信号PORの発生を安定させることができる。
スイッチング回路30は、電源投入時はMOSトランジスタスイッチ31Aがオフ状態なので、信号発生部32のコンデンサ32Bの充電電圧レベルが第1インバーター32Cのスレショルドレベルより低い。このため、第1インバーター32Cからハイレベルのパワーオンリセット信号PORが発生し、マイクロコンピュータのCPU等をリセット状態にする。その後、発振回路1の出力レベルが安定し前述のようにしてレベル感知回路20からハイレベル及びローレベルが交互に繰り返すレベル感知信号が発生してスイッチング回路30のスイッチング部31に入力すると、MOSトランジスタスイッチ31Aがスイッチング動作を開始する。これにより、電源電圧Vddが抵抗素子32Aを介してコンデンサ32Bに印加され、コンデンサ32Bが充電し始め図4に示すようにノードN3の電圧レベルが徐々に増加する。ノードN3の電圧レベルが信号発生部32の第1インバーター32Cのスレショルドレベルに至るまでは第1インバーター32Cの出力がハイレベルのまま保持されるが、時間t=tpになってノードN3の電圧レベルが第1インバーター32Cのスレショルドレベル以上になると、第1インバーター32Cの出力信号PORがローレベルに反転し、マイクロコンピュータシステムのCPUのリセットが解除されるようになる。
【0022】
このように本実施形態のパワーオンリセット回路によれば、必ず発振回路1の発振出力が安定してからリセット状態が解除されるようになるので、発振回路の出力を基準クロック信号として使用するようなシステムの誤動作を確実に防止できるようになる。また、発振回路1の出力が安定した時に自動的にリセット動作が開始されるので、発振回路1の出力安定までの時間を考慮してリセットタイムを設定する必要がなく回路設計が容易になる。また、リセットタイムが不要に長くなることがなく、システムの動作速度が遅くなることがない。
【0023】
【発明の効果】
以上のように請求項1、2に記載の発明によるパワーオンリセット信号発生回路によれば、マイクロコンピュータシステム等の基準クロック発生源として用いられる発振回路が安定して動作するようになってからハイレベルのパワーオンリセット信号をローレベルに変化させてリセット状態を解除するので、リセットタイムが不要に長くならずシステムの動作速度を損なうことがなく、適切なリセットタイミングを得ることができ、システムの誤動作を確実に防止できるようになる。
【図面の簡単な説明】
【図1】本発明のパワーオンリセット信号発生回路の一実施形態を示すブロック図
【図2】図1の具体的な回路図
【図3】(A)は図2のノードN1の電圧波形図、(B)は図2のノードN2の電圧波形図
【図4】図2のノードN3とパワーオンリセット信号の電圧レベルの関係を示す波形図
【図5】従来のパワーオンリセット信号発生回路図
【図6】図5の動作説明のための電圧波形図
【図7】従来の一般的な発振回路図
【図8】図7の発振回路の出力波形図
【符号の説明】
1 発振回路
10 レベル感知型スイッチング回路
20 レベル感知回路
30 スイッチング回路
31 スイッチング部
32 信号出力部
Claims (2)
- 発振回路から発生する交番信号に基づいて動作するシステムを、電源の投入に同期してリセットするためのパワーオンリセット信号を発生するパワーオンリセット信号発生回路において、
前記発振回路の交番信号が一定レベル以上になったことを検出しスイッチング動作により電源電圧の印加を制御して前記パワーオンリセット信号のレベルを変化させてリセット状態を解除するレベル感知型スイッチング回路を含み、
前記レベル感知型スイッチング回路が、
前記発振回路の交番信号が入力するシュミットトリガ回路と、該シュミットトリガ回路の出力端を電源ラインに接続する抵抗素子と、前記シュミットトリガ回路の出力が入力する第2インバーターとを備え、前記発振回路の交番信号が一定のレベル以上になると前記第2インバーターから前記パワーオンリセット信号のレベルを変化させるためのレベル感知信号を発生するレベル感知回路と、
該レベル感知回路のレベル感知信号に基づいてスイッチングするスイッチング部及び該スイッチング部のスイッチング動作により電源電圧が印加されるコンデンサと当該コンデンサの充電電圧がスレショルドレベル以上になると出力をハイレベルからローレベルに反転する第1インバーターを有し前記第1インバーターのハイレベル出力を前記パワーオンリセット信号として出力する信号出力部を備えるスイッチング回路と
を含んでなることを特徴とするパワーオンリセット信号発生回路。 - 前記スイッチング部は、ゲートに前記レベル感知回路の出力が入力するNMOSトランジスタと、ゲートに前記レベル感知回路の出力が第3インバーターを介して入力するPMOSトランジスタとを備え、NMOSトランジスタとPMOSトランジスタの一端が共通に電源ラインに接続し他端が共通に前記コンデンサに接続するMOSトランジスタスイッチからなる請求項1記載のパワーオンリセット信号発生回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR35332/1996 | 1996-08-24 | ||
KR1019960035332A KR100202174B1 (ko) | 1996-08-24 | 1996-08-24 | 파우어 온 리세트 신호 발생 회로 |
Publications (3)
Publication Number | Publication Date |
---|---|
JPH1098365A JPH1098365A (ja) | 1998-04-14 |
JP3774038B2 JP3774038B2 (ja) | 2006-05-10 |
JP3774038B6 true JP3774038B6 (ja) | 2006-08-02 |
Family
ID=
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