JP3771135B2 - 半導体開閉器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、交流の配電系統ならびに交流を電源とする電気回路を開または閉状態に切換える半導体開閉器に関する。
【０００２】
【従来の技術】
商用の交流系統の開閉や交流電源に接続される各種の電気変換装置，電動機などの負荷のオン，オフには、金属接点を開閉する電磁遮断器，電磁開閉器，電磁接触器などが使われている。
【０００３】
また、特開平５−１２２０４０号公報には開閉用に半導体素子を使用した無接点開閉器が開示されている。図２は特開平５−１２２０４０号公報に開示された無接点開閉器を示す。図２において、１は無接点開閉器、１００は１００Ｖまたは２００Ｖの交流電源、１０１は同じ電圧の操作電源、２００は電動機などの負荷である。電源１００から負荷２００に供給される交流電力を無接点開閉器内のトライアックＳ１で開閉する。開状態は操作電源の投入によって制御され、トライアックへのゲート信号はホトカプラーＰＣを通して与えられる。トライアックは、双方向サイリスタとも呼ばれ、２つのサイリスタが逆並列に一体化された半導体交流制御素子であり、電圧，電流容量の比較的小さな用途に簡便な交流スイッチとして多用されている。容量の大きな用途には個別の２つのサイリスタ素子を逆並列に接続する。かかる半導体開閉器は、長寿命，高頻度の開閉，無騒音，メンテナンスフリーなどの特長を有する。
【０００４】
また、特開平１０−１１２９２６号公報、特開平９−１７６６０号公報には、自己ターンオフ機能を有するＧＴＯサイリスタ，バイポーラトランジスタ，IGBT，ＭＯＳＦＥＴ，ＳＩＴなどを用いた開閉器が開示されている。
【０００５】
【発明が解決しようとする課題】
上記従来技術の開閉器には以下の問題がある。
【０００６】
前記金属接点を開閉する電磁遮断器，電磁開閉器，電磁接触器などの機械式接点では１）動作速度が遅く（通常０.１〜０.２秒の開閉時間）、２）接点の摩耗のため開閉頻度が制限されるという問題があるので、高速動作や高い信頼性を要求される電力利用システムには容易に適用できない。
【０００７】
特開平５−１２２０４０号公報に開示された無接点開閉器では、電流通電時のサイリスタ素子では内部電圧降下が２Ｖ〜５Ｖになるために電力損失が大きいことや、開閉器が開から閉に移行するには最小限、交流の半波の通電時間すなわち８ミリ秒〜１０ミリ秒の時間を要し、その間に定格電流の２０〜３０倍の極めて大きな短絡電流が生じる問題がある。
【０００８】
また、前記特開平１０−１１２９２６号公報や特開平９−１７６６０号公報に開示された開閉器を商用電源の１００Ｖ，２００Ｖ，４００Ｖ，３ｋＶ，６ｋＶなどの高電圧配電に適用する場合、一般には、高圧素子のオン時の発生損失が通常のサイリスタより大きくなるので、先に述べた損失の問題は一層深刻になる。異常電流を検知してから可能な限り速やかに電流を遮断するので、開閉器の遮断によって、開閉器の負荷側に接続された電気機器への電力の供給が瞬時にストップされるため、これらの機器の異常時に対する電気的な対応が次の電力が供給されるまでの間一切できないと言う新たな問題が生じる。
【０００９】
本発明の目的は、電流通電時の損失が低く小型，高速遮断の非接触開閉器の提供にある。
【００１０】
本発明の他の目的は、小型，低損失，高速遮断の非接触開閉器を構成する交流制御用の半導体複合素子の新規な構造の提供にある。
【００１１】
【課題を解決するための手段】
本発明の非接触交流開閉器は、開閉部のパワー半導体素子が、価電子バンドと伝導電子バンド間のバンドギャップエネルギ（バンドギャップエネルギと略す）が２.０ｅＶ 以上のワイドギャップ半導体結晶を素材としていて、しかも制御信号に対してリニアな出力特性を有するユニポーラ型トランジスタである。そして、少なくとも２個の該半導体素子が極性の向きを逆にして直列接続されていて、それぞれの半導体素子にほぼ同時に開閉する制御信号を与える制御回路を備えている交流スイッチ回路である。
【００１２】
また、本発明の非接触交流開閉器は、開閉部のパワー半導体素子のオン制御信号レベルの調整、またはオン制御信号のパルス幅の調整によってパワー半導体素子通電電流を制限する。
【００１３】
さらに本発明の非接触交流開閉器は、前記の交流スイッチ回路の構成要素を同じ半導体チップ内に一体化する。
【００１４】
【発明の実施の形態】
以下、本発明を具体的な実施例をもとに詳細に説明する。
【００１５】
（実施例１）
図１は本発明の本実施例の半導体開閉器の１相分の構成図である。図１の回路は交流の相数だけ並列に接続される。図１において、半導体開閉器１は交流電源１００側の主端子８１，８２と負荷２００側の主端子８３，８４と制御端子８５とを外部端子として有し、内部には、バンドギャップエネルギが２.２〜３.３ｅＶのシリコンカーバイド（ＳｉＣ）の単結晶を素材とする２つの静電誘導トランジスタ（ＳＩＴ）２，３と制御回路４とを備える。該ＳＩＴ２，ＳＩＴ３はそれぞれのドレイン電極７，８が導体１３で互いに電気的に接続されるとともに、ソース電極９，１０が内部導体３１，３２によって開閉器の主端子８２，８４にそれぞれ接続されている。制御回路４は、交流電源側の主端子８２と８１とに繋がる内部導体３１，３３から操作用の電源を取り込んだ電源部１４と、高周波パルスを生成するＯＣＳ回路１５と、制御信号のラッチング処理や過電流検出などの信号処理を行う論理部１６と、論理部１６に繋がる電流センス部６と、制御端子８５から解除信号などを導入する内部導体２０と、絶縁トランス１７と、該トランスから前記２つのＳＩＴ２，３のゲート端子１１，１２へ制御信号を供給するゲート回路１８，１９とからなる。図１ではゲート回路１８，１９は絶縁トランスからのパルス信号をダイオードＤ１，Ｄ２で整流してコンデンサＣ１，Ｃ２を充電する回路構成を例示するが、本実施例はこの回路構成に限定されない。
【００１６】
図３は図１の等価回路である。図３中の符号は図１の同じ符号に対応する。図３では、極性を逆にして直列接続したシリコンカーバイドの２つのＳＩＴ２およびＳＩＴ３に対して、エネルギ吸収回路５を並列接続している。エネルギ吸収回路５は、例えばコンデンサと抵抗要素とサージ吸収素子とから構成されており、トランジスタの電流遮断時に回路のエネルギを吸収して素子に高電圧が印加しないようにする。
【００１７】
本実施例の動作を図１，図３をもとに説明する。電源側の主端子８１，８２を交流電源１００に、負荷側の主端子８３，８４を負荷２００にそれぞれ接続した通常動作の初期状態では電流が遮断されていることが開閉器として必要な要件である。本実施例では、制御回路４のＯＣＳ回路１５がＳＩＴ２およびＳＩＴ３のゲート端子１１，１２に、それぞれのソース端子９，１０に対して負のゲート信号を与えている間は、前記２つのＳＩＴはオフ状態を維持する。２つのＳＩＴは極性が逆向きに接続しているので、電源からの交流電圧を双方向に阻止する。
【００１８】
オフ状態の開閉器のオン状態への移行は、上記のゲートバイアスの維持を指示する論理部１６のラッチング状態を解除する指令２０を制御端子８５に投入して始まる。ＳＩＴはゲートの逆バイアス状態を解除すればオン状態に移行するが、オン状態の通電電流は正バイアスのゲート電圧を加えるとさらに増加する。そのため、通常は正バイアスのゲート信号を与えてオン状態を保持する。２つのSITがほぼ同時にオン状態に移行するので双方向の交流電流が負荷に流れる。オン状態からオフ状態への切換えは前記の最初の状態へ移行することなので、ゲート信号のバイアス方向を逆向きにすれば良い。
【００１９】
図４は配線系統や負荷に異常が発生し過電流が流れた場合の動作説明図である。時刻ｔ１において異常が発生したとすれば、図４（ａ）に示すようにそれまで流れていた正常な回路電流２２は時刻ｔ１で急峻に増大し、放置すると短絡電流２４になる。前記した電流センサ６が検出した電流の増加率もしくは電流値が予め定めた規定値を越えた時点で論理部１６が異常を検知する。論理部１６が異常を検知する時間はマイクロ秒以下の短い時間である。異常を検知した論理部１６は直ちにゲート信号に反映して通電電流の圧縮を開始する。図４に２つの制御方法を示す。
【００２０】
図４（ｂ）はＳＩＴ２，ＳＩＴ３に供給するゲート制御信号の電圧値２８を調整して通電電流を制御する方法である。すなわち、正バイアスのゲート電圧を時刻ｔ２まで時間経過とともに減少させて通電電流を図４（ａ）の２５から２６に示すように減少させる。この場合、符号２５，２６で示す電流値は定常時の２〜３倍程度に設定するとよい。その後、時刻ｔ３まではゲート電圧を低く保持する。ここで時刻ｔ３は、電流を完全に遮断するか、あるいは事故復帰のシグナルを受けて通電をもとに復帰させるかの判断が出された時刻である。時刻ｔ３までは正常時の電流２３の５倍以内、好ましくは２〜３倍の大きさの電流２７が通電する。勿論、この間状況によってはいつでも遮断動作を開始できる。すなわち、ゲート電圧をゼロもしくは逆方向にバイアスすれば、１０マイクロ秒以内に遮断状態に移行できる。ＳＩＴ２および３は、ユニポーラ型デバイスなので、バイポーラトランジスタやＩＧＢＴ，ＧＴＯサイリスタなどのバイポーラ型デバイスのような少数キャリアの内部蓄積がなく、オフ状態への切換えが極めて速い。
【００２１】
図４（ｃ）はゲートパルス幅を調整して通電電流を制御する方法である。商用交流周波数（５０〜６０Ｈｚ）の数倍〜１０倍の一定周波数でゲートパルス２９を供給し、それぞれのパルス幅ｔｗを変えてＳＩＴ２，ＳＩＴ３に流れる電流の通電期間を調整し、実効的な通電電流を制御する。前記図４（ｂ）では、電流を縮小している期間中ＳＩＴ内部の消費電力が大きいので、負荷状態や圧縮期間によっては素子の過渡的なパワー耐量を越えるおそれがあるが、これに対して、図４（ｃ）の方法では、ＳＩＴ内部の消費電力が小さいので、このような問題は少ない。
【００２２】
本実施例では発生損失が大幅に低減する。これについて以下述べる。電力用半導体素子の通電時の電圧降下（ＶＦ）と通電電流（ＩＦ）とは、一般に次の関係式で表わされる。
【００２３】
ＶＦ＝ａ＋ｂ・ＩＦ …（１）
ここで、ａ，ｂは定数であって、ａはｐｎ接合における接合の拡散電位に依る接合電圧であり、ｂは電流と電圧の勾配を表わす。正弦波の交流では、実効電流をＩＲＭＳとすると通電電流（ＩＦ）は、
ＩＦ＝１.４１４・ＩＲＭＳ・sinωｔ（ωは角速度） …（２）
と表わされるので、交流電流の通電による素子１個あたりの内部の発生損失＜Ｐ＞は、
＜Ｐ＞＝０.９・ａ・ＩＲＭＳ＋ｂ・(ＩＲＭＳ)2 …（３）
と表わされる。
【００２４】
従来技術のように２個のサイリスタを逆並列に接続した場合は、それぞれのサイリスタに半波電流が流れるので２個の全損失は上の式の値に等しくなるが、本実施例のようにＳＩＴを２個直列に接続する場合は、全損失は上の式の値の２倍になる。
【００２５】
図５に、交流電圧２２０Ｖの開閉器に耐電圧６００Ｖの半導体素子を適用した場合の、実効電流と開閉器１相分の素子の内部発生損失との関係を示す。図５において、３４はシリコンカーバイド（ＳｉＣ）のＳＩＴを２個直列に接続した本実施例の開閉器の場合を示し、３５は同じ耐電圧のシリコン（Ｓｉ）のサイリスタを２個並列に接続した従来技術の開閉器の場合を、３６はシリコンカーバイドのサイリスタを２個並列に接続した場合の発生損失を示す。いずれの場合も、半導体素子の１個あたりの面積を同じ条件で計算した。曲線３４のシリコンカーバイドのＳＩＴを使用した本実施例の損失は、シリコンのサイリスタを使用した従来技術の損失に比べて大きく低減していて、例えば、実効電流が３０Ａの場合、それぞれ２Ｗと４０Ｗとなり、約１／２０の損失に低減でき、開閉器の電圧電流容量の０.１％ 以下にまで小さくできる。このような損失の差は、半導体材料の相違だけでなく素子の出力特性の相違にもよる。すなわち、ＳＩＴでは、主端子のドレイン（Ｄ）とソース（Ｓ）間に流れる電流にはｐｎ接合を通過する通電路がない。そのためＳＩＴはリニアな出力特性を示す。つまり、前述（１）式の電圧降下（ＶＦ）と通電電流（ＩＦ）の関係でａ＝０となる。その結果、上記（３）式の発生損失＜Ｐ＞の右辺第１項がゼロとなり、大幅な損失低減になる。他方、シリコンカーバイドの半導体の場合、ｐｎ接合の接合電圧は約２.５Ｖ であり、シリコンのｐｎ接合の１.０Ｖより１.５Ｖも高い。そのため、図５の曲線３６のように、シリコンカーバイドのサイリスタの損失はシリコンの場合より大きな損失となる。また、サイリスタの場合は前記（３）式の＜Ｐ＞の右辺第１項が支配的なので、半導体素子の面積を大きくしても全体の損失低減にはならない。一方、ＳＩＴは素子面積を大きくすれば損失をより一層低減できる。
【００２６】
（実施例２）
図６に本実施例の半導体開閉器の１相分の構成図を示す。図７は、図６に示す本実施例の等価回路である。図６，図７の符号は図３，図４の同符号の部分に対応する。本実施例では、開閉器の主端子８２と８４の間にシリコンカーバイドの単結晶から製作された２個のＳＩＴ２，ＳＩＴ３を直列接続している。ＳＩＴ２，ＳＩＴ３のそれぞれのソース電極９，１０を導体３７で互いに電気的に接続するとともに、ドレイン電極７，８が内部導体で開閉器の主端子８２，８４にそれぞれ接続している。実施例１との相違点は、２つのＳＩＴが内部導体によって直接接続される電極が相違する点だけである。すなわち、実施例１ではドレイン電極が直接接続しているが、本実施例ではソース電極がそれぞれ直接接続しており、その他の制御回路４の基本構成等は同じである。本実施例では、ＯＣＳ回路からのゲートドライブ信号を２つのＳＩＴで共用できるので、ゲート回路を簡略化できる。
【００２７】
（実施例３）
図８は本発明の開閉器に使用する静電誘導トランジスタ（ＳＩＴ）の他の実施例を示す。図８（ａ），図８（ｂ）はＳＩＴのセルの断面構造を示す。図８（ａ）では、半導体基体４０はシリコンカーバイドの半導体材料であって、その中に比較的低抵抗のｎ型基板４１，比較的高抵抗のｎ型ドリフト層４２，比較的低抵抗のｐ型ゲート層４３ならびに低抵抗のｎ型ソース層４４が形成されていて、前記のｎ型基板４１，ｐ型ゲート層４３およびｎ型ソース層４４の表面には、ドレイン電極７，ゲート電極１１，ソース電極９がそれぞれ接続されている。さらに、前記ｎ型ソース層４４に、比較的低抵抗のｐ型層４５が、基体４０の表面より内部に向けて部分的に配置され、基体の表面で前記ソース電極９に低抵抗接触している。本実施例は前記のｐ型層４５が設けられている点に特徴があって、通常のＳＩＴに逆並列のｐｎ接合ダイオードを内蔵した構成に等しい。ただし、該ダイオードには電流がほとんど流れないのでその占める面積、すなわち、ｐ型層４５の部分の占める面積は極めて微小である。
【００２８】
このＳＩＴを前記の図１，図６の開閉器に適用すると、内蔵したｐｎ接合ダイオードによって、直列接続された２つのＳＩＴを連結する内部導体（図１では導体１３、図６では導体３７）の電位を、主端子８２および８４に対して一定の関係に保持できる。つまり、図１の場合は双方のドレイン電極（Ｄ）７および８の電位を、図６の場合は双方のソース電極（Ｓ）９および１０の電位をそれぞれ主端子８２または主端子８４の電位に対して内蔵ダイオードの接合電位だけ低い値に保持できる。これによって、直列接続された２つのＳＩＴが、何らかの原因で、ゲート信号によって同時にオン，オフ動作を開始できない場合でも、個々のＳＩＴとしては確実なオン，オフ動作を開始できる。
【００２９】
図８（ｂ）の符号は図８（ａ）の同符号に対応している。図８（ｂ）では図８（ａ）でｐｎ接合ダイオードが設けられてたところに、ショットキーダイオードが形成されている点が相違する。すなわち、ソース層４４のところどころに欠如部分４４０を設けて、そこにｎ型ドリフト層４２の一部を露出させ、その基体表面にショットキー電極４６を形成し、該ショットキー電極４６を前記ソース電極４４に低抵抗接触させた。図８（ｂ）では図８（ａ）のｐｎ接合ダイオードの接合電位がショットキーダイオードのショットキー障壁電位に代わりその他は同様である。
【００３０】
（実施例４）
図９は本発明の開閉器に用いるＳＩＴの他の実施例を示す。図９（ａ）および図９（ｂ）は、それぞれＳＩＴの平面図と線分Ａ−Ａ′の位置での断面図を示す。半導体基体４０はシリコンカーバイドの半導体材料で構成され、そこに極性を同じにした２つのＳＩＴ（ＳＩＴ２およびＳＩＴ３）が並列に一体化されている。それぞれのＳＩＴは基本的には同じ構成である。すなわち、比較的低抵抗のｎ型基板４１，比較的高抵抗のｎ型ドリフト層４２，比較的低抵抗のｐ型ゲート層４３ならびに低抵抗のｎ型ソース層４４が形成され、前記のｎ型基板４１，ｐ型ゲート層４３およびｎ型ソース層４４の表面には、ドレイン電極７（共通），ＳＩＴ２のゲート電極１１とゲートリード１１１およびＳＩＴ３のゲート電極１２とゲートリード１２１、ならびにＳＩＴ２のソース電極９およびＳＩＴ３のソース電極１０とがそれぞれ低抵抗に接続されている。ただし、図９（ａ）ではこれらの電極は省略されているが、図９（ｂ）に示すシリコン酸化膜４７によってソース電極とゲート電極が電気的に絶縁されている。内蔵されたＳＩＴ２の領域とＳＩＴ３の領域を区分しているのは、それぞれの動作領域を取り囲むように配置した比較的低抵抗のｐ型層のガードリング４８１と４８２である。図９(ａ)には該ガードリングをそれぞれ１本ずつ具備した例を示すが、素子の耐電圧が高い場合には複数本のガードリングを配置する。
【００３１】
図９（ａ），図９（ｂ）に示す本実施例の複合型ＳＩＴは、図１に示した実施例１に示す直列接続した２個のＳＩＴ２，ＳＩＴ３を１個の半導体基体４０の中に一体化したものである。本実施例のＳＩＴ本素子のソース電極９と１０とを、内部導体３１と３２とによって、主端子８２，８４にそれぞれ接続するだけで開閉器の主要な半導体部分の結線が済むので、半導体開閉装置の小型化と組み立ての簡単化を図ることができる。
【００３２】
（実施例５）
図１０は本発明の開閉器に使用するＳＩＴの他の実施例を示す。図１０（ａ），図１０（ｂ）は、それぞれＳＩＴの平面図および線分Ａ−Ａ′の位置の断面図を示す。半導体基体４０はシリコンカーバイドの半導体材料で構成されている。図１０（ｂ）に示すように、半導体基体４０には、半絶縁性のシリコンカーバイド基板４９の上に、ボロンが２×１０16cm-２ の濃度にドープされたｐ型層５０がエピタキシャル法で約８μｍの厚さに形成され、該ｐ型層５０の表面より打ち込みエネルギ１００ｋｅＶで１.５×１０13cm-2の量の窒素を打ち込んで形成された約０.３μｍの深さのｎ型ドリフト層５１と、該ｎ型ドリフト層５１の表面より打ち込みエネルギ３０ｋｅＶで１.５×１０15cm-2の高濃度に窒素を打ち込んで形成した間隔および幅が約３０μｍの帯状のｎ+層４４１，４４２と、さらに、該ｎ+層４４１と４４２の両サイドから約３.５μｍ離れた表面より打ち込みエネルギ３０ｋｅＶ、打ち込み量１×１０15cm-2の高濃度にボロンまたはアルミニウムを打ち込んで形成したｐ+層４３１，４３２とがある。さらに、半絶縁性のシリコンカーバイド基板４９の表面に金属膜５２が接着され、前記ｎ+層４４１および４４２の表面にニッケルなどの主電極９および１０が、さらに前記ｐ+層４３１および４３２の表面にアルミニウムなどのゲート電極１１および１２がそれぞれ低抵抗接触している。
【００３３】
また、図１０（ａ）に示すように、ニッケル電極９および１０は互いに噛み合う形に形成され、それぞれの電極の領域９１，９２ならびに１０２には外部リードが接続される部分が設けてある。さらに前記のゲート電極１１および１２のそれぞれの電極の領域には１１１および１２１の部分で外部リードが接続される。
【００３４】
図１０に示す本実施例は横形の交流制御型のＳＩＴである。すなわち、対向する２つの主電極９と１０ならびに介在する２つのゲート電極１１と１２によって構成される半導体素子は、図１と図３の実施例１でドレイン（Ｄ）を互いに接続して直列接続した２個のＳＩＴと同等の等価回路になる。実施例１との相違点は、互いのドレイン領域を共有している点である。従って、２個のトランジスタを直列接続した際にドレイン領域の抵抗成分によって発生するオン損失は、本実施例の構成で半減できる。かかる構成は主端子の配置ならびに電流の流れる向きが横方向になる横形構造で実現できる。本実施例では耐電圧４５０Ｖの横形ＳＩＴで、いわゆるＲＥＳＵＲＦ構造にして耐電圧を保持しながらドリフト抵抗を低減し、約５ｍΩ・cm2のオン抵抗を実現できる。
【００３５】
（実施例６）
図１１は本実施例の半導体開閉器の１相分の構成を示す。図１１の符号で図６と同符号は同じ部分に対応する。開閉器１の内部で直列に接続された２つの半導体素子２，３がシリコンカーバイドの単結晶を素材とするＭＯＳＦＥＴである点が先の実施例２と相違する。図１１において、ＭＯＳＦＥＴ６２，ＭＯＳＦＥＴ６３はシリコンカーバイドの単結晶を素材として作製されたものであって、ｎ+基板，ｎ-ドリフト層，ｐ+ウエル層，ｎ+ソース層がシリコンカーバイドの単結晶の中に構成され、その表面にシリコン酸化膜等で絶縁されたゲート層(電極)１１，１２、ソース電極９，１０ならびにドレイン電極７，８が配置されたものである。該２つのＭＯＳＦＥＴ６２，６３は、それぞれのソース電極９，１０が導体３８で接続され、ゲート電極１１，１２が導体３７で互いに電気的に接続されるとともに、ドレイン電極７，８が内部導体３１，３２によって開閉器の主端子８２，８４に接続されている。制御回路１のＯＣＳ回路１５からゲート信号が供給される信号線は導体３７と導体３８に接続している。
【００３６】
本実施例の動作は、実施例１のＳＩＴをＭＯＳＦＥＴに置き換えるとともに、ゲート信号のバイアスの向きを若干変えて説明できる。すなわち、電源側の主端子８１，８２を交流電源１００に、負荷側の主端子８３，８４を負荷２００にそれぞれ接続した通常動作の初期状態では電流が遮断されている。本実施例では、制御回路４内のＯＣＳ回路１５がＭＯＳＦＥＴ６２，ＭＯＳＦＥＴ６３のゲート端子１１，１２に、それぞれのソース端子９，１０に対して、ゼロもしくは負電圧のゲート信号を与えている間、前記２つのＭＯＳＦＥＴはオフ状態を維持する。２つのＭＯＳＦＥＴは極性が逆向きに接続しているので、電源からの交流電圧を双方向に阻止できる。開閉器のオフ状態からオン状態への移行は、上記のゲートバイアスの維持を指示している論理部１６のラッチング状態を解除する指令２０が制御端子８５より投入されて始まる。ＭＯＳＦＥＴはオン状態の通電電流が正バイアスのゲート電圧の増加とともに増加する性質がある。そのため、通常は正バイアスのゲート信号を与えてオン状態を保持する。２つのＭＯＳＦＥＴがほぼ同時にオン状態に移行するので双方向の交流電流が負荷に流れる。オン状態からオフ状態への切換えは前記最初の状態へ移行させることなので、ゲート信号のバイアス方向を逆向きにすれば良い。また、配線系統や負荷に異常が発生し過電流が流れた場合の動作も、実施例１で図４（ａ）〜図４（ｂ）の説明でＳＩＴをＭＯＳＦＥＴに置き換えれば良い。さらに、本実施例により損失低減できる説明も実施例１の対応する部分の説明で同様にＳＩＴからＭＯＳＦＥＴに置き換えれば良い。
【００３７】
（実施例７）
本実施例は図１２に示すように、サージ吸収素子に新規シリコンカーバイドの単結晶を素材として作製されたサージ吸収素子を適用した。開閉器の主端子８１〜８４，開閉用半導体素子２および３，制御回路内の論理部１６，ＯＳＣ回路１５，電源部１４ならびに制御端子８５など、図１２の符号で図３と同じ符号は同じ部分に対応する。図１２において、７１はシリコンカーバイドの単結晶を素材として作製された定電圧ダイオードもしくは両極性のサージ吸収素子であって、動作開始電圧からの保持電圧の平坦度がすぐれ、吸収できるサージエネルギが高く、かつ、酸化亜鉛などのセラミック製のアレスタと異なり、繰返しのサージ吸収動作に耐える。サージ吸収回路として多用されていたコンデンサと抵抗を接続したスナバ回路では、交流電流の通電損失が生じたが、本実施例ではこの通電損失が解消できる。
（実施例８）
図１３は、本発明の交流２２０Ｖ，３０Ａ定格の３相交流開閉器の実装構造を示す。図１３（ａ）は内部の平面配置を示し、図１３（ｂ）は断面図であって、主要部分を示す。取り付け穴５００を備えた金属板５０２の上にＡｌ2Ｏ3などの電気絶縁板５０４を介して内部電極１３が配置される。各相の内部電極１３には２個の半導体チップのドレイン電極がそれぞれ接着されている。Ｕ相では半導体チップＵ２，Ｕ３が接着され、該半導体チップのソース電極と主端子Ｕ８２，Ｕ８４はアルミニウムワイヤ３１，３２によって、それぞれ電気的に接続されている。なお、詳細は省略したが、各半導体チップのゲート電極もワイヤ５０３によって制御回路などに接続されている。以上ではＵ相の部分を説明したが、Ｖ相，Ｗ相に関しても同じ配列構成なので、記述は省略する。
【００３８】
上記各相半導体チップはゲート制御回路５０５とともにエポキシ樹脂５０６でモールドされる。交流２２０Ｖ，３０Ａ定格の本実施例では外形寸法が長さ６０mm，幅５０mm，高さ２０mmの大きさであり、従来の電磁開閉器の体積の約１／２である。本実施例では、２２０Ｖ，３０Ａ定格の場合を示したが、半導体チップの並列数を増やせば電流容量の増加に容易に対応できる。
【００３９】
以上の実施例では、ワイドバンドギャップの半導体結晶材料として、シリコンカーバイドを例に説明したが、他にもバンドギャップが２.０ｅＶ 以上の半導体結晶であれば本発明が適用できる。バンドギャップが２.０ｅＶ 以上の半導体結晶にはシリコンカーバイドだけでなく、ガリウムナイトライドやダイヤモンドでも良い。また、半導体素子のタイプとして、主に静電誘導トランジスタ(ＳＩＴ)やＭＯＳＦＥＴを例に説明したが、出力特性がリニアな特性を有するデバイスであれば全て適用できので、ＳＩＴやＭＯＳＦＥＴだけでなく、接合型電界効果トランジスタ，ＭＥＳＦＥＴ，ＭＩＳＦＥＴなどのタイプのデバイスでも良い。
【００４０】
【発明の効果】
本発明によれば、低い電力損失で、高速動作し、異常時の電流を定常値の数倍以下に限流する機能を備えた非接触交流開閉器が容易に実現できる。本発明によれば、開閉器に使われる半導体素子を小型化できるだけでなく、開閉器の負荷側に取り付けられる各種の電気設備の短絡耐量が縮小されるので開閉器本体のみならず付帯の機器の信頼性の向上や低価格化が実現できる。
【図面の簡単な説明】
【図１】本発明の実施例の半導体開閉器の構成図。
【図２】従来技術のソリッドステートコンダクタの回路構成図。
【図３】本発明の実施例の半導体開閉器の簡単化された構成図。
【図４】本発明の半導体開閉器の電流制限動作を説明する図。
【図５】本発明の損失低減効果を説明する実効電流と発生損失との関係を示すグラフ。
【図６】本発明の実施例の半導体開閉器の構成図。
【図７】本発明の実施例の半導体開閉器の簡単化された構成図。
【図８】本発明の開閉器に適用される本発明の静電誘導トランジスタの断面図。
【図９】本発明の開閉器に適用される本発明の静電誘導トランジスタの断面図。
【図１０】本発明の開閉器に適用される本発明の静電誘導トランジスタの断面図。
【図１１】本発明の実施例の半導体開閉器の構成図。
【図１２】本発明の開閉器の構成図。
【図１３】本発明の開閉器の実施例の構造を示す図。
【符号の説明】
１…半導体開閉器、２，３…リニア出力特性を有する半導体素子、４…制御回路、５…エネルギ吸収回路、６…電流センサ、７，８…ドレイン電極、９，１０…ソース電極、１１，１２…ゲート電極、１３，３７…内部導体、１４…ゲート電源部、１５…ゲートＯＳＣ回路、１６…ゲート論理部、１７…絶縁パルストランス、１８，１９…ゲート回路、２０…信号配線、２２，２３…定常時の交流電流、２４…短絡電流、２５…限流開始電流、２６…限流初期電流、２７…限流時の通電電流、２８…限流制御時のゲート信号、２９…限流制御時のパルス信号、３１，３２，３３…内部導体、３４…本発明のシリコンカーバイド・トランジスタの発生損失、３５…シリコン・サイリスタの発生損失、３６…シリコンカーバイド・サイリスタの発生損失、３８…導体、４０…半導体基体、４１…低抵抗半導体基板、４２…比較的高抵抗の半導体層、４３…ゲート層、４４…ソース層、４５…ｐ+ 層、４６…ショットキー電極、４７…絶縁膜、５０…ｐエピタキシャル層、５１，４４１，４４２…ｎ+ イオン打ち込み層、５２…金属層、６２，６３…ＭＯＳＦＥＴ、７１…サージ吸収素子、８１，８２，８３，８４…主端子、８５…ゲート制御端子、９１，９２，１０２，１１１，１２１…ワイヤボンディングパッド、１００…交流電源、１０１…操作電源、２００…負荷、４３１，４３２…ｐ+ イオン打ち込み層、４４０…ｎ+ 欠損部、４８１，４８２…ガードリング、５００…取り付け穴、５０１…主端子穴、５０２…金属板、５０３…ゲートワイヤ、５０４…絶縁板、５０５…制御回路板、５０６…エポキシ樹脂。
【発明の属する技術分野】
本発明は、交流の配電系統ならびに交流を電源とする電気回路を開または閉状態に切換える半導体開閉器に関する。
【０００２】
【従来の技術】
商用の交流系統の開閉や交流電源に接続される各種の電気変換装置，電動機などの負荷のオン，オフには、金属接点を開閉する電磁遮断器，電磁開閉器，電磁接触器などが使われている。
【０００３】
また、特開平５−１２２０４０号公報には開閉用に半導体素子を使用した無接点開閉器が開示されている。図２は特開平５−１２２０４０号公報に開示された無接点開閉器を示す。図２において、１は無接点開閉器、１００は１００Ｖまたは２００Ｖの交流電源、１０１は同じ電圧の操作電源、２００は電動機などの負荷である。電源１００から負荷２００に供給される交流電力を無接点開閉器内のトライアックＳ１で開閉する。開状態は操作電源の投入によって制御され、トライアックへのゲート信号はホトカプラーＰＣを通して与えられる。トライアックは、双方向サイリスタとも呼ばれ、２つのサイリスタが逆並列に一体化された半導体交流制御素子であり、電圧，電流容量の比較的小さな用途に簡便な交流スイッチとして多用されている。容量の大きな用途には個別の２つのサイリスタ素子を逆並列に接続する。かかる半導体開閉器は、長寿命，高頻度の開閉，無騒音，メンテナンスフリーなどの特長を有する。
【０００４】
また、特開平１０−１１２９２６号公報、特開平９−１７６６０号公報には、自己ターンオフ機能を有するＧＴＯサイリスタ，バイポーラトランジスタ，IGBT，ＭＯＳＦＥＴ，ＳＩＴなどを用いた開閉器が開示されている。
【０００５】
【発明が解決しようとする課題】
上記従来技術の開閉器には以下の問題がある。
【０００６】
前記金属接点を開閉する電磁遮断器，電磁開閉器，電磁接触器などの機械式接点では１）動作速度が遅く（通常０.１〜０.２秒の開閉時間）、２）接点の摩耗のため開閉頻度が制限されるという問題があるので、高速動作や高い信頼性を要求される電力利用システムには容易に適用できない。
【０００７】
特開平５−１２２０４０号公報に開示された無接点開閉器では、電流通電時のサイリスタ素子では内部電圧降下が２Ｖ〜５Ｖになるために電力損失が大きいことや、開閉器が開から閉に移行するには最小限、交流の半波の通電時間すなわち８ミリ秒〜１０ミリ秒の時間を要し、その間に定格電流の２０〜３０倍の極めて大きな短絡電流が生じる問題がある。
【０００８】
また、前記特開平１０−１１２９２６号公報や特開平９−１７６６０号公報に開示された開閉器を商用電源の１００Ｖ，２００Ｖ，４００Ｖ，３ｋＶ，６ｋＶなどの高電圧配電に適用する場合、一般には、高圧素子のオン時の発生損失が通常のサイリスタより大きくなるので、先に述べた損失の問題は一層深刻になる。異常電流を検知してから可能な限り速やかに電流を遮断するので、開閉器の遮断によって、開閉器の負荷側に接続された電気機器への電力の供給が瞬時にストップされるため、これらの機器の異常時に対する電気的な対応が次の電力が供給されるまでの間一切できないと言う新たな問題が生じる。
【０００９】
本発明の目的は、電流通電時の損失が低く小型，高速遮断の非接触開閉器の提供にある。
【００１０】
本発明の他の目的は、小型，低損失，高速遮断の非接触開閉器を構成する交流制御用の半導体複合素子の新規な構造の提供にある。
【００１１】
【課題を解決するための手段】
本発明の非接触交流開閉器は、開閉部のパワー半導体素子が、価電子バンドと伝導電子バンド間のバンドギャップエネルギ（バンドギャップエネルギと略す）が２.０ｅＶ 以上のワイドギャップ半導体結晶を素材としていて、しかも制御信号に対してリニアな出力特性を有するユニポーラ型トランジスタである。そして、少なくとも２個の該半導体素子が極性の向きを逆にして直列接続されていて、それぞれの半導体素子にほぼ同時に開閉する制御信号を与える制御回路を備えている交流スイッチ回路である。
【００１２】
また、本発明の非接触交流開閉器は、開閉部のパワー半導体素子のオン制御信号レベルの調整、またはオン制御信号のパルス幅の調整によってパワー半導体素子通電電流を制限する。
【００１３】
さらに本発明の非接触交流開閉器は、前記の交流スイッチ回路の構成要素を同じ半導体チップ内に一体化する。
【００１４】
【発明の実施の形態】
以下、本発明を具体的な実施例をもとに詳細に説明する。
【００１５】
（実施例１）
図１は本発明の本実施例の半導体開閉器の１相分の構成図である。図１の回路は交流の相数だけ並列に接続される。図１において、半導体開閉器１は交流電源１００側の主端子８１，８２と負荷２００側の主端子８３，８４と制御端子８５とを外部端子として有し、内部には、バンドギャップエネルギが２.２〜３.３ｅＶのシリコンカーバイド（ＳｉＣ）の単結晶を素材とする２つの静電誘導トランジスタ（ＳＩＴ）２，３と制御回路４とを備える。該ＳＩＴ２，ＳＩＴ３はそれぞれのドレイン電極７，８が導体１３で互いに電気的に接続されるとともに、ソース電極９，１０が内部導体３１，３２によって開閉器の主端子８２，８４にそれぞれ接続されている。制御回路４は、交流電源側の主端子８２と８１とに繋がる内部導体３１，３３から操作用の電源を取り込んだ電源部１４と、高周波パルスを生成するＯＣＳ回路１５と、制御信号のラッチング処理や過電流検出などの信号処理を行う論理部１６と、論理部１６に繋がる電流センス部６と、制御端子８５から解除信号などを導入する内部導体２０と、絶縁トランス１７と、該トランスから前記２つのＳＩＴ２，３のゲート端子１１，１２へ制御信号を供給するゲート回路１８，１９とからなる。図１ではゲート回路１８，１９は絶縁トランスからのパルス信号をダイオードＤ１，Ｄ２で整流してコンデンサＣ１，Ｃ２を充電する回路構成を例示するが、本実施例はこの回路構成に限定されない。
【００１６】
図３は図１の等価回路である。図３中の符号は図１の同じ符号に対応する。図３では、極性を逆にして直列接続したシリコンカーバイドの２つのＳＩＴ２およびＳＩＴ３に対して、エネルギ吸収回路５を並列接続している。エネルギ吸収回路５は、例えばコンデンサと抵抗要素とサージ吸収素子とから構成されており、トランジスタの電流遮断時に回路のエネルギを吸収して素子に高電圧が印加しないようにする。
【００１７】
本実施例の動作を図１，図３をもとに説明する。電源側の主端子８１，８２を交流電源１００に、負荷側の主端子８３，８４を負荷２００にそれぞれ接続した通常動作の初期状態では電流が遮断されていることが開閉器として必要な要件である。本実施例では、制御回路４のＯＣＳ回路１５がＳＩＴ２およびＳＩＴ３のゲート端子１１，１２に、それぞれのソース端子９，１０に対して負のゲート信号を与えている間は、前記２つのＳＩＴはオフ状態を維持する。２つのＳＩＴは極性が逆向きに接続しているので、電源からの交流電圧を双方向に阻止する。
【００１８】
オフ状態の開閉器のオン状態への移行は、上記のゲートバイアスの維持を指示する論理部１６のラッチング状態を解除する指令２０を制御端子８５に投入して始まる。ＳＩＴはゲートの逆バイアス状態を解除すればオン状態に移行するが、オン状態の通電電流は正バイアスのゲート電圧を加えるとさらに増加する。そのため、通常は正バイアスのゲート信号を与えてオン状態を保持する。２つのSITがほぼ同時にオン状態に移行するので双方向の交流電流が負荷に流れる。オン状態からオフ状態への切換えは前記の最初の状態へ移行することなので、ゲート信号のバイアス方向を逆向きにすれば良い。
【００１９】
図４は配線系統や負荷に異常が発生し過電流が流れた場合の動作説明図である。時刻ｔ１において異常が発生したとすれば、図４（ａ）に示すようにそれまで流れていた正常な回路電流２２は時刻ｔ１で急峻に増大し、放置すると短絡電流２４になる。前記した電流センサ６が検出した電流の増加率もしくは電流値が予め定めた規定値を越えた時点で論理部１６が異常を検知する。論理部１６が異常を検知する時間はマイクロ秒以下の短い時間である。異常を検知した論理部１６は直ちにゲート信号に反映して通電電流の圧縮を開始する。図４に２つの制御方法を示す。
【００２０】
図４（ｂ）はＳＩＴ２，ＳＩＴ３に供給するゲート制御信号の電圧値２８を調整して通電電流を制御する方法である。すなわち、正バイアスのゲート電圧を時刻ｔ２まで時間経過とともに減少させて通電電流を図４（ａ）の２５から２６に示すように減少させる。この場合、符号２５，２６で示す電流値は定常時の２〜３倍程度に設定するとよい。その後、時刻ｔ３まではゲート電圧を低く保持する。ここで時刻ｔ３は、電流を完全に遮断するか、あるいは事故復帰のシグナルを受けて通電をもとに復帰させるかの判断が出された時刻である。時刻ｔ３までは正常時の電流２３の５倍以内、好ましくは２〜３倍の大きさの電流２７が通電する。勿論、この間状況によってはいつでも遮断動作を開始できる。すなわち、ゲート電圧をゼロもしくは逆方向にバイアスすれば、１０マイクロ秒以内に遮断状態に移行できる。ＳＩＴ２および３は、ユニポーラ型デバイスなので、バイポーラトランジスタやＩＧＢＴ，ＧＴＯサイリスタなどのバイポーラ型デバイスのような少数キャリアの内部蓄積がなく、オフ状態への切換えが極めて速い。
【００２１】
図４（ｃ）はゲートパルス幅を調整して通電電流を制御する方法である。商用交流周波数（５０〜６０Ｈｚ）の数倍〜１０倍の一定周波数でゲートパルス２９を供給し、それぞれのパルス幅ｔｗを変えてＳＩＴ２，ＳＩＴ３に流れる電流の通電期間を調整し、実効的な通電電流を制御する。前記図４（ｂ）では、電流を縮小している期間中ＳＩＴ内部の消費電力が大きいので、負荷状態や圧縮期間によっては素子の過渡的なパワー耐量を越えるおそれがあるが、これに対して、図４（ｃ）の方法では、ＳＩＴ内部の消費電力が小さいので、このような問題は少ない。
【００２２】
本実施例では発生損失が大幅に低減する。これについて以下述べる。電力用半導体素子の通電時の電圧降下（ＶＦ）と通電電流（ＩＦ）とは、一般に次の関係式で表わされる。
【００２３】
ＶＦ＝ａ＋ｂ・ＩＦ …（１）
ここで、ａ，ｂは定数であって、ａはｐｎ接合における接合の拡散電位に依る接合電圧であり、ｂは電流と電圧の勾配を表わす。正弦波の交流では、実効電流をＩＲＭＳとすると通電電流（ＩＦ）は、
ＩＦ＝１.４１４・ＩＲＭＳ・sinωｔ（ωは角速度） …（２）
と表わされるので、交流電流の通電による素子１個あたりの内部の発生損失＜Ｐ＞は、
＜Ｐ＞＝０.９・ａ・ＩＲＭＳ＋ｂ・(ＩＲＭＳ)2 …（３）
と表わされる。
【００２４】
従来技術のように２個のサイリスタを逆並列に接続した場合は、それぞれのサイリスタに半波電流が流れるので２個の全損失は上の式の値に等しくなるが、本実施例のようにＳＩＴを２個直列に接続する場合は、全損失は上の式の値の２倍になる。
【００２５】
図５に、交流電圧２２０Ｖの開閉器に耐電圧６００Ｖの半導体素子を適用した場合の、実効電流と開閉器１相分の素子の内部発生損失との関係を示す。図５において、３４はシリコンカーバイド（ＳｉＣ）のＳＩＴを２個直列に接続した本実施例の開閉器の場合を示し、３５は同じ耐電圧のシリコン（Ｓｉ）のサイリスタを２個並列に接続した従来技術の開閉器の場合を、３６はシリコンカーバイドのサイリスタを２個並列に接続した場合の発生損失を示す。いずれの場合も、半導体素子の１個あたりの面積を同じ条件で計算した。曲線３４のシリコンカーバイドのＳＩＴを使用した本実施例の損失は、シリコンのサイリスタを使用した従来技術の損失に比べて大きく低減していて、例えば、実効電流が３０Ａの場合、それぞれ２Ｗと４０Ｗとなり、約１／２０の損失に低減でき、開閉器の電圧電流容量の０.１％ 以下にまで小さくできる。このような損失の差は、半導体材料の相違だけでなく素子の出力特性の相違にもよる。すなわち、ＳＩＴでは、主端子のドレイン（Ｄ）とソース（Ｓ）間に流れる電流にはｐｎ接合を通過する通電路がない。そのためＳＩＴはリニアな出力特性を示す。つまり、前述（１）式の電圧降下（ＶＦ）と通電電流（ＩＦ）の関係でａ＝０となる。その結果、上記（３）式の発生損失＜Ｐ＞の右辺第１項がゼロとなり、大幅な損失低減になる。他方、シリコンカーバイドの半導体の場合、ｐｎ接合の接合電圧は約２.５Ｖ であり、シリコンのｐｎ接合の１.０Ｖより１.５Ｖも高い。そのため、図５の曲線３６のように、シリコンカーバイドのサイリスタの損失はシリコンの場合より大きな損失となる。また、サイリスタの場合は前記（３）式の＜Ｐ＞の右辺第１項が支配的なので、半導体素子の面積を大きくしても全体の損失低減にはならない。一方、ＳＩＴは素子面積を大きくすれば損失をより一層低減できる。
【００２６】
（実施例２）
図６に本実施例の半導体開閉器の１相分の構成図を示す。図７は、図６に示す本実施例の等価回路である。図６，図７の符号は図３，図４の同符号の部分に対応する。本実施例では、開閉器の主端子８２と８４の間にシリコンカーバイドの単結晶から製作された２個のＳＩＴ２，ＳＩＴ３を直列接続している。ＳＩＴ２，ＳＩＴ３のそれぞれのソース電極９，１０を導体３７で互いに電気的に接続するとともに、ドレイン電極７，８が内部導体で開閉器の主端子８２，８４にそれぞれ接続している。実施例１との相違点は、２つのＳＩＴが内部導体によって直接接続される電極が相違する点だけである。すなわち、実施例１ではドレイン電極が直接接続しているが、本実施例ではソース電極がそれぞれ直接接続しており、その他の制御回路４の基本構成等は同じである。本実施例では、ＯＣＳ回路からのゲートドライブ信号を２つのＳＩＴで共用できるので、ゲート回路を簡略化できる。
【００２７】
（実施例３）
図８は本発明の開閉器に使用する静電誘導トランジスタ（ＳＩＴ）の他の実施例を示す。図８（ａ），図８（ｂ）はＳＩＴのセルの断面構造を示す。図８（ａ）では、半導体基体４０はシリコンカーバイドの半導体材料であって、その中に比較的低抵抗のｎ型基板４１，比較的高抵抗のｎ型ドリフト層４２，比較的低抵抗のｐ型ゲート層４３ならびに低抵抗のｎ型ソース層４４が形成されていて、前記のｎ型基板４１，ｐ型ゲート層４３およびｎ型ソース層４４の表面には、ドレイン電極７，ゲート電極１１，ソース電極９がそれぞれ接続されている。さらに、前記ｎ型ソース層４４に、比較的低抵抗のｐ型層４５が、基体４０の表面より内部に向けて部分的に配置され、基体の表面で前記ソース電極９に低抵抗接触している。本実施例は前記のｐ型層４５が設けられている点に特徴があって、通常のＳＩＴに逆並列のｐｎ接合ダイオードを内蔵した構成に等しい。ただし、該ダイオードには電流がほとんど流れないのでその占める面積、すなわち、ｐ型層４５の部分の占める面積は極めて微小である。
【００２８】
このＳＩＴを前記の図１，図６の開閉器に適用すると、内蔵したｐｎ接合ダイオードによって、直列接続された２つのＳＩＴを連結する内部導体（図１では導体１３、図６では導体３７）の電位を、主端子８２および８４に対して一定の関係に保持できる。つまり、図１の場合は双方のドレイン電極（Ｄ）７および８の電位を、図６の場合は双方のソース電極（Ｓ）９および１０の電位をそれぞれ主端子８２または主端子８４の電位に対して内蔵ダイオードの接合電位だけ低い値に保持できる。これによって、直列接続された２つのＳＩＴが、何らかの原因で、ゲート信号によって同時にオン，オフ動作を開始できない場合でも、個々のＳＩＴとしては確実なオン，オフ動作を開始できる。
【００２９】
図８（ｂ）の符号は図８（ａ）の同符号に対応している。図８（ｂ）では図８（ａ）でｐｎ接合ダイオードが設けられてたところに、ショットキーダイオードが形成されている点が相違する。すなわち、ソース層４４のところどころに欠如部分４４０を設けて、そこにｎ型ドリフト層４２の一部を露出させ、その基体表面にショットキー電極４６を形成し、該ショットキー電極４６を前記ソース電極４４に低抵抗接触させた。図８（ｂ）では図８（ａ）のｐｎ接合ダイオードの接合電位がショットキーダイオードのショットキー障壁電位に代わりその他は同様である。
【００３０】
（実施例４）
図９は本発明の開閉器に用いるＳＩＴの他の実施例を示す。図９（ａ）および図９（ｂ）は、それぞれＳＩＴの平面図と線分Ａ−Ａ′の位置での断面図を示す。半導体基体４０はシリコンカーバイドの半導体材料で構成され、そこに極性を同じにした２つのＳＩＴ（ＳＩＴ２およびＳＩＴ３）が並列に一体化されている。それぞれのＳＩＴは基本的には同じ構成である。すなわち、比較的低抵抗のｎ型基板４１，比較的高抵抗のｎ型ドリフト層４２，比較的低抵抗のｐ型ゲート層４３ならびに低抵抗のｎ型ソース層４４が形成され、前記のｎ型基板４１，ｐ型ゲート層４３およびｎ型ソース層４４の表面には、ドレイン電極７（共通），ＳＩＴ２のゲート電極１１とゲートリード１１１およびＳＩＴ３のゲート電極１２とゲートリード１２１、ならびにＳＩＴ２のソース電極９およびＳＩＴ３のソース電極１０とがそれぞれ低抵抗に接続されている。ただし、図９（ａ）ではこれらの電極は省略されているが、図９（ｂ）に示すシリコン酸化膜４７によってソース電極とゲート電極が電気的に絶縁されている。内蔵されたＳＩＴ２の領域とＳＩＴ３の領域を区分しているのは、それぞれの動作領域を取り囲むように配置した比較的低抵抗のｐ型層のガードリング４８１と４８２である。図９(ａ)には該ガードリングをそれぞれ１本ずつ具備した例を示すが、素子の耐電圧が高い場合には複数本のガードリングを配置する。
【００３１】
図９（ａ），図９（ｂ）に示す本実施例の複合型ＳＩＴは、図１に示した実施例１に示す直列接続した２個のＳＩＴ２，ＳＩＴ３を１個の半導体基体４０の中に一体化したものである。本実施例のＳＩＴ本素子のソース電極９と１０とを、内部導体３１と３２とによって、主端子８２，８４にそれぞれ接続するだけで開閉器の主要な半導体部分の結線が済むので、半導体開閉装置の小型化と組み立ての簡単化を図ることができる。
【００３２】
（実施例５）
図１０は本発明の開閉器に使用するＳＩＴの他の実施例を示す。図１０（ａ），図１０（ｂ）は、それぞれＳＩＴの平面図および線分Ａ−Ａ′の位置の断面図を示す。半導体基体４０はシリコンカーバイドの半導体材料で構成されている。図１０（ｂ）に示すように、半導体基体４０には、半絶縁性のシリコンカーバイド基板４９の上に、ボロンが２×１０16cm-２ の濃度にドープされたｐ型層５０がエピタキシャル法で約８μｍの厚さに形成され、該ｐ型層５０の表面より打ち込みエネルギ１００ｋｅＶで１.５×１０13cm-2の量の窒素を打ち込んで形成された約０.３μｍの深さのｎ型ドリフト層５１と、該ｎ型ドリフト層５１の表面より打ち込みエネルギ３０ｋｅＶで１.５×１０15cm-2の高濃度に窒素を打ち込んで形成した間隔および幅が約３０μｍの帯状のｎ+層４４１，４４２と、さらに、該ｎ+層４４１と４４２の両サイドから約３.５μｍ離れた表面より打ち込みエネルギ３０ｋｅＶ、打ち込み量１×１０15cm-2の高濃度にボロンまたはアルミニウムを打ち込んで形成したｐ+層４３１，４３２とがある。さらに、半絶縁性のシリコンカーバイド基板４９の表面に金属膜５２が接着され、前記ｎ+層４４１および４４２の表面にニッケルなどの主電極９および１０が、さらに前記ｐ+層４３１および４３２の表面にアルミニウムなどのゲート電極１１および１２がそれぞれ低抵抗接触している。
【００３３】
また、図１０（ａ）に示すように、ニッケル電極９および１０は互いに噛み合う形に形成され、それぞれの電極の領域９１，９２ならびに１０２には外部リードが接続される部分が設けてある。さらに前記のゲート電極１１および１２のそれぞれの電極の領域には１１１および１２１の部分で外部リードが接続される。
【００３４】
図１０に示す本実施例は横形の交流制御型のＳＩＴである。すなわち、対向する２つの主電極９と１０ならびに介在する２つのゲート電極１１と１２によって構成される半導体素子は、図１と図３の実施例１でドレイン（Ｄ）を互いに接続して直列接続した２個のＳＩＴと同等の等価回路になる。実施例１との相違点は、互いのドレイン領域を共有している点である。従って、２個のトランジスタを直列接続した際にドレイン領域の抵抗成分によって発生するオン損失は、本実施例の構成で半減できる。かかる構成は主端子の配置ならびに電流の流れる向きが横方向になる横形構造で実現できる。本実施例では耐電圧４５０Ｖの横形ＳＩＴで、いわゆるＲＥＳＵＲＦ構造にして耐電圧を保持しながらドリフト抵抗を低減し、約５ｍΩ・cm2のオン抵抗を実現できる。
【００３５】
（実施例６）
図１１は本実施例の半導体開閉器の１相分の構成を示す。図１１の符号で図６と同符号は同じ部分に対応する。開閉器１の内部で直列に接続された２つの半導体素子２，３がシリコンカーバイドの単結晶を素材とするＭＯＳＦＥＴである点が先の実施例２と相違する。図１１において、ＭＯＳＦＥＴ６２，ＭＯＳＦＥＴ６３はシリコンカーバイドの単結晶を素材として作製されたものであって、ｎ+基板，ｎ-ドリフト層，ｐ+ウエル層，ｎ+ソース層がシリコンカーバイドの単結晶の中に構成され、その表面にシリコン酸化膜等で絶縁されたゲート層(電極)１１，１２、ソース電極９，１０ならびにドレイン電極７，８が配置されたものである。該２つのＭＯＳＦＥＴ６２，６３は、それぞれのソース電極９，１０が導体３８で接続され、ゲート電極１１，１２が導体３７で互いに電気的に接続されるとともに、ドレイン電極７，８が内部導体３１，３２によって開閉器の主端子８２，８４に接続されている。制御回路１のＯＣＳ回路１５からゲート信号が供給される信号線は導体３７と導体３８に接続している。
【００３６】
本実施例の動作は、実施例１のＳＩＴをＭＯＳＦＥＴに置き換えるとともに、ゲート信号のバイアスの向きを若干変えて説明できる。すなわち、電源側の主端子８１，８２を交流電源１００に、負荷側の主端子８３，８４を負荷２００にそれぞれ接続した通常動作の初期状態では電流が遮断されている。本実施例では、制御回路４内のＯＣＳ回路１５がＭＯＳＦＥＴ６２，ＭＯＳＦＥＴ６３のゲート端子１１，１２に、それぞれのソース端子９，１０に対して、ゼロもしくは負電圧のゲート信号を与えている間、前記２つのＭＯＳＦＥＴはオフ状態を維持する。２つのＭＯＳＦＥＴは極性が逆向きに接続しているので、電源からの交流電圧を双方向に阻止できる。開閉器のオフ状態からオン状態への移行は、上記のゲートバイアスの維持を指示している論理部１６のラッチング状態を解除する指令２０が制御端子８５より投入されて始まる。ＭＯＳＦＥＴはオン状態の通電電流が正バイアスのゲート電圧の増加とともに増加する性質がある。そのため、通常は正バイアスのゲート信号を与えてオン状態を保持する。２つのＭＯＳＦＥＴがほぼ同時にオン状態に移行するので双方向の交流電流が負荷に流れる。オン状態からオフ状態への切換えは前記最初の状態へ移行させることなので、ゲート信号のバイアス方向を逆向きにすれば良い。また、配線系統や負荷に異常が発生し過電流が流れた場合の動作も、実施例１で図４（ａ）〜図４（ｂ）の説明でＳＩＴをＭＯＳＦＥＴに置き換えれば良い。さらに、本実施例により損失低減できる説明も実施例１の対応する部分の説明で同様にＳＩＴからＭＯＳＦＥＴに置き換えれば良い。
【００３７】
（実施例７）
本実施例は図１２に示すように、サージ吸収素子に新規シリコンカーバイドの単結晶を素材として作製されたサージ吸収素子を適用した。開閉器の主端子８１〜８４，開閉用半導体素子２および３，制御回路内の論理部１６，ＯＳＣ回路１５，電源部１４ならびに制御端子８５など、図１２の符号で図３と同じ符号は同じ部分に対応する。図１２において、７１はシリコンカーバイドの単結晶を素材として作製された定電圧ダイオードもしくは両極性のサージ吸収素子であって、動作開始電圧からの保持電圧の平坦度がすぐれ、吸収できるサージエネルギが高く、かつ、酸化亜鉛などのセラミック製のアレスタと異なり、繰返しのサージ吸収動作に耐える。サージ吸収回路として多用されていたコンデンサと抵抗を接続したスナバ回路では、交流電流の通電損失が生じたが、本実施例ではこの通電損失が解消できる。
（実施例８）
図１３は、本発明の交流２２０Ｖ，３０Ａ定格の３相交流開閉器の実装構造を示す。図１３（ａ）は内部の平面配置を示し、図１３（ｂ）は断面図であって、主要部分を示す。取り付け穴５００を備えた金属板５０２の上にＡｌ2Ｏ3などの電気絶縁板５０４を介して内部電極１３が配置される。各相の内部電極１３には２個の半導体チップのドレイン電極がそれぞれ接着されている。Ｕ相では半導体チップＵ２，Ｕ３が接着され、該半導体チップのソース電極と主端子Ｕ８２，Ｕ８４はアルミニウムワイヤ３１，３２によって、それぞれ電気的に接続されている。なお、詳細は省略したが、各半導体チップのゲート電極もワイヤ５０３によって制御回路などに接続されている。以上ではＵ相の部分を説明したが、Ｖ相，Ｗ相に関しても同じ配列構成なので、記述は省略する。
【００３８】
上記各相半導体チップはゲート制御回路５０５とともにエポキシ樹脂５０６でモールドされる。交流２２０Ｖ，３０Ａ定格の本実施例では外形寸法が長さ６０mm，幅５０mm，高さ２０mmの大きさであり、従来の電磁開閉器の体積の約１／２である。本実施例では、２２０Ｖ，３０Ａ定格の場合を示したが、半導体チップの並列数を増やせば電流容量の増加に容易に対応できる。
【００３９】
以上の実施例では、ワイドバンドギャップの半導体結晶材料として、シリコンカーバイドを例に説明したが、他にもバンドギャップが２.０ｅＶ 以上の半導体結晶であれば本発明が適用できる。バンドギャップが２.０ｅＶ 以上の半導体結晶にはシリコンカーバイドだけでなく、ガリウムナイトライドやダイヤモンドでも良い。また、半導体素子のタイプとして、主に静電誘導トランジスタ(ＳＩＴ)やＭＯＳＦＥＴを例に説明したが、出力特性がリニアな特性を有するデバイスであれば全て適用できので、ＳＩＴやＭＯＳＦＥＴだけでなく、接合型電界効果トランジスタ，ＭＥＳＦＥＴ，ＭＩＳＦＥＴなどのタイプのデバイスでも良い。
【００４０】
【発明の効果】
本発明によれば、低い電力損失で、高速動作し、異常時の電流を定常値の数倍以下に限流する機能を備えた非接触交流開閉器が容易に実現できる。本発明によれば、開閉器に使われる半導体素子を小型化できるだけでなく、開閉器の負荷側に取り付けられる各種の電気設備の短絡耐量が縮小されるので開閉器本体のみならず付帯の機器の信頼性の向上や低価格化が実現できる。
【図面の簡単な説明】
【図１】本発明の実施例の半導体開閉器の構成図。
【図２】従来技術のソリッドステートコンダクタの回路構成図。
【図３】本発明の実施例の半導体開閉器の簡単化された構成図。
【図４】本発明の半導体開閉器の電流制限動作を説明する図。
【図５】本発明の損失低減効果を説明する実効電流と発生損失との関係を示すグラフ。
【図６】本発明の実施例の半導体開閉器の構成図。
【図７】本発明の実施例の半導体開閉器の簡単化された構成図。
【図８】本発明の開閉器に適用される本発明の静電誘導トランジスタの断面図。
【図９】本発明の開閉器に適用される本発明の静電誘導トランジスタの断面図。
【図１０】本発明の開閉器に適用される本発明の静電誘導トランジスタの断面図。
【図１１】本発明の実施例の半導体開閉器の構成図。
【図１２】本発明の開閉器の構成図。
【図１３】本発明の開閉器の実施例の構造を示す図。
【符号の説明】
１…半導体開閉器、２，３…リニア出力特性を有する半導体素子、４…制御回路、５…エネルギ吸収回路、６…電流センサ、７，８…ドレイン電極、９，１０…ソース電極、１１，１２…ゲート電極、１３，３７…内部導体、１４…ゲート電源部、１５…ゲートＯＳＣ回路、１６…ゲート論理部、１７…絶縁パルストランス、１８，１９…ゲート回路、２０…信号配線、２２，２３…定常時の交流電流、２４…短絡電流、２５…限流開始電流、２６…限流初期電流、２７…限流時の通電電流、２８…限流制御時のゲート信号、２９…限流制御時のパルス信号、３１，３２，３３…内部導体、３４…本発明のシリコンカーバイド・トランジスタの発生損失、３５…シリコン・サイリスタの発生損失、３６…シリコンカーバイド・サイリスタの発生損失、３８…導体、４０…半導体基体、４１…低抵抗半導体基板、４２…比較的高抵抗の半導体層、４３…ゲート層、４４…ソース層、４５…ｐ+ 層、４６…ショットキー電極、４７…絶縁膜、５０…ｐエピタキシャル層、５１，４４１，４４２…ｎ+ イオン打ち込み層、５２…金属層、６２，６３…ＭＯＳＦＥＴ、７１…サージ吸収素子、８１，８２，８３，８４…主端子、８５…ゲート制御端子、９１，９２，１０２，１１１，１２１…ワイヤボンディングパッド、１００…交流電源、１０１…操作電源、２００…負荷、４３１，４３２…ｐ+ イオン打ち込み層、４４０…ｎ+ 欠損部、４８１，４８２…ガードリング、５００…取り付け穴、５０１…主端子穴、５０２…金属板、５０３…ゲートワイヤ、５０４…絶縁板、５０５…制御回路板、５０６…エポキシ樹脂。
Claims (8)
- 交流電源をパワー半導体素子で開閉する半導体開閉器において、
１相の交流の２つの主端子間に、シリコンカーバイド単結晶を基材とし、ゲートの制御信号レベルに応じてリニアな出力特性を有する少なくとも２個の半導体トランジスタが、互いの極性を逆にして直列接続した双方向の交流スイッチ回路と、前記トランジスタに制御信号を与える制御回路と、前記トランジスタの通電状況を検知する回路と、前記直列接続されたトランジスタに並列に配線した、負荷の回路エネルギを吸収する回路とを備え、前記リニアな出力特性を有するトランジスタが、静電誘導トランジスタであることを特徴とする半導体開閉器。 - 交流電源をパワー半導体素子で開閉する半導体開閉器において、
１相の交流の２つの主端子間に、シリコンカーバイド単結晶を基材とし、ゲートの制御信号レベルに応じてリニアな出力特性を有する少なくとも２個の半導体トランジスタが、互いの極性を逆にして直列接続した双方向の交流スイッチ回路と、前記トランジスタに制御信号を与える制御回路と、前記トランジスタの通電状況を検知する回路と、前記直列接続されたトランジスタに並列に配線した、負荷の回路エネルギを吸収する回路とを備え、前記回路エネルギを吸収する回路が、シリコンカーバイド単結晶を素材として作製された定電圧ダイオードもしくは両極性のサージ吸収素子であることを特徴とする半導体開閉器。 - 請求項２の半導体開閉器において、前記リニアな出力特性を有するトランジスタが、シリコンカーバイド単結晶に形成したＭＯＳＦＥＴであることを特徴とする半導体開閉器。
- 請求項１の半導体開閉器において、前記静電誘導トランジスタがソース層とそれに隣接して設けたｐｎ接合もしくはショットキー障壁がソース電極によって短絡された静電誘導トランジスタであることを特徴とする半導体開閉器。
- 請求項１の半導体開閉器において、前記静電誘導トランジスタが、１枚のシリコンカーバイド単結晶基板に複数個形成されていることを特徴とする半導体開閉器。
- 交流電源をパワー半導体素子で開閉する半導体開閉器において、
１相の交流の２つの主端子間に、シリコンカーバイド単結晶を基材とし、ゲートの制御信号レベルに応じてリニアな出力特性を有する少なくとも２個の静電誘導トランジスタが、互いの極性を逆にして直列接続した双方向の交流スイッチ回路と、前記トランジスタに制御信号を与える制御回路と、前記トランジスタの通電状況を検知する回路と、前記直列接続されたトランジスタに並列に配線した、負荷の回路エネルギを吸収する回路とを備えていて、前記制御回路が過電流を検出し、前記トランジスタに所定の期間流れる電流を定常時の５倍以内に限流することを特徴とする半導体開閉器。 - 請求項６の半導体開閉器において、前記制御回路がトランジスタの制御信号の電圧のレベルを調整して流れる電流を制御することを特徴とする半導体開閉器。
- 請求項６の半導体開閉器において、トランジスタの制御信号のパルス幅を調整して流れる電流を制御することを特徴とする半導体開閉器。
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