JP3761720B2 - マッチトフィルタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば、移動体通信や無線ＬＡＮ（ Local Area Network ）など、スペクトル拡散技術を応用した通信システムの復調器にて、同期捕捉、同期追跡あるいは逆拡散する際などに好適に用いられるものであり、アナログ入力信号と、２値符号系列との相関値を計算するマッチトフィルタに関するものである。
【０００２】
【従来の技術】
近年では、移動体通信システムや無線ＬＡＮシステムなどが急速に普及しており、その際の通信方式の一つとして、スペクトル拡散技術が使用されつつある。これらのスペクトル拡散技術を応用した通信システムでは、復調器での同期捕捉、同期追跡あるいは逆拡散のために、マッチトフィルタが用いられる。
【０００３】
マッチトフィルタは、所定の周期Ｔｃにて順次与えられる２値の相関フィルタ系列Ｐと、アナログ入力信号Ａｉｎとの相関値Ｚを計算するものである。具体的には、上記アナログ入力信号Ａｉｎを上記周期Ｔｃにてサンプリングしたサンプル値系列をＳ、相関フィルタ系列Ｐの系列長をｍとすると、ある時点ｔまでのサンプル値系列Ｓを用いて算出した相関値Ｚ（ｔ）は、以下の式（１）に示すように、
【０００４】
【数１】
【０００５】
となる。なお、上式（１）において、ｐi は、相関フィルタ系列Ｐのｉ番目の係数値であり、”＋１”あるいは”−１”の値を取る。また、ｓ(t-i) は、サンプル値系列Ｓのうち、時点ｔからｉ個だけ前のサンプル値を示している。なお、スペクトル拡散技術では、上記相関フィルタ系列Ｐとして、ＰＮ（ Pseudorandom Noise ）符号が使用されることが多く、復調器で使用する場合、上記相関フィルタ系列Ｐは、変調時に使用した２値符号系列に応じて設定される。
【０００６】
上記の式（１）において、アナログ入力信号Ａｉｎと相関フィルタ系列Ｐとが同期している場合、ｓ(t-j) ・ｐ(m-j) の符号は、外乱によって変化した部分を除いて、全て同一となる。この結果、相関値Ｚ（ｔ）は、ピーク値となる。一方、両者が同期していない場合は、ｓ(t-j) ・ｐ(m-j) の符号が同一とならず、相関値Ｚ（ｔ）の大きさは、低い値に保たれる。したがって、マッチトフィルタの出力Ｚ（ｔ）のピーク位置を検出することによって、両者の同期捕捉などを高速に行うことができる。
【０００７】
ここで、例えば、特開平９−４６２３１号公報などに示すように、従来のマッチトフィルタは、相関値Ｚ（ｔ）を算出する際、上記式（１）を変形して、
【０００８】
【数２】
【０００９】
とし、上式（２）中の２つの項に対応した加算回路を設けて、相関値Ｚ（ｔ）を算出している。なお、上式（２）において、Ｆ１（ｉ）は、ｐi が”＋１”の場合のみ”１”、それ以外のときは”０”となる関数であり、Ｆ２（ｉ）は、ｐi が”−１”のときのみ、”１”、それ以外のときは”０”となる関数である。
【００１０】
具体的には、例えば、図２１に示すように、従来のマッチトフィルタ１０１では、演算部１０３において、サンプルホールド部１０２の出力電圧Ｖｓ1 …は、それぞれに対応する係数値ｐi の値に応じて、加算系加算回路１０４および減算系加算回路１０５の一方に振り分けられる。また、各系統の加算回路１０４・１０５は、全ての入力を加算して出力する。さらに、減算系加算回路１０５の出力は、符号反転回路１０７にて反転され、最終段の加算回路１０６は、上記加算系加算回路１０４の出力と、符号反転回路１０７の出力とを加算する。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来のマッチトフィルタ１０１では、相関値を算出する際、多段の加算を繰り返しているため、演算誤差が上重ねられる。この結果、出力される相関値の演算精度を向上することが難しいという問題を生じている。
【００１２】
例えば、係数値ｐi が”−１”の場合、サンプルホールド部１０２の出力電圧Ｖｓ1 …は、減算系加算回路１０５にて加算され、符号反転回路１０７にて反転された後、加算回路１０６へ入力される。この結果、減算系加算回路１０５、符号反転回路１０７および加算回路１０６における演算誤差が重畳される。
【００１３】
さらに、互いに別の両系統の加算回路１０４・１０５が必要になるため、回路規模が大きくなり、ＩＣ（ Integrated Circuit ）上に形成する場合、広いダイエリアが必要となる。また、両系統の加算回路１０４・１０５の入力数は、それぞれ、相関フィルタ系列Ｐの系列長ｍ以上に設定されるので、マッチトフィルタに必要な回路規模およびダイエリアは、系列長ｍの増大に伴い、益々増大する傾向にある。
【００１４】
ここで、マッチトフィルタ１０１は、例えば、移動体通信システムにおける移動局など、消費電力と回路規模との削減が強く要求される装置に設けられることが多い。したがって、多くの場合、上記各加算回路１０４・１０５・１０６および符号反転回路１０７は、容量結合型の回路によって実現される。ところが、容量結合型の回路は、入力の数と同じだけの入力キャパシタを必要とするので、２系統の加算回路１０４・１０５を設けた上記従来技術では、回路規模の増大とダイエリアの拡大とが極めて大きな問題となっている。
【００１５】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、少ない回路規模で実現可能でありながら、演算精度の高いマッチトフィルタを実現することにある。
【００１６】
【課題を解決するための手段】
本発明に係るマッチトフィルタは、上記課題を解決するために、反転増幅器と、上記反転増幅器の入力端子に一端が接続され、少なくとも相関演算値を出力する第１の時点には、当該反転増幅器の出力を入力端子へ帰還可能な帰還キャパシタと、上記反転増幅器の入力端子に一端が接続され、他端には、相関演算に使用する入力電圧を印加可能な入力キャパシタとを備えたマッチトフィルタにおいて、以下の手段を講じたことを特徴としている。
【００１７】
すなわち、上記入力キャパシタの入力側に設けられ、上記入力電圧および所定の基準電圧の一方を選択する第１スイッチと、上記入力電圧を相関演算に使用する場合には、当該入力電圧を加算するか、減算するかを示す相関フィルタ係数に基づいて、上記第１の時点よりも前の第２の時点で、上記第１スイッチが選択する側を決定すると共に、当該第２の時点から上記第１の時点までの間に、上記入力キャパシタおよび帰還キャパシタに蓄積された電荷の総量を保存したまま、当該第１スイッチを切り換える制御手段とを備えている。
【００１８】
なお、複数の入力電圧を用いて相関演算する場合は、各入力電圧毎に、入力キャパシタおよび第１スイッチが設けられる。さらに、上記反転増幅器は、例えば、インバータであってもよいし、差動増幅器を用いてもよい。また、反転増幅器の入力あるいは出力は、非平衡の信号であってもよいし、差動信号であってもよい。
【００１９】
上記構成において、入力電圧を相関演算に使用する場合、上記第１スイッチは、上記第２の時点で、基準電圧および入力電圧の一方を選択して、入力キャパシタの入力側（反転増幅器の反対側）へ印加する。これにより、入力キャパシタには、入力電圧と、反転増幅器の入力端子電圧との差に応じた電荷が蓄積される。
【００２０】
さらに、上記第１スイッチは、第２の時点から第１の時点までの間に、切り換えられる。ここで、第１スイッチの切り換えに拘わらず、入力キャパシタおよび帰還キャパシタに蓄積された電荷の総量は、反転増幅器の入力端子の電荷として保存されているので、帰還キャパシタに蓄積された電荷は、第１スイッチが入力キャパシタへ印加する電圧の変化に応じて変動する。この結果、第１スイッチの切り換え前と後との間で、反転増幅器の出力電圧が変動する幅は、入力電圧と基準電圧との差に比例した値になる。
【００２１】
また、上記蓄積電荷が変化する方向は、上記第２の時点で上記第１スイッチが基準電圧を選択している場合と、入力電圧を選択している場合とで異なる。したがって、制御手段が相関フィルタ係数に基づいて当該選択側を決定することによって、入力電圧を加算するか、減算するかを制御できる。
【００２２】
上記構成によれば、単一系統の加算回路のみで相関演算できるので、必要な回路規模を大幅に削減できる。また、マッチトフィルタにおいて、入力電圧毎に設けられる入力キャパシタの数は、１つであり、上記従来技術の１／２である。したがって、集積化が困難なキャパシタの数を大幅に削減できる。これらの結果、マッチトフィルタの回路規模およびダイエリアを削減できる。
【００２３】
加えて、各段の誤差が重畳される上記従来技術とは異なり、多段の回路を経由せずに相関演算できる。この結果、演算精度の高いマッチトフィルタを実現できる。
【００２４】
ところで、上記構成では、例えば、スイッチからの電荷の漏れなど、反転増幅器の入力端子での電荷の漏れによって、反転増幅器の入力端子の電荷が変動し、反転増幅器の動作点が変化する虞れがある。したがって、動作点の変動が許容範囲を越えるまでに、反転増幅器の入力端子へ電荷を注入したり、入力端子から電荷を放出させたりして、反転増幅器の動作点を定める（リフレッシュ）方がよい。ここで、リフレッシュのタイミングとしては、例えば、相関演算を複数回繰り返す度など、ある程度の時間が経過した後で相関演算を休止して、リフレッシュしてもよいが、この場合は、マッチトフィルタが相関演算できない期間が発生する。
【００２５】
これに対して、本発明に係るマッチトフィルタは、上記構成に加えて、上記第１スイッチが上記第２の時点で選択する側を選択してから、当該第１スイッチが切り換えられるまでの間に当該入力端子の電位を決定する電位決定手段を備えていることを特徴としている。なお、当該電位決定手段は、上記反転増幅器の入力端子の電荷注入あるいは放出によって、当該入力端子の電位を決定することができ、例えば、電荷注入時に導通するスイッチなどによって実現できる。また、例えば、紫外線消去可能なＥＰ−ＲＯＭなどのように、電荷を注入する際に光を照射することで、上記入力端子の電位を決定することもできる。なお、電位決定手段は、入力端子の電位を所定の電位に決定してもよいし、例えば、入出力間短絡時の反転増幅器の出力電圧など、反転増幅器のオフセット電圧に応じた電位に決定してもよい。
【００２６】
上記構成によれば、電位決定手段は、第１スイッチが切り換えられるまでの間に、反転増幅器の入力端子の電荷を増減する。これにより、第１スイッチの切り換え時点の直前において、入力端子の電位および出力電圧は、所定の値に決定される。この結果、マッチトフィルタは、第１スイッチの切り換え後における反転増幅器の出力電圧として、相関演算値を出力できる。
【００２７】
加えて、当該構成によれば、上記入力端子の電位が相関演算毎に決定されるため、相関演算を休止してリフレッシュする期間を設けなくても、マッチトフィルタは、正確な相関演算値を出力し続けることができる。
【００２８】
さらに、本発明に係るマッチトフィルタは、上記構成に加えて、上記電位決定手段は、上記反転増幅器の入出力間の導通および遮断を切り換える第２スイッチであり、当該第２スイッチに略同期して、上記帰還キャパシタの出力側端部へ、上記基準電圧を印加するか、上記反転増幅器の出力電圧を印加するかを選択する第３スイッチが設けられていることを特徴としている。
【００２９】
上記構成によれば、第２スイッチが導通している間、帰還キャパシタには、反転増幅器のオフセット電圧と動作電位とに応じた電荷が蓄積される。したがって、マッチトフィルタの製造時のプロセスバラツキによるオフセット電圧や動作電位に起因するオフセット誤差を除去できる。この結果、マッチトフィルタの演算精度をさらに向上できる。
【００３０】
ところで、上記第１スイッチを単一のスイッチで構成した場合、当該スイッチがいずれを選択するかを示す制御信号は、相関フィルタ係数を示す信号など、選択する側を決定する信号と、クロック信号など、切り換えタイミングを指示する信号とに基づいて生成される。ところが、両信号は、互いに独立した信号であり、タイミングを完全に一致させることが非常に難しい。この結果、両信号のタイミングのズレによって、上記制御信号に髭状のノイズが発生する虞れがある。
【００３１】
これに対して、本発明に係るマッチトフィルタは、上記構成に加えて、上記第１スイッチには、互いに相補的に動作し、上記基準電圧と入力電圧とを、上記相関フィルタ係数に基づいて切り換える２つの第４スイッチと、当該第１スイッチの切り換えタイミングに合わせて、上記両第４スイッチの一方を選択する第５スイッチとが設けられていることを特徴としている。
【００３２】
上記構成によれば、第４スイッチは、相関フィルタ係数を示す信号によって切り換えられ、第５スイッチは、第１スイッチの切り換えタイミングを指示する信号によって切り換えられる。したがって、両信号のタイミングにズレが発生した場合であっても、各スイッチを制御する信号に髭状のノイズが発生しない。この結果、第１スイッチを単一のスイッチで形成する場合に比べて、よりノイズの少ないマッチトフィルタを実現できる。
【００３３】
さらに、本発明に係るマッチトフィルタは、上記構成に加えて、上記制御手段は、上記第２スイッチの切り換え時点の後まで、上記第１あるいは第３スイッチの切り換えタイミングを遅延させる遅延手段を備えていることを特徴としている。
【００３４】
なお、遅延手段が切り換えタイミングを遅延させる方法は、例えば、第１あるいは第３スイッチの切り換えタイミングを示す信号自体を遅延させてもよいし、当該信号を生成する際に使用される信号を遅延させてもよい。また、遅延手段は、上記時点まで遅延できるように定められた時間だけ、これらの信号を遅延させてもよいし、例えば、第２スイッチなどの切り換えの終了を検出した後まで、当該信号を遅延させてもよい。なお、所定の時間だけ遅延させる方がより簡単な回路で実現できる。
【００３５】
上記構成によれば、上記第１あるいは第３スイッチは、第２スイッチが確定した状態で切り換えられる。したがって、例えば、相関フィルタ係数を示す信号やクロック信号など、第１ないし第３スイッチの切り換えに使用される信号間にタイミングのズレが発生した場合であっても、第１あるいは第３スイッチの誤動作を防止でき、当該誤動作に起因する演算誤差の発生を防止できる。
【００３６】
なお、第１あるいは第３スイッチの一方の切り換えタイミングを遅延できれば、ある程度の効果が得られるが、双方を遅延させた場合は、双方の誤動作に起因する演算誤差を削減できるため、より効果的である。
【００３７】
一方、本発明に係るマッチトフィルタは、上記構成に加えて、上記制御手段は、上記入力電圧を相関演算に使用しない場合、上記第１スイッチが上記基準電圧を選択するように制御することを特徴としている。なお、当該制御は、例えば、相関フィルタ係数を示す信号と入力電圧の有効／無効を示す信号との論理和を取るなどすれば、極めて容易に実現できる。
【００３８】
当該構成によれば、第１スイッチの切り換えによる帰還キャパシタの電荷移動が発生しない。この結果、第１スイッチの前段に回路を付加することなく、当該第１スイッチに対応する入力電圧を、相関演算に対して無効にできる。
【００３９】
また、第１スイッチが基準電圧を選択している間、例えば、サンプリングホールド回路など、入力電圧を印加する回路と、入力キャパシタとは、回路的に切り離されているので、当該回路の負荷を軽減できる。
【００４０】
さらに、本発明に係るマッチトフィルタは、上記構成に加えて、上記反転増幅器と帰還キャパシタと入力キャパシタと第１スイッチと制御手段とを有する複数の演算部と、各演算部の出力を合計する加算器とを備えていることを特徴としている。
【００４１】
上記構成によれば、各入力電圧は、幾つかの組に分けられ、各組毎に設けられた演算部へ入力される。各演算部は、対応する組の入力電圧を相関演算し、加算器は、各演算部の出力を加算する。これにより、多くのタップ数のマッチトフィルタが必要な場合であっても、１つの演算部へ入力される入力電圧の数を抑制できる。この結果、反転増幅器の駆動能力や入力容量などによって、１つの反転増幅器へ接続可能な入力キャパシタの数が制限されている場合であっても、それ以上のタップ数を有するマッチトフィルタを実現できる。
【００４２】
【発明の実施の形態】
〔第１の実施形態〕
本発明の一実施形態について図１ないし図９に基づいて説明すると以下の通りである。すなわち、本実施形態に係るマッチトフィルタは、所定の周期Ｔｃにて順次与えられる相関フィルタ系列Ｐと、アナログ入力信号Ａｉｎとの相関値Ｚを計算するものであり、例えば、移動体通信システムや無線ＬＡＮシステムなど、スペクトル拡散技術を応用した通信システムの復調器において、同期捕捉および逆拡散する際に好適に用いられている。
【００４３】
例えば、図１に示すように、上記マッチトフィルタ１は、相関演算に使用するアナログ入力信号Ａｉｎのサンプル値を出力するサンプルホールド部２と、相関フィルタ系列Ｐを格納する相関フィルタ係数レジスタ４と、両部材２・４の指示に基づいて相関演算する演算部６とを備えている。
【００４４】
上記サンプルホールド部２には、Ｎ個の互いに並列に設けられたサンプルホールド回路２１…と、各サンプルホールド回路２１を制御するサンプルホールド制御回路２２とが設けられており、サンプルホールド制御回路２２は、クロック信号ＣＬＫ毎に、サンプル値をホールドしていないサンプルホールド回路２１の１つに、アナログ入力信号Ａｉｎをサンプリングさせる。また、サンプルホールド制御回路２２は、各サンプルホールド回路２１…へ指示して、クロック信号ＣＬＫを基準にして、少なくとも、相関フィルタ系列Ｐの係数長ｍの周期だけ、それぞれのサンプル値をホールドさせる。
【００４５】
ここで、上記各サンプルホールド回路２１には、サンプリングしている間やリフレッシュしている間など、正確なサンプル値を出力できない期間が存在する。また、高精度に相関演算するために、サンプルホールド部２は、係数長ｍ個の出力電圧Ｖｓを演算部６へ印加する必要がある。したがって、あるサンプルホールド回路２１が正しいサンプル値を出力できない場合であっても、残余のサンプルホールド回路２１…の出力電圧Ｖｓを用いて相関演算できるように、本実施形態では、サンプルホールド回路２１の個数Ｎを、ｍより大きい数、例えば、ｍ＋１などに設定している。なお、余分なサンプルホールド回路２１の数は、１に限らず、サンプリング時のセトリング時間やリフレッシュ時間などに応じて任意の数を用意できる。例えば、セトリング時間およびリフレッシュ時間として、クロック信号ＣＬＫのｌ周期分の時間が必要な場合、上記個数Ｎは、ｍ＋ｌ以上に設定される。
【００４６】
本実施形態に係るサンプルホールド制御回路２２は、サンプリングするサンプルホールド回路２１がクロック信号ＣＬＫ毎に１段ずつズレるように、制御しており、例えば、図２に示すように、上記各サンプルホールド回路２１1 〜２１N に対応するレジスタ２３1 〜２３N を縦続接続して構成されている。また、初段のレジスタ２３1 の入力Ｄには、最終段のレジスタ２３N の出力Ｑが印加されており、各レジスタ２３1 〜２３N の出力Ｑは、クロック信号ＣＬＫに同期して、巡回するようにシフトする。各レジスタ２３の出力Ｑは、サンプリング／ホールドを制御する信号ＳＨとして、対応するサンプルホールド回路２１へ印加される。一方、各サンプルホールド回路２１は、信号ＳＨが”Ｈ”の場合、アナログ入力信号Ａｉｎをサンプリングし、信号ＳＨが”Ｌ”の間、当該サンプル値をホールドし続ける。
【００４７】
これにより、サンプルホールド部２は、出力電圧Ｖｓ1 からＶｓN のうちのｍ個の電圧として、相関演算に使用するサンプル値を出力できる。なお、以下では、例えば、レジスタ２３1 〜２３N など、各サンプルホールド回路２１1 〜２３N に対応して設けられた部材を参照する際、対応関係を特定する必要がある場合は、同じ英数字を添字に付して参照し、対応関係の特定が不要な場合、あるいは、総称する場合は、例えば、レジスタ２３のように、添字を付さずに参照する。
【００４８】
ここで、上記構成のサンプルホールド部２では、クロック信号ＣＬＫ毎に１段ずつ、サンプリングするサンプルホールド回路２１がズレており、かつ、各サンプルホールド回路２１がサンプルした値は、クロック信号ＣＬＫの少なくともｍ周期分だけホールドされる。この結果、各サンプルホールド回路２１の出力電圧Ｖｓは、相関フィルタ系列Ｐのうち、対応する係数値ｐがクロック信号ＣＬＫ毎に変化する。したがって、本実施形態に係る相関フィルタ係数レジスタ４は、現周期におけるサンプルホールド部２の各出力電圧Ｖｓ1 〜ＶｓN のそれぞれに対応する係数値ｐを示す信号（相関信号）ＰＨ1 〜ＰＨN を、各クロック信号ＣＬＫ毎に出力している。
【００４９】
具体的には、例えば、図３に示すように、相関フィルタ係数レジスタ４には、各サンプルホールド回路２１1 〜２１N に対応するレジスタ４１1 〜４１N が設けられている。各レジスタ４１は、互いに縦続に接続されており、初段のレジスタ４１1 の入力Ｄには、最終段のレジスタ４１N の出力Ｑが印加されている。また、各レジスタ４１の出力Ｑは、相関信号ＰＨとして、演算部６へ出力される。例えば、クロック信号ＣＬＫの現周期において、ｉ段目のサンプルホールド回路２１i に対応する係数値ｐi が”＋１”の場合、レジスタ４１i は、”Ｈ”を出力し、”−１”の場合は、”Ｌ”を出力する。
【００５０】
一方、本実施形態に係る演算部６は、Ｎ個の入力電圧Ｖ1 〜ＶN のうち、対応する信号ＳＨが有効を示す入力電圧を、相関フィルタ係数レジスタ４の指示に応じて”＋１”または”−１”を乗じた後で合計し、相関値Ｚを示す出力電圧Ｖｏｕｔとして出力する回路である。なお、上記入力電圧Ｖ1 〜ＶN は、サンプルホールド部２の出力電圧Ｖｓ1 〜ＶｓN として与えられる。
【００５１】
具体的には、例えば、図４に示すように、演算部６には、出力端子ｏｕｔに出力が接続された反転増幅器６１と、当該反転増幅器６１の入出力間を短絡可能なスイッチ６２と、反転増幅器６１の入力に一端が接続された帰還キャパシタ６３と、当該帰還キャパシタ６３の他端に、上記反転増幅器６１の出力を接続するか、あるいは、所定の基準電圧Ｖｒｅｆを印加するかを選択するスイッチ６４とが設けられている。また、上記反転増幅器６１の入力は、各入力電圧Ｖ1 〜ＶN に対応する入力キャパシタ６５1 〜６５N の一端に共通に接続される。なお、上記スイッチ６２が、特許請求の範囲に記載の第２スイッチに対応し、スイッチ６４が第３スイッチに対応している。また、反転増幅器６１は、後述の実施形態のように、差動増幅器を用いても実現できるが、本実施形態では、一例として、インバータを使用している。
【００５２】
さらに、本実施形態に係る演算部６には、上記各入力キャパシタ６５の他端と、対応するサンプルホールド回路２１との間に設けられ、入力電圧Ｖおよび基準電圧Ｖｒｅｆの一方を選択して、対応する入力キャパシタ６５へ印加するスイッチ（第１スイッチ）６６1 〜６６N と、クロック信号ＣＬＫに同期して、スイッチ６２・６４およびスイッチ６６1 〜６６N を制御するスイッチ制御回路（制御手段）８とが設けられている。
【００５３】
上記スイッチ制御回路８は、図５に示すように、クロック信号ＣＬＫが”Ｈ”の場合、スイッチ６２を導通（ｏｎ）させ、スイッチ６４に基準電圧Ｖｒｅｆ側を選択させる。一方、クロック信号ＣＬＫが”Ｌ”の場合は、スイッチ６２を遮断（ｏｆｆ）し、スイッチ６４に反転増幅器６１の出力側を選択させる。さらに、上記スイッチ制御回路８は、制御信号ＳＨがホールドを示し、かつ、係数値ｐ＝＋１を示す相関信号ＰＨが印加されている場合、対応するスイッチ６６と上記スイッチ６４とで、基準電圧Ｖｒｅｆ側を選択する期間が同一になるように、スイッチ６６を制御する。一方、上記制御信号ＳＨがホールドを示し、かつ、相関信号ＰＨが係数値ｐ＝−１を示す場合、基準電圧Ｖｒｅｆを選択する期間が、対応するスイッチ６６と上記スイッチ６４とで互いに異なるように、スイッチ６６を制御する。また、制御信号ＳＨがホールドを示していない場合、スイッチ制御回路８は、相関信号ＰＨおよびクロック信号ＣＬＫに拘わらず、常に、基準電圧Ｖｒｅｆ側を選択するように、スイッチ６６を制御する。
【００５４】
上記各制御信号Ｐ１は、対応するスイッチ６６への制御信号Ｐ１が”Ｌ”の場合、各スイッチ６６は、入力電圧Ｖ側を選択し、”Ｈ”の場合、基準電圧Ｖｒｅｆ側を選択するとすると、例えば、図６に示すように、クロック信号ＣＬＫと、対応する相関信号ＰＨとの排他的論理和の否定を算出するＸＮＯＲ回路８１と、当該ＸＮＯＲ回路８１の出力と、制御信号ＳＨとの論理和を算出し、制御信号Ｐ１として出力するＯＲ回路８２とで生成できる。なお、当該構成の場合、ＸＮＯＲ回路８１およびＯＲ回路８２は、スイッチ６６に対応してＮ個設けられる。
【００５５】
ここで、説明の簡略化のために、図７に示すように入力が１つの場合における演算部６の動作について、図８を参照して説明すると以下の通りである。すなわち、ｔ７以前の期間のように、入力電圧Ｖが有効である期間において、例えば、ｔ１からｔ３までのように、相関フィルタ系列Ｐの係数値ｐが”＋１”の期間（相関信号ＰＨが”Ｈ”の期間）には、スイッチ制御回路８は、クロック信号ＣＬＫと同じ制御信号Ｐ１を出力している。したがって、クロック信号ＣＬＫが”Ｈ”の期間（ｔ１からｔ２までの期間）、スイッチ６２は、ｏｎとなっており、スイッチ６４・６６の双方は、基準電圧Ｖｒｅｆ側を選択する。この結果、入力キャパシタ６５の蓄積電荷は、Ｃｉ・（Ｖｘ＋Ｖｏｆｆ−Ｖｒｅｆ）であり、帰還キャパシタ６３に蓄積される電荷は、Ｃｆ・（Ｖｘ＋Ｖｏｆｆ−Ｖｒｅｆ）となる。なお、Ｖｏｆｆは、図７に示す反転増幅器６１のオフセット電圧であり、Ｖｘは、反転増幅器６１の動作点（動作電位）である。また、Ｃｉは、入力キャパシタ６５の容量であり、Ｃｆは、帰還キャパシタ６３の容量を示している。
【００５６】
ｔ２の時点になり、クロック信号ＣＬＫが”Ｌ”となると、各スイッチ６２・６４・６６が切り換えられる。これにより、スイッチ６２がｏｆｆになると共に、帰還キャパシタ６３には、スイッチ６４を介して出力電圧Ｖｏｕｔが印加される。さらに、入力キャパシタ６５には、スイッチ６６を介して、入力電圧Ｖが印加される。この結果、入力キャパシタ６５の蓄積電荷は、Ｃｉ・（Ｖｘ＋Ｖｏｆｆ−Ｖ）で表現され、帰還キャパシタ６３に蓄積される電荷は、Ｃｆ・（Ｖｘ＋Ｖｏｆｆ−Ｖｏｕｔ）で表される。
【００５７】
ここで、各スイッチ６２・６４・６６を切り換える際、反転増幅器６１の入力ノードの電荷が保存されるため、入力キャパシタ６５および帰還キャパシタ６３に蓄積された電荷の和は、変化しない。したがって、以下の式（３）に示すように、
Ｖｏｕｔ−Ｖｒｅｆ＝−（Ｃｉ／Ｃｆ）・（Ｖ−Ｖｒｅｆ） …（３）
となる。
【００５８】
これとは逆に、例えば、ｔ３からｔ６までの期間のように、相関フィルタ系列Ｐの係数値ｐが”−１”の期間（相関信号ＰＨが”Ｌ”の期間）には、スイッチ制御回路８は、クロック信号ＣＬＫの反転信号を制御信号Ｐ１として出力する。この結果、両キャパシタ６５・６３に蓄積される電荷は、クロック信号ＣＬＫが”Ｈ”の期間（ｔ３からｔ４までの期間）、それぞれ、Ｃｉ・（Ｖｘ＋Ｖｏｆｆ−Ｖ）、Ｃｆ・（Ｖｘ＋Ｖｏｆｆ−Ｖｒｅｆ）となり、クロック信号ＣＬＫが”Ｌ”の期間（ｔ４からｔ５までの期間）には、それぞれ、Ｃｉ・（Ｖｘ＋Ｖｏｆｆ−Ｖｒｅｆ）、Ｃｆ・（Ｖｘ＋Ｖｏｆｆ−Ｖｏｕｔ）で表現される。この場合も、各スイッチ６２・６４・６６の切り換えの際、両キャパシタ６５・６３に蓄積された電荷の和が変化しないため、以下の式（４）に示すように、
Ｖｏｕｔ−Ｖｒｅｆ＝（Ｃｉ／Ｃｆ）・（Ｖ−Ｖｒｅｆ） …（４）
となる。
【００５９】
一方、制御信号ＳＨが入力電圧Ｖの無効を示している期間（ｔ７以降の期間）では、スイッチ６６は、クロック信号ＣＬＫおよび相関信号ＰＨに拘わらず、常に、基準電圧Ｖｒｅｆ側を選択する。したがって、両キャパシタ６５・６３に蓄積される電荷は、クロック信号ＣＬＫが”Ｈ”の期間（ｔ８からｔ９までの期間）、それぞれ、Ｃｉ・（Ｖｘ＋Ｖｏｆｆ−Ｖｒｅｆ）、Ｃｆ・（Ｖｘ＋Ｖｏｆｆ−Ｖｒｅｆ）となり、クロック信号ＣＬＫが”Ｌ”の期間（ｔ９からｔ１０までの期間）には、それぞれ、Ｃｉ・（Ｖｘ＋Ｖｏｆｆ−Ｖｒｅｆ）、Ｃｆ・（Ｖｘ＋Ｖｏｆｆ−Ｖｏｕｔ）で表現される。この場合も、各スイッチ６２・６４・６６の切り換えの際、両キャパシタ６５・６３に蓄積された電荷の和が変化しないため、以下の式（５）に示すように、
Ｖｏｕｔ＝Ｖｒｅｆ …（５）
となり、制御信号ＳＨが無効を示す入力電圧Ｖは、出力電圧Ｖｏｕｔに影響しなくなる。
【００６０】
この結果、例えば、図４に示すように、Ｎ個の入力キャパシタ６５1 〜６５N を有する演算部６の場合は、以下の式（６）に示すように、
【００６１】
【数３】
【００６２】
が成立する。なお、上式（６）において、Ｆ（ｊ）は、入力電圧Ｖj に対応する係数値ｐj が存在する場合（入力電圧Ｖj が有効な場合）、係数値ｐj と同じ値を示し、存在しない場合は、０を示す関数である。
【００６３】
ここで、上記構成では、スイッチ６６の動作に拘わらず、スイッチ６２が導通している間、反転増幅器６１の入力ノードには、入出力間電圧を０にできる量の電荷が蓄積され、スイッチ６２を切り換えても保たれる。したがって、上記式（３）ないし式（６）に示すように、出力電圧Ｖｏｕｔは、反転増幅器６１の動作電位Ｖｘおよびオフセット電圧Ｖｏｆｆの影響を受けず、両キャパシタ６３・６５の容量と、入力電圧Ｖと、基準電圧Ｖｒｅｆとのみから算出される値となる。また、反転増幅器６１の入力電位は、クロック信号ＣＬＫ毎に確定する。これらの結果、演算部６は、特に、リフレッシュ期間を設けなくても、出力電圧Ｖｏｕｔ−Ｖｒｅｆとして、高精度な相関値Ｚを出力し続けることができる。
【００６４】
また、上記構成では、各サンプルホールド回路２１がサンプル値をホールドしていない期間、スイッチ６６が基準電圧Ｖｒｅｆ側を選択しているので、当該サンプルホールド回路２１の出力は、例えば、入力キャパシタ６５など、スイッチ６６の後段の回路から回路的に切り離されている。この結果、サンプルホールド回路２１の負荷が軽減されるため、サンプルホールド回路２１が出力を駆動する能力を従来と同一に設定した場合であっても、サンプルホールド回路２１のセトリングタイムを短縮できる。
【００６５】
なお、上記の説明では、出力電圧Ｖｓのうちに、相関演算に使用しないものが存在する場合を例にして説明しているが、上記演算部６は、例えば、２系統のサンプルホールド部２を設け、一方がリフレッシュしている間に他方が出力電圧Ｖｓを出力する構成などのように、相関演算に使用する出力電圧Ｖｓのみが演算部６へ入力される場合にも適用できる。この場合は、制御信号Ｐ１は、例えば、図９に示すように、図６に示す回路からＯＲ回路８２を除去した回路によって生成できる。ここで、各入力電圧Ｖが常に有効なので、演算部６の出力電圧Ｖｏｕｔは、以下に示すように、
【００６６】
【数４】
【００６７】
を満たす値となる。なお、この場合でも、式（６）と同様に、出力電圧Ｖｏｕｔは、反転増幅器６１のオフセット電圧Ｖｏｆｆおよび動作電位Ｖｘの影響を受けず、反転増幅器６１の入力電位は、クロック信号ＣＬＫ毎に確定する。それゆえ、演算部６は、特に、リフレッシュ期間を設けなくても、高精度に相関値Ｚを演算し続けることができる。
【００６８】
出力電圧Ｖｓの全てを相関演算するか否かに拘わらず、演算部６は、上記式（６）あるいは式（７）に示すように、図１に示すアナログ入力信号Ａｉｎのサンプル値（出力電圧Ｖｓ）毎に、クロック信号ＣＬＫの現周期にて対応する係数値ｐで重み付けして加算する。この結果、上述の式（１）にて説明したように、理想的には、相関値Ｚは、相関フィルタ系列Ｐの１周期内で１回だけ拡散され、アナログ入力信号Ａｉｎと相関フィルタ系列Ｐとが同期した瞬間にピーク値となる。それゆえ、マッチトフィルタ１が、相関フィルタ係数レジスタ４によって相関フィルタ系列Ｐを巡回させながら、クロック信号ＣＬＫ毎に相関演算し、かつ、出力電圧Ｖｏｕｔのピーク値を検出することで、相関フィルタ系列Ｐの位相とアナログ入力信号Ａｉｎとの位相とを合わせることができる。
【００６９】
ここで、図２１に示す従来のマッチトフィルタ１０１は、加算系加算回路１０４・減算系加算回路１０５との双方を必要としている。したがって、消費電力を低減するために、容量結合型の回路を用いた場合、少なくとも入力の数の２倍の入力キャパシタを必要とする。ここで、入力の数は、例えば、１２８個など、相関フィルタ系列Ｐの系列長ｍより長く設定されており、キャパシタは、抵抗などと比較すると集積しにくいので、より広いダイエリアが必要になる。
【００７０】
これに対して、本実施形態に係るマッチトフィルタ１では、容量結合型の回路であるにも拘わらず、入力キャパシタ６５の数が、入力の数と同一、すなわち、上記従来の構成の半分にまで、大幅に削減される。この結果、マッチトフィルタ１の回路規模を大幅に削減でき、ダイエリアを大幅に縮小できる。
【００７１】
なお、図６および図９に示すように、サンプルホールド部２の全ての出力電圧Ｖｓのうち、使用しない出力電圧Ｖｓがある方が、スイッチ制御回路８の構成がやや複雑になる。ただし、マッチトフィルタ１全体で比較すると、全ての出力電圧Ｖｓを相関演算で使用できるように、２系統のサンプルホールド部２を設ける場合は、単一系統のサンプルホールド部２の２倍の回路規模を必要とする。ここで、上記サンプルホールド部２は、消費電力を低減するために、多くの場合、容量結合型の回路で構成されている。したがって、２系統のサンプルホールド部２を設けると、集積が困難な容量が少なくとも系列長ｍ個だけ余分に必要となり、スイッチ制御回路８にて削減されるダイエリアと比較して、極めて広いダイエリアが必要となる。これに対して、図１に示すサンプルホールド部２は、系列長ｍに比べて少ない数（例えば、１個など）のサンプルホールド回路２１を設けることで、各サンプルホールド回路２１をリフレッシュしているため、サンプルホールド部２の回路規模およびダイエリアの拡大を低減できる。この結果、マッチトフィルタ１全体でみると、図１に示す構成の方が回路規模およびダイエリアを削減できる。
【００７２】
〔第２の実施形態〕
ところで、上記第１の実施形態に示すように、クロック信号ＣＬＫと相関信号ＰＨとから生成される制御信号Ｐ１に基づいて、各スイッチ６６が基準電圧Ｖｒｅｆ側と入力電圧Ｖ側とを切り換える場合、制御信号Ｐ１には、両信号ＣＬＫ・ＰＨのタイミングのズレ（Ｔｎ）によって、図１０に示すような髭状のノイズＮＯが発生しやすい。当該ノイズＮＯは、極めて高い周波数成分を持っているため、マッチトフィルタ１の演算精度や、周囲の回路へ悪影響を及ぼす虞れがある。
【００７３】
さらに、反転増幅器６１の入力ノードには、スイッチ６２がｏｆｆとなる時点の電荷が保存されるため、上記ノイズＮＯによって、例えば、スイッチ６２がｏｆｆになるより前にスイッチ６６が切り換えられると、上述の式（３）ないし式（７）が成立しなくなり、演算部６が正しい相関値を算出できなくなる。また、スイッチ６２がｏｎまたはｏｆｆの状態では、スイッチ６６を切り換えても入力ノードの電荷は、変化しないが、反転増幅器６１の入力電位が変化する。したがって、出力電圧Ｖｏｕｔが不所望に変動してしまう。
【００７４】
これらの結果、上記ノイズＮＯの発生を防止する方が好ましい。ところが、上記ノイズＮＯは、両信号ＣＬＫ・ＰＨのタイミングのズレによって生じるため、回避することが非常に困難である。
【００７５】
これに対して、本実施形態では、両信号ＣＬＫ・ＰＨにタイミングのズレが発生した場合であっても、高精度に相関値を算出可能なマッチトフィルタについて説明する。すなわち、図１１に示すように、上記マッチトフィルタ１ｂは、図１に示す各スイッチ６６の代わりに、対応する相関信号ＰＨに基づいて、基準電圧Ｖｒｅｆと入力電圧Ｖとを相補的に切り換えるスイッチ（第４スイッチ）６７・６８と、クロック信号ＣＬＫに同期して、両スイッチ６７・６８の一方を入力キャパシタ６５に接続するスイッチ（第５スイッチ）６９とを備えている。また、スイッチ制御回路８に代えて、スイッチ６７への制御信号Ｐ２およびスイッチ６８への制御信号Ｐ３を出力するスイッチ制御回路８ｂが設けられている。なお、上記各スイッチ６７ないし６９は、スイッチ６６に代えて設けられるものであり、各サンプルホールド回路２１のそれぞれに対応して設けられている。
【００７６】
さらに、マッチトフィルタ１ｂは、上記両スイッチ６９に比べて、上記スイッチ６７・６８の切り換えを遅延させるディレイ回路（遅延手段）１０を備えている。上記ディレイ回路１０は、例えば、図１２に示すように、ＣＭＯＳのインバータＩｎ１およびＩｎ２を縦続接続して構成されており、入力電圧Ｖｉｎは、両インバータＩｎ１・Ｉｎ２の遅延時間の分だけ遅延して出力される。なお、残余の構成は、図１の構成と同様なので、同一の機能を有する部材には、同じ参照符号を付して説明を省略する。
【００７７】
本実施形態の場合、上記ディレイ回路１０は、クロック信号ＣＬＫを遅延して、サンプルホールド部２および相関フィルタ係数レジスタ４へ入力している。これにより、両スイッチ６７・６８の制御信号Ｐ２・Ｐ３の基準となる信号のタイミング、すなわち、サンプリング用の制御信号ＳＨおよび相関信号ＰＨのタイミングが遅延される。一方、上記スイッチ６２、６４、および各スイッチ６９には、ディレイ回路１０を介さずにクロック信号ＣＬＫが入力されている。この結果、図１３に示すように、両スイッチ６７・６８の切り換えタイミングを、これらのスイッチ６２・６４・６９の切り換えタイミングよりも、時間Ｔｄだけ、遅延させることができる。なお、遅延時間Ｔｄは、両スイッチ６７・６８の切り換えタイミングの方が常に遅くなるような値に設定される。ただし、演算部６ｂが相関値を出力している間に、上記各スイッチ６７・６８が切り換えられると、反転増幅器６１の入力電位が変化して、出力電圧Ｖｏｕｔを変化させる。それゆえ、遅延時間Ｔｄは、上記条件を満たした範囲内で、できるだけ短く設定される。
【００７８】
演算部６ｂが、全ての入力電圧Ｖを用いて相関演算する場合、スイッチ制御回路８ｂは、ディレイ回路１０にて遅延された相関信号ＰＨのみに基づき、上記スイッチ６７・６８を相補的に制御する。この場合は、例えば、相関信号ＰＨを制御信号Ｐ２としてスイッチ６７へ印加し、相関信号ＰＨの反転信号を制御信号Ｐ３としてスイッチ６８へ入力してもよい。また、同じ相関信号ＰＨを両スイッチ６７・６８へ印加し、相関信号ＰＨが”Ｈ”の場合に選択する側が両スイッチ６７・６８で異なるように設定してもよい。いずれの場合であっても、図５と同様に、スイッチ制御回路８ｂは、係数値ｐ＝＋１の場合は、クロック信号ＣＬＫが”Ｈ”の期間中、スイッチ６９が、両スイッチ６７・６８のうち、基準電圧Ｖｒｅｆ側を選択したスイッチと、入力キャパシタ６５とを接続し、クロック信号ＣＬＫが”Ｌ”の期間中、入力電圧Ｖ側が選択されたスイッチを選択する。これとは逆に、係数値ｐ＝−１の場合、クロック信号ＣＬＫが”Ｈ”の期間中、両スイッチ６７・６８のうち、入力電圧Ｖを選択したスイッチが選択され、”Ｌ”の期間中、基準電圧Ｖｒｅｆを選択したスイッチが選択される。
【００７９】
一方、本実施形態のように、サンプルホールド回路２１の出力電圧Ｖｓが相関演算に使用されるか否かを、サンプリング用の制御信号ＳＨとして与える場合は、上記両スイッチ６７・６８の制御信号Ｐ２・Ｐ３は、例えば、図１４に示すように、ＯＲ回路８３（８４）によって、相関信号ＰＨ（ＰＨの反転信号）と上記制御信号ＳＨとの論理和として算出される。これにより、制御信号ＳＨがサンプリングを示してる場合など、対応する出力電圧Ｖｓが無効であると指示された場合、上記両スイッチ６７・６８は、相補的な動作から離れ、共に基準電圧Ｖｒｅｆを選択できる。これにより、上述の式（６）と同様に、使用しない出力電圧Ｖｓが存在する場合であっても、何ら支障なく、高精度に相関演算できる。さらに、サンプリング期間中、サンプルホールド回路２１の後段回路と遮断されるので、負荷が軽減され、より早い速度でサンプリングできる。
【００８０】
ここで、図１４に示すＯＲ回路８３・８４を設けた場合、マッチトフィルタ１ｂは、図１５に示すようになる。当該マッチトフィルタ１ｂでは、相関フィルタ係数レジスタ４のレジスタ４１が、相関信号ＰＨをＯＲ回路８３へ印加し、相関信号ＰＨの反転信号をＯＲ回路８４へ出力している。
【００８１】
いずれの場合であっても、図１６に示す演算部６ｂでは、両スイッチ６７・６８の切り換えタイミングが遅延されているので、両スイッチ６７・６８は、スイッチ６２・６４・６９の動作が確定した後で切り換えられる。この結果、スイッチ６２が遮断される前の時点における両スイッチ６７・６８の切り換えを防止できる。
【００８２】
また、スイッチ６７・６８は、相関信号ＰＨに基づいて生成される制御信号Ｐ２およびＰ３によって制御されており、スイッチ６９は、クロック信号ＣＬＫによって切り換えられる。これにより、クロック信号ＣＬＫおよび相関信号ＰＨから生成される単一の制御信号Ｐ１を使用せずに、図１に示すスイッチ６６と同様の電圧を入力キャパシタ６５へ印加できる。この結果、上記第１の実施形態よりも、より低ノイズなマッチトフィルタ１ｂを実現できる。また、上記両信号ＣＬＫ・ＰＨのタイミングに微小なタイミングのズレが発生したとしても、遅延時間Ｔｄの設定によって、スイッチ６７・６８の切り換え間隔の最小値を所望の値以上に設定できる。この結果、両スイッチ６７・６８の切り換えに起因するノイズの周波数を抑制でき、ノイズの大きさが、さらに低減される。加えて、基本的には、スイッチ６６に代えて、スイッチ６７ないし６９を設けるだけなので、比較的容易な回路構成で実現できる。
【００８３】
なお、本実施形態に係るディレイ回路１０は、サンプルホールド部２および相関フィルタ係数レジスタ４へのクロック信号ＣＬＫを遅延させているが、これに限らず、例えば、各スイッチ６７・６８の制御信号Ｐ２・Ｐ３自体を遅延させるなど、他の信号を遅延させてもよい。両スイッチ６７・６８の切り換えタイミングを遅延できれば、本実施形態と同様の効果が得られる。ただし、ディレイ回路１０のように、上記サンプルホールド部２および相関フィルタ係数レジスタ４へのクロック信号ＣＬＫを遅延させれば、１つのディレイ回路１０で、全てのスイッチ６７・６８の切り換えタイミングを遅延させることができるので、回路規模をさらに削減できる。
【００８４】
また、本実施形態では、入力キャパシタ６５の入力側にスイッチ６７ないし６９を有する構成において、ディレイ回路１０を設けた場合について説明したが、図１に示すマッチトフィルタ１に、ディレイ回路１０を設けて、スイッチ６６の切り換えタイミングをスイッチ６２の切り換えタイミングよりも遅延させてもよい。さらに、クロック信号ＣＬＫの代わりに、ディレイ回路１０により遅延した信号で、スイッチ６４を切り換えてもよい。いずれの場合であっても、スイッチ６２が遮断されるまで、他のスイッチ（６４・６６・６７〜６９）の切り換えタイミングを遅延できれば、各スイッチ６２・６４・６６〜６９を切り換える信号で、タイミングのズレが発生した場合でも、反転増幅器６１の入力ノードの電荷が確実に保存される。この結果、スイッチ６２の遮断前に、他のスイッチ（６４・６６・６７〜６９）が切り換えられることによって発生する演算誤差を低減でき、より高精度なマッチトフィルタ１（１ｂ）を実現できる。
【００８５】
〔第３の実施形態〕
ところで、上記第１および第２の実施形態では、演算部６の反転増幅器６１がインバータによって実現されている場合を例にして説明した。これに対して、本実施形態では、差動増幅器７０によって、反転増幅器を実現する場合を例にして説明する。
【００８６】
すなわち、図４に示す演算部６において、反転増幅器６１を差動増幅器７０で置換すると、図１７に示す演算部６ｄとなる。また、図１２に示す演算部６ｂにおいて、反転増幅器６１を差動増幅器７０で置換すると、図１８に示す演算部６ｅとなる。
【００８７】
これらの演算部６ｄ（６ｅ）では、差動増幅器７０の非反転入力端に、所定の電圧Ｖａが印加され、反転入力端は、上記反転増幅器６１の入力と同様に、各入力キャパシタ６５1 〜６５N に接続される。これにより、反転増幅器が構成され、演算部６ｄは、上記演算部６と同様に、演算部６ｅは、演算部６ｂと同様に動作する。これにより、安定して動作可能で、高速かつ高精度に相関値を算出可能なマッチトフィルタを実現できる。
【００８８】
なお、図１７および図１８では、演算部６ｄ（６ｅ）の入出力が非平衡の場合について説明したが、これに限るものではない。例えば、差動増幅器７０の非反転入力側にも、反転入力側と同様に、各部材６５および６６…を設けて、差動入力の演算部を実現することもできる。この場合は、シングルエンド出力の差動増幅器７０を用い、反転入力側のスイッチ６２・６４を当該出力に接続すると共に、非反転入力端と所定の電位（Ｖａ）との間にキャパシタを設ければ、差動入力−シングルエンド出力の演算部を実現できる。また、差動出力の差動増幅器７０を用い、非反転入力側に反転入力側と同様の部材６２ないし６４をさらに設けると共に、非反転入力側のスイッチ６２・６４を反転出力に接続し、反転出力側のスイッチ６２・６４を非反転出力に接続すれば、差動入力−差動出力の演算部を実現できる。入出力が差動であるか否に拘わらず、反転増幅器を構成できれば、本実施形態と同様の効果が得られる。ただし、入出力を差動にした場合は、非平衡の場合よりも回路構成が複雑になる一方で、ダイナミックレンジを拡大できる。
【００８９】
〔第４の実施形態〕
上記第１ないし第３の実施形態では、マッチトフィルタ１（１ｂ）が単一の演算部６（６ｂ・６ｄ・６ｅ）を備えている場合を例にして説明した。ところが、一般に、サンプルホールド回路２１の駆動能力や入力キャパシタ６５の容量は制限されているため、上記構成の演算部６（６ｂ・６ｄ・６ｅ）では、入力の数（入力キャパシタ６５の数）が制限されてしまう。
【００９０】
これに対して、本実施形態では、上記駆動能力や容量が制限されている場合であっても、例えば、相関フィルタ系列Ｐの系列長ｍが長い場合など、必要なタップ数が多い場合にも適用可能なマッチトフィルタについて説明する。なお、以下では、第１の実施形態に係るマッチトフィルタ１のタップ数を増加させる場合を例にして説明するが、当然ながら、第２および第３の実施形態に係るマッチトフィルタ１ｂにも適用できる。
【００９１】
例えば、図１９に示すように、上記マッチトフィルタ１ｆにおいて、サンプルホールド部２は、ｕ個のサンプルホールド回路２１からなるｖ個のブロック２４1 〜２４v に分けられており、各ブロック２４1 〜２４ｖ毎に、演算部６1 〜６v が設けられている。各演算部６は、対応するブロック２４からの出力電圧Ｖｓと、サンプリング用の制御信号ＳＨおよび相関信号ＰＨとに基づいて、第１段目の相関値を出力電圧Ｖｏｕｔとして出力する。さらに、各演算部６1 〜６v の出力電圧Ｖｏｕｔ1 〜Ｖｏｕｔv は、加算回路（加算器）１２にて合計され、最終的な出力電圧Ｖｏｕｔとして出力される。なお、サンプルホールド制御回路２２や相関フィルタ係数レジスタ４およびスイッチ制御回路８などは、第１の実施形態と同一の構成であるため、図示および説明を省略する。
【００９２】
これにより、マッチトフィルタ１ｆの出力電圧Ｖｏｕｔは、以下の式（８）に示すように、
【００９３】
【数５】
【００９４】
となる。なお、上式（８）において、Ｃｉjkは、ｋ番目のブロック２４k におけるｊ番目の入力キャパシタ６５j の容量を示している。同様に、Ｖjkは、ｋ番目のブロック２４k において、ｊ番目の入力電圧を示しており、Ｆ（ｊｋ）は、入力電圧Ｖjkを相関演算に使用する場合、当該入力電圧Ｖjkに対応する係数値を示し、使用しない場合、０となる関数である。この結果、上述の式（６）と同様、高精度な相関値を算出できる。
【００９５】
したがって、必要なタップ数の増加に応じて、ブロック２４の数ｖを増加させれば、各演算部６毎の入力の数を抑制できる。これにより、必要なタップ数が多い場合であっても、何ら支障なく相関値を算出できる。なお、上式（８）では、式（６）と同様に、入力電圧Ｖのうちの一部が無効な場合を例にして説明したが、当然ながら、全ての入力電圧Ｖに基づいて算出する場合であっても、上記各実施形態と同様に、高精度な相関値を算出できる。
【００９６】
ところで、演算部６と同様に、加算回路１２の入力数も制限されている。したがって、さらに、多くの入力タップ数が必要な場合には、図２０に示すマッチトフィルタ１ｇのように、各演算部６…の出力を多段に加算して、相関値を算出してもよい。当該マッチトフィルタ１ｇは、３段構成のマッチトフィルタであり、サンプルホールド部２の出力電圧Ｖｓは、初段の演算部６…にて相関演算される。また、各演算部６は、複数のブロック７１…に分割されており、次段の加算回路１２…は、対応するブロック７１に設けられた演算部６の出力電圧を合計する。さらに、上記加算回路１２…の出力は、３段目の加算回路（加算器）１４にて合計され、相関出力として出力される。
【００９７】
このように、演算部６および加算回路１２（１４）の段数を増加させることによって、任意の数のタップ数を有するマッチトフィルタを実現できる。なお、上記では、サンプルホールド回路２１や演算部６を等分する場合を例にして説明したが、各ブロック２４（７１）中のサンプルホールド回路２１や演算部６は、任意の数に設定できる。
【００９８】
【発明の効果】
請求項１の発明に係るマッチトフィルタは、以上のように、入力キャパシタの入力側に設けられ、上記入力電圧および所定の基準電圧の一方を選択する第１スイッチと、上記入力電圧を相関演算に使用する場合には、当該入力電圧を加算するか、減算するかを示す相関フィルタ係数に基づいて、上記第１の時点よりも前の第２の時点で、上記第１スイッチが選択する側を決定すると共に、当該第２の時点から上記第１の時点までの間に、上記入力キャパシタおよび帰還キャパシタに蓄積された電荷の総量を保存したまま、当該第１スイッチを切り換える制御手段とを備えている構成である。
【００９９】
上記構成によれば、制御手段が相関フィルタ係数に基づき、上記選択側を決定することによって、第１スイッチの切り換え時に帰還キャパシタの蓄積電荷が変化する方向を制御できる。これにより、入力電圧を加算するか、減算するかを制御でき、単一系統の加算回路のみで相関演算できる。この結果、小さな回路規模およびダイエリアで製造可能で、かつ、演算精度の高いマッチトフィルタを実現できるという効果を奏する。
【０１００】
本発明に係るマッチトフィルタは、以上のように、上記構成に加えて、上記第１スイッチが上記第２の時点で選択する側を選択してから、当該第１スイッチが切り換えられるまでの間に当該入力端子の電位を決定する電位決定手段を備えている構成である。
【０１０１】
上記構成によれば、上記入力端子の電位が相関演算毎に決定されるため、マッチトフィルタは、相関演算を休止してリフレッシュする期間を設けなくても、第１スイッチの切り換え後における反転増幅器の出力電圧として、正確な相関演算値を出力し続けることができるという効果を奏する。
【０１０２】
本発明に係るマッチトフィルタは、以上のように、上記構成に加えて、上記電位決定手段は、上記反転増幅器の入出力間の導通および遮断を切り換える第２スイッチであり、当該第２スイッチに略同期して、上記帰還キャパシタの出力側端部へ、上記基準電圧を印加するか、上記反転増幅器の出力電圧を印加するかを選択する第３スイッチが設けられている構成である。
【０１０３】
上記構成によれば、第２スイッチが導通している間、帰還キャパシタには、反転増幅器のオフセット電圧と動作電位とに応じた電荷が蓄積されるので、オフセット誤差を除去できる。この結果、マッチトフィルタの演算精度をさらに向上できるという効果を奏する。
【０１０４】
本発明に係るマッチトフィルタは、以上のように、上記構成に加えて、上記第１スイッチには、互いに相補的に動作し、上記基準電圧と入力電圧とを、上記相関フィルタ係数に基づいて切り換える２つの第４スイッチと、当該第１スイッチの切り換えタイミングに合わせて、上記両第４スイッチの一方を選択する第５スイッチとが設けられている構成である。
【０１０５】
上記構成によれば、第４および第５スイッチが別々の制御信号で制御されるので、相関フィルタ係数を示す信号と、第１スイッチの切り換えタイミングを指示する信号との間にタイミングのズレが発生した場合であっても、これらの制御信号には、髭状のノイズが発生しない。この結果、第１スイッチを単一のスイッチで形成する場合に比べて、よりノイズの少ないマッチトフィルタを実現できるという効果を奏する。
【０１０６】
本発明に係るマッチトフィルタは、以上のように、上記構成に加えて、上記制御手段は、上記第２スイッチの切り換え時点の後まで、上記第１あるいは第３スイッチの切り換えタイミングを遅延させる遅延手段を備えている構成である。
【０１０７】
上記構成によれば、上記第１あるいは第３スイッチは、第２スイッチが確定した状態で切り換えられるので、第１ないし第３スイッチの切り換えに使用される信号間にタイミングのズレが発生した場合であっても、第１あるいは第３スイッチの誤動作を防止でき、当該誤動作に起因する演算誤差の発生を防止できるという効果を奏する。
【０１０８】
本発明に係るマッチトフィルタは、以上のように、上記構成に加えて、上記制御手段は、上記入力電圧を相関演算に使用しない場合、上記第１スイッチが上記基準電圧を選択するように制御する構成である。
【０１０９】
それゆえ、第１スイッチが基準電圧を選択している間、入力電圧を印加する回路の負荷を低減できると共に、第１スイッチの前段に回路を付加することなく、当該第１スイッチに対応する入力電圧を、相関演算に対して無効にできるという効果を奏する。
【０１１０】
本発明に係るマッチトフィルタは、以上のように、上記構成に加えて、上記反転増幅器と帰還キャパシタと入力キャパシタと第１スイッチと制御手段とを有する複数の演算部と、各演算部の出力を合計する加算器とを備えている構成である。
【０１１１】
上記構成によれば、１つの演算部へ入力される入力電圧の数を抑制できるので、１つの反転増幅器へ接続可能な入力キャパシタの数が制限されている場合であっても、それ以上のタップ数を有するマッチトフィルタを実現できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すものであり、マッチトフィルタの要部構成を示すブロック図である。
【図２】上記マッチトフィルタにおいて、サンプルホールド制御回路の構成例を示すブロック図である。
【図３】上記マッチトフィルタにおいて、相関フィルタ係数レジスタの構成例を示すブロック図である。
【図４】上記マッチトフィルタの演算部を示す回路図である。
【図５】上記マッチトフィルタにおいて、各スイッチの状態を示す説明図である。
【図６】上記マッチトフィルタにおいて、スイッチ制御回路の構成例を示す回路図である。
【図７】上記演算部の動作を説明するものであり、演算部を簡略化した回路図である。
【図８】上記演算部の動作を説明するタイミングチャートである。
【図９】上記マッチトフィルタの変形例を示すものであり、スイッチ制御回路を示す回路図である。
【図１０】上記マッチトフィルタの動作を示すタイミングチャートである。
【図１１】本発明の他の実施形態を示すものであり、マッチトフィルタの要部構成を示すブロック図である。
【図１２】上記マッチトフィルタにおいて、ディレイ回路の構成例を示す回路図である。
【図１３】上記マッチトフィルタの動作を示すタイミングチャートである。
【図１４】上記マッチトフィルタにおいて、スイッチ制御回路の構成例を示す回路図である。
【図１５】上記スイッチ制御回路を用いたマッチトフィルタの構成例を示すブロック図である。
【図１６】上記マッチトフィルタの演算部を示す回路図である。
【図１７】本発明のさらに他の実施形態を示すものであり、マッチトフィルタの演算部を示す回路図である。
【図１８】上記マッチトフィルタの変形例を示すものであり、マッチトフィルタの演算部を示す回路図である。
【図１９】本発明のまた別の実施形態を示すものであり、マッチトフィルタの要部構成を示すブロック図である。
【図２０】上記マッチトフィルタの変形例を示すものであり、マッチトフィルタの要部構成を示すブロック図である。
【図２１】従来例を示すものであり、マッチトフィルタの要部構成を示すブロック図である。
【符号の説明】
１・１ｂ・１ｆ・１ｇ マッチトフィルタ
６・６ｂ・６ｄ・６ｅ 演算部
８・８ｂ スイッチ制御回路（制御手段）
１０ ディレイ回路（遅延手段）
１２・１４ 加算回路（加算器）
６１ 反転増幅器
６２ スイッチ（第２スイッチ）
６３ 帰還キャパシタ
６４ スイッチ（第３スイッチ）
６５1 〜６５N 入力キャパシタ
６６1 〜６６N スイッチ（第１スイッチ）
６７1 〜６７N ・６８1 〜６８N スイッチ（第１、第４スイッチ）
６９1 〜６９N スイッチ（第１、第５スイッチ）
７０ 差動増幅器（反転増幅器）
【発明の属する技術分野】
本発明は、例えば、移動体通信や無線ＬＡＮ（ Local Area Network ）など、スペクトル拡散技術を応用した通信システムの復調器にて、同期捕捉、同期追跡あるいは逆拡散する際などに好適に用いられるものであり、アナログ入力信号と、２値符号系列との相関値を計算するマッチトフィルタに関するものである。
【０００２】
【従来の技術】
近年では、移動体通信システムや無線ＬＡＮシステムなどが急速に普及しており、その際の通信方式の一つとして、スペクトル拡散技術が使用されつつある。これらのスペクトル拡散技術を応用した通信システムでは、復調器での同期捕捉、同期追跡あるいは逆拡散のために、マッチトフィルタが用いられる。
【０００３】
マッチトフィルタは、所定の周期Ｔｃにて順次与えられる２値の相関フィルタ系列Ｐと、アナログ入力信号Ａｉｎとの相関値Ｚを計算するものである。具体的には、上記アナログ入力信号Ａｉｎを上記周期Ｔｃにてサンプリングしたサンプル値系列をＳ、相関フィルタ系列Ｐの系列長をｍとすると、ある時点ｔまでのサンプル値系列Ｓを用いて算出した相関値Ｚ（ｔ）は、以下の式（１）に示すように、
【０００４】
【数１】
となる。なお、上式（１）において、ｐi は、相関フィルタ系列Ｐのｉ番目の係数値であり、”＋１”あるいは”−１”の値を取る。また、ｓ(t-i) は、サンプル値系列Ｓのうち、時点ｔからｉ個だけ前のサンプル値を示している。なお、スペクトル拡散技術では、上記相関フィルタ系列Ｐとして、ＰＮ（ Pseudorandom Noise ）符号が使用されることが多く、復調器で使用する場合、上記相関フィルタ系列Ｐは、変調時に使用した２値符号系列に応じて設定される。
【０００６】
上記の式（１）において、アナログ入力信号Ａｉｎと相関フィルタ系列Ｐとが同期している場合、ｓ(t-j) ・ｐ(m-j) の符号は、外乱によって変化した部分を除いて、全て同一となる。この結果、相関値Ｚ（ｔ）は、ピーク値となる。一方、両者が同期していない場合は、ｓ(t-j) ・ｐ(m-j) の符号が同一とならず、相関値Ｚ（ｔ）の大きさは、低い値に保たれる。したがって、マッチトフィルタの出力Ｚ（ｔ）のピーク位置を検出することによって、両者の同期捕捉などを高速に行うことができる。
【０００７】
ここで、例えば、特開平９−４６２３１号公報などに示すように、従来のマッチトフィルタは、相関値Ｚ（ｔ）を算出する際、上記式（１）を変形して、
【０００８】
【数２】
とし、上式（２）中の２つの項に対応した加算回路を設けて、相関値Ｚ（ｔ）を算出している。なお、上式（２）において、Ｆ１（ｉ）は、ｐi が”＋１”の場合のみ”１”、それ以外のときは”０”となる関数であり、Ｆ２（ｉ）は、ｐi が”−１”のときのみ、”１”、それ以外のときは”０”となる関数である。
【００１０】
具体的には、例えば、図２１に示すように、従来のマッチトフィルタ１０１では、演算部１０３において、サンプルホールド部１０２の出力電圧Ｖｓ1 …は、それぞれに対応する係数値ｐi の値に応じて、加算系加算回路１０４および減算系加算回路１０５の一方に振り分けられる。また、各系統の加算回路１０４・１０５は、全ての入力を加算して出力する。さらに、減算系加算回路１０５の出力は、符号反転回路１０７にて反転され、最終段の加算回路１０６は、上記加算系加算回路１０４の出力と、符号反転回路１０７の出力とを加算する。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来のマッチトフィルタ１０１では、相関値を算出する際、多段の加算を繰り返しているため、演算誤差が上重ねられる。この結果、出力される相関値の演算精度を向上することが難しいという問題を生じている。
【００１２】
例えば、係数値ｐi が”−１”の場合、サンプルホールド部１０２の出力電圧Ｖｓ1 …は、減算系加算回路１０５にて加算され、符号反転回路１０７にて反転された後、加算回路１０６へ入力される。この結果、減算系加算回路１０５、符号反転回路１０７および加算回路１０６における演算誤差が重畳される。
【００１３】
さらに、互いに別の両系統の加算回路１０４・１０５が必要になるため、回路規模が大きくなり、ＩＣ（ Integrated Circuit ）上に形成する場合、広いダイエリアが必要となる。また、両系統の加算回路１０４・１０５の入力数は、それぞれ、相関フィルタ系列Ｐの系列長ｍ以上に設定されるので、マッチトフィルタに必要な回路規模およびダイエリアは、系列長ｍの増大に伴い、益々増大する傾向にある。
【００１４】
ここで、マッチトフィルタ１０１は、例えば、移動体通信システムにおける移動局など、消費電力と回路規模との削減が強く要求される装置に設けられることが多い。したがって、多くの場合、上記各加算回路１０４・１０５・１０６および符号反転回路１０７は、容量結合型の回路によって実現される。ところが、容量結合型の回路は、入力の数と同じだけの入力キャパシタを必要とするので、２系統の加算回路１０４・１０５を設けた上記従来技術では、回路規模の増大とダイエリアの拡大とが極めて大きな問題となっている。
【００１５】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、少ない回路規模で実現可能でありながら、演算精度の高いマッチトフィルタを実現することにある。
【００１６】
【課題を解決するための手段】
本発明に係るマッチトフィルタは、上記課題を解決するために、反転増幅器と、上記反転増幅器の入力端子に一端が接続され、少なくとも相関演算値を出力する第１の時点には、当該反転増幅器の出力を入力端子へ帰還可能な帰還キャパシタと、上記反転増幅器の入力端子に一端が接続され、他端には、相関演算に使用する入力電圧を印加可能な入力キャパシタとを備えたマッチトフィルタにおいて、以下の手段を講じたことを特徴としている。
【００１７】
すなわち、上記入力キャパシタの入力側に設けられ、上記入力電圧および所定の基準電圧の一方を選択する第１スイッチと、上記入力電圧を相関演算に使用する場合には、当該入力電圧を加算するか、減算するかを示す相関フィルタ係数に基づいて、上記第１の時点よりも前の第２の時点で、上記第１スイッチが選択する側を決定すると共に、当該第２の時点から上記第１の時点までの間に、上記入力キャパシタおよび帰還キャパシタに蓄積された電荷の総量を保存したまま、当該第１スイッチを切り換える制御手段とを備えている。
【００１８】
なお、複数の入力電圧を用いて相関演算する場合は、各入力電圧毎に、入力キャパシタおよび第１スイッチが設けられる。さらに、上記反転増幅器は、例えば、インバータであってもよいし、差動増幅器を用いてもよい。また、反転増幅器の入力あるいは出力は、非平衡の信号であってもよいし、差動信号であってもよい。
【００１９】
上記構成において、入力電圧を相関演算に使用する場合、上記第１スイッチは、上記第２の時点で、基準電圧および入力電圧の一方を選択して、入力キャパシタの入力側（反転増幅器の反対側）へ印加する。これにより、入力キャパシタには、入力電圧と、反転増幅器の入力端子電圧との差に応じた電荷が蓄積される。
【００２０】
さらに、上記第１スイッチは、第２の時点から第１の時点までの間に、切り換えられる。ここで、第１スイッチの切り換えに拘わらず、入力キャパシタおよび帰還キャパシタに蓄積された電荷の総量は、反転増幅器の入力端子の電荷として保存されているので、帰還キャパシタに蓄積された電荷は、第１スイッチが入力キャパシタへ印加する電圧の変化に応じて変動する。この結果、第１スイッチの切り換え前と後との間で、反転増幅器の出力電圧が変動する幅は、入力電圧と基準電圧との差に比例した値になる。
【００２１】
また、上記蓄積電荷が変化する方向は、上記第２の時点で上記第１スイッチが基準電圧を選択している場合と、入力電圧を選択している場合とで異なる。したがって、制御手段が相関フィルタ係数に基づいて当該選択側を決定することによって、入力電圧を加算するか、減算するかを制御できる。
【００２２】
上記構成によれば、単一系統の加算回路のみで相関演算できるので、必要な回路規模を大幅に削減できる。また、マッチトフィルタにおいて、入力電圧毎に設けられる入力キャパシタの数は、１つであり、上記従来技術の１／２である。したがって、集積化が困難なキャパシタの数を大幅に削減できる。これらの結果、マッチトフィルタの回路規模およびダイエリアを削減できる。
【００２３】
加えて、各段の誤差が重畳される上記従来技術とは異なり、多段の回路を経由せずに相関演算できる。この結果、演算精度の高いマッチトフィルタを実現できる。
【００２４】
ところで、上記構成では、例えば、スイッチからの電荷の漏れなど、反転増幅器の入力端子での電荷の漏れによって、反転増幅器の入力端子の電荷が変動し、反転増幅器の動作点が変化する虞れがある。したがって、動作点の変動が許容範囲を越えるまでに、反転増幅器の入力端子へ電荷を注入したり、入力端子から電荷を放出させたりして、反転増幅器の動作点を定める（リフレッシュ）方がよい。ここで、リフレッシュのタイミングとしては、例えば、相関演算を複数回繰り返す度など、ある程度の時間が経過した後で相関演算を休止して、リフレッシュしてもよいが、この場合は、マッチトフィルタが相関演算できない期間が発生する。
【００２５】
これに対して、本発明に係るマッチトフィルタは、上記構成に加えて、上記第１スイッチが上記第２の時点で選択する側を選択してから、当該第１スイッチが切り換えられるまでの間に当該入力端子の電位を決定する電位決定手段を備えていることを特徴としている。なお、当該電位決定手段は、上記反転増幅器の入力端子の電荷注入あるいは放出によって、当該入力端子の電位を決定することができ、例えば、電荷注入時に導通するスイッチなどによって実現できる。また、例えば、紫外線消去可能なＥＰ−ＲＯＭなどのように、電荷を注入する際に光を照射することで、上記入力端子の電位を決定することもできる。なお、電位決定手段は、入力端子の電位を所定の電位に決定してもよいし、例えば、入出力間短絡時の反転増幅器の出力電圧など、反転増幅器のオフセット電圧に応じた電位に決定してもよい。
【００２６】
上記構成によれば、電位決定手段は、第１スイッチが切り換えられるまでの間に、反転増幅器の入力端子の電荷を増減する。これにより、第１スイッチの切り換え時点の直前において、入力端子の電位および出力電圧は、所定の値に決定される。この結果、マッチトフィルタは、第１スイッチの切り換え後における反転増幅器の出力電圧として、相関演算値を出力できる。
【００２７】
加えて、当該構成によれば、上記入力端子の電位が相関演算毎に決定されるため、相関演算を休止してリフレッシュする期間を設けなくても、マッチトフィルタは、正確な相関演算値を出力し続けることができる。
【００２８】
さらに、本発明に係るマッチトフィルタは、上記構成に加えて、上記電位決定手段は、上記反転増幅器の入出力間の導通および遮断を切り換える第２スイッチであり、当該第２スイッチに略同期して、上記帰還キャパシタの出力側端部へ、上記基準電圧を印加するか、上記反転増幅器の出力電圧を印加するかを選択する第３スイッチが設けられていることを特徴としている。
【００２９】
上記構成によれば、第２スイッチが導通している間、帰還キャパシタには、反転増幅器のオフセット電圧と動作電位とに応じた電荷が蓄積される。したがって、マッチトフィルタの製造時のプロセスバラツキによるオフセット電圧や動作電位に起因するオフセット誤差を除去できる。この結果、マッチトフィルタの演算精度をさらに向上できる。
【００３０】
ところで、上記第１スイッチを単一のスイッチで構成した場合、当該スイッチがいずれを選択するかを示す制御信号は、相関フィルタ係数を示す信号など、選択する側を決定する信号と、クロック信号など、切り換えタイミングを指示する信号とに基づいて生成される。ところが、両信号は、互いに独立した信号であり、タイミングを完全に一致させることが非常に難しい。この結果、両信号のタイミングのズレによって、上記制御信号に髭状のノイズが発生する虞れがある。
【００３１】
これに対して、本発明に係るマッチトフィルタは、上記構成に加えて、上記第１スイッチには、互いに相補的に動作し、上記基準電圧と入力電圧とを、上記相関フィルタ係数に基づいて切り換える２つの第４スイッチと、当該第１スイッチの切り換えタイミングに合わせて、上記両第４スイッチの一方を選択する第５スイッチとが設けられていることを特徴としている。
【００３２】
上記構成によれば、第４スイッチは、相関フィルタ係数を示す信号によって切り換えられ、第５スイッチは、第１スイッチの切り換えタイミングを指示する信号によって切り換えられる。したがって、両信号のタイミングにズレが発生した場合であっても、各スイッチを制御する信号に髭状のノイズが発生しない。この結果、第１スイッチを単一のスイッチで形成する場合に比べて、よりノイズの少ないマッチトフィルタを実現できる。
【００３３】
さらに、本発明に係るマッチトフィルタは、上記構成に加えて、上記制御手段は、上記第２スイッチの切り換え時点の後まで、上記第１あるいは第３スイッチの切り換えタイミングを遅延させる遅延手段を備えていることを特徴としている。
【００３４】
なお、遅延手段が切り換えタイミングを遅延させる方法は、例えば、第１あるいは第３スイッチの切り換えタイミングを示す信号自体を遅延させてもよいし、当該信号を生成する際に使用される信号を遅延させてもよい。また、遅延手段は、上記時点まで遅延できるように定められた時間だけ、これらの信号を遅延させてもよいし、例えば、第２スイッチなどの切り換えの終了を検出した後まで、当該信号を遅延させてもよい。なお、所定の時間だけ遅延させる方がより簡単な回路で実現できる。
【００３５】
上記構成によれば、上記第１あるいは第３スイッチは、第２スイッチが確定した状態で切り換えられる。したがって、例えば、相関フィルタ係数を示す信号やクロック信号など、第１ないし第３スイッチの切り換えに使用される信号間にタイミングのズレが発生した場合であっても、第１あるいは第３スイッチの誤動作を防止でき、当該誤動作に起因する演算誤差の発生を防止できる。
【００３６】
なお、第１あるいは第３スイッチの一方の切り換えタイミングを遅延できれば、ある程度の効果が得られるが、双方を遅延させた場合は、双方の誤動作に起因する演算誤差を削減できるため、より効果的である。
【００３７】
一方、本発明に係るマッチトフィルタは、上記構成に加えて、上記制御手段は、上記入力電圧を相関演算に使用しない場合、上記第１スイッチが上記基準電圧を選択するように制御することを特徴としている。なお、当該制御は、例えば、相関フィルタ係数を示す信号と入力電圧の有効／無効を示す信号との論理和を取るなどすれば、極めて容易に実現できる。
【００３８】
当該構成によれば、第１スイッチの切り換えによる帰還キャパシタの電荷移動が発生しない。この結果、第１スイッチの前段に回路を付加することなく、当該第１スイッチに対応する入力電圧を、相関演算に対して無効にできる。
【００３９】
また、第１スイッチが基準電圧を選択している間、例えば、サンプリングホールド回路など、入力電圧を印加する回路と、入力キャパシタとは、回路的に切り離されているので、当該回路の負荷を軽減できる。
【００４０】
さらに、本発明に係るマッチトフィルタは、上記構成に加えて、上記反転増幅器と帰還キャパシタと入力キャパシタと第１スイッチと制御手段とを有する複数の演算部と、各演算部の出力を合計する加算器とを備えていることを特徴としている。
【００４１】
上記構成によれば、各入力電圧は、幾つかの組に分けられ、各組毎に設けられた演算部へ入力される。各演算部は、対応する組の入力電圧を相関演算し、加算器は、各演算部の出力を加算する。これにより、多くのタップ数のマッチトフィルタが必要な場合であっても、１つの演算部へ入力される入力電圧の数を抑制できる。この結果、反転増幅器の駆動能力や入力容量などによって、１つの反転増幅器へ接続可能な入力キャパシタの数が制限されている場合であっても、それ以上のタップ数を有するマッチトフィルタを実現できる。
【００４２】
【発明の実施の形態】
〔第１の実施形態〕
本発明の一実施形態について図１ないし図９に基づいて説明すると以下の通りである。すなわち、本実施形態に係るマッチトフィルタは、所定の周期Ｔｃにて順次与えられる相関フィルタ系列Ｐと、アナログ入力信号Ａｉｎとの相関値Ｚを計算するものであり、例えば、移動体通信システムや無線ＬＡＮシステムなど、スペクトル拡散技術を応用した通信システムの復調器において、同期捕捉および逆拡散する際に好適に用いられている。
【００４３】
例えば、図１に示すように、上記マッチトフィルタ１は、相関演算に使用するアナログ入力信号Ａｉｎのサンプル値を出力するサンプルホールド部２と、相関フィルタ系列Ｐを格納する相関フィルタ係数レジスタ４と、両部材２・４の指示に基づいて相関演算する演算部６とを備えている。
【００４４】
上記サンプルホールド部２には、Ｎ個の互いに並列に設けられたサンプルホールド回路２１…と、各サンプルホールド回路２１を制御するサンプルホールド制御回路２２とが設けられており、サンプルホールド制御回路２２は、クロック信号ＣＬＫ毎に、サンプル値をホールドしていないサンプルホールド回路２１の１つに、アナログ入力信号Ａｉｎをサンプリングさせる。また、サンプルホールド制御回路２２は、各サンプルホールド回路２１…へ指示して、クロック信号ＣＬＫを基準にして、少なくとも、相関フィルタ系列Ｐの係数長ｍの周期だけ、それぞれのサンプル値をホールドさせる。
【００４５】
ここで、上記各サンプルホールド回路２１には、サンプリングしている間やリフレッシュしている間など、正確なサンプル値を出力できない期間が存在する。また、高精度に相関演算するために、サンプルホールド部２は、係数長ｍ個の出力電圧Ｖｓを演算部６へ印加する必要がある。したがって、あるサンプルホールド回路２１が正しいサンプル値を出力できない場合であっても、残余のサンプルホールド回路２１…の出力電圧Ｖｓを用いて相関演算できるように、本実施形態では、サンプルホールド回路２１の個数Ｎを、ｍより大きい数、例えば、ｍ＋１などに設定している。なお、余分なサンプルホールド回路２１の数は、１に限らず、サンプリング時のセトリング時間やリフレッシュ時間などに応じて任意の数を用意できる。例えば、セトリング時間およびリフレッシュ時間として、クロック信号ＣＬＫのｌ周期分の時間が必要な場合、上記個数Ｎは、ｍ＋ｌ以上に設定される。
【００４６】
本実施形態に係るサンプルホールド制御回路２２は、サンプリングするサンプルホールド回路２１がクロック信号ＣＬＫ毎に１段ずつズレるように、制御しており、例えば、図２に示すように、上記各サンプルホールド回路２１1 〜２１N に対応するレジスタ２３1 〜２３N を縦続接続して構成されている。また、初段のレジスタ２３1 の入力Ｄには、最終段のレジスタ２３N の出力Ｑが印加されており、各レジスタ２３1 〜２３N の出力Ｑは、クロック信号ＣＬＫに同期して、巡回するようにシフトする。各レジスタ２３の出力Ｑは、サンプリング／ホールドを制御する信号ＳＨとして、対応するサンプルホールド回路２１へ印加される。一方、各サンプルホールド回路２１は、信号ＳＨが”Ｈ”の場合、アナログ入力信号Ａｉｎをサンプリングし、信号ＳＨが”Ｌ”の間、当該サンプル値をホールドし続ける。
【００４７】
これにより、サンプルホールド部２は、出力電圧Ｖｓ1 からＶｓN のうちのｍ個の電圧として、相関演算に使用するサンプル値を出力できる。なお、以下では、例えば、レジスタ２３1 〜２３N など、各サンプルホールド回路２１1 〜２３N に対応して設けられた部材を参照する際、対応関係を特定する必要がある場合は、同じ英数字を添字に付して参照し、対応関係の特定が不要な場合、あるいは、総称する場合は、例えば、レジスタ２３のように、添字を付さずに参照する。
【００４８】
ここで、上記構成のサンプルホールド部２では、クロック信号ＣＬＫ毎に１段ずつ、サンプリングするサンプルホールド回路２１がズレており、かつ、各サンプルホールド回路２１がサンプルした値は、クロック信号ＣＬＫの少なくともｍ周期分だけホールドされる。この結果、各サンプルホールド回路２１の出力電圧Ｖｓは、相関フィルタ系列Ｐのうち、対応する係数値ｐがクロック信号ＣＬＫ毎に変化する。したがって、本実施形態に係る相関フィルタ係数レジスタ４は、現周期におけるサンプルホールド部２の各出力電圧Ｖｓ1 〜ＶｓN のそれぞれに対応する係数値ｐを示す信号（相関信号）ＰＨ1 〜ＰＨN を、各クロック信号ＣＬＫ毎に出力している。
【００４９】
具体的には、例えば、図３に示すように、相関フィルタ係数レジスタ４には、各サンプルホールド回路２１1 〜２１N に対応するレジスタ４１1 〜４１N が設けられている。各レジスタ４１は、互いに縦続に接続されており、初段のレジスタ４１1 の入力Ｄには、最終段のレジスタ４１N の出力Ｑが印加されている。また、各レジスタ４１の出力Ｑは、相関信号ＰＨとして、演算部６へ出力される。例えば、クロック信号ＣＬＫの現周期において、ｉ段目のサンプルホールド回路２１i に対応する係数値ｐi が”＋１”の場合、レジスタ４１i は、”Ｈ”を出力し、”−１”の場合は、”Ｌ”を出力する。
【００５０】
一方、本実施形態に係る演算部６は、Ｎ個の入力電圧Ｖ1 〜ＶN のうち、対応する信号ＳＨが有効を示す入力電圧を、相関フィルタ係数レジスタ４の指示に応じて”＋１”または”−１”を乗じた後で合計し、相関値Ｚを示す出力電圧Ｖｏｕｔとして出力する回路である。なお、上記入力電圧Ｖ1 〜ＶN は、サンプルホールド部２の出力電圧Ｖｓ1 〜ＶｓN として与えられる。
【００５１】
具体的には、例えば、図４に示すように、演算部６には、出力端子ｏｕｔに出力が接続された反転増幅器６１と、当該反転増幅器６１の入出力間を短絡可能なスイッチ６２と、反転増幅器６１の入力に一端が接続された帰還キャパシタ６３と、当該帰還キャパシタ６３の他端に、上記反転増幅器６１の出力を接続するか、あるいは、所定の基準電圧Ｖｒｅｆを印加するかを選択するスイッチ６４とが設けられている。また、上記反転増幅器６１の入力は、各入力電圧Ｖ1 〜ＶN に対応する入力キャパシタ６５1 〜６５N の一端に共通に接続される。なお、上記スイッチ６２が、特許請求の範囲に記載の第２スイッチに対応し、スイッチ６４が第３スイッチに対応している。また、反転増幅器６１は、後述の実施形態のように、差動増幅器を用いても実現できるが、本実施形態では、一例として、インバータを使用している。
【００５２】
さらに、本実施形態に係る演算部６には、上記各入力キャパシタ６５の他端と、対応するサンプルホールド回路２１との間に設けられ、入力電圧Ｖおよび基準電圧Ｖｒｅｆの一方を選択して、対応する入力キャパシタ６５へ印加するスイッチ（第１スイッチ）６６1 〜６６N と、クロック信号ＣＬＫに同期して、スイッチ６２・６４およびスイッチ６６1 〜６６N を制御するスイッチ制御回路（制御手段）８とが設けられている。
【００５３】
上記スイッチ制御回路８は、図５に示すように、クロック信号ＣＬＫが”Ｈ”の場合、スイッチ６２を導通（ｏｎ）させ、スイッチ６４に基準電圧Ｖｒｅｆ側を選択させる。一方、クロック信号ＣＬＫが”Ｌ”の場合は、スイッチ６２を遮断（ｏｆｆ）し、スイッチ６４に反転増幅器６１の出力側を選択させる。さらに、上記スイッチ制御回路８は、制御信号ＳＨがホールドを示し、かつ、係数値ｐ＝＋１を示す相関信号ＰＨが印加されている場合、対応するスイッチ６６と上記スイッチ６４とで、基準電圧Ｖｒｅｆ側を選択する期間が同一になるように、スイッチ６６を制御する。一方、上記制御信号ＳＨがホールドを示し、かつ、相関信号ＰＨが係数値ｐ＝−１を示す場合、基準電圧Ｖｒｅｆを選択する期間が、対応するスイッチ６６と上記スイッチ６４とで互いに異なるように、スイッチ６６を制御する。また、制御信号ＳＨがホールドを示していない場合、スイッチ制御回路８は、相関信号ＰＨおよびクロック信号ＣＬＫに拘わらず、常に、基準電圧Ｖｒｅｆ側を選択するように、スイッチ６６を制御する。
【００５４】
上記各制御信号Ｐ１は、対応するスイッチ６６への制御信号Ｐ１が”Ｌ”の場合、各スイッチ６６は、入力電圧Ｖ側を選択し、”Ｈ”の場合、基準電圧Ｖｒｅｆ側を選択するとすると、例えば、図６に示すように、クロック信号ＣＬＫと、対応する相関信号ＰＨとの排他的論理和の否定を算出するＸＮＯＲ回路８１と、当該ＸＮＯＲ回路８１の出力と、制御信号ＳＨとの論理和を算出し、制御信号Ｐ１として出力するＯＲ回路８２とで生成できる。なお、当該構成の場合、ＸＮＯＲ回路８１およびＯＲ回路８２は、スイッチ６６に対応してＮ個設けられる。
【００５５】
ここで、説明の簡略化のために、図７に示すように入力が１つの場合における演算部６の動作について、図８を参照して説明すると以下の通りである。すなわち、ｔ７以前の期間のように、入力電圧Ｖが有効である期間において、例えば、ｔ１からｔ３までのように、相関フィルタ系列Ｐの係数値ｐが”＋１”の期間（相関信号ＰＨが”Ｈ”の期間）には、スイッチ制御回路８は、クロック信号ＣＬＫと同じ制御信号Ｐ１を出力している。したがって、クロック信号ＣＬＫが”Ｈ”の期間（ｔ１からｔ２までの期間）、スイッチ６２は、ｏｎとなっており、スイッチ６４・６６の双方は、基準電圧Ｖｒｅｆ側を選択する。この結果、入力キャパシタ６５の蓄積電荷は、Ｃｉ・（Ｖｘ＋Ｖｏｆｆ−Ｖｒｅｆ）であり、帰還キャパシタ６３に蓄積される電荷は、Ｃｆ・（Ｖｘ＋Ｖｏｆｆ−Ｖｒｅｆ）となる。なお、Ｖｏｆｆは、図７に示す反転増幅器６１のオフセット電圧であり、Ｖｘは、反転増幅器６１の動作点（動作電位）である。また、Ｃｉは、入力キャパシタ６５の容量であり、Ｃｆは、帰還キャパシタ６３の容量を示している。
【００５６】
ｔ２の時点になり、クロック信号ＣＬＫが”Ｌ”となると、各スイッチ６２・６４・６６が切り換えられる。これにより、スイッチ６２がｏｆｆになると共に、帰還キャパシタ６３には、スイッチ６４を介して出力電圧Ｖｏｕｔが印加される。さらに、入力キャパシタ６５には、スイッチ６６を介して、入力電圧Ｖが印加される。この結果、入力キャパシタ６５の蓄積電荷は、Ｃｉ・（Ｖｘ＋Ｖｏｆｆ−Ｖ）で表現され、帰還キャパシタ６３に蓄積される電荷は、Ｃｆ・（Ｖｘ＋Ｖｏｆｆ−Ｖｏｕｔ）で表される。
【００５７】
ここで、各スイッチ６２・６４・６６を切り換える際、反転増幅器６１の入力ノードの電荷が保存されるため、入力キャパシタ６５および帰還キャパシタ６３に蓄積された電荷の和は、変化しない。したがって、以下の式（３）に示すように、
Ｖｏｕｔ−Ｖｒｅｆ＝−（Ｃｉ／Ｃｆ）・（Ｖ−Ｖｒｅｆ） …（３）
となる。
【００５８】
これとは逆に、例えば、ｔ３からｔ６までの期間のように、相関フィルタ系列Ｐの係数値ｐが”−１”の期間（相関信号ＰＨが”Ｌ”の期間）には、スイッチ制御回路８は、クロック信号ＣＬＫの反転信号を制御信号Ｐ１として出力する。この結果、両キャパシタ６５・６３に蓄積される電荷は、クロック信号ＣＬＫが”Ｈ”の期間（ｔ３からｔ４までの期間）、それぞれ、Ｃｉ・（Ｖｘ＋Ｖｏｆｆ−Ｖ）、Ｃｆ・（Ｖｘ＋Ｖｏｆｆ−Ｖｒｅｆ）となり、クロック信号ＣＬＫが”Ｌ”の期間（ｔ４からｔ５までの期間）には、それぞれ、Ｃｉ・（Ｖｘ＋Ｖｏｆｆ−Ｖｒｅｆ）、Ｃｆ・（Ｖｘ＋Ｖｏｆｆ−Ｖｏｕｔ）で表現される。この場合も、各スイッチ６２・６４・６６の切り換えの際、両キャパシタ６５・６３に蓄積された電荷の和が変化しないため、以下の式（４）に示すように、
Ｖｏｕｔ−Ｖｒｅｆ＝（Ｃｉ／Ｃｆ）・（Ｖ−Ｖｒｅｆ） …（４）
となる。
【００５９】
一方、制御信号ＳＨが入力電圧Ｖの無効を示している期間（ｔ７以降の期間）では、スイッチ６６は、クロック信号ＣＬＫおよび相関信号ＰＨに拘わらず、常に、基準電圧Ｖｒｅｆ側を選択する。したがって、両キャパシタ６５・６３に蓄積される電荷は、クロック信号ＣＬＫが”Ｈ”の期間（ｔ８からｔ９までの期間）、それぞれ、Ｃｉ・（Ｖｘ＋Ｖｏｆｆ−Ｖｒｅｆ）、Ｃｆ・（Ｖｘ＋Ｖｏｆｆ−Ｖｒｅｆ）となり、クロック信号ＣＬＫが”Ｌ”の期間（ｔ９からｔ１０までの期間）には、それぞれ、Ｃｉ・（Ｖｘ＋Ｖｏｆｆ−Ｖｒｅｆ）、Ｃｆ・（Ｖｘ＋Ｖｏｆｆ−Ｖｏｕｔ）で表現される。この場合も、各スイッチ６２・６４・６６の切り換えの際、両キャパシタ６５・６３に蓄積された電荷の和が変化しないため、以下の式（５）に示すように、
Ｖｏｕｔ＝Ｖｒｅｆ …（５）
となり、制御信号ＳＨが無効を示す入力電圧Ｖは、出力電圧Ｖｏｕｔに影響しなくなる。
【００６０】
この結果、例えば、図４に示すように、Ｎ個の入力キャパシタ６５1 〜６５N を有する演算部６の場合は、以下の式（６）に示すように、
【００６１】
【数３】
が成立する。なお、上式（６）において、Ｆ（ｊ）は、入力電圧Ｖj に対応する係数値ｐj が存在する場合（入力電圧Ｖj が有効な場合）、係数値ｐj と同じ値を示し、存在しない場合は、０を示す関数である。
【００６３】
ここで、上記構成では、スイッチ６６の動作に拘わらず、スイッチ６２が導通している間、反転増幅器６１の入力ノードには、入出力間電圧を０にできる量の電荷が蓄積され、スイッチ６２を切り換えても保たれる。したがって、上記式（３）ないし式（６）に示すように、出力電圧Ｖｏｕｔは、反転増幅器６１の動作電位Ｖｘおよびオフセット電圧Ｖｏｆｆの影響を受けず、両キャパシタ６３・６５の容量と、入力電圧Ｖと、基準電圧Ｖｒｅｆとのみから算出される値となる。また、反転増幅器６１の入力電位は、クロック信号ＣＬＫ毎に確定する。これらの結果、演算部６は、特に、リフレッシュ期間を設けなくても、出力電圧Ｖｏｕｔ−Ｖｒｅｆとして、高精度な相関値Ｚを出力し続けることができる。
【００６４】
また、上記構成では、各サンプルホールド回路２１がサンプル値をホールドしていない期間、スイッチ６６が基準電圧Ｖｒｅｆ側を選択しているので、当該サンプルホールド回路２１の出力は、例えば、入力キャパシタ６５など、スイッチ６６の後段の回路から回路的に切り離されている。この結果、サンプルホールド回路２１の負荷が軽減されるため、サンプルホールド回路２１が出力を駆動する能力を従来と同一に設定した場合であっても、サンプルホールド回路２１のセトリングタイムを短縮できる。
【００６５】
なお、上記の説明では、出力電圧Ｖｓのうちに、相関演算に使用しないものが存在する場合を例にして説明しているが、上記演算部６は、例えば、２系統のサンプルホールド部２を設け、一方がリフレッシュしている間に他方が出力電圧Ｖｓを出力する構成などのように、相関演算に使用する出力電圧Ｖｓのみが演算部６へ入力される場合にも適用できる。この場合は、制御信号Ｐ１は、例えば、図９に示すように、図６に示す回路からＯＲ回路８２を除去した回路によって生成できる。ここで、各入力電圧Ｖが常に有効なので、演算部６の出力電圧Ｖｏｕｔは、以下に示すように、
【００６６】
【数４】
を満たす値となる。なお、この場合でも、式（６）と同様に、出力電圧Ｖｏｕｔは、反転増幅器６１のオフセット電圧Ｖｏｆｆおよび動作電位Ｖｘの影響を受けず、反転増幅器６１の入力電位は、クロック信号ＣＬＫ毎に確定する。それゆえ、演算部６は、特に、リフレッシュ期間を設けなくても、高精度に相関値Ｚを演算し続けることができる。
【００６８】
出力電圧Ｖｓの全てを相関演算するか否かに拘わらず、演算部６は、上記式（６）あるいは式（７）に示すように、図１に示すアナログ入力信号Ａｉｎのサンプル値（出力電圧Ｖｓ）毎に、クロック信号ＣＬＫの現周期にて対応する係数値ｐで重み付けして加算する。この結果、上述の式（１）にて説明したように、理想的には、相関値Ｚは、相関フィルタ系列Ｐの１周期内で１回だけ拡散され、アナログ入力信号Ａｉｎと相関フィルタ系列Ｐとが同期した瞬間にピーク値となる。それゆえ、マッチトフィルタ１が、相関フィルタ係数レジスタ４によって相関フィルタ系列Ｐを巡回させながら、クロック信号ＣＬＫ毎に相関演算し、かつ、出力電圧Ｖｏｕｔのピーク値を検出することで、相関フィルタ系列Ｐの位相とアナログ入力信号Ａｉｎとの位相とを合わせることができる。
【００６９】
ここで、図２１に示す従来のマッチトフィルタ１０１は、加算系加算回路１０４・減算系加算回路１０５との双方を必要としている。したがって、消費電力を低減するために、容量結合型の回路を用いた場合、少なくとも入力の数の２倍の入力キャパシタを必要とする。ここで、入力の数は、例えば、１２８個など、相関フィルタ系列Ｐの系列長ｍより長く設定されており、キャパシタは、抵抗などと比較すると集積しにくいので、より広いダイエリアが必要になる。
【００７０】
これに対して、本実施形態に係るマッチトフィルタ１では、容量結合型の回路であるにも拘わらず、入力キャパシタ６５の数が、入力の数と同一、すなわち、上記従来の構成の半分にまで、大幅に削減される。この結果、マッチトフィルタ１の回路規模を大幅に削減でき、ダイエリアを大幅に縮小できる。
【００７１】
なお、図６および図９に示すように、サンプルホールド部２の全ての出力電圧Ｖｓのうち、使用しない出力電圧Ｖｓがある方が、スイッチ制御回路８の構成がやや複雑になる。ただし、マッチトフィルタ１全体で比較すると、全ての出力電圧Ｖｓを相関演算で使用できるように、２系統のサンプルホールド部２を設ける場合は、単一系統のサンプルホールド部２の２倍の回路規模を必要とする。ここで、上記サンプルホールド部２は、消費電力を低減するために、多くの場合、容量結合型の回路で構成されている。したがって、２系統のサンプルホールド部２を設けると、集積が困難な容量が少なくとも系列長ｍ個だけ余分に必要となり、スイッチ制御回路８にて削減されるダイエリアと比較して、極めて広いダイエリアが必要となる。これに対して、図１に示すサンプルホールド部２は、系列長ｍに比べて少ない数（例えば、１個など）のサンプルホールド回路２１を設けることで、各サンプルホールド回路２１をリフレッシュしているため、サンプルホールド部２の回路規模およびダイエリアの拡大を低減できる。この結果、マッチトフィルタ１全体でみると、図１に示す構成の方が回路規模およびダイエリアを削減できる。
【００７２】
〔第２の実施形態〕
ところで、上記第１の実施形態に示すように、クロック信号ＣＬＫと相関信号ＰＨとから生成される制御信号Ｐ１に基づいて、各スイッチ６６が基準電圧Ｖｒｅｆ側と入力電圧Ｖ側とを切り換える場合、制御信号Ｐ１には、両信号ＣＬＫ・ＰＨのタイミングのズレ（Ｔｎ）によって、図１０に示すような髭状のノイズＮＯが発生しやすい。当該ノイズＮＯは、極めて高い周波数成分を持っているため、マッチトフィルタ１の演算精度や、周囲の回路へ悪影響を及ぼす虞れがある。
【００７３】
さらに、反転増幅器６１の入力ノードには、スイッチ６２がｏｆｆとなる時点の電荷が保存されるため、上記ノイズＮＯによって、例えば、スイッチ６２がｏｆｆになるより前にスイッチ６６が切り換えられると、上述の式（３）ないし式（７）が成立しなくなり、演算部６が正しい相関値を算出できなくなる。また、スイッチ６２がｏｎまたはｏｆｆの状態では、スイッチ６６を切り換えても入力ノードの電荷は、変化しないが、反転増幅器６１の入力電位が変化する。したがって、出力電圧Ｖｏｕｔが不所望に変動してしまう。
【００７４】
これらの結果、上記ノイズＮＯの発生を防止する方が好ましい。ところが、上記ノイズＮＯは、両信号ＣＬＫ・ＰＨのタイミングのズレによって生じるため、回避することが非常に困難である。
【００７５】
これに対して、本実施形態では、両信号ＣＬＫ・ＰＨにタイミングのズレが発生した場合であっても、高精度に相関値を算出可能なマッチトフィルタについて説明する。すなわち、図１１に示すように、上記マッチトフィルタ１ｂは、図１に示す各スイッチ６６の代わりに、対応する相関信号ＰＨに基づいて、基準電圧Ｖｒｅｆと入力電圧Ｖとを相補的に切り換えるスイッチ（第４スイッチ）６７・６８と、クロック信号ＣＬＫに同期して、両スイッチ６７・６８の一方を入力キャパシタ６５に接続するスイッチ（第５スイッチ）６９とを備えている。また、スイッチ制御回路８に代えて、スイッチ６７への制御信号Ｐ２およびスイッチ６８への制御信号Ｐ３を出力するスイッチ制御回路８ｂが設けられている。なお、上記各スイッチ６７ないし６９は、スイッチ６６に代えて設けられるものであり、各サンプルホールド回路２１のそれぞれに対応して設けられている。
【００７６】
さらに、マッチトフィルタ１ｂは、上記両スイッチ６９に比べて、上記スイッチ６７・６８の切り換えを遅延させるディレイ回路（遅延手段）１０を備えている。上記ディレイ回路１０は、例えば、図１２に示すように、ＣＭＯＳのインバータＩｎ１およびＩｎ２を縦続接続して構成されており、入力電圧Ｖｉｎは、両インバータＩｎ１・Ｉｎ２の遅延時間の分だけ遅延して出力される。なお、残余の構成は、図１の構成と同様なので、同一の機能を有する部材には、同じ参照符号を付して説明を省略する。
【００７７】
本実施形態の場合、上記ディレイ回路１０は、クロック信号ＣＬＫを遅延して、サンプルホールド部２および相関フィルタ係数レジスタ４へ入力している。これにより、両スイッチ６７・６８の制御信号Ｐ２・Ｐ３の基準となる信号のタイミング、すなわち、サンプリング用の制御信号ＳＨおよび相関信号ＰＨのタイミングが遅延される。一方、上記スイッチ６２、６４、および各スイッチ６９には、ディレイ回路１０を介さずにクロック信号ＣＬＫが入力されている。この結果、図１３に示すように、両スイッチ６７・６８の切り換えタイミングを、これらのスイッチ６２・６４・６９の切り換えタイミングよりも、時間Ｔｄだけ、遅延させることができる。なお、遅延時間Ｔｄは、両スイッチ６７・６８の切り換えタイミングの方が常に遅くなるような値に設定される。ただし、演算部６ｂが相関値を出力している間に、上記各スイッチ６７・６８が切り換えられると、反転増幅器６１の入力電位が変化して、出力電圧Ｖｏｕｔを変化させる。それゆえ、遅延時間Ｔｄは、上記条件を満たした範囲内で、できるだけ短く設定される。
【００７８】
演算部６ｂが、全ての入力電圧Ｖを用いて相関演算する場合、スイッチ制御回路８ｂは、ディレイ回路１０にて遅延された相関信号ＰＨのみに基づき、上記スイッチ６７・６８を相補的に制御する。この場合は、例えば、相関信号ＰＨを制御信号Ｐ２としてスイッチ６７へ印加し、相関信号ＰＨの反転信号を制御信号Ｐ３としてスイッチ６８へ入力してもよい。また、同じ相関信号ＰＨを両スイッチ６７・６８へ印加し、相関信号ＰＨが”Ｈ”の場合に選択する側が両スイッチ６７・６８で異なるように設定してもよい。いずれの場合であっても、図５と同様に、スイッチ制御回路８ｂは、係数値ｐ＝＋１の場合は、クロック信号ＣＬＫが”Ｈ”の期間中、スイッチ６９が、両スイッチ６７・６８のうち、基準電圧Ｖｒｅｆ側を選択したスイッチと、入力キャパシタ６５とを接続し、クロック信号ＣＬＫが”Ｌ”の期間中、入力電圧Ｖ側が選択されたスイッチを選択する。これとは逆に、係数値ｐ＝−１の場合、クロック信号ＣＬＫが”Ｈ”の期間中、両スイッチ６７・６８のうち、入力電圧Ｖを選択したスイッチが選択され、”Ｌ”の期間中、基準電圧Ｖｒｅｆを選択したスイッチが選択される。
【００７９】
一方、本実施形態のように、サンプルホールド回路２１の出力電圧Ｖｓが相関演算に使用されるか否かを、サンプリング用の制御信号ＳＨとして与える場合は、上記両スイッチ６７・６８の制御信号Ｐ２・Ｐ３は、例えば、図１４に示すように、ＯＲ回路８３（８４）によって、相関信号ＰＨ（ＰＨの反転信号）と上記制御信号ＳＨとの論理和として算出される。これにより、制御信号ＳＨがサンプリングを示してる場合など、対応する出力電圧Ｖｓが無効であると指示された場合、上記両スイッチ６７・６８は、相補的な動作から離れ、共に基準電圧Ｖｒｅｆを選択できる。これにより、上述の式（６）と同様に、使用しない出力電圧Ｖｓが存在する場合であっても、何ら支障なく、高精度に相関演算できる。さらに、サンプリング期間中、サンプルホールド回路２１の後段回路と遮断されるので、負荷が軽減され、より早い速度でサンプリングできる。
【００８０】
ここで、図１４に示すＯＲ回路８３・８４を設けた場合、マッチトフィルタ１ｂは、図１５に示すようになる。当該マッチトフィルタ１ｂでは、相関フィルタ係数レジスタ４のレジスタ４１が、相関信号ＰＨをＯＲ回路８３へ印加し、相関信号ＰＨの反転信号をＯＲ回路８４へ出力している。
【００８１】
いずれの場合であっても、図１６に示す演算部６ｂでは、両スイッチ６７・６８の切り換えタイミングが遅延されているので、両スイッチ６７・６８は、スイッチ６２・６４・６９の動作が確定した後で切り換えられる。この結果、スイッチ６２が遮断される前の時点における両スイッチ６７・６８の切り換えを防止できる。
【００８２】
また、スイッチ６７・６８は、相関信号ＰＨに基づいて生成される制御信号Ｐ２およびＰ３によって制御されており、スイッチ６９は、クロック信号ＣＬＫによって切り換えられる。これにより、クロック信号ＣＬＫおよび相関信号ＰＨから生成される単一の制御信号Ｐ１を使用せずに、図１に示すスイッチ６６と同様の電圧を入力キャパシタ６５へ印加できる。この結果、上記第１の実施形態よりも、より低ノイズなマッチトフィルタ１ｂを実現できる。また、上記両信号ＣＬＫ・ＰＨのタイミングに微小なタイミングのズレが発生したとしても、遅延時間Ｔｄの設定によって、スイッチ６７・６８の切り換え間隔の最小値を所望の値以上に設定できる。この結果、両スイッチ６７・６８の切り換えに起因するノイズの周波数を抑制でき、ノイズの大きさが、さらに低減される。加えて、基本的には、スイッチ６６に代えて、スイッチ６７ないし６９を設けるだけなので、比較的容易な回路構成で実現できる。
【００８３】
なお、本実施形態に係るディレイ回路１０は、サンプルホールド部２および相関フィルタ係数レジスタ４へのクロック信号ＣＬＫを遅延させているが、これに限らず、例えば、各スイッチ６７・６８の制御信号Ｐ２・Ｐ３自体を遅延させるなど、他の信号を遅延させてもよい。両スイッチ６７・６８の切り換えタイミングを遅延できれば、本実施形態と同様の効果が得られる。ただし、ディレイ回路１０のように、上記サンプルホールド部２および相関フィルタ係数レジスタ４へのクロック信号ＣＬＫを遅延させれば、１つのディレイ回路１０で、全てのスイッチ６７・６８の切り換えタイミングを遅延させることができるので、回路規模をさらに削減できる。
【００８４】
また、本実施形態では、入力キャパシタ６５の入力側にスイッチ６７ないし６９を有する構成において、ディレイ回路１０を設けた場合について説明したが、図１に示すマッチトフィルタ１に、ディレイ回路１０を設けて、スイッチ６６の切り換えタイミングをスイッチ６２の切り換えタイミングよりも遅延させてもよい。さらに、クロック信号ＣＬＫの代わりに、ディレイ回路１０により遅延した信号で、スイッチ６４を切り換えてもよい。いずれの場合であっても、スイッチ６２が遮断されるまで、他のスイッチ（６４・６６・６７〜６９）の切り換えタイミングを遅延できれば、各スイッチ６２・６４・６６〜６９を切り換える信号で、タイミングのズレが発生した場合でも、反転増幅器６１の入力ノードの電荷が確実に保存される。この結果、スイッチ６２の遮断前に、他のスイッチ（６４・６６・６７〜６９）が切り換えられることによって発生する演算誤差を低減でき、より高精度なマッチトフィルタ１（１ｂ）を実現できる。
【００８５】
〔第３の実施形態〕
ところで、上記第１および第２の実施形態では、演算部６の反転増幅器６１がインバータによって実現されている場合を例にして説明した。これに対して、本実施形態では、差動増幅器７０によって、反転増幅器を実現する場合を例にして説明する。
【００８６】
すなわち、図４に示す演算部６において、反転増幅器６１を差動増幅器７０で置換すると、図１７に示す演算部６ｄとなる。また、図１２に示す演算部６ｂにおいて、反転増幅器６１を差動増幅器７０で置換すると、図１８に示す演算部６ｅとなる。
【００８７】
これらの演算部６ｄ（６ｅ）では、差動増幅器７０の非反転入力端に、所定の電圧Ｖａが印加され、反転入力端は、上記反転増幅器６１の入力と同様に、各入力キャパシタ６５1 〜６５N に接続される。これにより、反転増幅器が構成され、演算部６ｄは、上記演算部６と同様に、演算部６ｅは、演算部６ｂと同様に動作する。これにより、安定して動作可能で、高速かつ高精度に相関値を算出可能なマッチトフィルタを実現できる。
【００８８】
なお、図１７および図１８では、演算部６ｄ（６ｅ）の入出力が非平衡の場合について説明したが、これに限るものではない。例えば、差動増幅器７０の非反転入力側にも、反転入力側と同様に、各部材６５および６６…を設けて、差動入力の演算部を実現することもできる。この場合は、シングルエンド出力の差動増幅器７０を用い、反転入力側のスイッチ６２・６４を当該出力に接続すると共に、非反転入力端と所定の電位（Ｖａ）との間にキャパシタを設ければ、差動入力−シングルエンド出力の演算部を実現できる。また、差動出力の差動増幅器７０を用い、非反転入力側に反転入力側と同様の部材６２ないし６４をさらに設けると共に、非反転入力側のスイッチ６２・６４を反転出力に接続し、反転出力側のスイッチ６２・６４を非反転出力に接続すれば、差動入力−差動出力の演算部を実現できる。入出力が差動であるか否に拘わらず、反転増幅器を構成できれば、本実施形態と同様の効果が得られる。ただし、入出力を差動にした場合は、非平衡の場合よりも回路構成が複雑になる一方で、ダイナミックレンジを拡大できる。
【００８９】
〔第４の実施形態〕
上記第１ないし第３の実施形態では、マッチトフィルタ１（１ｂ）が単一の演算部６（６ｂ・６ｄ・６ｅ）を備えている場合を例にして説明した。ところが、一般に、サンプルホールド回路２１の駆動能力や入力キャパシタ６５の容量は制限されているため、上記構成の演算部６（６ｂ・６ｄ・６ｅ）では、入力の数（入力キャパシタ６５の数）が制限されてしまう。
【００９０】
これに対して、本実施形態では、上記駆動能力や容量が制限されている場合であっても、例えば、相関フィルタ系列Ｐの系列長ｍが長い場合など、必要なタップ数が多い場合にも適用可能なマッチトフィルタについて説明する。なお、以下では、第１の実施形態に係るマッチトフィルタ１のタップ数を増加させる場合を例にして説明するが、当然ながら、第２および第３の実施形態に係るマッチトフィルタ１ｂにも適用できる。
【００９１】
例えば、図１９に示すように、上記マッチトフィルタ１ｆにおいて、サンプルホールド部２は、ｕ個のサンプルホールド回路２１からなるｖ個のブロック２４1 〜２４v に分けられており、各ブロック２４1 〜２４ｖ毎に、演算部６1 〜６v が設けられている。各演算部６は、対応するブロック２４からの出力電圧Ｖｓと、サンプリング用の制御信号ＳＨおよび相関信号ＰＨとに基づいて、第１段目の相関値を出力電圧Ｖｏｕｔとして出力する。さらに、各演算部６1 〜６v の出力電圧Ｖｏｕｔ1 〜Ｖｏｕｔv は、加算回路（加算器）１２にて合計され、最終的な出力電圧Ｖｏｕｔとして出力される。なお、サンプルホールド制御回路２２や相関フィルタ係数レジスタ４およびスイッチ制御回路８などは、第１の実施形態と同一の構成であるため、図示および説明を省略する。
【００９２】
これにより、マッチトフィルタ１ｆの出力電圧Ｖｏｕｔは、以下の式（８）に示すように、
【００９３】
【数５】
となる。なお、上式（８）において、Ｃｉjkは、ｋ番目のブロック２４k におけるｊ番目の入力キャパシタ６５j の容量を示している。同様に、Ｖjkは、ｋ番目のブロック２４k において、ｊ番目の入力電圧を示しており、Ｆ（ｊｋ）は、入力電圧Ｖjkを相関演算に使用する場合、当該入力電圧Ｖjkに対応する係数値を示し、使用しない場合、０となる関数である。この結果、上述の式（６）と同様、高精度な相関値を算出できる。
【００９５】
したがって、必要なタップ数の増加に応じて、ブロック２４の数ｖを増加させれば、各演算部６毎の入力の数を抑制できる。これにより、必要なタップ数が多い場合であっても、何ら支障なく相関値を算出できる。なお、上式（８）では、式（６）と同様に、入力電圧Ｖのうちの一部が無効な場合を例にして説明したが、当然ながら、全ての入力電圧Ｖに基づいて算出する場合であっても、上記各実施形態と同様に、高精度な相関値を算出できる。
【００９６】
ところで、演算部６と同様に、加算回路１２の入力数も制限されている。したがって、さらに、多くの入力タップ数が必要な場合には、図２０に示すマッチトフィルタ１ｇのように、各演算部６…の出力を多段に加算して、相関値を算出してもよい。当該マッチトフィルタ１ｇは、３段構成のマッチトフィルタであり、サンプルホールド部２の出力電圧Ｖｓは、初段の演算部６…にて相関演算される。また、各演算部６は、複数のブロック７１…に分割されており、次段の加算回路１２…は、対応するブロック７１に設けられた演算部６の出力電圧を合計する。さらに、上記加算回路１２…の出力は、３段目の加算回路（加算器）１４にて合計され、相関出力として出力される。
【００９７】
このように、演算部６および加算回路１２（１４）の段数を増加させることによって、任意の数のタップ数を有するマッチトフィルタを実現できる。なお、上記では、サンプルホールド回路２１や演算部６を等分する場合を例にして説明したが、各ブロック２４（７１）中のサンプルホールド回路２１や演算部６は、任意の数に設定できる。
【００９８】
【発明の効果】
請求項１の発明に係るマッチトフィルタは、以上のように、入力キャパシタの入力側に設けられ、上記入力電圧および所定の基準電圧の一方を選択する第１スイッチと、上記入力電圧を相関演算に使用する場合には、当該入力電圧を加算するか、減算するかを示す相関フィルタ係数に基づいて、上記第１の時点よりも前の第２の時点で、上記第１スイッチが選択する側を決定すると共に、当該第２の時点から上記第１の時点までの間に、上記入力キャパシタおよび帰還キャパシタに蓄積された電荷の総量を保存したまま、当該第１スイッチを切り換える制御手段とを備えている構成である。
【００９９】
上記構成によれば、制御手段が相関フィルタ係数に基づき、上記選択側を決定することによって、第１スイッチの切り換え時に帰還キャパシタの蓄積電荷が変化する方向を制御できる。これにより、入力電圧を加算するか、減算するかを制御でき、単一系統の加算回路のみで相関演算できる。この結果、小さな回路規模およびダイエリアで製造可能で、かつ、演算精度の高いマッチトフィルタを実現できるという効果を奏する。
【０１００】
本発明に係るマッチトフィルタは、以上のように、上記構成に加えて、上記第１スイッチが上記第２の時点で選択する側を選択してから、当該第１スイッチが切り換えられるまでの間に当該入力端子の電位を決定する電位決定手段を備えている構成である。
【０１０１】
上記構成によれば、上記入力端子の電位が相関演算毎に決定されるため、マッチトフィルタは、相関演算を休止してリフレッシュする期間を設けなくても、第１スイッチの切り換え後における反転増幅器の出力電圧として、正確な相関演算値を出力し続けることができるという効果を奏する。
【０１０２】
本発明に係るマッチトフィルタは、以上のように、上記構成に加えて、上記電位決定手段は、上記反転増幅器の入出力間の導通および遮断を切り換える第２スイッチであり、当該第２スイッチに略同期して、上記帰還キャパシタの出力側端部へ、上記基準電圧を印加するか、上記反転増幅器の出力電圧を印加するかを選択する第３スイッチが設けられている構成である。
【０１０３】
上記構成によれば、第２スイッチが導通している間、帰還キャパシタには、反転増幅器のオフセット電圧と動作電位とに応じた電荷が蓄積されるので、オフセット誤差を除去できる。この結果、マッチトフィルタの演算精度をさらに向上できるという効果を奏する。
【０１０４】
本発明に係るマッチトフィルタは、以上のように、上記構成に加えて、上記第１スイッチには、互いに相補的に動作し、上記基準電圧と入力電圧とを、上記相関フィルタ係数に基づいて切り換える２つの第４スイッチと、当該第１スイッチの切り換えタイミングに合わせて、上記両第４スイッチの一方を選択する第５スイッチとが設けられている構成である。
【０１０５】
上記構成によれば、第４および第５スイッチが別々の制御信号で制御されるので、相関フィルタ係数を示す信号と、第１スイッチの切り換えタイミングを指示する信号との間にタイミングのズレが発生した場合であっても、これらの制御信号には、髭状のノイズが発生しない。この結果、第１スイッチを単一のスイッチで形成する場合に比べて、よりノイズの少ないマッチトフィルタを実現できるという効果を奏する。
【０１０６】
本発明に係るマッチトフィルタは、以上のように、上記構成に加えて、上記制御手段は、上記第２スイッチの切り換え時点の後まで、上記第１あるいは第３スイッチの切り換えタイミングを遅延させる遅延手段を備えている構成である。
【０１０７】
上記構成によれば、上記第１あるいは第３スイッチは、第２スイッチが確定した状態で切り換えられるので、第１ないし第３スイッチの切り換えに使用される信号間にタイミングのズレが発生した場合であっても、第１あるいは第３スイッチの誤動作を防止でき、当該誤動作に起因する演算誤差の発生を防止できるという効果を奏する。
【０１０８】
本発明に係るマッチトフィルタは、以上のように、上記構成に加えて、上記制御手段は、上記入力電圧を相関演算に使用しない場合、上記第１スイッチが上記基準電圧を選択するように制御する構成である。
【０１０９】
それゆえ、第１スイッチが基準電圧を選択している間、入力電圧を印加する回路の負荷を低減できると共に、第１スイッチの前段に回路を付加することなく、当該第１スイッチに対応する入力電圧を、相関演算に対して無効にできるという効果を奏する。
【０１１０】
本発明に係るマッチトフィルタは、以上のように、上記構成に加えて、上記反転増幅器と帰還キャパシタと入力キャパシタと第１スイッチと制御手段とを有する複数の演算部と、各演算部の出力を合計する加算器とを備えている構成である。
【０１１１】
上記構成によれば、１つの演算部へ入力される入力電圧の数を抑制できるので、１つの反転増幅器へ接続可能な入力キャパシタの数が制限されている場合であっても、それ以上のタップ数を有するマッチトフィルタを実現できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すものであり、マッチトフィルタの要部構成を示すブロック図である。
【図２】上記マッチトフィルタにおいて、サンプルホールド制御回路の構成例を示すブロック図である。
【図３】上記マッチトフィルタにおいて、相関フィルタ係数レジスタの構成例を示すブロック図である。
【図４】上記マッチトフィルタの演算部を示す回路図である。
【図５】上記マッチトフィルタにおいて、各スイッチの状態を示す説明図である。
【図６】上記マッチトフィルタにおいて、スイッチ制御回路の構成例を示す回路図である。
【図７】上記演算部の動作を説明するものであり、演算部を簡略化した回路図である。
【図８】上記演算部の動作を説明するタイミングチャートである。
【図９】上記マッチトフィルタの変形例を示すものであり、スイッチ制御回路を示す回路図である。
【図１０】上記マッチトフィルタの動作を示すタイミングチャートである。
【図１１】本発明の他の実施形態を示すものであり、マッチトフィルタの要部構成を示すブロック図である。
【図１２】上記マッチトフィルタにおいて、ディレイ回路の構成例を示す回路図である。
【図１３】上記マッチトフィルタの動作を示すタイミングチャートである。
【図１４】上記マッチトフィルタにおいて、スイッチ制御回路の構成例を示す回路図である。
【図１５】上記スイッチ制御回路を用いたマッチトフィルタの構成例を示すブロック図である。
【図１６】上記マッチトフィルタの演算部を示す回路図である。
【図１７】本発明のさらに他の実施形態を示すものであり、マッチトフィルタの演算部を示す回路図である。
【図１８】上記マッチトフィルタの変形例を示すものであり、マッチトフィルタの演算部を示す回路図である。
【図１９】本発明のまた別の実施形態を示すものであり、マッチトフィルタの要部構成を示すブロック図である。
【図２０】上記マッチトフィルタの変形例を示すものであり、マッチトフィルタの要部構成を示すブロック図である。
【図２１】従来例を示すものであり、マッチトフィルタの要部構成を示すブロック図である。
【符号の説明】
１・１ｂ・１ｆ・１ｇ マッチトフィルタ
６・６ｂ・６ｄ・６ｅ 演算部
８・８ｂ スイッチ制御回路（制御手段）
１０ ディレイ回路（遅延手段）
１２・１４ 加算回路（加算器）
６１ 反転増幅器
６２ スイッチ（第２スイッチ）
６３ 帰還キャパシタ
６４ スイッチ（第３スイッチ）
６５1 〜６５N 入力キャパシタ
６６1 〜６６N スイッチ（第１スイッチ）
６７1 〜６７N ・６８1 〜６８N スイッチ（第１、第４スイッチ）
６９1 〜６９N スイッチ（第１、第５スイッチ）
７０ 差動増幅器（反転増幅器）
Claims (10)
- 反転増幅器と、上記反転増幅器の入力端子に一端が接続され、少なくとも相関演算値を出力する第１の時点には、当該反転増幅器の出力を入力端子へ帰還可能な帰還キャパシタと、上記反転増幅器の入力端子に一端が接続され、他端には、相関演算に使用する入力電圧を印加可能な入力キャパシタとを備えたマッチトフィルタにおいて、
上記入力キャパシタの入力側に設けられ、上記入力電圧および所定の基準電圧の一方を選択する第１スイッチと、
上記入力電圧を相関演算に使用する場合には、当該入力電圧を加算するか、減算するかを示す相関フィルタ係数に基づいて、上記第１の時点よりも前の第２の時点で、上記第１スイッチが選択する側を決定すると共に、当該第２の時点から上記第１の時点までの間に、上記入力キャパシタおよび帰還キャパシタに蓄積された電荷の総量を保存したまま、当該第１スイッチを切り換える制御手段とを備えていることを特徴とするマッチトフィルタ。 - 上記第１スイッチが上記第２の時点で選択する側を選択してから、当該第１スイッチが切り換えられるまでの間に当該入力端子の電位を決定する電位決定手段を備えていることを特徴とする請求項１記載のマッチトフィルタ。
- 上記電位決定手段は、上記反転増幅器の入出力間の導通および遮断を切り換える第２スイッチであり、
当該第２スイッチに略同期して、上記帰還キャパシタの出力側端部へ、上記基準電圧を印加するか、上記反転増幅器の出力電圧を印加するかを選択する第３スイッチが設けられていることを特徴とする請求項２記載のマッチトフィルタ。 - 上記第１スイッチには、互いに相補的に動作し、上記基準電圧と入力電圧とを、上記相関フィルタ係数に基づいて切り換える２つの第４スイッチと、当該第１スイッチの切り換えタイミングに合わせて、上記両第４スイッチの一方を選択する第５スイッチとが設けられていることを特徴とする請求項１、２または３記載のマッチトフィルタ。
- 上記制御手段は、上記第２スイッチの切り換えの時点の後まで、上記第１スイッチの切り換えタイミングを遅延させる遅延手段を備えていることを特徴とする請求項３記載のマッチトフィルタ。
- 上記帰還キャパシタの出力側端部へ、上記基準電圧を印加するか、上記反転増幅器の出力電圧を印加するかを選択する第３スイッチが設けられており、
上記電位決定手段は、上記反転増幅器の入出力間の導通および遮断を切り換える第２スイッチであると共に、
上記制御手段は、上記第２スイッチの切り換えの時点の後まで、上記第３スイッチの切り換えタイミングを遅延させる遅延手段を備えていることを特徴とする請求項２記載のマッチトフィルタ。 - 上記制御手段は、上記入力電圧を相関演算に使用しない場合、上記第１スイッチが上記基準電圧を選択するように制御することを特徴とする請求項１、２、３、４、５または６記載のマッチトフィルタ。
- 上記反転増幅器と帰還キャパシタと入力キャパシタと第１スイッチと制御手段とを有する複数の演算部と、
各演算部の出力を合計する加算器とを備えていることを特徴とする請求項１、２、３、４、５、６または７記載のマッチトフィルタ。 - 上記相関演算に使用する入力電圧は、複数であり、
上記入力キャパシタおよび第１スイッチは、各入力電圧毎に設けられていることを特徴とする請求項１、２、３、４、５、６、７または８記載のマッチトフィルタ。 - 上記相関演算に使用するアナログ入力信号のサンプル値を、上記各入力電圧として、出力するサンプルホールド部と、
上記相関フィルタ系列を格納する相関フィルタ係数レジスタとを備え、
上記サンプルホールド部には、互いに並列に設けられたサンプルホールド回路と、各サンプルホールド回路を制御するサンプルホールド制御回路とが設けられており、
上記サンプルホールド制御回路は、クロック信号毎に、サンプル値をホールドしていないサンプルホールド回路の１つに、上記アナログ入力信号をサンプリングさせると共に、各サンプルホールド回路へ指示して、上記クロック信号を基準にして、少なくとも、上記相関フィルタ系列の係数長の周期だけ、それぞれのサンプル値をホールドさせ、
上記相関フィルタ係数レジスタは、上記クロック信号毎に、上記クロック信号の現周期におけるサンプルホールド部の各出力電圧のそれぞれに対応する相関フィルタ係数を、上記制御手段へ出力することを特徴とする請求項１〜９のいずれか一項に記載のマッチトフィルタ。
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