JP3761720B2 - マッチトフィルタ - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えば、移動体通信や無線LAN( Local Area Network )など、スペクトル拡散技術を応用した通信システムの復調器にて、同期捕捉、同期追跡あるいは逆拡散する際などに好適に用いられるものであり、アナログ入力信号と、2値符号系列との相関値を計算するマッチトフィルタに関するものである。
【0002】
【従来の技術】
近年では、移動体通信システムや無線LANシステムなどが急速に普及しており、その際の通信方式の一つとして、スペクトル拡散技術が使用されつつある。これらのスペクトル拡散技術を応用した通信システムでは、復調器での同期捕捉、同期追跡あるいは逆拡散のために、マッチトフィルタが用いられる。
【0003】
マッチトフィルタは、所定の周期Tcにて順次与えられる2値の相関フィルタ系列Pと、アナログ入力信号Ainとの相関値Zを計算するものである。具体的には、上記アナログ入力信号Ainを上記周期Tcにてサンプリングしたサンプル値系列をS、相関フィルタ系列Pの系列長をmとすると、ある時点tまでのサンプル値系列Sを用いて算出した相関値Z(t)は、以下の式(1)に示すように、
【0004】
【数1】
【0005】
となる。なお、上式(1)において、pi は、相関フィルタ系列Pのi番目の係数値であり、”+1”あるいは”−1”の値を取る。また、s(t-i) は、サンプル値系列Sのうち、時点tからi個だけ前のサンプル値を示している。なお、スペクトル拡散技術では、上記相関フィルタ系列Pとして、PN( Pseudorandom Noise )符号が使用されることが多く、復調器で使用する場合、上記相関フィルタ系列Pは、変調時に使用した2値符号系列に応じて設定される。
【0006】
上記の式(1)において、アナログ入力信号Ainと相関フィルタ系列Pとが同期している場合、s(t-j) ・p(m-j) の符号は、外乱によって変化した部分を除いて、全て同一となる。この結果、相関値Z(t)は、ピーク値となる。一方、両者が同期していない場合は、s(t-j) ・p(m-j) の符号が同一とならず、相関値Z(t)の大きさは、低い値に保たれる。したがって、マッチトフィルタの出力Z(t)のピーク位置を検出することによって、両者の同期捕捉などを高速に行うことができる。
【0007】
ここで、例えば、特開平9−46231号公報などに示すように、従来のマッチトフィルタは、相関値Z(t)を算出する際、上記式(1)を変形して、
【0008】
【数2】
【0009】
とし、上式(2)中の2つの項に対応した加算回路を設けて、相関値Z(t)を算出している。なお、上式(2)において、F1(i)は、pi が”+1”の場合のみ”1”、それ以外のときは”0”となる関数であり、F2(i)は、pi が”−1”のときのみ、”1”、それ以外のときは”0”となる関数である。
【0010】
具体的には、例えば、図21に示すように、従来のマッチトフィルタ101では、演算部103において、サンプルホールド部102の出力電圧Vs1 …は、それぞれに対応する係数値pi の値に応じて、加算系加算回路104および減算系加算回路105の一方に振り分けられる。また、各系統の加算回路104・105は、全ての入力を加算して出力する。さらに、減算系加算回路105の出力は、符号反転回路107にて反転され、最終段の加算回路106は、上記加算系加算回路104の出力と、符号反転回路107の出力とを加算する。
【0011】
【発明が解決しようとする課題】
しかしながら、上記従来のマッチトフィルタ101では、相関値を算出する際、多段の加算を繰り返しているため、演算誤差が上重ねられる。この結果、出力される相関値の演算精度を向上することが難しいという問題を生じている。
【0012】
例えば、係数値pi が”−1”の場合、サンプルホールド部102の出力電圧Vs1 …は、減算系加算回路105にて加算され、符号反転回路107にて反転された後、加算回路106へ入力される。この結果、減算系加算回路105、符号反転回路107および加算回路106における演算誤差が重畳される。
【0013】
さらに、互いに別の両系統の加算回路104・105が必要になるため、回路規模が大きくなり、IC( Integrated Circuit )上に形成する場合、広いダイエリアが必要となる。また、両系統の加算回路104・105の入力数は、それぞれ、相関フィルタ系列Pの系列長m以上に設定されるので、マッチトフィルタに必要な回路規模およびダイエリアは、系列長mの増大に伴い、益々増大する傾向にある。
【0014】
ここで、マッチトフィルタ101は、例えば、移動体通信システムにおける移動局など、消費電力と回路規模との削減が強く要求される装置に設けられることが多い。したがって、多くの場合、上記各加算回路104・105・106および符号反転回路107は、容量結合型の回路によって実現される。ところが、容量結合型の回路は、入力の数と同じだけの入力キャパシタを必要とするので、2系統の加算回路104・105を設けた上記従来技術では、回路規模の増大とダイエリアの拡大とが極めて大きな問題となっている。
【0015】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、少ない回路規模で実現可能でありながら、演算精度の高いマッチトフィルタを実現することにある。
【0016】
【課題を解決するための手段】
本発明に係るマッチトフィルタは、上記課題を解決するために、反転増幅器と、上記反転増幅器の入力端子に一端が接続され、少なくとも相関演算値を出力する第1の時点には、当該反転増幅器の出力を入力端子へ帰還可能な帰還キャパシタと、上記反転増幅器の入力端子に一端が接続され、他端には、相関演算に使用する入力電圧を印加可能な入力キャパシタとを備えたマッチトフィルタにおいて、以下の手段を講じたことを特徴としている。
【0017】
すなわち、上記入力キャパシタの入力側に設けられ、上記入力電圧および所定の基準電圧の一方を選択する第1スイッチと、上記入力電圧を相関演算に使用する場合には、当該入力電圧を加算するか、減算するかを示す相関フィルタ係数に基づいて、上記第1の時点よりも前の第2の時点で、上記第1スイッチが選択する側を決定すると共に、当該第2の時点から上記第1の時点までの間に、上記入力キャパシタおよび帰還キャパシタに蓄積された電荷の総量を保存したまま、当該第1スイッチを切り換える制御手段とを備えている。
【0018】
なお、複数の入力電圧を用いて相関演算する場合は、各入力電圧毎に、入力キャパシタおよび第1スイッチが設けられる。さらに、上記反転増幅器は、例えば、インバータであってもよいし、差動増幅器を用いてもよい。また、反転増幅器の入力あるいは出力は、非平衡の信号であってもよいし、差動信号であってもよい。
【0019】
上記構成において、入力電圧を相関演算に使用する場合、上記第1スイッチは、上記第2の時点で、基準電圧および入力電圧の一方を選択して、入力キャパシタの入力側(反転増幅器の反対側)へ印加する。これにより、入力キャパシタには、入力電圧と、反転増幅器の入力端子電圧との差に応じた電荷が蓄積される。
【0020】
さらに、上記第1スイッチは、第2の時点から第1の時点までの間に、切り換えられる。ここで、第1スイッチの切り換えに拘わらず、入力キャパシタおよび帰還キャパシタに蓄積された電荷の総量は、反転増幅器の入力端子の電荷として保存されているので、帰還キャパシタに蓄積された電荷は、第1スイッチが入力キャパシタへ印加する電圧の変化に応じて変動する。この結果、第1スイッチの切り換え前と後との間で、反転増幅器の出力電圧が変動する幅は、入力電圧と基準電圧との差に比例した値になる。
【0021】
また、上記蓄積電荷が変化する方向は、上記第2の時点で上記第1スイッチが基準電圧を選択している場合と、入力電圧を選択している場合とで異なる。したがって、制御手段が相関フィルタ係数に基づいて当該選択側を決定することによって、入力電圧を加算するか、減算するかを制御できる。
【0022】
上記構成によれば、単一系統の加算回路のみで相関演算できるので、必要な回路規模を大幅に削減できる。また、マッチトフィルタにおいて、入力電圧毎に設けられる入力キャパシタの数は、1つであり、上記従来技術の1/2である。したがって、集積化が困難なキャパシタの数を大幅に削減できる。これらの結果、マッチトフィルタの回路規模およびダイエリアを削減できる。
【0023】
加えて、各段の誤差が重畳される上記従来技術とは異なり、多段の回路を経由せずに相関演算できる。この結果、演算精度の高いマッチトフィルタを実現できる。
【0024】
ところで、上記構成では、例えば、スイッチからの電荷の漏れなど、反転増幅器の入力端子での電荷の漏れによって、反転増幅器の入力端子の電荷が変動し、反転増幅器の動作点が変化する虞れがある。したがって、動作点の変動が許容範囲を越えるまでに、反転増幅器の入力端子へ電荷を注入したり、入力端子から電荷を放出させたりして、反転増幅器の動作点を定める(リフレッシュ)方がよい。ここで、リフレッシュのタイミングとしては、例えば、相関演算を複数回繰り返す度など、ある程度の時間が経過した後で相関演算を休止して、リフレッシュしてもよいが、この場合は、マッチトフィルタが相関演算できない期間が発生する。
【0025】
これに対して、本発明に係るマッチトフィルタは、上記構成に加えて、上記第1スイッチが上記第2の時点で選択する側を選択してから、当該第1スイッチが切り換えられるまでの間に当該入力端子の電位を決定する電位決定手段を備えていることを特徴としている。なお、当該電位決定手段は、上記反転増幅器の入力端子の電荷注入あるいは放出によって、当該入力端子の電位を決定することができ、例えば、電荷注入時に導通するスイッチなどによって実現できる。また、例えば、紫外線消去可能なEP−ROMなどのように、電荷を注入する際に光を照射することで、上記入力端子の電位を決定することもできる。なお、電位決定手段は、入力端子の電位を所定の電位に決定してもよいし、例えば、入出力間短絡時の反転増幅器の出力電圧など、反転増幅器のオフセット電圧に応じた電位に決定してもよい。
【0026】
上記構成によれば、電位決定手段は、第1スイッチが切り換えられるまでの間に、反転増幅器の入力端子の電荷を増減する。これにより、第1スイッチの切り換え時点の直前において、入力端子の電位および出力電圧は、所定の値に決定される。この結果、マッチトフィルタは、第1スイッチの切り換え後における反転増幅器の出力電圧として、相関演算値を出力できる。
【0027】
加えて、当該構成によれば、上記入力端子の電位が相関演算毎に決定されるため、相関演算を休止してリフレッシュする期間を設けなくても、マッチトフィルタは、正確な相関演算値を出力し続けることができる。
【0028】
さらに、本発明に係るマッチトフィルタは、上記構成に加えて、上記電位決定手段は、上記反転増幅器の入出力間の導通および遮断を切り換える第2スイッチであり、当該第2スイッチに略同期して、上記帰還キャパシタの出力側端部へ、上記基準電圧を印加するか、上記反転増幅器の出力電圧を印加するかを選択する第3スイッチが設けられていることを特徴としている。
【0029】
上記構成によれば、第2スイッチが導通している間、帰還キャパシタには、反転増幅器のオフセット電圧と動作電位とに応じた電荷が蓄積される。したがって、マッチトフィルタの製造時のプロセスバラツキによるオフセット電圧や動作電位に起因するオフセット誤差を除去できる。この結果、マッチトフィルタの演算精度をさらに向上できる。
【0030】
ところで、上記第1スイッチを単一のスイッチで構成した場合、当該スイッチがいずれを選択するかを示す制御信号は、相関フィルタ係数を示す信号など、選択する側を決定する信号と、クロック信号など、切り換えタイミングを指示する信号とに基づいて生成される。ところが、両信号は、互いに独立した信号であり、タイミングを完全に一致させることが非常に難しい。この結果、両信号のタイミングのズレによって、上記制御信号に髭状のノイズが発生する虞れがある。
【0031】
これに対して、本発明に係るマッチトフィルタは、上記構成に加えて、上記第1スイッチには、互いに相補的に動作し、上記基準電圧と入力電圧とを、上記相関フィルタ係数に基づいて切り換える2つの第4スイッチと、当該第1スイッチの切り換えタイミングに合わせて、上記両第4スイッチの一方を選択する第5スイッチとが設けられていることを特徴としている。
【0032】
上記構成によれば、第4スイッチは、相関フィルタ係数を示す信号によって切り換えられ、第5スイッチは、第1スイッチの切り換えタイミングを指示する信号によって切り換えられる。したがって、両信号のタイミングにズレが発生した場合であっても、各スイッチを制御する信号に髭状のノイズが発生しない。この結果、第1スイッチを単一のスイッチで形成する場合に比べて、よりノイズの少ないマッチトフィルタを実現できる。
【0033】
さらに、本発明に係るマッチトフィルタは、上記構成に加えて、上記制御手段は、上記第2スイッチの切り換え時点の後まで、上記第1あるいは第3スイッチの切り換えタイミングを遅延させる遅延手段を備えていることを特徴としている。
【0034】
なお、遅延手段が切り換えタイミングを遅延させる方法は、例えば、第1あるいは第3スイッチの切り換えタイミングを示す信号自体を遅延させてもよいし、当該信号を生成する際に使用される信号を遅延させてもよい。また、遅延手段は、上記時点まで遅延できるように定められた時間だけ、これらの信号を遅延させてもよいし、例えば、第2スイッチなどの切り換えの終了を検出した後まで、当該信号を遅延させてもよい。なお、所定の時間だけ遅延させる方がより簡単な回路で実現できる。
【0035】
上記構成によれば、上記第1あるいは第3スイッチは、第2スイッチが確定した状態で切り換えられる。したがって、例えば、相関フィルタ係数を示す信号やクロック信号など、第1ないし第3スイッチの切り換えに使用される信号間にタイミングのズレが発生した場合であっても、第1あるいは第3スイッチの誤動作を防止でき、当該誤動作に起因する演算誤差の発生を防止できる。
【0036】
なお、第1あるいは第3スイッチの一方の切り換えタイミングを遅延できれば、ある程度の効果が得られるが、双方を遅延させた場合は、双方の誤動作に起因する演算誤差を削減できるため、より効果的である。
【0037】
一方、本発明に係るマッチトフィルタは、上記構成に加えて、上記制御手段は、上記入力電圧を相関演算に使用しない場合、上記第1スイッチが上記基準電圧を選択するように制御することを特徴としている。なお、当該制御は、例えば、相関フィルタ係数を示す信号と入力電圧の有効/無効を示す信号との論理和を取るなどすれば、極めて容易に実現できる。
【0038】
当該構成によれば、第1スイッチの切り換えによる帰還キャパシタの電荷移動が発生しない。この結果、第1スイッチの前段に回路を付加することなく、当該第1スイッチに対応する入力電圧を、相関演算に対して無効にできる。
【0039】
また、第1スイッチが基準電圧を選択している間、例えば、サンプリングホールド回路など、入力電圧を印加する回路と、入力キャパシタとは、回路的に切り離されているので、当該回路の負荷を軽減できる。
【0040】
さらに、本発明に係るマッチトフィルタは、上記構成に加えて、上記反転増幅器と帰還キャパシタと入力キャパシタと第1スイッチと制御手段とを有する複数の演算部と、各演算部の出力を合計する加算器とを備えていることを特徴としている。
【0041】
上記構成によれば、各入力電圧は、幾つかの組に分けられ、各組毎に設けられた演算部へ入力される。各演算部は、対応する組の入力電圧を相関演算し、加算器は、各演算部の出力を加算する。これにより、多くのタップ数のマッチトフィルタが必要な場合であっても、1つの演算部へ入力される入力電圧の数を抑制できる。この結果、反転増幅器の駆動能力や入力容量などによって、1つの反転増幅器へ接続可能な入力キャパシタの数が制限されている場合であっても、それ以上のタップ数を有するマッチトフィルタを実現できる。
【0042】
【発明の実施の形態】
〔第1の実施形態〕
本発明の一実施形態について図1ないし図9に基づいて説明すると以下の通りである。すなわち、本実施形態に係るマッチトフィルタは、所定の周期Tcにて順次与えられる相関フィルタ系列Pと、アナログ入力信号Ainとの相関値Zを計算するものであり、例えば、移動体通信システムや無線LANシステムなど、スペクトル拡散技術を応用した通信システムの復調器において、同期捕捉および逆拡散する際に好適に用いられている。
【0043】
例えば、図1に示すように、上記マッチトフィルタ1は、相関演算に使用するアナログ入力信号Ainのサンプル値を出力するサンプルホールド部2と、相関フィルタ系列Pを格納する相関フィルタ係数レジスタ4と、両部材2・4の指示に基づいて相関演算する演算部6とを備えている。
【0044】
上記サンプルホールド部2には、N個の互いに並列に設けられたサンプルホールド回路21…と、各サンプルホールド回路21を制御するサンプルホールド制御回路22とが設けられており、サンプルホールド制御回路22は、クロック信号CLK毎に、サンプル値をホールドしていないサンプルホールド回路21の1つに、アナログ入力信号Ainをサンプリングさせる。また、サンプルホールド制御回路22は、各サンプルホールド回路21…へ指示して、クロック信号CLKを基準にして、少なくとも、相関フィルタ系列Pの係数長mの周期だけ、それぞれのサンプル値をホールドさせる。
【0045】
ここで、上記各サンプルホールド回路21には、サンプリングしている間やリフレッシュしている間など、正確なサンプル値を出力できない期間が存在する。また、高精度に相関演算するために、サンプルホールド部2は、係数長m個の出力電圧Vsを演算部6へ印加する必要がある。したがって、あるサンプルホールド回路21が正しいサンプル値を出力できない場合であっても、残余のサンプルホールド回路21…の出力電圧Vsを用いて相関演算できるように、本実施形態では、サンプルホールド回路21の個数Nを、mより大きい数、例えば、m+1などに設定している。なお、余分なサンプルホールド回路21の数は、1に限らず、サンプリング時のセトリング時間やリフレッシュ時間などに応じて任意の数を用意できる。例えば、セトリング時間およびリフレッシュ時間として、クロック信号CLKのl周期分の時間が必要な場合、上記個数Nは、m+l以上に設定される。
【0046】
本実施形態に係るサンプルホールド制御回路22は、サンプリングするサンプルホールド回路21がクロック信号CLK毎に1段ずつズレるように、制御しており、例えば、図2に示すように、上記各サンプルホールド回路211 〜21N に対応するレジスタ231 〜23N を縦続接続して構成されている。また、初段のレジスタ231 の入力Dには、最終段のレジスタ23N の出力Qが印加されており、各レジスタ231 〜23N の出力Qは、クロック信号CLKに同期して、巡回するようにシフトする。各レジスタ23の出力Qは、サンプリング/ホールドを制御する信号SHとして、対応するサンプルホールド回路21へ印加される。一方、各サンプルホールド回路21は、信号SHが”H”の場合、アナログ入力信号Ainをサンプリングし、信号SHが”L”の間、当該サンプル値をホールドし続ける。
【0047】
これにより、サンプルホールド部2は、出力電圧Vs1 からVsN のうちのm個の電圧として、相関演算に使用するサンプル値を出力できる。なお、以下では、例えば、レジスタ231 〜23N など、各サンプルホールド回路211 〜23N に対応して設けられた部材を参照する際、対応関係を特定する必要がある場合は、同じ英数字を添字に付して参照し、対応関係の特定が不要な場合、あるいは、総称する場合は、例えば、レジスタ23のように、添字を付さずに参照する。
【0048】
ここで、上記構成のサンプルホールド部2では、クロック信号CLK毎に1段ずつ、サンプリングするサンプルホールド回路21がズレており、かつ、各サンプルホールド回路21がサンプルした値は、クロック信号CLKの少なくともm周期分だけホールドされる。この結果、各サンプルホールド回路21の出力電圧Vsは、相関フィルタ系列Pのうち、対応する係数値pがクロック信号CLK毎に変化する。したがって、本実施形態に係る相関フィルタ係数レジスタ4は、現周期におけるサンプルホールド部2の各出力電圧Vs1 〜VsN のそれぞれに対応する係数値pを示す信号(相関信号)PH1 〜PHN を、各クロック信号CLK毎に出力している。
【0049】
具体的には、例えば、図3に示すように、相関フィルタ係数レジスタ4には、各サンプルホールド回路211 〜21N に対応するレジスタ411 〜41N が設けられている。各レジスタ41は、互いに縦続に接続されており、初段のレジスタ411 の入力Dには、最終段のレジスタ41N の出力Qが印加されている。また、各レジスタ41の出力Qは、相関信号PHとして、演算部6へ出力される。例えば、クロック信号CLKの現周期において、i段目のサンプルホールド回路21i に対応する係数値pi が”+1”の場合、レジスタ41i は、”H”を出力し、”−1”の場合は、”L”を出力する。
【0050】
一方、本実施形態に係る演算部6は、N個の入力電圧V1 〜VN のうち、対応する信号SHが有効を示す入力電圧を、相関フィルタ係数レジスタ4の指示に応じて”+1”または”−1”を乗じた後で合計し、相関値Zを示す出力電圧Voutとして出力する回路である。なお、上記入力電圧V1 〜VN は、サンプルホールド部2の出力電圧Vs1 〜VsN として与えられる。
【0051】
具体的には、例えば、図4に示すように、演算部6には、出力端子outに出力が接続された反転増幅器61と、当該反転増幅器61の入出力間を短絡可能なスイッチ62と、反転増幅器61の入力に一端が接続された帰還キャパシタ63と、当該帰還キャパシタ63の他端に、上記反転増幅器61の出力を接続するか、あるいは、所定の基準電圧Vrefを印加するかを選択するスイッチ64とが設けられている。また、上記反転増幅器61の入力は、各入力電圧V1 〜VN に対応する入力キャパシタ651 〜65N の一端に共通に接続される。なお、上記スイッチ62が、特許請求の範囲に記載の第2スイッチに対応し、スイッチ64が第3スイッチに対応している。また、反転増幅器61は、後述の実施形態のように、差動増幅器を用いても実現できるが、本実施形態では、一例として、インバータを使用している。
【0052】
さらに、本実施形態に係る演算部6には、上記各入力キャパシタ65の他端と、対応するサンプルホールド回路21との間に設けられ、入力電圧Vおよび基準電圧Vrefの一方を選択して、対応する入力キャパシタ65へ印加するスイッチ(第1スイッチ)661 〜66N と、クロック信号CLKに同期して、スイッチ62・64およびスイッチ661 〜66N を制御するスイッチ制御回路(制御手段)8とが設けられている。
【0053】
上記スイッチ制御回路8は、図5に示すように、クロック信号CLKが”H”の場合、スイッチ62を導通(on)させ、スイッチ64に基準電圧Vref側を選択させる。一方、クロック信号CLKが”L”の場合は、スイッチ62を遮断(off)し、スイッチ64に反転増幅器61の出力側を選択させる。さらに、上記スイッチ制御回路8は、制御信号SHがホールドを示し、かつ、係数値p=+1を示す相関信号PHが印加されている場合、対応するスイッチ66と上記スイッチ64とで、基準電圧Vref側を選択する期間が同一になるように、スイッチ66を制御する。一方、上記制御信号SHがホールドを示し、かつ、相関信号PHが係数値p=−1を示す場合、基準電圧Vrefを選択する期間が、対応するスイッチ66と上記スイッチ64とで互いに異なるように、スイッチ66を制御する。また、制御信号SHがホールドを示していない場合、スイッチ制御回路8は、相関信号PHおよびクロック信号CLKに拘わらず、常に、基準電圧Vref側を選択するように、スイッチ66を制御する。
【0054】
上記各制御信号P1は、対応するスイッチ66への制御信号P1が”L”の場合、各スイッチ66は、入力電圧V側を選択し、”H”の場合、基準電圧Vref側を選択するとすると、例えば、図6に示すように、クロック信号CLKと、対応する相関信号PHとの排他的論理和の否定を算出するXNOR回路81と、当該XNOR回路81の出力と、制御信号SHとの論理和を算出し、制御信号P1として出力するOR回路82とで生成できる。なお、当該構成の場合、XNOR回路81およびOR回路82は、スイッチ66に対応してN個設けられる。
【0055】
ここで、説明の簡略化のために、図7に示すように入力が1つの場合における演算部6の動作について、図8を参照して説明すると以下の通りである。すなわち、t7以前の期間のように、入力電圧Vが有効である期間において、例えば、t1からt3までのように、相関フィルタ系列Pの係数値pが”+1”の期間(相関信号PHが”H”の期間)には、スイッチ制御回路8は、クロック信号CLKと同じ制御信号P1を出力している。したがって、クロック信号CLKが”H”の期間(t1からt2までの期間)、スイッチ62は、onとなっており、スイッチ64・66の双方は、基準電圧Vref側を選択する。この結果、入力キャパシタ65の蓄積電荷は、Ci・(Vx+Voff−Vref)であり、帰還キャパシタ63に蓄積される電荷は、Cf・(Vx+Voff−Vref)となる。なお、Voffは、図7に示す反転増幅器61のオフセット電圧であり、Vxは、反転増幅器61の動作点(動作電位)である。また、Ciは、入力キャパシタ65の容量であり、Cfは、帰還キャパシタ63の容量を示している。
【0056】
t2の時点になり、クロック信号CLKが”L”となると、各スイッチ62・64・66が切り換えられる。これにより、スイッチ62がoffになると共に、帰還キャパシタ63には、スイッチ64を介して出力電圧Voutが印加される。さらに、入力キャパシタ65には、スイッチ66を介して、入力電圧Vが印加される。この結果、入力キャパシタ65の蓄積電荷は、Ci・(Vx+Voff−V)で表現され、帰還キャパシタ63に蓄積される電荷は、Cf・(Vx+Voff−Vout)で表される。
【0057】
ここで、各スイッチ62・64・66を切り換える際、反転増幅器61の入力ノードの電荷が保存されるため、入力キャパシタ65および帰還キャパシタ63に蓄積された電荷の和は、変化しない。したがって、以下の式(3)に示すように、
Vout−Vref=−(Ci/Cf)・(V−Vref) …(3)
となる。
【0058】
これとは逆に、例えば、t3からt6までの期間のように、相関フィルタ系列Pの係数値pが”−1”の期間(相関信号PHが”L”の期間)には、スイッチ制御回路8は、クロック信号CLKの反転信号を制御信号P1として出力する。この結果、両キャパシタ65・63に蓄積される電荷は、クロック信号CLKが”H”の期間(t3からt4までの期間)、それぞれ、Ci・(Vx+Voff−V)、Cf・(Vx+Voff−Vref)となり、クロック信号CLKが”L”の期間(t4からt5までの期間)には、それぞれ、Ci・(Vx+Voff−Vref)、Cf・(Vx+Voff−Vout)で表現される。この場合も、各スイッチ62・64・66の切り換えの際、両キャパシタ65・63に蓄積された電荷の和が変化しないため、以下の式(4)に示すように、
Vout−Vref=(Ci/Cf)・(V−Vref) …(4)
となる。
【0059】
一方、制御信号SHが入力電圧Vの無効を示している期間(t7以降の期間)では、スイッチ66は、クロック信号CLKおよび相関信号PHに拘わらず、常に、基準電圧Vref側を選択する。したがって、両キャパシタ65・63に蓄積される電荷は、クロック信号CLKが”H”の期間(t8からt9までの期間)、それぞれ、Ci・(Vx+Voff−Vref)、Cf・(Vx+Voff−Vref)となり、クロック信号CLKが”L”の期間(t9からt10までの期間)には、それぞれ、Ci・(Vx+Voff−Vref)、Cf・(Vx+Voff−Vout)で表現される。この場合も、各スイッチ62・64・66の切り換えの際、両キャパシタ65・63に蓄積された電荷の和が変化しないため、以下の式(5)に示すように、
Vout=Vref …(5)
となり、制御信号SHが無効を示す入力電圧Vは、出力電圧Voutに影響しなくなる。
【0060】
この結果、例えば、図4に示すように、N個の入力キャパシタ651 〜65N を有する演算部6の場合は、以下の式(6)に示すように、
【0061】
【数3】
【0062】
が成立する。なお、上式(6)において、F(j)は、入力電圧Vj に対応する係数値pj が存在する場合(入力電圧Vj が有効な場合)、係数値pj と同じ値を示し、存在しない場合は、0を示す関数である。
【0063】
ここで、上記構成では、スイッチ66の動作に拘わらず、スイッチ62が導通している間、反転増幅器61の入力ノードには、入出力間電圧を0にできる量の電荷が蓄積され、スイッチ62を切り換えても保たれる。したがって、上記式(3)ないし式(6)に示すように、出力電圧Voutは、反転増幅器61の動作電位Vxおよびオフセット電圧Voffの影響を受けず、両キャパシタ63・65の容量と、入力電圧Vと、基準電圧Vrefとのみから算出される値となる。また、反転増幅器61の入力電位は、クロック信号CLK毎に確定する。これらの結果、演算部6は、特に、リフレッシュ期間を設けなくても、出力電圧Vout−Vrefとして、高精度な相関値Zを出力し続けることができる。
【0064】
また、上記構成では、各サンプルホールド回路21がサンプル値をホールドしていない期間、スイッチ66が基準電圧Vref側を選択しているので、当該サンプルホールド回路21の出力は、例えば、入力キャパシタ65など、スイッチ66の後段の回路から回路的に切り離されている。この結果、サンプルホールド回路21の負荷が軽減されるため、サンプルホールド回路21が出力を駆動する能力を従来と同一に設定した場合であっても、サンプルホールド回路21のセトリングタイムを短縮できる。
【0065】
なお、上記の説明では、出力電圧Vsのうちに、相関演算に使用しないものが存在する場合を例にして説明しているが、上記演算部6は、例えば、2系統のサンプルホールド部2を設け、一方がリフレッシュしている間に他方が出力電圧Vsを出力する構成などのように、相関演算に使用する出力電圧Vsのみが演算部6へ入力される場合にも適用できる。この場合は、制御信号P1は、例えば、図9に示すように、図6に示す回路からOR回路82を除去した回路によって生成できる。ここで、各入力電圧Vが常に有効なので、演算部6の出力電圧Voutは、以下に示すように、
【0066】
【数4】
【0067】
を満たす値となる。なお、この場合でも、式(6)と同様に、出力電圧Voutは、反転増幅器61のオフセット電圧Voffおよび動作電位Vxの影響を受けず、反転増幅器61の入力電位は、クロック信号CLK毎に確定する。それゆえ、演算部6は、特に、リフレッシュ期間を設けなくても、高精度に相関値Zを演算し続けることができる。
【0068】
出力電圧Vsの全てを相関演算するか否かに拘わらず、演算部6は、上記式(6)あるいは式(7)に示すように、図1に示すアナログ入力信号Ainのサンプル値(出力電圧Vs)毎に、クロック信号CLKの現周期にて対応する係数値pで重み付けして加算する。この結果、上述の式(1)にて説明したように、理想的には、相関値Zは、相関フィルタ系列Pの1周期内で1回だけ拡散され、アナログ入力信号Ainと相関フィルタ系列Pとが同期した瞬間にピーク値となる。それゆえ、マッチトフィルタ1が、相関フィルタ係数レジスタ4によって相関フィルタ系列Pを巡回させながら、クロック信号CLK毎に相関演算し、かつ、出力電圧Voutのピーク値を検出することで、相関フィルタ系列Pの位相とアナログ入力信号Ainとの位相とを合わせることができる。
【0069】
ここで、図21に示す従来のマッチトフィルタ101は、加算系加算回路104・減算系加算回路105との双方を必要としている。したがって、消費電力を低減するために、容量結合型の回路を用いた場合、少なくとも入力の数の2倍の入力キャパシタを必要とする。ここで、入力の数は、例えば、128個など、相関フィルタ系列Pの系列長mより長く設定されており、キャパシタは、抵抗などと比較すると集積しにくいので、より広いダイエリアが必要になる。
【0070】
これに対して、本実施形態に係るマッチトフィルタ1では、容量結合型の回路であるにも拘わらず、入力キャパシタ65の数が、入力の数と同一、すなわち、上記従来の構成の半分にまで、大幅に削減される。この結果、マッチトフィルタ1の回路規模を大幅に削減でき、ダイエリアを大幅に縮小できる。
【0071】
なお、図6および図9に示すように、サンプルホールド部2の全ての出力電圧Vsのうち、使用しない出力電圧Vsがある方が、スイッチ制御回路8の構成がやや複雑になる。ただし、マッチトフィルタ1全体で比較すると、全ての出力電圧Vsを相関演算で使用できるように、2系統のサンプルホールド部2を設ける場合は、単一系統のサンプルホールド部2の2倍の回路規模を必要とする。ここで、上記サンプルホールド部2は、消費電力を低減するために、多くの場合、容量結合型の回路で構成されている。したがって、2系統のサンプルホールド部2を設けると、集積が困難な容量が少なくとも系列長m個だけ余分に必要となり、スイッチ制御回路8にて削減されるダイエリアと比較して、極めて広いダイエリアが必要となる。これに対して、図1に示すサンプルホールド部2は、系列長mに比べて少ない数(例えば、1個など)のサンプルホールド回路21を設けることで、各サンプルホールド回路21をリフレッシュしているため、サンプルホールド部2の回路規模およびダイエリアの拡大を低減できる。この結果、マッチトフィルタ1全体でみると、図1に示す構成の方が回路規模およびダイエリアを削減できる。
【0072】
〔第2の実施形態〕
ところで、上記第1の実施形態に示すように、クロック信号CLKと相関信号PHとから生成される制御信号P1に基づいて、各スイッチ66が基準電圧Vref側と入力電圧V側とを切り換える場合、制御信号P1には、両信号CLK・PHのタイミングのズレ(Tn)によって、図10に示すような髭状のノイズNOが発生しやすい。当該ノイズNOは、極めて高い周波数成分を持っているため、マッチトフィルタ1の演算精度や、周囲の回路へ悪影響を及ぼす虞れがある。
【0073】
さらに、反転増幅器61の入力ノードには、スイッチ62がoffとなる時点の電荷が保存されるため、上記ノイズNOによって、例えば、スイッチ62がoffになるより前にスイッチ66が切り換えられると、上述の式(3)ないし式(7)が成立しなくなり、演算部6が正しい相関値を算出できなくなる。また、スイッチ62がonまたはoffの状態では、スイッチ66を切り換えても入力ノードの電荷は、変化しないが、反転増幅器61の入力電位が変化する。したがって、出力電圧Voutが不所望に変動してしまう。
【0074】
これらの結果、上記ノイズNOの発生を防止する方が好ましい。ところが、上記ノイズNOは、両信号CLK・PHのタイミングのズレによって生じるため、回避することが非常に困難である。
【0075】
これに対して、本実施形態では、両信号CLK・PHにタイミングのズレが発生した場合であっても、高精度に相関値を算出可能なマッチトフィルタについて説明する。すなわち、図11に示すように、上記マッチトフィルタ1bは、図1に示す各スイッチ66の代わりに、対応する相関信号PHに基づいて、基準電圧Vrefと入力電圧Vとを相補的に切り換えるスイッチ(第4スイッチ)67・68と、クロック信号CLKに同期して、両スイッチ67・68の一方を入力キャパシタ65に接続するスイッチ(第5スイッチ)69とを備えている。また、スイッチ制御回路8に代えて、スイッチ67への制御信号P2およびスイッチ68への制御信号P3を出力するスイッチ制御回路8bが設けられている。なお、上記各スイッチ67ないし69は、スイッチ66に代えて設けられるものであり、各サンプルホールド回路21のそれぞれに対応して設けられている。
【0076】
さらに、マッチトフィルタ1bは、上記両スイッチ69に比べて、上記スイッチ67・68の切り換えを遅延させるディレイ回路(遅延手段)10を備えている。上記ディレイ回路10は、例えば、図12に示すように、CMOSのインバータIn1およびIn2を縦続接続して構成されており、入力電圧Vinは、両インバータIn1・In2の遅延時間の分だけ遅延して出力される。なお、残余の構成は、図1の構成と同様なので、同一の機能を有する部材には、同じ参照符号を付して説明を省略する。
【0077】
本実施形態の場合、上記ディレイ回路10は、クロック信号CLKを遅延して、サンプルホールド部2および相関フィルタ係数レジスタ4へ入力している。これにより、両スイッチ67・68の制御信号P2・P3の基準となる信号のタイミング、すなわち、サンプリング用の制御信号SHおよび相関信号PHのタイミングが遅延される。一方、上記スイッチ62、64、および各スイッチ69には、ディレイ回路10を介さずにクロック信号CLKが入力されている。この結果、図13に示すように、両スイッチ67・68の切り換えタイミングを、これらのスイッチ62・64・69の切り換えタイミングよりも、時間Tdだけ、遅延させることができる。なお、遅延時間Tdは、両スイッチ67・68の切り換えタイミングの方が常に遅くなるような値に設定される。ただし、演算部6bが相関値を出力している間に、上記各スイッチ67・68が切り換えられると、反転増幅器61の入力電位が変化して、出力電圧Voutを変化させる。それゆえ、遅延時間Tdは、上記条件を満たした範囲内で、できるだけ短く設定される。
【0078】
演算部6bが、全ての入力電圧Vを用いて相関演算する場合、スイッチ制御回路8bは、ディレイ回路10にて遅延された相関信号PHのみに基づき、上記スイッチ67・68を相補的に制御する。この場合は、例えば、相関信号PHを制御信号P2としてスイッチ67へ印加し、相関信号PHの反転信号を制御信号P3としてスイッチ68へ入力してもよい。また、同じ相関信号PHを両スイッチ67・68へ印加し、相関信号PHが”H”の場合に選択する側が両スイッチ67・68で異なるように設定してもよい。いずれの場合であっても、図5と同様に、スイッチ制御回路8bは、係数値p=+1の場合は、クロック信号CLKが”H”の期間中、スイッチ69が、両スイッチ67・68のうち、基準電圧Vref側を選択したスイッチと、入力キャパシタ65とを接続し、クロック信号CLKが”L”の期間中、入力電圧V側が選択されたスイッチを選択する。これとは逆に、係数値p=−1の場合、クロック信号CLKが”H”の期間中、両スイッチ67・68のうち、入力電圧Vを選択したスイッチが選択され、”L”の期間中、基準電圧Vrefを選択したスイッチが選択される。
【0079】
一方、本実施形態のように、サンプルホールド回路21の出力電圧Vsが相関演算に使用されるか否かを、サンプリング用の制御信号SHとして与える場合は、上記両スイッチ67・68の制御信号P2・P3は、例えば、図14に示すように、OR回路83(84)によって、相関信号PH(PHの反転信号)と上記制御信号SHとの論理和として算出される。これにより、制御信号SHがサンプリングを示してる場合など、対応する出力電圧Vsが無効であると指示された場合、上記両スイッチ67・68は、相補的な動作から離れ、共に基準電圧Vrefを選択できる。これにより、上述の式(6)と同様に、使用しない出力電圧Vsが存在する場合であっても、何ら支障なく、高精度に相関演算できる。さらに、サンプリング期間中、サンプルホールド回路21の後段回路と遮断されるので、負荷が軽減され、より早い速度でサンプリングできる。
【0080】
ここで、図14に示すOR回路83・84を設けた場合、マッチトフィルタ1bは、図15に示すようになる。当該マッチトフィルタ1bでは、相関フィルタ係数レジスタ4のレジスタ41が、相関信号PHをOR回路83へ印加し、相関信号PHの反転信号をOR回路84へ出力している。
【0081】
いずれの場合であっても、図16に示す演算部6bでは、両スイッチ67・68の切り換えタイミングが遅延されているので、両スイッチ67・68は、スイッチ62・64・69の動作が確定した後で切り換えられる。この結果、スイッチ62が遮断される前の時点における両スイッチ67・68の切り換えを防止できる。
【0082】
また、スイッチ67・68は、相関信号PHに基づいて生成される制御信号P2およびP3によって制御されており、スイッチ69は、クロック信号CLKによって切り換えられる。これにより、クロック信号CLKおよび相関信号PHから生成される単一の制御信号P1を使用せずに、図1に示すスイッチ66と同様の電圧を入力キャパシタ65へ印加できる。この結果、上記第1の実施形態よりも、より低ノイズなマッチトフィルタ1bを実現できる。また、上記両信号CLK・PHのタイミングに微小なタイミングのズレが発生したとしても、遅延時間Tdの設定によって、スイッチ67・68の切り換え間隔の最小値を所望の値以上に設定できる。この結果、両スイッチ67・68の切り換えに起因するノイズの周波数を抑制でき、ノイズの大きさが、さらに低減される。加えて、基本的には、スイッチ66に代えて、スイッチ67ないし69を設けるだけなので、比較的容易な回路構成で実現できる。
【0083】
なお、本実施形態に係るディレイ回路10は、サンプルホールド部2および相関フィルタ係数レジスタ4へのクロック信号CLKを遅延させているが、これに限らず、例えば、各スイッチ67・68の制御信号P2・P3自体を遅延させるなど、他の信号を遅延させてもよい。両スイッチ67・68の切り換えタイミングを遅延できれば、本実施形態と同様の効果が得られる。ただし、ディレイ回路10のように、上記サンプルホールド部2および相関フィルタ係数レジスタ4へのクロック信号CLKを遅延させれば、1つのディレイ回路10で、全てのスイッチ67・68の切り換えタイミングを遅延させることができるので、回路規模をさらに削減できる。
【0084】
また、本実施形態では、入力キャパシタ65の入力側にスイッチ67ないし69を有する構成において、ディレイ回路10を設けた場合について説明したが、図1に示すマッチトフィルタ1に、ディレイ回路10を設けて、スイッチ66の切り換えタイミングをスイッチ62の切り換えタイミングよりも遅延させてもよい。さらに、クロック信号CLKの代わりに、ディレイ回路10により遅延した信号で、スイッチ64を切り換えてもよい。いずれの場合であっても、スイッチ62が遮断されるまで、他のスイッチ(64・66・67〜69)の切り換えタイミングを遅延できれば、各スイッチ62・64・66〜69を切り換える信号で、タイミングのズレが発生した場合でも、反転増幅器61の入力ノードの電荷が確実に保存される。この結果、スイッチ62の遮断前に、他のスイッチ(64・66・67〜69)が切り換えられることによって発生する演算誤差を低減でき、より高精度なマッチトフィルタ1(1b)を実現できる。
【0085】
〔第3の実施形態〕
ところで、上記第1および第2の実施形態では、演算部6の反転増幅器61がインバータによって実現されている場合を例にして説明した。これに対して、本実施形態では、差動増幅器70によって、反転増幅器を実現する場合を例にして説明する。
【0086】
すなわち、図4に示す演算部6において、反転増幅器61を差動増幅器70で置換すると、図17に示す演算部6dとなる。また、図12に示す演算部6bにおいて、反転増幅器61を差動増幅器70で置換すると、図18に示す演算部6eとなる。
【0087】
これらの演算部6d(6e)では、差動増幅器70の非反転入力端に、所定の電圧Vaが印加され、反転入力端は、上記反転増幅器61の入力と同様に、各入力キャパシタ651 〜65N に接続される。これにより、反転増幅器が構成され、演算部6dは、上記演算部6と同様に、演算部6eは、演算部6bと同様に動作する。これにより、安定して動作可能で、高速かつ高精度に相関値を算出可能なマッチトフィルタを実現できる。
【0088】
なお、図17および図18では、演算部6d(6e)の入出力が非平衡の場合について説明したが、これに限るものではない。例えば、差動増幅器70の非反転入力側にも、反転入力側と同様に、各部材65および66…を設けて、差動入力の演算部を実現することもできる。この場合は、シングルエンド出力の差動増幅器70を用い、反転入力側のスイッチ62・64を当該出力に接続すると共に、非反転入力端と所定の電位(Va)との間にキャパシタを設ければ、差動入力−シングルエンド出力の演算部を実現できる。また、差動出力の差動増幅器70を用い、非反転入力側に反転入力側と同様の部材62ないし64をさらに設けると共に、非反転入力側のスイッチ62・64を反転出力に接続し、反転出力側のスイッチ62・64を非反転出力に接続すれば、差動入力−差動出力の演算部を実現できる。入出力が差動であるか否に拘わらず、反転増幅器を構成できれば、本実施形態と同様の効果が得られる。ただし、入出力を差動にした場合は、非平衡の場合よりも回路構成が複雑になる一方で、ダイナミックレンジを拡大できる。
【0089】
〔第4の実施形態〕
上記第1ないし第3の実施形態では、マッチトフィルタ1(1b)が単一の演算部6(6b・6d・6e)を備えている場合を例にして説明した。ところが、一般に、サンプルホールド回路21の駆動能力や入力キャパシタ65の容量は制限されているため、上記構成の演算部6(6b・6d・6e)では、入力の数(入力キャパシタ65の数)が制限されてしまう。
【0090】
これに対して、本実施形態では、上記駆動能力や容量が制限されている場合であっても、例えば、相関フィルタ系列Pの系列長mが長い場合など、必要なタップ数が多い場合にも適用可能なマッチトフィルタについて説明する。なお、以下では、第1の実施形態に係るマッチトフィルタ1のタップ数を増加させる場合を例にして説明するが、当然ながら、第2および第3の実施形態に係るマッチトフィルタ1bにも適用できる。
【0091】
例えば、図19に示すように、上記マッチトフィルタ1fにおいて、サンプルホールド部2は、u個のサンプルホールド回路21からなるv個のブロック241 〜24v に分けられており、各ブロック241 〜24v毎に、演算部61 〜6v が設けられている。各演算部6は、対応するブロック24からの出力電圧Vsと、サンプリング用の制御信号SHおよび相関信号PHとに基づいて、第1段目の相関値を出力電圧Voutとして出力する。さらに、各演算部61 〜6v の出力電圧Vout1 〜Voutv は、加算回路(加算器)12にて合計され、最終的な出力電圧Voutとして出力される。なお、サンプルホールド制御回路22や相関フィルタ係数レジスタ4およびスイッチ制御回路8などは、第1の実施形態と同一の構成であるため、図示および説明を省略する。
【0092】
これにより、マッチトフィルタ1fの出力電圧Voutは、以下の式(8)に示すように、
【0093】
【数5】
【0094】
となる。なお、上式(8)において、Cijkは、k番目のブロック24k におけるj番目の入力キャパシタ65j の容量を示している。同様に、Vjkは、k番目のブロック24k において、j番目の入力電圧を示しており、F(jk)は、入力電圧Vjkを相関演算に使用する場合、当該入力電圧Vjkに対応する係数値を示し、使用しない場合、0となる関数である。この結果、上述の式(6)と同様、高精度な相関値を算出できる。
【0095】
したがって、必要なタップ数の増加に応じて、ブロック24の数vを増加させれば、各演算部6毎の入力の数を抑制できる。これにより、必要なタップ数が多い場合であっても、何ら支障なく相関値を算出できる。なお、上式(8)では、式(6)と同様に、入力電圧Vのうちの一部が無効な場合を例にして説明したが、当然ながら、全ての入力電圧Vに基づいて算出する場合であっても、上記各実施形態と同様に、高精度な相関値を算出できる。
【0096】
ところで、演算部6と同様に、加算回路12の入力数も制限されている。したがって、さらに、多くの入力タップ数が必要な場合には、図20に示すマッチトフィルタ1gのように、各演算部6…の出力を多段に加算して、相関値を算出してもよい。当該マッチトフィルタ1gは、3段構成のマッチトフィルタであり、サンプルホールド部2の出力電圧Vsは、初段の演算部6…にて相関演算される。また、各演算部6は、複数のブロック71…に分割されており、次段の加算回路12…は、対応するブロック71に設けられた演算部6の出力電圧を合計する。さらに、上記加算回路12…の出力は、3段目の加算回路(加算器)14にて合計され、相関出力として出力される。
【0097】
このように、演算部6および加算回路12(14)の段数を増加させることによって、任意の数のタップ数を有するマッチトフィルタを実現できる。なお、上記では、サンプルホールド回路21や演算部6を等分する場合を例にして説明したが、各ブロック24(71)中のサンプルホールド回路21や演算部6は、任意の数に設定できる。
【0098】
【発明の効果】
請求項1の発明に係るマッチトフィルタは、以上のように、入力キャパシタの入力側に設けられ、上記入力電圧および所定の基準電圧の一方を選択する第1スイッチと、上記入力電圧を相関演算に使用する場合には、当該入力電圧を加算するか、減算するかを示す相関フィルタ係数に基づいて、上記第1の時点よりも前の第2の時点で、上記第1スイッチが選択する側を決定すると共に、当該第2の時点から上記第1の時点までの間に、上記入力キャパシタおよび帰還キャパシタに蓄積された電荷の総量を保存したまま、当該第1スイッチを切り換える制御手段とを備えている構成である。
【0099】
上記構成によれば、制御手段が相関フィルタ係数に基づき、上記選択側を決定することによって、第1スイッチの切り換え時に帰還キャパシタの蓄積電荷が変化する方向を制御できる。これにより、入力電圧を加算するか、減算するかを制御でき、単一系統の加算回路のみで相関演算できる。この結果、小さな回路規模およびダイエリアで製造可能で、かつ、演算精度の高いマッチトフィルタを実現できるという効果を奏する。
【0100】
本発明に係るマッチトフィルタは、以上のように、上記構成に加えて、上記第1スイッチが上記第2の時点で選択する側を選択してから、当該第1スイッチが切り換えられるまでの間に当該入力端子の電位を決定する電位決定手段を備えている構成である。
【0101】
上記構成によれば、上記入力端子の電位が相関演算毎に決定されるため、マッチトフィルタは、相関演算を休止してリフレッシュする期間を設けなくても、第1スイッチの切り換え後における反転増幅器の出力電圧として、正確な相関演算値を出力し続けることができるという効果を奏する。
【0102】
本発明に係るマッチトフィルタは、以上のように、上記構成に加えて、上記電位決定手段は、上記反転増幅器の入出力間の導通および遮断を切り換える第2スイッチであり、当該第2スイッチに略同期して、上記帰還キャパシタの出力側端部へ、上記基準電圧を印加するか、上記反転増幅器の出力電圧を印加するかを選択する第3スイッチが設けられている構成である。
【0103】
上記構成によれば、第2スイッチが導通している間、帰還キャパシタには、反転増幅器のオフセット電圧と動作電位とに応じた電荷が蓄積されるので、オフセット誤差を除去できる。この結果、マッチトフィルタの演算精度をさらに向上できるという効果を奏する。
【0104】
本発明に係るマッチトフィルタは、以上のように、上記構成に加えて、上記第1スイッチには、互いに相補的に動作し、上記基準電圧と入力電圧とを、上記相関フィルタ係数に基づいて切り換える2つの第4スイッチと、当該第1スイッチの切り換えタイミングに合わせて、上記両第4スイッチの一方を選択する第5スイッチとが設けられている構成である。
【0105】
上記構成によれば、第4および第5スイッチが別々の制御信号で制御されるので、相関フィルタ係数を示す信号と、第1スイッチの切り換えタイミングを指示する信号との間にタイミングのズレが発生した場合であっても、これらの制御信号には、髭状のノイズが発生しない。この結果、第1スイッチを単一のスイッチで形成する場合に比べて、よりノイズの少ないマッチトフィルタを実現できるという効果を奏する。
【0106】
本発明に係るマッチトフィルタは、以上のように、上記構成に加えて、上記制御手段は、上記第2スイッチの切り換え時点の後まで、上記第1あるいは第3スイッチの切り換えタイミングを遅延させる遅延手段を備えている構成である。
【0107】
上記構成によれば、上記第1あるいは第3スイッチは、第2スイッチが確定した状態で切り換えられるので、第1ないし第3スイッチの切り換えに使用される信号間にタイミングのズレが発生した場合であっても、第1あるいは第3スイッチの誤動作を防止でき、当該誤動作に起因する演算誤差の発生を防止できるという効果を奏する。
【0108】
本発明に係るマッチトフィルタは、以上のように、上記構成に加えて、上記制御手段は、上記入力電圧を相関演算に使用しない場合、上記第1スイッチが上記基準電圧を選択するように制御する構成である。
【0109】
それゆえ、第1スイッチが基準電圧を選択している間、入力電圧を印加する回路の負荷を低減できると共に、第1スイッチの前段に回路を付加することなく、当該第1スイッチに対応する入力電圧を、相関演算に対して無効にできるという効果を奏する。
【0110】
本発明に係るマッチトフィルタは、以上のように、上記構成に加えて、上記反転増幅器と帰還キャパシタと入力キャパシタと第1スイッチと制御手段とを有する複数の演算部と、各演算部の出力を合計する加算器とを備えている構成である。
【0111】
上記構成によれば、1つの演算部へ入力される入力電圧の数を抑制できるので、1つの反転増幅器へ接続可能な入力キャパシタの数が制限されている場合であっても、それ以上のタップ数を有するマッチトフィルタを実現できるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の一実施形態を示すものであり、マッチトフィルタの要部構成を示すブロック図である。
【図2】上記マッチトフィルタにおいて、サンプルホールド制御回路の構成例を示すブロック図である。
【図3】上記マッチトフィルタにおいて、相関フィルタ係数レジスタの構成例を示すブロック図である。
【図4】上記マッチトフィルタの演算部を示す回路図である。
【図5】上記マッチトフィルタにおいて、各スイッチの状態を示す説明図である。
【図6】上記マッチトフィルタにおいて、スイッチ制御回路の構成例を示す回路図である。
【図7】上記演算部の動作を説明するものであり、演算部を簡略化した回路図である。
【図8】上記演算部の動作を説明するタイミングチャートである。
【図9】上記マッチトフィルタの変形例を示すものであり、スイッチ制御回路を示す回路図である。
【図10】上記マッチトフィルタの動作を示すタイミングチャートである。
【図11】本発明の他の実施形態を示すものであり、マッチトフィルタの要部構成を示すブロック図である。
【図12】上記マッチトフィルタにおいて、ディレイ回路の構成例を示す回路図である。
【図13】上記マッチトフィルタの動作を示すタイミングチャートである。
【図14】上記マッチトフィルタにおいて、スイッチ制御回路の構成例を示す回路図である。
【図15】上記スイッチ制御回路を用いたマッチトフィルタの構成例を示すブロック図である。
【図16】上記マッチトフィルタの演算部を示す回路図である。
【図17】本発明のさらに他の実施形態を示すものであり、マッチトフィルタの演算部を示す回路図である。
【図18】上記マッチトフィルタの変形例を示すものであり、マッチトフィルタの演算部を示す回路図である。
【図19】本発明のまた別の実施形態を示すものであり、マッチトフィルタの要部構成を示すブロック図である。
【図20】上記マッチトフィルタの変形例を示すものであり、マッチトフィルタの要部構成を示すブロック図である。
【図21】従来例を示すものであり、マッチトフィルタの要部構成を示すブロック図である。
【符号の説明】
1・1b・1f・1g マッチトフィルタ
6・6b・6d・6e 演算部
8・8b スイッチ制御回路(制御手段)
10 ディレイ回路(遅延手段)
12・14 加算回路(加算器)
61 反転増幅器
62 スイッチ(第2スイッチ)
63 帰還キャパシタ
64 スイッチ(第3スイッチ)
651 〜65N 入力キャパシタ
661 〜66N スイッチ(第1スイッチ)
671 〜67N ・681 〜68N スイッチ(第1、第4スイッチ)
691 〜69N スイッチ(第1、第5スイッチ)
70 差動増幅器(反転増幅器)
Claims (10)
- 反転増幅器と、上記反転増幅器の入力端子に一端が接続され、少なくとも相関演算値を出力する第1の時点には、当該反転増幅器の出力を入力端子へ帰還可能な帰還キャパシタと、上記反転増幅器の入力端子に一端が接続され、他端には、相関演算に使用する入力電圧を印加可能な入力キャパシタとを備えたマッチトフィルタにおいて、
上記入力キャパシタの入力側に設けられ、上記入力電圧および所定の基準電圧の一方を選択する第1スイッチと、
上記入力電圧を相関演算に使用する場合には、当該入力電圧を加算するか、減算するかを示す相関フィルタ係数に基づいて、上記第1の時点よりも前の第2の時点で、上記第1スイッチが選択する側を決定すると共に、当該第2の時点から上記第1の時点までの間に、上記入力キャパシタおよび帰還キャパシタに蓄積された電荷の総量を保存したまま、当該第1スイッチを切り換える制御手段とを備えていることを特徴とするマッチトフィルタ。 - 上記第1スイッチが上記第2の時点で選択する側を選択してから、当該第1スイッチが切り換えられるまでの間に当該入力端子の電位を決定する電位決定手段を備えていることを特徴とする請求項1記載のマッチトフィルタ。
- 上記電位決定手段は、上記反転増幅器の入出力間の導通および遮断を切り換える第2スイッチであり、
当該第2スイッチに略同期して、上記帰還キャパシタの出力側端部へ、上記基準電圧を印加するか、上記反転増幅器の出力電圧を印加するかを選択する第3スイッチが設けられていることを特徴とする請求項2記載のマッチトフィルタ。 - 上記第1スイッチには、互いに相補的に動作し、上記基準電圧と入力電圧とを、上記相関フィルタ係数に基づいて切り換える2つの第4スイッチと、当該第1スイッチの切り換えタイミングに合わせて、上記両第4スイッチの一方を選択する第5スイッチとが設けられていることを特徴とする請求項1、2または3記載のマッチトフィルタ。
- 上記制御手段は、上記第2スイッチの切り換えの時点の後まで、上記第1スイッチの切り換えタイミングを遅延させる遅延手段を備えていることを特徴とする請求項3記載のマッチトフィルタ。
- 上記帰還キャパシタの出力側端部へ、上記基準電圧を印加するか、上記反転増幅器の出力電圧を印加するかを選択する第3スイッチが設けられており、
上記電位決定手段は、上記反転増幅器の入出力間の導通および遮断を切り換える第2スイッチであると共に、
上記制御手段は、上記第2スイッチの切り換えの時点の後まで、上記第3スイッチの切り換えタイミングを遅延させる遅延手段を備えていることを特徴とする請求項2記載のマッチトフィルタ。 - 上記制御手段は、上記入力電圧を相関演算に使用しない場合、上記第1スイッチが上記基準電圧を選択するように制御することを特徴とする請求項1、2、3、4、5または6記載のマッチトフィルタ。
- 上記反転増幅器と帰還キャパシタと入力キャパシタと第1スイッチと制御手段とを有する複数の演算部と、
各演算部の出力を合計する加算器とを備えていることを特徴とする請求項1、2、3、4、5、6または7記載のマッチトフィルタ。 - 上記相関演算に使用する入力電圧は、複数であり、
上記入力キャパシタおよび第1スイッチは、各入力電圧毎に設けられていることを特徴とする請求項1、2、3、4、5、6、7または8記載のマッチトフィルタ。 - 上記相関演算に使用するアナログ入力信号のサンプル値を、上記各入力電圧として、出力するサンプルホールド部と、
上記相関フィルタ系列を格納する相関フィルタ係数レジスタとを備え、
上記サンプルホールド部には、互いに並列に設けられたサンプルホールド回路と、各サンプルホールド回路を制御するサンプルホールド制御回路とが設けられており、
上記サンプルホールド制御回路は、クロック信号毎に、サンプル値をホールドしていないサンプルホールド回路の1つに、上記アナログ入力信号をサンプリングさせると共に、各サンプルホールド回路へ指示して、上記クロック信号を基準にして、少なくとも、上記相関フィルタ系列の係数長の周期だけ、それぞれのサンプル値をホールドさせ、
上記相関フィルタ係数レジスタは、上記クロック信号毎に、上記クロック信号の現周期におけるサンプルホールド部の各出力電圧のそれぞれに対応する相関フィルタ係数を、上記制御手段へ出力することを特徴とする請求項1〜9のいずれか一項に記載のマッチトフィルタ。
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