CN110601695B - 一种高精度动态比较器 - Google Patents

Abstract

本发明公开了一种高精度动态比较器，涉及集成电路技术领域。该高精度动态比较器包括锁存电路、相互连接的时序逻辑电路和至少两级动态预放大电路；至少两级动态预放大电路中的第一级动态预放大电路接收待比较电压，根据时序逻辑电路发送的第一时钟信号对待比较电压进行放大；至少两级动态预放大电路中的下一级动态预放大电路根据时序逻辑电路发送的时钟信号对输入信号进行放大，该输入信号为上一级动态预放大电路预处理后的待比较电压；锁存电路接收最后一级动态预放大电路处理后的输出信号，并根据时序逻辑电路发送的锁存时钟信号对输出信号进行处理后输出比较结果。本发明采用多级动态预放大和锁存的级联结构，实现了高比较精度和无静态功耗。

Description

一种高精度动态比较器

技术领域

本发明涉及集成电路技术领域，特别是涉及一种高精度动态比较器。

背景技术

在便携式和物联网应用场景中，低功耗高精度SAR ADC（Successiveapproximation register Analog-to-Digital Converter，逐次逼近模数转换器）已成为研究的热门方向，作为SAR ADC核心电路的比较器，对其功耗和精度也提出了更高的要求。

在现有技术中，动态比较器的速度快、且无静态功耗，但是分辨率较低，一般用于中低分辨率的SAR ADC；静态比较器的精度通常比较高，但是电路中存在静态功耗，一般在高分辨率SAR ADC中采用。

如图1所示，现有技术中的动态比较器一般采用一级动态预放大电路pre_dcomp和锁存器latch的结构，但是由于噪声和增益的限制，一般只用于12bit以下分辨率的SARADC，难以实现更高精度。如图2所示，现有技术中的静态比较器一般由两级静态预放大电路pre_amp1、pre_amp2和锁存器latch构成，静态比较器易于实现更高分辨率，但是比较器存在静态功耗，不适于低功耗应用。

发明内容

本发明的主要目的在于提供一种高精度动态比较器，旨在实现高精度和低功耗的比较器。

为实现上述目的，本发明提供一种高精度动态比较器，包括锁存电路，所述比较器还包括相互连接的时序逻辑电路和至少两级动态预放大电路；

所述至少两级动态预放大电路中的第一级动态预放大电路接收待比较电压，根据所述时序逻辑电路发送的第一时钟信号对所述待比较电压进行放大；所述至少两级动态预放大电路中的下一级动态预放大电路根据所述时序逻辑电路发送的时钟信号对输入信号进行放大，所述输入信号为上一级动态预放大电路预处理后的所述待比较电压；

所述锁存电路接收所述至少两级动态预放大电路中的最后一级动态预放大电路处理后的输出信号，并根据所述时序逻辑电路发送的锁存时钟信号对所述输出信号进行处理后输出比较结果。

优选地，所述第一级动态预放大电路包括接收所述待比较电压的第一PMOS管和第二PMOS管，还包括连接于电源电压的第三PMOS管，所述第三PMOS管通过第一电阻连接于所述第一PMOS管和所述第二PMOS管；所述第一PMOS管通过第一电容接地，所述第二PMOS管通过第二电容接地；

所述第一PMOS管还连接有第一NMOS管和第二NMOS管，所述第一NMOS管和所述第二NMOS管分别接地；所述第一电容和第二电容连接有第三NMOS管；所述第二PMOS管连接有第四NMOS管，所述第四NMOS管接地。

优选地，所述第一PMOS管的源极通过第一电阻连接于所述第三PMOS管的漏极，其漏极通过第一电容接地，其栅极连接于所述待比较电压中的第一电压；所述第二PMOS管的源极通过第一电阻连接于所述第三PMOS管的漏极，其漏极通过第二电容接地，其栅极连接于所述待比较电压中的第二电压；所述第三PMOS管的源极连接于电源，栅极接收所述第一时钟信号；

所述第一NMOS管的漏极连接于第一PMOS管的源极，栅极接收所述第一时钟信号，源极接地；所述第二NMOS管的漏极连接于所述第一PMOS管的漏极，栅极接收所述第一时钟信号，源极接地；所述第三NMOS管的源极连接于所述第一PMOS管的漏极和所述第一电容，漏极连接于所述第二PMOS管的漏极和第二电容；所述第四NMOS管的漏极连接于所述第二PMOS管的漏极，栅极接收所述第一时钟信号，源极接地。

优选地，所述至少两级动态预放大电路中每一级电路的结构均与所述第一级动态预放大电路的结构相同。

优选地，所述至少两级动态预放大电路还包括第二级动态预放大电路，所述第二级动态预放大电路的结构与所述第一级动态预放大电路的结构相同；

所述第二级动态预放大电路接收第二时钟信号，以对所述第一级动态预放大电路处理后的待比较电压进行预放大处理。

优选地，所述第一级动态预放大电路中的所述第三NMOS管的栅极接收所述时序逻辑电路发送的第一前置时钟，所述第一时钟信号比所述第一前置时钟延迟第一时间进行翻转，以使第三NMOS管在所述第一PMOS管和所述第二PMOS管接通之前断开。

优选地，第二级动态预放大电路还接收所述时序逻辑电路发送的第二前置时钟，所述第二前置时钟比所述第一时钟信号延迟第二时间进行翻转，以使所述第二级动态预放大电路在所述第一级动态预放大电路工作完成后进行工作；所述第二时钟信号比所述第二前置时钟延迟第三时间进行翻转。

优选地，所述锁存时钟信号比所述第二时钟信号延迟第四时间进行翻转。

本发明技术方案采用多级动态预放大电路和锁存电路的级联结构，再通过时序逻辑电路发送预设时序对多级动态预放大器电路进行控制，实现了较高的比较精度，并且无静态功耗，为中高精度SAR ADC提供了一种低功耗的解决方案。

附图说明

图1为现有技术中动态比较器的原理示意图；

图2为现有技术中静态比较器的原理示意图；

图3为本发明高精度动态比较器的原理示意图；

图4为本发明高精度动态比较器的电路原理示意图；

图5为本发明实施例中时钟信号的时序图；

图6为本发明高精度动态比较器的时序逻辑电路原理示意图；

图7为本发明另一些实施例的原理示意图。

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

下面结合附图对本发明进一步说明。

一种高精度动态比较器，如图3所示，包括锁存电路，所述比较器还包括相互连接的时序逻辑电路和至少两级动态预放大电路；

所述至少两级动态预放大电路中的第一级动态预放大电路pre_dcomp1接收待比较电压（VIPN和VINN），根据所述时序逻辑电路发送的第一时钟信号CLK1对所述待比较电压进行放大；所述至少两级动态预放大电路中的下一级动态预放大电路根据所述时序逻辑电路发送的时钟信号对输入信号进行放大，所述输入信号为上一级动态预放大电路预处理后的所述待比较电压；

所述锁存电路接收所述至少两级动态预放大电路中的最后一级动态预放大电路处理后的输出信号，并根据所述时序逻辑电路发送的锁存时钟信号CLK3对所述输出信号进行处理后输出比较结果（Q和QN）。在具体实施例中，锁存电路输出的比较结果为高或低两种。

如图4所示，第一级动态预放大电路pre_dcomp1包括接收所述待比较电压的第一PMOS管PM1和第二PMOS管PM2，还包括连接于电源电压vdd的第三PMOS管PM3，所述第三PMOS管PM3通过第一电阻R1连接于所述第一PMOS管PM1和所述第二PMOS管PM2；所述第一PMOS管PM1通过第一电容C1接地vss，所述第二PMOS管PM2通过第二电容C2接地vss；

所述第一PMOS管PM1还连接有第一NMOS管NM1和第二NMOS管NM2，所述第一NMOS管NM1和所述第二NMOS管NM2分别接地vss；所述第一电容C1和第二电容C2连接有第三NMOS管NM3；所述第二PMOS管PM2连接有第四NMOS管NM4，所述第四NMOS管NM4接地vss。

具体地，第一电容C1和第二电容C2的值相等。

通过第一电阻R1对第一级动态预放大电路pre_dcomp1进行限流，可调整电路对第一电容C1和第二电容C2有效充电时间，以增加第一级动态预放大电路pre_dcomp1的增益。

如图4所示，所述第一PMOS管PM1的源极通过第一电阻R1连接于所述第三PMOS管PM3的漏极，其漏极通过第一电容C1接地vss，其栅极连接于所述待比较电压中的第一电压VINN；所述第二PMOS管PM2的源极通过第一电阻R1连接于所述第三PMOS管PM3的漏极，其漏极通过第二电容C2接地vss，其栅极连接于所述待比较电压中的第二电压VINP；所述第三PMOS管PM3的源极连接于电源vdd，栅极接收所述第一时钟信号CLK1；

所述第一NMOS管NM1的漏极连接于第一PMOS管PM1的源极，栅极接收所述第一时钟信号CLK1，源极接地vss；所述第二NMOS管NM2的漏极连接于所述第一PMOS管PM1的漏极，栅极接收所述第一时钟信号CLK1，源极接地vss；所述第三NMOS管NM3的源极连接于所述第一PMOS管PM1的漏极和所述第一电容C1，漏极连接于所述第二PMOS管PM2的漏极和第二电容C2；所述第四NMOS管NM4的漏极连接于所述第二PMOS管PM2的漏极，栅极接收所述第一时钟信号CLK1，源极接地vss。

如图3、图4所示，所述至少两级动态预放大电路还包括第二级动态预放大电路pre_dcomp2，所述第二级动态预放大电路pre_dcomp2的结构与所述第一级动态预放大电路pre_dcomp1的结构相同；所述第二级动态预放大电路pre_dcomp2接收第二时钟信号CLK2，以对所述第一级动态预放大电路pre_dcomp1处理后的待比较电压进行预放大处理。

如图4所示，第二级动态预放大电路pre_dcomp2包括第四PMOS管PM4、第五PMOS管PM5；第四PMOS管PM4的栅极连接于第二PMOS管PM2的漏极，用以接收第一级动态预放大电路pre_dcomp1放大处理后的第二电压VON1；第五PMOS管PM5的漏极连接于第一PMOS管PM1的漏极，用以接收第一级动态预放大电路pre_dcomp1放大处理后的第一电压VOP1；

第四PMOS管PM4和第五PMOS管PM5的源极通过第二电阻R2连接于第六PMOS管PM6的漏极，第六PMOS管PM6的源极连接于电源电压vdd，第六PMOS管PM6的栅极连接于第二时钟信号CLK2。第四PMOS管PM4的源极连接于第五NMOS管NM5的漏极，第五NMOS管NM5的源极接地vss、栅极连接于第二时钟信号CLK2；第四PMOS管PM4的漏极连接于第六NMOS管NM6的漏极、第七NMOS管NM7的源极和第三电容C3的一端，第三电容C3的另一端接地vss，第六NMOS管NM6的源极接地vss、栅极连接于第二时钟信号CLK2；第七NMOS管NM7的源极还连接于第三电容C3的一端，漏极连接于第五PMOS管PM5的漏极，栅极连接于第二前置时钟CLK2_PRE。第五PMOS管PM5的漏极连接于第八NMOS管NM8的漏极、第四电容C4的一端，第四电容C4的另一端接地，第八NMOS管NM8的源极接地vss、栅极连接于第二时钟信号CLK2。第四PMOS管PM4的漏极输出放大处理后的第二电压VOP2、第五PMOS管PM5的漏极输出放大处理后的第一电压VON2。

锁存电路接收第二级动态预放大电路pre_dcomp2输出放大处理后的第一电压VON2和输出放大处理后的第二电压VOP2，根据时序逻辑电路发送的锁存时钟信号CLK3对其进行锁存后输出结果。

如图5所示，所述第一级动态预放大电路pre_dcomp1中的所述第三NMOS管NM3的栅极接收所述时序逻辑电路发送的第一前置时钟CLK1_PRE，所述第一时钟信号CLK1比所述第一前置时钟CLK1_PRE延迟第一时间TD1进行翻转，以使第三NMOS管NM3在所述第一PMOS管PM1和所述第二PMOS管PM2接通之前断开。第三NMOS管NM3在第一级动态预放大电路pre_dcomp1对第一电容C1和第二电容C2开始充电前关断，有利于减小第一电容C1和第二电容C2两端的差模噪声。

如图5所示，第二级动态预放大电路pre_dcomp2还接收所述时序逻辑电路发送的第二前置时钟CLK2_PRE，所述第二前置时钟CLK2_PRE比所述第一时钟信号CLK1延迟第二时间TD2进行翻转，以使所述第二级动态预放大电路pre_dcomp2在所述第一级动态预放大电路pre_dcomp1工作完成后进行工作；所述第二时钟信号CLK2比所述第二前置时钟CLK2_PRE延迟第三时间TD3进行翻转。所述锁存时钟信号CLK3比所述第二时钟信号CLK2延迟第四时间TD4进行翻转。具体地，第一时间TD1与第三时间TD3大于0且尽可能小，即前置时钟只需比时钟信号先接通一小段时间即可。

第二时间TD2可根据第二级动态预放大电路pre_dcomp2的等效输入噪声进行调整，在第二级级动态预放大路pre_dcomp2开启时，第一级动态预放大路pre_dcomp1需要将待比较电压放大至超过第二级动态预放大路pre_dcomp2的等效输入噪声。

第四时间TD4可根据锁存电路的总等效输入噪声进行设置，在锁存电路开启时，经过第一级动态预放大电路pre_dcomp1和第二级动态预放大电路pre_dcomp2放大后的待比较电压需大于第三级锁存电路的总等效输入噪声。待第二级动态预放大电路pre_dcomp2输出放大后的电压时，即可接通以启动锁存电路。

在具体实施例中，锁存电路接通第五时间TD5后，第一前置时钟CLK1_PRE、第一时钟信号CLK1、第二前置时钟CLK2_PRE和第二时钟信号CLK2再次翻转，以使第一级动态预放大电路pre_dcomp1和第二级动态预放大电路pre_dcomp2处于复位状态，减少电路的功耗。第五时间TD5可根据锁存电路的工作时长来设置，当锁存完成后，电路即可进入复位状态。

具体地，输入时钟信号CLK_IN输入至时序逻辑电路，以使时序逻辑电路生成第一前置时钟CLK1_PRE、第一时钟信号CLK1、第二前置时钟CLK2_PRE和第二时钟信号CLK2和锁存时钟信号CLK3，第一前置时钟CLK1_PRE延迟第六时间TD6翻转。具体的，第六时间TD6大于0且尽可能小。

具体地，时序逻辑电路可根据图5中所示的时序图设置，图6所示为时序逻辑电路的其中一个具体实施例，输入时钟信号CLK_IN依次经过第六延时器TD6、第一延时器TD1、第二延时器TD2、第三延时器TD3、第四延时器TD4、第五延时器TD5和反相器INV后与输入时钟信号CLK_IN进行与运算AND得到时钟与运算结果CLK_AND，将时钟与运算结果CLK_AND和经第六延时器TD6延时后的输入时钟信号CLK_IN 进行与非运算NAND1以得到第一前置时钟CLK1_PRE；将时钟与运算结果CLK_AND和经第六延时器TD6、第一延时器TD1延时后的输入时钟信号CLK_IN进行与非运算NAND2以得到第一时钟信号CLK1；将时钟与运算结果CLK_AND和经第六延时器TD6、第一延时器TD1、第二延时器TD2延时后的输入时钟信号CLK_IN进行与非运算NAND3以得到第二前置时钟CLK2_PRE；将时钟与运算结果CLK_AND和经第六延时器TD6、第一延时器TD1、第二延时器TD2、第三延时器TD3延时后的输入时钟信号CLK_IN进行与非运算NAND4以得到第二时钟信号CLK2。输入时钟信号CLK_IN依次经过第六延时器TD6、第一延时器TD1、第二延时器TD2、第三延时器TD3、第四延时器TD4得到锁存时钟信号CLK3。当输入时钟信号CLK_IN为高时，时序逻辑电路开始工作。

具体地，第一延时器TD1、第二延时器TD2、第三延时器TD3、第四延时器TD4、第五延时器TD5、第六延时器TD6延时的时长依次为第一时间TD1、第二时间TD2、第三时间TD3、第四时间TD4、第五时间TD5、第六时间TD6。

本发明实施例的工作原理为：在比较器开始工作前，输入时钟信号CLK_IN为低电平，这时第一级动态预放大电路pre_dcomp1、第二级动态预放大电路pre_dcomp2和锁存电路都处在复位阶段，节点VOP1、VON1、VOP2、VON2、Q、QN的电压被置位到0。VINN和VINP为待比较电压。

当输入时钟信号CLK_IN为高电平时，时序逻辑电路按照时序图依次输出第一前置时钟CLK1_PRE、第一时钟信号CLK1、第二前置时钟CLK2_PRE、第二时钟信号CLK2、锁存时钟信号CLK3至第一级动态预放大电路pre_dcomp1、第二级动态预放大电路pre_dcomp2和锁存电路。

首先，第一前置时钟CLK1_PRE翻转（由高电平变为低电平），第三NMOS管NM3关断。第一时钟信号CLK1翻转，第一级动态预放大电路pre_dcomp1对输入的待比较电压进行预放大，第三PMOS管PM3导通，第一NMOS管NM1、第二NMOS管NM2和第四NMOS管NM4关断，第一PMOS管PM1和第二PMOS管PM2由待比较电压提供偏置，这时,第一级动态预放大电路pre_dcomp1进入预放大阶段，电流经过第三PMOS管PM3、第一电阻R1和第一PMOS管PM1、第二PMOS管PM2分别对第一电容C1、第二电容C2充电。

由于待比较电压的第一电压VINN和第二电压VINP不相等，所以第一电容C1和第二电容C2的充电速度会不同，此时输出与输入的增益可通过等式一表示：

       (一)，

其中g_m0为第一PMOS管PM1或第二PMOS管PM2的近似跨导，为第一时钟信号CLK1的一个时钟周期中低电平的持续时间；

有效预放大时间的最大值可通过等式二计算：

     (二)，

其中VCM_IN为待比较电压的共模，V_th为第一PMOS管PM1和第二PMOS管PM2的阈值电压，I_b为流过第一电阻R1的平均电流，该平均电流可通过等式计算。

有效预放大的最大增益可通过等式三计算：

    （三）；

在时刻的等效输出噪声可通过等式四计算：

    （四），

其中k为波尔兹曼常数，T为热力学温度，γ为常数，C₀为第一电容C1或第二电容C2的值；

将等式二带入等式四即可得到最优等效输入噪声，如等式五：

    （五）；

通过等式五可知，增大电容C₀或者延长有效预放大时间（即减小I_b）可减小比较器等效输入噪声。

然后，第二前置时钟CLK2_PRE和第二时钟信号CLK2依次翻转，第二级动态预放大电路pre_dcomp2开始工作，其工作过程与第一级动态预放大电路pre_dcomp1相同。

最后，锁存时钟信号CLK3翻转，第二级动态预放大电路pre_dcomp2放大后的输出由锁存电路锁存为高低电平输出。

本发明实施例采用第一级动态预放大电路pre_dcomp1先工作，然后第二级动态预放大电路pre_dcomp2再开启工作的方式，在维持增益的情况下减小了等效输入噪声，提高了比较器的精度。

在一些实施例中，至少两级动态预放大电路中每一级电路的结构均与所述第一级动态预放大电路pre_dcomp1的结构相同。

如图7所示，在另一些实施例中，至少两级动态预放大电包括第一级动态预放大电路pre_dcomp1、第二级动态预放大电路pre_dcomp2和第三级动态预放大电路pre_dcomp3。多增加一级放大，可提高比较器的精度。

应当理解的是，以上仅为本发明的优选实施例，不能因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (5)

1.一种高精度动态比较器，包括锁存电路，其特征在于，所述比较器还包括相互连接的时序逻辑电路和至少两级动态预放大电路；

所述至少两级动态预放大电路中的第一级动态预放大电路接收待比较电压，根据所述时序逻辑电路发送的第一时钟信号对所述待比较电压进行放大；所述至少两级动态预放大电路中的下一级动态预放大电路根据所述时序逻辑电路发送的时钟信号对输入信号进行放大，所述输入信号为上一级动态预放大电路预处理后的所述待比较电压；

所述锁存电路接收所述至少两级动态预放大电路中的最后一级动态预放大电路处理后的输出信号，并根据所述时序逻辑电路发送的锁存时钟信号对所述输出信号进行处理后输出比较结果；

所述时序逻辑电路发送第一时钟信号和第一前置时钟至第一级动态预放大电路，第一时钟信号比第一前置时钟延迟第一时间进行翻转；所述时序逻辑电路还发送第二时钟信号和第二前置时钟至第二级动态预放大电路，所述第二前置时钟比所述第一时钟信号延迟第二时间进行翻转；所述第二时钟信号比所述第二前置时钟延迟第三时间进行翻转；所述锁存时钟信号比所述第二时钟信号延迟第四时间进行翻转。

2.根据权利要求1所述的高精度动态比较器，其特征在于，所述第一级动态预放大电路包括接收所述待比较电压的第一PMOS管和第二PMOS管，还包括连接于电源电压的第三PMOS管，所述第三PMOS管通过第一电阻连接于所述第一PMOS管和所述第二PMOS管；所述第一PMOS管通过第一电容接地，所述第二PMOS管通过第二电容接地；

所述第一PMOS管还连接有第一NMOS管和第二NMOS管，所述第一NMOS管和所述第二NMOS管分别接地；所述第一电容和第二电容连接有第三NMOS管；所述第二PMOS管连接有第四NMOS管，所述第四NMOS管接地；

所述第一级动态预放大电路中的所述第三NMOS管的栅极接收所述时序逻辑电路发送的第一前置时钟，所述第一时钟信号比所述第一前置时钟延迟第一时间进行翻转，以使第三NMOS管在所述第一PMOS管和所述第二PMOS管接通之前断开。

3.根据权利要求2所述的高精度动态比较器，其特征在于，所述第一PMOS管的源极通过第一电阻连接于所述第三PMOS管的漏极，其漏极通过第一电容接地，其栅极连接于所述待比较电压中的第一电压；所述第二PMOS管的源极通过第一电阻连接于所述第三PMOS管的漏极，其漏极通过第二电容接地，其栅极连接于所述待比较电压中的第二电压；所述第三PMOS管的源极连接于电源，栅极接收所述第一时钟信号；

所述第一NMOS管的漏极连接于第一PMOS管的源极，栅极接收所述第一时钟信号，源极接地；所述第二NMOS管的漏极连接于所述第一PMOS管的漏极，栅极接收所述第一时钟信号，源极接地；所述第三NMOS管的源极连接于所述第一PMOS管的漏极和所述第一电容，漏极连接于所述第二PMOS管的漏极和第二电容；所述第四NMOS管的漏极连接于所述第二PMOS管的漏极，栅极接收所述第一时钟信号，源极接地。

4.根据权利要求3所述的高精度动态比较器，其特征在于，所述至少两级动态预放大电路中每一级电路的结构均与所述第一级动态预放大电路的结构相同。

5.根据权利要求3所述的高精度动态比较器，其特征在于，所述至少两级动态预放大电路还包括第二级动态预放大电路，所述第二级动态预放大电路的结构与所述第一级动态预放大电路的结构相同；

所述第二级动态预放大电路接收第二时钟信号，以对所述第一级动态预放大电路处理后的待比较电压进行预放大处理。

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