JP3758230B2

JP3758230B2 - Imaging device

Info

Publication number: JP3758230B2
Application number: JP09158996A
Authority: JP
Inventors: 研一相原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-04-12
Filing date: 1996-04-12
Publication date: 2006-03-22
Anticipated expiration: 2016-04-12
Also published as: JPH09284659A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えばＤ１規格に沿った画素信号を出力する撮像装置に関する。
【０００２】
【従来の技術】
現在、撮像装置は、画素数が５０万画素以上の固体撮像素子（ＣＣＤ：Charge Coupled Device ）を用いて、Ｄ１規格に沿った映像信号を得ることができる一方、実効画素数が４０万画素である、比較的実効画素数の少ないＣＣＤも用いられている。かかる４０万画素程度のＣＣＤでは、１水平走査期間において、画素信号が出力される期間（以下、有効画素信号期間という）が、図６に示すように、ＮＴＳＣ（National Television System Committee）方式の有効データ期間も長く、また、Ｄ１規格の有効データ期間よりも短くなっている。
【０００３】
具体的には、Ｄ１規格の有効データ期間は、例えば図６に示すように５３．３μｓであって、ＮＴＳＣ方式の有効データ期間よりも
３７０ｎｓ＋２９６ｎｓ＝０．６６６μｓ
長くなっている。逆に、Ｄ１規格の水平ブランキング期間は、ＮＴＳＣ方式の水平ブランキング期間よりも０．６６６μｓ短い１０．２μｓになっている。そして、４０万画素程度のＣＣＤが出力する画素信号は、水平ブランキング期間が、Ｄ１規格よりも長く、ＮＴＳＣ方式よりも短くなっている。
【０００４】
【発明が解決しようとする課題】
ところで、ＣＣＤにより得られる画素信号の各ラインのエッジ部分にはリンギングが発生するが、実効画素が４０万画素数のＣＣＤを用いる撮像装置では、ＮＴＳＣ方式の場合、その水平ブランキング期間において、ＣＣＤから出力される画素信号のエッジ部分でリンギングが発生することになるため映像信号に乱れが生じない。しかしながら、Ｄ１規格では、その有効データ期間に、ＣＣＤから出力される画素信号のエッジからリンギングが発生してしまうため、映像信号に乱れが生じてしまう問題があった。
【０００５】
本発明は、このような問題点を鑑みてなされたなされたものであり、Ｄ１規格の有効データ期間にリンギングが発生するのを防止する撮像装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上述の課題を解決するために、本発明に係る撮像装置は、ディジタルビデオ信号規格の有効サンプル数よりも１ライン毎の実効画素数が少ないイメージセンサにより画素信号を得る撮像装置において、上記イメージセンサから得られた画素信号に対して、各ラインの最初の部分の画素信号と最後の部分の画素信号をホールドして、上記ディジタルビデオ信号規格における有効データ期間よりも実効画素信号期間を長くする信号処理を行う信号処理手段を備える。
【０００７】
【発明の実施の形態】
以下、本発明の好ましい実施の形態について、図面を参照しながら説明する。
【０００８】
本発明に係る撮像装置は、例えば実効画素数が４０万画素程度の比較的実効画素数の少ないＣＣＤイメージセンサが用いられることにより、このＣＣＤイメージセンサから出力される画素信号の水平走査期間の有効サンプル数がＤ１規格の有効サンプル数よりも少ないときに、Ｄ１規格の有効データ期間よりも上記ＣＣＤイメージセンサから出力される画素信号の有効サンプルの期間（以下、有効画素信号期間という）を長くするものである。
【０００９】
本発明に係る撮像装置は、例えば図１に示すように、被写体の撮像光に応じて３原色の画素信号Ｒ（赤），Ｇ（緑），Ｂ（青）を出力するＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂと、ＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂからの画素信号に含まれるランダム雑音を除去する相関二重サンプリング（ＣＤＳ）回路２Ｒ，２Ｇ，２Ｂと、ＣＤＳ回路２Ｒ，２Ｇ，２Ｂからの画素信号をディジタル信号の画素データに変換するＡ／Ｄコンバータ３Ｒ，３Ｇ，３Ｂと、Ａ／Ｄコンバータ３Ｒ，３Ｇ，３Ｂからの画素データにいわゆるプロセス処理を施すプロセス処理部４とを備える。
【００１０】
ＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂは、例えば図示しない撮像レンズから光学的ローパスフィルタを介して入射される撮像光を光分解プリズムにより３原色光成分に分解して、被写体像の３原色画像を３枚のＣＣＤイメージセンサで撮像し、画素信号Ｒ，Ｇ，Ｂを出力する。ここで、ＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂは実効画素数が４０万画素であり、出力された画素信号の有効画素信号期間はＤ１規格の有効データ期間よりも短くなっている。なお、ＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂは、タイミングジェネレータ９ｂからの水平同期信号及び垂直同期信号に基づいて駆動される。なお、タイミングジェネレータ９ｂは、シンクジェネレータ９ａからの同期パルスに基づいて、水平同期信号及び垂直同期信号を生成するようになっている。
【００１１】
ＣＤＳ回路２Ｒ，２Ｇ，２Ｂは、ＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂから供給される画素信号Ｒ，Ｇ，Ｂに含まれるランダム雑音を除去し、この画素信号をＡ／Ｄコンバータ３Ｒ，３Ｇ，３Ｂに供給する。
【００１２】
Ａ／Ｄコンバータ３Ｒ，３Ｇ，３Ｂは、タイミングジェネレータ９ｂからの同期信号に基づくサンプリングクロックを用いて、画素信号を例えば１画素毎に１０ビットからなる画素データに変換し、この画素データをプロセス処理部４に供給する。
【００１３】
プロセス処理部４は、Ａ／Ｄコンバータ３Ｒ，３Ｇ，３Ｂより供給される各画素データＲ，Ｇ，Ｂをブランキング補正回路４ａによってＤ１規格に準拠した水平ブランキング期間を有する画素データＲ，Ｇ，Ｂに補正し、その他画像強調処理，ペデスタル付加，ガンマ・ニー等の非線形処理，リニアマトリクス処理を行う。
【００１４】
ここで、ブランキング補正回路４ａは、Ａ／Ｄコンバータ３Ｒ，３Ｇ，３Ｂから供給される各画素データＲ，Ｇ，Ｂに対して、それぞれＤ１規格に準拠した水平ブランキング期間が生じるように補正する。
【００１５】
ブランキング補正回路４ａは、例えば図２に示すように、タイミングジェネレータ４ｂからのスタートトリガ信号，エンドトリガ信号等に基づいて、後述する信号選択回路３０を制御するための制御信号等を生成する制御回路１０と、上記制御信号に基づいて画素データを所定期間ホールド等して出力する信号選択回路３０とを備える。なお、タイミングジェネレータ４ｂは、シンクジェネレータ９ａからの同期信号に基づいて上述のスタートトリガ信号，エンドトリガ信号等を生成するようになっている。
【００１６】
制御回路１０は、スタートトリガ信号，エンドトリガ信号，リセット信号等が供給され、これらの信号に基づいて制御信号等生成して、これらの信号を信号選択回路３０に供給する。信号選択回路３０は、上記制御信号に基づいて、Ａ／Ｄコンバータ３Ｒ，３Ｇ，３Ｂから供給された画素データの有効画素信号期間の最初と最後の画素データをホールドすることにより、画素データの水平ブランキング期間をＤ１規格に準拠するようにしている。
【００１７】
制御回路１０は、具体的には図３に示すように、スタートトリガ信号及びリセット信号が反転された信号が供給されるＡＮＤ回路１１と、エンドトリガ信号及びリセット信号が供給されるＯＲ回路１２と、リセット信号が供給される反転回路１３と、ＡＮＤ回路１１の出力端子及びＯＲ回路１２の出力端子に接続されるＮＯＲ回路１４と、ＮＯＲ回路１４の出力端子に接続される３ビットのシフトレジスタ１５と、シフトレジスタ１５の各出力端子に接続されるＮＡＮＤ回路１６と、ＮＡＮＤ回路１６の出力端子に接続され、かつ、リセット信号，ＯＰ信号が供給されるＡＮＤ回路１７とを備える。
【００１８】
また、上記制御回路１０は、ＡＮＤ回路１１の出力端子が入力端子Ｊに接続されＯＲ回路１２の出力端子が入力端子Ｋに接続されるＪＫ−フリップフロップ１８と、ＴＨ信号が供給される反転回路１９と、ＰＢＯＮ信号が供給される反転回路２０と、ＪＫ−フリップフロップ１８の出力端子及び反転回路１９の出力端子に接続されるセレクタ２１と、ＪＫ−フリップフロップ１８の出力端子及び反転回路２０の出力端子に接続されるＯＲ回路２２とを備える。
【００１９】
なお、制御回路１０には、図４（ａ）に示す所定のクロックが供給され、シフトレジスタ１５及びＪＫ−フリップフロップ１８等は、このクロックに応じて動作するようになっている。
【００２０】
また、リセット信号は、通常Ｈレベルに設定されている。このとき、ＡＮＤ回路１１，ＯＲ回路１２，ＡＮＤ回路１７は、供給されるスタートトリガ信号，エンドトリガ信号，ＮＡＮＤ回路１６からの信号を、そのまま出力（スルー）する。
【００２１】
上記制御回路１０には、タイミングジェネレータ４ｂからスタートトリガ信号，エンドトリガ信号が供給される。スタートトリガ信号は、図４（ｄ）に示すように、有効画素信号期間の最初の画素データが供給されたときに立ち上がり、エンドトリガ信号は、最後の画素データの供給時から３クロック後に立ち上がるようになっている。
【００２２】
以上のように構成された制御回路１０において、例えば図４（ｄ）（ｅ）に示すように、スタートトリガ信号及びエンドトリガ信号が共にＬレベルとなると、ＮＯＲ回路１４の出力はＨレベルになり、シフトレジスタ１５は３ビット分のＨレベルの信号を保持するようになる。このとき、ＮＡＮＤ回路１６の出力はＬレベルになる。従って、ＡＮＤ回路１７の出力はＬレベルになり、制御回路１０はＬレベルのホールド信号（以下、ホールド信号［Ｌ］という）を出力する。信号選択回路３０は、Ａ／Ｄコンバータ３Ｒ，３Ｇ，３Ｂからの画素データをこのホールド信号［Ｌ］によってホールドしないように制御される。
【００２３】
つぎに、エンドトリガ信号がＬレベルのままで、スタートトリガ信号がＨレベルに立ち上がると、ＮＯＲ回路１４の出力はＬレベルになり、シフトレジスタ１５は、上記Ｈレベルの信号と共に供給されたＬレベルの信号も保持する。１クロック経過後、スタートトリガ信号は再びＬレベルになり、シフトレジスタ１５には、ＮＯＲ回路１４を介して、再びＨレベルの信号が供給される。シフトレジスタ１５は３クロック期間Ｌレベルの信号を保持するため、ＮＡＮＤ回路１６の出力は、上記３クロック期間Ｌレベルになる。従って、制御回路１０はＨレベルのホールド信号（以下、ホールド信号［Ｈ］という）を３クロック期間出力する。信号選択回路３０は、このホールド信号［Ｈ］によって、画素データをホールドするように制御される。
【００２４】
同様に、スタートトリガ信号がＬレベルのままで、エンドトリガ信号がＨレベルに立ち上がると、ＮＯＲ回路１４の出力はＬレベルになり、シフトレジスタ１５は、上記Ｈレベルの信号と共に供給されたＬレベルの信号も保持する。１クロック経過後、スタートトリガ信号は再びＬレベルになり、シフトレジスタ１５には、ＮＯＲ回路１４を介して、再びＨレベルの信号が供給される。シフトレジスタ１５は３クロック期間Ｌレベルの信号を保持するため、ＮＡＮＤ回路１６の出力は、この３クロック期間Ｌレベルになる。従って、制御回路１０は制御信号［Ｈ］を３クロック期間出力する。
【００２５】
すなわち、制御回路１０は、図４（ｆ）に示すように、スタートトリガ信号の立上がり時から１クロック経過後、ホールド信号［Ｈ］を３クロック期間出力した後、ホールド信号［Ｌ］を出力する。また、制御回路１０は、エンドトリガ信号の立上がり時から１クロック経過後、ホールド信号［Ｈ］を３クロック期間出力し、その後ホールド信号［Ｌ］を出力するようになっている。
【００２６】
一方、ＡＮＤ回路１１の出力信号はＪＫ−フリップフロップ１８の入力端子Ｊに、ＯＲ回路１２の出力信号はＪＫ−フリップフロップ１８の入力端子Ｋに供給される。ＪＫ−フリップフロップ１８は、スタートトリガ信号及びエンドトリガ信号が共にＬレベルのときは、１クロック前の状態例えばＬレベルの信号を保持し、セレクタ２１を介して、Ｌレベルの選択信号（以下、選択信号［Ｌ］という）を出力端子から出力する。
【００２７】
エンドトリガ信号がＬレベルのまま、スタートトリガ信号がＨレベルに立ち上がると、ＪＫ−フリップフロップ１８の出力は、１クロック後にＨレベルになる。そして、ＪＫ−フリップフロップ１８は、セレクタ２１を介して、Ｈレベルの選択信号（以下、選択信号［Ｈ］という）を出力端子から出力する。
【００２８】
そして、スタートトリガ信号がＬレベルになっても、ＪＫ−フリップフロップ１８は、１クロック前の状態すなわちＨレベルの信号をそのまま保持し、選択信号［Ｈ］を出力端子から出力する。
【００２９】
つぎに、スタートトリガ信号はＬレベルのまま、エンドトリガ信号がＨレベルに立ち上がると、ＪＫ−フリップフロップ１８は、１クロック後にＬレベルの信号を出力し、セレクタ２１を介して、選択信号［Ｌ］を出力端子から出力する。
【００３０】
エンドトリガ信号がＬレベルになると、ＪＫ−フリップフロップ１８は、１クロック前の状態すなわちＬレベルの信号を保持し、そのまま選択信号［Ｌ］を出力端子から出力する。
【００３１】
すなわち、制御回路１０は、図４（ｇ）に示すように、スタートトリガ信号の立ち上がり時から１クロック経過後に選択信号［Ｈ］を出力し、エンドトリガ信号の立ち下がり時から１クロック経過するまでは上記選択信号［Ｈ］を出力し続ける。なお、制御回路１０は、この期間以外は選択信号［Ｌ］を出力する。
【００３２】
そして、制御回路１０は、ホールド信号と選択信号からなる制御信号［ａ，ｂ］（ａ：Ｌレベル又はＨレベルのホールド信号，ｂ：Ｌレベル又はＨレベルの選択信号）を信号選択回路３０に供給する。
【００３３】
すなわち、制御回路１０は、図４（ｈ）に示すように、エンドトリガ信号が立ち上がって４クロック経過してからスタートトリガ信号が立ち上がって１クロック経過するまで（有効画素信号期間の最初の画素データが供給されるまで）、制御信号［Ｌ，Ｌ］を信号選択回路３０に供給することにより、信号選択回路３０に供給された有効画素信号期間の最初の画素データのみを出力させる。
【００３４】
制御回路１０は、スタートトリガ信号が立ち上がって１クロック経過したときから３クロック期間までは、制御信号［Ｈ，Ｈ］を信号選択回路３０に供給することにより、信号選択回路３０に供給された有効画素信号期間の最初の画素データのみを３クロック期間ホールドさせる。
【００３５】
制御回路１０は、スタートトリガ信号が立ち上がって４クロック経過したときからエンドトリガ信号が立ち上がって１クロック経過するまでは、制御信号［Ｌ，Ｈ］を信号選択回路３０に供給することにより、信号選択回路３０に供給されて３クロック遅延された画素データを出力させる。
【００３６】
制御回路１０は、エンドトリガ信号が立ち上がって１クロック経過してから３クロックが経過するまでは、制御信号［Ｈ，Ｌ］を信号選択回路３０に供給することにより、信号選択回路３０に供給された画素データをホールドさせる。
【００３７】
ここで、信号選択回路３０は、例えば図５に示すように、画素データを１クロック期間遅延するＤ−フリップフロップ３１と、上記画素データ又はブランキングデータを選択出力するセレクタ３２と、Ｄ−フリップフロップ３３，３４と、上記画素データ又はブランキングデータを選択出力するセレクタ３５と、制御回路１０から供給される制御信号に基づいて、画素データ又は遅延された画素データ又はホールドされた画素データを選択出力するセレクタ３６と、Ｄ−フリップフロップ３７とを備える。
【００３８】
Ｄ−フリップフロップ３１は、例えばＡ／Ｄコンバータ３Ｒから画素データが入力端子から供給され、１クロック期間後にこの画素データを出力端子からセレクタ３２に供給する。なお、Ａ／Ｄコンバータ３Ｒは、セレクタ３６にも同様の画素データを供給している。
【００３９】
セレクタ３２は、制御回路１０からプリブランキング信号が供給され、プリブランキング信号がＨレベルのときはＤ−フリップフロップ３１の出力端子からの画素データを出力し、プリブランキング信号がＬレベルのときはブランキングデータを出力する。
【００４０】
セレクタ３２から出力された画素データは、Ｄ−フリップフロップ３３，３４でさらに２クロック遅延されて、セレクタ３５に供給される。
【００４１】
セレクタ３５は、セレクタ３２と同様に、Ｈレベルのプリブランキング信号が供給されるときはＤ−フリップフロップ３４の出力端子からの画素データを出力し、Ｌレベルのプリブランキング信号が供給されるときはブランキングデータを出力する。
【００４２】
セレクタ３６は、Ａ／Ｄコンバータ３Ｒからの画素データ，セレクタ３５を介して遅延された画素データ，及びＤ−フリップフロップ３７からの画素データがそれぞれ供給され、上述の制御信号に基づいて、上記いずれかの画素データを出力するようになっている。すなわち、セレクタ３６は、制御信号［Ｌ，Ｌ］が供給されたときは、Ａ／Ｄコンバータ３Ｒからの画素データを出力し、制御信号［Ｌ，Ｈ］が供給されたときはセレクタ３５からの画素データを出力し、制御信号［Ｈ，Ｘ］（Ｘ：任意）が供給されたときはＤ−フリップフロップ３７の出力端子からの画素データを出力する。
【００４３】
Ｄ−フリップフロップ３７は、セレクタ３６からの画素データが入力端子から供給され、１クロック期間遅延してこの画素データを出力端子から出力すると共に、この出力した画素データをセレクタ３６を介してＤ−フリップフロップ３７の入力端子に供給する。従って、画素データは、セレクタ３６とＤ−フリップフロップ３７の閉ループによりホールドされるようになっている。
【００４４】
以上のように構成された信号選択回路３０において、制御回路１０からの例えば制御信号［Ｌ，Ｌ］が供給されると、セレクタ３６は、Ａ／Ｄコンバータ３Ｒからの画素データ［１］（［１］：有効画素信号期間における最初の画素データ）をＤ−フリップフロップ３７の入力端子に供給する。
【００４５】
Ｄ−フリップフロップ３７は、画素データ［１］を１クロック期間遅延して出力端子から出力すると共に、この遅延された画素データを、セレクタ３６を介して、データ入力端子のＤ−フリップフロップ３７に供給する。これにより、画素データ［１］は、１クロック期間ホールドされる。
【００４６】
つぎに、セレクタ３６は、制御信号［Ｈ，Ｈ］が供給されると、ホールドされた上記画素データ［１］を出力するように制御される。セレクタ３６は、図４（ｈ）に示すように、３クロック期間上記制御信号［Ｈ，Ｈ］が供給されるため、この画素データ［１］を３クロック期間、Ｄ−フリップフロップ３７を介して出力する。
【００４７】
上記３クロック期間経過後、セレクタ３６には、Ｄ−フリップフロップ３１，３３，３４等を介して画素データ［１］［２］［３］［４］・・・が供給されると共に、制御回路１０から制御信号［Ｌ，Ｈ］が供給される。従って、セレクタ３６は、制御信号［Ｌ，Ｈ］が供給される間、この画素データ［１］［２］［３］［４］・・・を、Ｄ−フリップフロップ３７を介して、出力する。
【００４８】
そして、セレクタ３６は、画素データ［ＬＡＳＴ］（ＬＡＳＴ：有効画素信号期間の最後の画素データ）を出力するとともに、制御信号［Ｈ，Ｌ］が供給される。従って、セレクタ３６は、Ｄ−フリップフロップ３７等によりホールドされた画素データ［ＬＡＳＴ］を再び出力する。セレクタ３６は、図４（ｈ）に示すように、３クロック期間上記制御信号［Ｈ，Ｌ］が供給されるため、上記画素データ［ＬＡＳＴ］を３クロック期間ホールドして出力する。
【００４９】
このように、信号選択回路３０は、制御信号に基づいて、画素データの最初の画素データをホールドし、このホールドした期間中、上記画素データを遅延して出力し、上記画素データの最後の画素データをホールドして出力している。これにより、ブランキング補正回路４ａは、例えばＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂが出力する画素信号のブランキング期間がＤ１規格に沿ったものでなくても、Ｄ１規格に準拠した画素データを出力することができる。
【００５０】
そして、ブランキング補正回路４ａから出力された画素データは、プロセス処理部４において、例えば撮像デバイスのレスポンス劣化の補償や鮮鋭度が強調されたり、ホワイトバランス調整，ペデスタル付加，ガンマ・ニー等の非線形処理等のプロセス処理が施される。
【００５１】
プロセス処理部４は、画素データに上述のプロセス処理を施した後、ビューファインダ用の画素データＲ，Ｇ，Ｂを、Ｄ／Ａコンバータ５を介して、ビューファインダ８に供給するとともに、本線系の画素データＲ，Ｇ，Ｂを、Ｄ／Ａコンバータに７を介して、エンコーダ８に供給する。エンコーダ８は、供給された画素信号Ｒ，Ｇ，Ｂを、Ｄ１規格に準拠した輝度信号Ｙ及び色搬送信号Ｃに変換して出力する。
【００５２】
以上のように、本発明に係る撮像装置は、ＣＣＤイメージセンサがＤ１規格に沿った映像信号を出力することができなくても、上記映像信号の有効データ期間の最初と最後の画素データをホールドすることにより、上記映像信号をＤ１規格に準拠した撮像信号になるように補正することができる。
【００５３】
換言すると、上記撮像装置は、固体撮像素子から出力された映像信号をそのままＤ１規格に適用した場合に発生してしまうリンギングを、Ｄ１規格の水平ブランキング期間に押し込めることにより、画質の良好な映像信号を得ることができる。
【００５４】
なお、本実施の形態では１画素分の画素信号をホールドする場合を例にして説明したが、本発明はこれに限定されるものではなく、例えば最初から数画素分の画素信号をホールドして、最後から上記数画素分の画素信号をホールドしてもよいのはいうまでもない。
【００５５】
【発明の効果】
以上詳細に説明したように、本発明に係る撮像装置では、イメージセンサから得られた画素信号に対して、各ラインの最初の部分の画素信号と最後の部分の画素信号をホールドして、ディジタルビデオ信号規格における有効データ期間よりも実効画素信号期間を長くする信号処理を行うことにより、有効画素信号期間のエッジに発生するリンギングを例えばＤ１規格の水平ブランキング期間に押し込めて、画質の良好な映像信号を得ることができる。
【図面の簡単な説明】
【図１】本発明に係る撮像装置の概略的な構成を示すブロック図である。
【図２】上記撮像装置のブランキング補正回路及びタイミングジェネレータの概略的な構成を示すブロック図である。
【図３】上記ブランキング補正回路における制御回路の具体的な構成を示すブロック図である。
【図４】上記ブランキング補正回路の動作を説明するためのタイミングチャートである。
【図５】上記ブランキング補正回路の信号選択回路の具体的な構成を示すブロック図である。
【図６】ＮＴＳＣ方式の画素信号及びＤ１規格の画素信号における有効データ期間の関係を説明する図である。
【符号の説明】
１０制御回路、３０信号選択回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an imaging apparatus that outputs a pixel signal conforming to, for example, the D1 standard.
[0002]
[Prior art]
Currently, an imaging device can obtain a video signal conforming to the D1 standard using a solid-state imaging device (CCD: Charge Coupled Device) having a number of pixels of 500,000 pixels or more, while having an effective number of pixels of 400,000 pixels. A CCD having a relatively small effective pixel number is also used. In such a CCD having about 400,000 pixels, a period during which a pixel signal is output in one horizontal scanning period (hereinafter referred to as an effective pixel signal period) is effective in the NTSC (National Television System Committee) system as shown in FIG. The data period is also long and shorter than the effective data period of the D1 standard.
[0003]
Specifically, the effective data period of the D1 standard is, for example, 53.3 μs as shown in FIG. 6, and 370 ns + 296 ns = 0.666 μs than the effective data period of the NTSC system.
It is getting longer. Conversely, the horizontal blanking period of the D1 standard is 10.2 μs, which is 0.666 μs shorter than the horizontal blanking period of the NTSC system. The pixel signal output by the CCD having about 400,000 pixels has a horizontal blanking period longer than that of the D1 standard and shorter than that of the NTSC system.
[0004]
[Problems to be solved by the invention]
By the way, although ringing occurs at the edge portion of each line of the pixel signal obtained by the CCD, in the case of the NTSC system in an imaging apparatus using a CCD having an effective pixel number of 400,000, in the horizontal blanking period, the CCD Since the ringing occurs at the edge portion of the pixel signal output from the video signal, the video signal is not disturbed. However, in the D1 standard, ringing occurs from the edge of the pixel signal output from the CCD during the effective data period, which causes a problem that the video signal is disturbed.
[0005]
The present invention has been made in view of such problems, and an object of the present invention is to provide an imaging apparatus that prevents ringing from occurring during the effective data period of the D1 standard.
[0006]
[Means for Solving the Problems]
In order to solve the above-described problems, an image pickup apparatus according to the present invention is an image pickup apparatus that obtains a pixel signal with an image sensor having an effective number of pixels per line smaller than the number of effective samples of the digital video signal standard. A signal that holds the pixel signal of the first part and the last part of each line with respect to the pixel signal obtained from the above, and makes the effective pixel signal period longer than the effective data period in the digital video signal standard. Signal processing means for performing processing is provided.
[0007]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.
[0008]
The imaging apparatus according to the present invention uses, for example, a CCD image sensor with a relatively small effective number of pixels, such as an effective number of pixels of about 400,000, so that the horizontal scanning period of the pixel signal output from the CCD image sensor is effective. When the number of samples is smaller than the number of effective samples of the D1 standard, the effective sample period of the pixel signal output from the CCD image sensor (hereinafter referred to as an effective pixel signal period) is made longer than the effective data period of the D1 standard. Is.
[0009]
For example, as shown in FIG. 1, an imaging apparatus according to the present invention includes a CCD image sensor 1R that outputs pixel signals R (red), G (green), and B (blue) of three primary colors in accordance with imaging light of a subject. 1G, 1B, correlated double sampling (CDS) circuits 2R, 2G, 2B for removing random noise contained in pixel signals from CCD image sensors 1R, 1G, 1B, and pixels from CDS circuits 2R, 2G, 2B A / D converters 3R, 3G, and 3B that convert signals into pixel data of digital signals, and a process processing unit 4 that performs so-called process processing on the pixel data from the A / D converters 3R, 3G, and 3B are provided.
[0010]
The CCD image sensors 1R, 1G, and 1B, for example, decompose imaging light incident from an imaging lens (not shown) via an optical low-pass filter into three primary color light components using a light separation prism, and convert the three primary color images of the subject image into three. Images are taken by a single CCD image sensor, and pixel signals R, G, and B are output. Here, the CCD image sensors 1R, 1G, and 1B have 400,000 effective pixels, and the effective pixel signal period of the output pixel signal is shorter than the effective data period of the D1 standard. The CCD image sensors 1R, 1G, and 1B are driven based on the horizontal synchronization signal and the vertical synchronization signal from the timing generator 9b. The timing generator 9b generates a horizontal synchronization signal and a vertical synchronization signal based on the synchronization pulse from the sync generator 9a.
[0011]
The CDS circuits 2R, 2G, and 2B remove random noise included in the pixel signals R, G, and B supplied from the CCD image sensors 1R, 1G, and 1B, and the pixel signals are converted into A / D converters 3R, 3G, and 3B. To supply.
[0012]
The A / D converters 3R, 3G, 3B use a sampling clock based on the synchronization signal from the timing generator 9b to convert the pixel signal into, for example, 10-bit pixel data for each pixel, and process this pixel data. Supply to part 4.
[0013]
The process processing unit 4 converts the pixel data R, G, B supplied from the A / D converters 3R, 3G, 3B into pixel data R, G having a horizontal blanking period compliant with the D1 standard by the blanking correction circuit 4a. , B, and other image enhancement processing, pedestal addition, non-linear processing such as gamma and knee, and linear matrix processing.
[0014]
Here, the blanking correction circuit 4a corrects each pixel data R, G, B supplied from the A / D converters 3R, 3G, 3B so that a horizontal blanking period compliant with the D1 standard occurs. To do.
[0015]
For example, as shown in FIG. 2, the blanking correction circuit 4a generates a control signal for controlling a signal selection circuit 30 to be described later based on a start trigger signal, an end trigger signal, and the like from the timing generator 4b. The circuit 10 includes a signal selection circuit 30 that outputs pixel data by holding the data for a predetermined period based on the control signal. The timing generator 4b generates the above-described start trigger signal, end trigger signal, and the like based on the synchronization signal from the sync generator 9a.
[0016]
The control circuit 10 is supplied with a start trigger signal, an end trigger signal, a reset signal, etc., generates a control signal based on these signals, and supplies these signals to the signal selection circuit 30. Based on the control signal, the signal selection circuit 30 holds the first and last pixel data in the effective pixel signal period of the pixel data supplied from the A / D converters 3R, 3G, and 3B, thereby horizontally converting the pixel data. The blanking period is made to comply with the D1 standard.
[0017]
Specifically, as shown in FIG. 3, the control circuit 10 includes an AND circuit 11 to which a signal obtained by inverting a start trigger signal and a reset signal is supplied, and an OR circuit 12 to which an end trigger signal and a reset signal are supplied. Inverter circuit 13 to which a reset signal is supplied, NOR circuit 14 connected to the output terminal of AND circuit 11 and the output terminal of OR circuit 12, and 3-bit shift register 15 connected to the output terminal of NOR circuit 14 A NAND circuit 16 connected to each output terminal of the shift register 15, and an AND circuit 17 connected to the output terminal of the NAND circuit 16 and supplied with a reset signal and an OP signal.
[0018]
The control circuit 10 includes a JK flip-flop 18 in which the output terminal of the AND circuit 11 is connected to the input terminal J and the output terminal of the OR circuit 12 is connected to the input terminal K, and an inverting circuit to which a TH signal is supplied. 19, an inverting circuit 20 to which a PBON signal is supplied, a selector 21 connected to the output terminal of the JK-flip flop 18 and the output terminal of the inverting circuit 19, and the output terminal of the JK-flip flop 18 and the inverting circuit 20 And an OR circuit 22 connected to the output terminal.
[0019]
The control circuit 10 is supplied with a predetermined clock shown in FIG. 4A, and the shift register 15 and the JK-flip flop 18 are operated in accordance with this clock.
[0020]
The reset signal is normally set to H level. At this time, the AND circuit 11, the OR circuit 12, and the AND circuit 17 output (through) the supplied start trigger signal, end trigger signal, and signal from the NAND circuit 16 as they are.
[0021]
The control circuit 10 is supplied with a start trigger signal and an end trigger signal from the timing generator 4b. As shown in FIG. 4D, the start trigger signal rises when the first pixel data in the effective pixel signal period is supplied, and the end trigger signal rises three clocks after the last pixel data is supplied. It has become.
[0022]
In the control circuit 10 configured as described above, for example, as shown in FIGS. 4D and 4E, when both the start trigger signal and the end trigger signal become L level, the output of the NOR circuit 14 becomes H level. The shift register 15 holds an H level signal for 3 bits. At this time, the output of the NAND circuit 16 becomes L level. Accordingly, the output of the AND circuit 17 becomes L level, and the control circuit 10 outputs an L level hold signal (hereinafter referred to as hold signal [L]). The signal selection circuit 30 is controlled so as not to hold the pixel data from the A / D converters 3R, 3G, 3B by the hold signal [L].
[0023]
Next, when the end trigger signal remains at the L level and the start trigger signal rises to the H level, the output of the NOR circuit 14 becomes the L level, and the shift register 15 receives the L level supplied together with the H level signal. This signal is also held. After one clock has elapsed, the start trigger signal becomes L level again, and the shift register 15 is again supplied with an H level signal via the NOR circuit 14. Since the shift register 15 holds a signal at L level for 3 clock periods, the output of the NAND circuit 16 is at L level for the 3 clock periods. Therefore, the control circuit 10 outputs an H level hold signal (hereinafter referred to as hold signal [H]) for three clock periods. The signal selection circuit 30 is controlled to hold the pixel data by the hold signal [H].
[0024]
Similarly, when the start trigger signal remains at the L level and the end trigger signal rises to the H level, the output of the NOR circuit 14 becomes the L level, and the shift register 15 receives the L level supplied together with the H level signal. This signal is also held. After one clock has elapsed, the start trigger signal becomes L level again, and the shift register 15 is again supplied with an H level signal via the NOR circuit 14. Since the shift register 15 holds a signal at L level for 3 clock periods, the output of the NAND circuit 16 is at L level for 3 clock periods. Therefore, the control circuit 10 outputs the control signal [H] for 3 clock periods.
[0025]
That is, as shown in FIG. 4 (f), the control circuit 10 outputs the hold signal [L] after outputting the hold signal [H] for three clock periods after the elapse of one clock from the rising edge of the start trigger signal. . The control circuit 10 outputs the hold signal [H] for 3 clock periods after the elapse of 1 clock from the rising edge of the end trigger signal, and then outputs the hold signal [L].
[0026]
On the other hand, the output signal of the AND circuit 11 is supplied to the input terminal J of the JK-flip flop 18, and the output signal of the OR circuit 12 is supplied to the input terminal K of the JK-flip flop 18. When both the start trigger signal and the end trigger signal are at the L level, the JK-flip flop 18 holds the state of the previous clock, for example, the L level signal, and the L level selection signal (hereinafter referred to as “L” level signal). The selection signal [L] is output from the output terminal.
[0027]
If the start trigger signal rises to H level while the end trigger signal remains at L level, the output of the JK flip-flop 18 becomes H level after one clock. The JK flip-flop 18 outputs an H level selection signal (hereinafter referred to as selection signal [H]) from the output terminal via the selector 21.
[0028]
Even when the start trigger signal becomes L level, the JK-flip-flop 18 holds the state one clock before, that is, the H level signal as it is, and outputs the selection signal [H] from the output terminal.
[0029]
Next, when the end trigger signal rises to the H level while the start trigger signal remains at the L level, the JK-flip flop 18 outputs an L level signal after one clock, and the selection signal [L ] From the output terminal.
[0030]
When the end trigger signal becomes L level, the JK-flip-flop 18 holds the state of the previous clock, that is, the L level signal, and outputs the selection signal [L] as it is from the output terminal.
[0031]
That is, as shown in FIG. 4G, the control circuit 10 outputs the selection signal [H] after one clock has elapsed from the rising edge of the start trigger signal and until one clock has elapsed from the falling edge of the end trigger signal. Continues to output the selection signal [H]. Note that the control circuit 10 outputs the selection signal [L] during other periods.
[0032]
Then, the control circuit 10 sends a control signal [a, b] (a: L level or H level hold signal, b: L level or H level selection signal) composed of the hold signal and the selection signal to the signal selection circuit 30. Supply.
[0033]
That is, as shown in FIG. 4 (h), the control circuit 10 waits for 4 clocks after the end trigger signal rises until 1 clock passes after the start trigger signal rises (the first pixel data in the effective pixel signal period). Until the control signal [L, L] is supplied to the signal selection circuit 30, only the first pixel data in the effective pixel signal period supplied to the signal selection circuit 30 is output.
[0034]
The control circuit 10 supplies the control signal [H, H] to the signal selection circuit 30 from the time when one clock elapses after the start trigger signal rises to the period of three clocks, thereby enabling the effective signal supplied to the signal selection circuit 30. Only the first pixel data in the pixel signal period is held for three clock periods.
[0035]
The control circuit 10 selects the signal by supplying the control signal [L, H] to the signal selection circuit 30 from when the start trigger signal rises until 4 clocks pass until the end trigger signal rises and 1 clock passes. The pixel data supplied to the circuit 30 and delayed by 3 clocks is output.
[0036]
The control circuit 10 is supplied to the signal selection circuit 30 by supplying the control signal [H, L] to the signal selection circuit 30 until one clock has elapsed after the end trigger signal rises and one clock has elapsed. Hold the pixel data.
[0037]
Here, for example, as shown in FIG. 5, the signal selection circuit 30 includes a D-flip flop 31 that delays pixel data by one clock period, a selector 32 that selectively outputs the pixel data or blanking data, and a D-flip flop. Select pixel data, delayed pixel data, or held pixel data based on a control signal supplied from the control circuit 10 and a selector 35 that selects and outputs the pixel data or blanking data. An output selector 36 and a D-flip flop 37 are provided.
[0038]
For example, pixel data is supplied from the input terminal to the D-flip flop 31 from the A / D converter 3R, and this pixel data is supplied from the output terminal to the selector 32 after one clock period. The A / D converter 3R supplies similar pixel data to the selector 36.
[0039]
The selector 32 is supplied with a pre-blanking signal from the control circuit 10, outputs pixel data from the output terminal of the D-flip flop 31 when the pre-blanking signal is H level, and outputs a blank when the pre-blanking signal is L level. Output ranking data.
[0040]
The pixel data output from the selector 32 is further delayed by two clocks by the D-flip flops 33 and 34 and supplied to the selector 35.
[0041]
Similarly to the selector 32, the selector 35 outputs pixel data from the output terminal of the D-flip flop 34 when an H-level preblanking signal is supplied, and when an L-level preblanking signal is supplied. Output blanking data.
[0042]
The selector 36 is supplied with the pixel data from the A / D converter 3R, the pixel data delayed through the selector 35, and the pixel data from the D-flip flop 37, respectively. Such pixel data is output. That is, the selector 36 outputs the pixel data from the A / D converter 3R when the control signal [L, L] is supplied, and from the selector 35 when the control signal [L, H] is supplied. The pixel data is output, and when the control signal [H, X] (X: arbitrary) is supplied, the pixel data from the output terminal of the D flip-flop 37 is output.
[0043]
The D flip-flop 37 is supplied with the pixel data from the selector 36 from the input terminal, outputs the pixel data from the output terminal with a delay of one clock period, and outputs the output pixel data via the selector 36 to the D- This is supplied to the input terminal of the flip-flop 37. Accordingly, the pixel data is held by the closed loop of the selector 36 and the D-flip flop 37.
[0044]
In the signal selection circuit 30 configured as described above, for example, when the control signal [L, L] is supplied from the control circuit 10, the selector 36 receives the pixel data [1] ([[ 1]: The first pixel data in the effective pixel signal period is supplied to the input terminal of the D-flip flop 37.
[0045]
The D-flip flop 37 delays the pixel data [1] by one clock period and outputs it from the output terminal. The delayed pixel data is sent to the D-flip flop 37 of the data input terminal via the selector 36. Supply. Thereby, the pixel data [1] is held for one clock period.
[0046]
Next, when the control signal [H, H] is supplied, the selector 36 is controlled to output the held pixel data [1]. As shown in FIG. 4 (h), the selector 36 is supplied with the control signal [H, H] for 3 clock periods, so that this pixel data [1] is passed through the D flip-flop 37 for 3 clock periods. Output.
[0047]
After the three clock periods have elapsed, the selector 36 is supplied with pixel data [1] [2] [3] [4]... Via the D-flip-flops 31, 33, 34, etc., and the control circuit. The control signal [L, H] is supplied from 10. Therefore, the selector 36 outputs the pixel data [1] [2] [3] [4]... Via the D-flip flop 37 while the control signals [L, H] are supplied. .
[0048]
The selector 36 outputs pixel data [LAST] (LAST: last pixel data in the effective pixel signal period) and is supplied with a control signal [H, L]. Accordingly, the selector 36 again outputs the pixel data [LAST] held by the D-flip flop 37 or the like. As shown in FIG. 4 (h), the selector 36 is supplied with the control signal [H, L] for a period of 3 clocks, and therefore holds and outputs the pixel data [LAST] for a period of 3 clocks.
[0049]
As described above, the signal selection circuit 30 holds the first pixel data of the pixel data based on the control signal, delays and outputs the pixel data during the hold period, and outputs the last pixel data of the pixel data. Data is held and output. Thereby, the blanking correction circuit 4a outputs pixel data compliant with the D1 standard even if the blanking period of the pixel signals output from the CCD image sensors 1R, 1G, and 1B does not conform to the D1 standard, for example. be able to.
[0050]
The pixel data output from the blanking correction circuit 4a is subjected to, for example, compensation for response deterioration of the imaging device and sharpness in the process processing unit 4, or nonlinearity such as white balance adjustment, pedestal addition, gamma / knee, and the like. Process processing such as processing is performed.
[0051]
The process processing unit 4 performs the above-described process processing on the pixel data, and then supplies the viewfinder pixel data R, G, and B to the viewfinder 8 via the D / A converter 5 and the main line system. The pixel data R, G, and B are supplied to the encoder 8 via the D / A converter 7. The encoder 8 converts the supplied pixel signals R, G, and B into a luminance signal Y and a color carrier signal C that conform to the D1 standard, and outputs the result.
[0052]
As described above, the imaging apparatus according to the present invention holds the first and last pixel data in the effective data period of the video signal even if the CCD image sensor cannot output the video signal in accordance with the D1 standard. By doing so, it is possible to correct the video signal so as to become an imaging signal compliant with the D1 standard.
[0053]
In other words, the above-described image pickup apparatus pushes ringing that occurs when the video signal output from the solid-state image pickup device is applied to the D1 standard as it is into the horizontal blanking period of the D1 standard, so that a video with good image quality is obtained. A signal can be obtained.
[0054]
In this embodiment, the case where the pixel signal for one pixel is held has been described as an example. However, the present invention is not limited to this. For example, the pixel signal for several pixels is held from the beginning. Needless to say, the pixel signals for several pixels may be held from the end.
[0055]
【The invention's effect】
As described above in detail, in the imaging apparatus according to the present invention, the pixel signal obtained from the image sensor is held in the digital signal by holding the pixel signal of the first part and the pixel signal of the last part of each line. By performing signal processing that makes the effective pixel signal period longer than the effective data period in the video signal standard, ringing that occurs at the edge of the effective pixel signal period is pushed into the horizontal blanking period of the D1 standard, for example, so that the image quality is good A video signal can be obtained.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a schematic configuration of an imaging apparatus according to the present invention.
FIG. 2 is a block diagram illustrating a schematic configuration of a blanking correction circuit and a timing generator of the imaging apparatus.
FIG. 3 is a block diagram showing a specific configuration of a control circuit in the blanking correction circuit.
FIG. 4 is a timing chart for explaining the operation of the blanking correction circuit.
FIG. 5 is a block diagram showing a specific configuration of a signal selection circuit of the blanking correction circuit.
FIG. 6 is a diagram for explaining a relationship between effective data periods in an NTSC pixel signal and a D1 standard pixel signal;
[Explanation of symbols]
10 control circuit, 30 signal selection circuit

Claims

ディジタルビデオ信号規格の有効サンプル数よりも１ライン毎の実効画素数が少ないイメージセンサにより画素信号を得る撮像装置において、
上記イメージセンサから得られた画素信号に対して、各ラインの最初の部分の画素信号と最後の部分の画素信号をホールドして、上記ディジタルビデオ信号規格における有効データ期間よりも実効画素信号期間を長くする信号処理を行う信号処理手段を
備えることを特徴とする撮像装置。In an imaging device that obtains a pixel signal by an image sensor having an effective number of pixels per line smaller than the number of effective samples of the digital video signal standard,
Hold the pixel signal of the first part and the last part of each line with respect to the pixel signal obtained from the image sensor so that the effective pixel signal period is longer than the effective data period in the digital video signal standard. An image pickup apparatus comprising signal processing means for performing signal processing for lengthening.

上記信号処理手段は、
上記画素信号を所定期間ホールドするホールド手段と、
上記画素信号を所定期間遅延する遅延手段と、
上記有効画素信号期間の最初の部分の画素信号を上記ホールド手段によって上記所定期間ホールドした後、上記有効画素信号期間の全ての画素信号を上記遅延手段によって上記所定期間遅延し、上記有効画素信号期間の最後の部分の画素信号を上記ホールド手段によって上記所定期間ホールドするように制御する制御手段と
を備えることを特徴とする請求項１記載の撮像装置。The signal processing means includes
Holding means for holding the pixel signal for a predetermined period;
Delay means for delaying the pixel signal for a predetermined period;
After holding the pixel signal of the first part of the effective pixel signal period for the predetermined period by the holding unit, all the pixel signals in the effective pixel signal period are delayed for the predetermined period by the delay unit, and the effective pixel signal period The image pickup apparatus according to claim 1, further comprising a control unit that controls the pixel signal of the last portion of the image signal to be held by the hold unit for the predetermined period.