JP3751812B2 - カスコードトランジスタを出力段に有する電子回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明はカスコード回路を用いた増幅器などの電子回路装置に係り、特に周波数特性の改善された電子回路装置に関する。
【0002】
【従来の技術】
トランジスタを用いて構成した増幅器に代表される電子回路においては、周波数特性はトランジスタのトランスコンダクタンスによって決まるため、高速の電子回路を構成するには、トランジスタのバイアス電流及びトランジスタのサイズ(MOSトランジスタのようなFETの場合はゲート幅)を大きくする必要がある。しかし、トランジスタのサイズを大きくすると、寄生容量の増加による極周波数の低下が起こるため、逆に周波数特性は劣化する。
【0003】
カスコード回路を用いた従来のフォールデッドカスコード型増幅器を例にとって、この問題を具体的に説明する。例えば、積分器やフィルタを構成するためにフォールデッドカスコード型増幅器の出力端子に容量性負荷を接続した場合、容量性負荷が接続される出力端子において1番目の極(周波数が最も低い極)が形成され、またトランジスタの寄生容量によって2番目の極(2番目に周波数が低い極)が形成される。
【0004】
携帯電話機のような移動通信端末は、使用できる電源端電圧が低く、内部の増幅器その他の電子回路に使用するMOSトランジスタのドレイン・ソース間に十分な電圧を印加することができないので、トランジスタの飽和領域での動作を保証するために、ゲート幅のより大きなトランジスタを使わなければならない。従って、トランジスタの寄生容量は増大するから、後者の2番目の極の周波数が低くなり、増幅器の高周波での利得が下がると同時に、位相余裕(利得が1となる周波数における位相と−180°との差)が減少する。一般的に、増幅器は帰還を施して使用されるので、位相余裕が減少するとその動作が不安定となる。
【0005】
【発明が解決しようとする課題】
上述したように、カスコード回路を用いた従来の増幅器などの電子回路においては、トランジスタの寄生容量によって形成される極により、高周波の周波数特性が悪化し、安定性も損なわれるという問題点があった。
【0006】
本発明は、このような寄生容量による極の影響を低減して良好な特性が得られるカスコード回路を用いた電子回路装置を提供する
ことを目的とする。
【0007】
【課題を解決するための手段】
上記課題を解決するために、本発明は入力信号を増幅するための少なくとも一つの第1トランジスタを有する入力段と、第1トランジスタに対してカスコード接続された少なくとも一つの第2トランジスタを含む出力段とを有する電子回路装置において、入力信号を第2トランジスタのゲートまたはベースに伝達するフィードフォワード回路を設けたことを特徴とする。出力段は、第2トランジスタのソースまたはエミッタに接続された少なくとも一つのディジェネレーション抵抗を含む構成であってもよい。
【0008】
このように入力段の入力側から、出力段のカスコードトランジスタのゲートまたはベースへのフィードフォワードを行うと、周波数特性に零点が新たに導入される。このように零点が導入されると、回路全体としては出力端子に接続される負荷の容量による第1の極及びトランジスタの寄生容量による第2の極による利得及び位相の周波数特性とは逆の周波数特性が新たに付与されることにより、トランジスタの寄生容量による極の影響がある程度打ち消される。
【0009】
すなわち、利得特性においては零点の導入によりユニティゲイン周波数が上昇することにより、主として高周波域の特性が向上するために回路の高速化が図られる。位相特性については、零点の導入により高周波域での位相回転が小さくなることによって位相余裕が増加するので、安定度が向上する
【0010】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【0011】
(第1の実施形態)
図1は、本発明の第1の実施形態に係る増幅器を示している。この増幅器は大きく分けて、入力段101と本発明に基づき設けられたフィードフォワード回路102及び出力段103から構成される。入力段101は、例えばNMOSトランジスタを用いた電圧−電流変換回路(電圧−電流変換増幅回路ともいう)であり、出力段103は電流バッファとして機能する。
【0012】
出力段103は、ゲートにDCバイアス電圧vb1が印加され、ソースが高電位側電源端VDDに接続されたPMOSトランジスタM1と、このトランジスタM1のドレインにソースが接続され、ドレインが出力端子OUTに接続される共に電流源I1を介して低電位側電源端VSSに接続されたPMOSトランジスタM2からなるカスコード回路104を含む。トランジスタM2は、入力段101の例えばNMOSトランジスタに対してカスコード接続されているので、カスコードトランジスタと呼ぶ。
【0013】
入力端子INに入力された信号は、入力段101を介して出力段103のトランジスタM1のドレインとトランジスタM2のソースの接続点に入力されると同時に、フィードフォワード回路102を介してトランジスタM2のゲートに伝達される。従来の技術によると、カスコードトランジスタM2のゲートには一定のDCバイアス電圧が印加されるが、本発明ではフィードフォワード回路102を介して入力段101への入力信号が伝達され、この入力信号に応じてゲート電位が制御されることにより、本実施形態の増幅器の周波数特性には零点が挿入される。
【0014】
以下、図2を用いて零点を導入したことの効果を説明する。図2は、図1の増幅器の極及び零点による個々の利得・位相特性(利得及び位相の周波数特性)とこれらの特性を合成した後の利得・位相特性を示している。図1の増幅器は、出力端子OUTに接続された図示しない容量性負荷による第1の極p1(周波数が最も低い極)と、トランジスタの寄生容量による第2の極p2(周波数が2番目に低い極)を基本的に有するものとする。
【0015】
図2に示されるように、利得は極p1,p2の存在する周波数以上では−20dB/dec.(周波数10倍あたり-20dB)の割合で減少し、零点z1の存在する周波数以上では+20dB/dec.の割合で増加する。一方、位相は極p1,p2の存在する周波数前後において−90°、零点z1の存在する周波数の前後において+90°となる。増幅器の回路全体の特性は、これら極p1,p2,及び零点z1での個々の利得・位相特性を合成したものとなる。すなわち、極p1,p2による利得・位相特性に、零点z1による利得・位相特性を足し合わせた特性が回路全体の利得・位相特性となる。
【0016】
このように本実施形態では、フィードフォワード回路102によって零点z1を導入し、極p1,p2による利得・位相特性とは逆特性である零点z1による利得・位相特性を付与することによって、従来問題となっていたトランジスタの寄生容量による極p2の影響をある程度打ち消すことができる。
【0017】
すなわち、まず利得特性に関しては、零点z1を導入したことにより、図2の位相補償後の特性に示されるように、零点z1がない従来の場合(位相補償前)に対して、利得が1(0dB)となる周波数(ユニティゲイン周波数という)が上昇するため、特に高周波域の特性が向上する。
【0018】
一方、位相特性に関しては、零点z1がない従来の場合(位相補償前)、位相は高周波域で−180°回転するのに対し、本発明に基づき零点z1を導入すると、位相補償後の特性に示されるように、高周波域での位相回転を−90°に抑えることができる。すなわち、位相補償前にほとんど0であった位相余裕が零点z1の挿入により90°程度と大幅に増加し、安定度が向上する。
【0019】
図2においては、極p2の周波数より零点z1の周波数の方が高い状態を仮定しているが、この限りではなく、両周波数の関係が逆であっても、等しくともよい。特に、極p2と零点z1が同じ周波数に存在するときは、p2とz1は互いの影響を完全に打ち消しあうから、利得・位相特性は極p2が存在しないときと全く同じになり、寄生容量による極p2の影響を理論上、完全に取り除くことができるようになる。
【0020】
(第2の実施形態)
図3は、本発明の第2の実施形態に係る増幅器を示している。本実施形態は、出力段103の内部のディジェネレーションされたトランジスタを含む回路105の構成が図1と異なっている。すなわち、この回路105は入力段101に対してカスコード接続されたPNPトランジスタQ1と、トランジスタQ1のエミッタと高電位側電源端VCCとの間に接続されたディジェネレーション抵抗R1からなる。ディジェネレーション抵抗R1は、入力段101のバイアス電流(抵抗R1を流れる電流−I1)を決める。トランジスタQ1のエミッタは入力段101に接続され、コレクタは電流源I1を介して低電位側電源端VEEに接続されると共に、出力端子OUTに接続される。
【0021】
入力端子INに入力された信号は、入力段101を介して出力段103のトランジスタQ1のエミッタに入力されると同時に、フィードフォワード回路102を介してトランジスタQ1のベースに伝達される。このようなフィードフォワード回路102を設けることにより、第1の実施形態と同様に本実施形態の電子回路装置では周波数特性に零点が挿入され、第1の実施形態と同様の効果を得ることができる。
【0022】
次に、第1及び第2の実施形態で説明した基本構成を応用した本発明のより具体的な実施形態についていくつか説明する。
【0023】
(第3の実施形態)
図4は、本発明の第3の実施形態として、差動入力・差動出力のフォールデッドカスコード型増幅器に本発明を適用した例を示している。
入力段101は、ゲートが入力端子INp,INmにそれぞれ接続され、共通ソースが電流源I2に接続された二つのNMOSトランジスタMip,Mimからなる差動トランジスタ対によって構成される。トランジスタMip,Mimのドレインは、出力段103のカスコード回路104内のPMOSトランジスタからなる電流源トランジスタM1a,M1bのドレインと、PMOSトランジスタからなるカスコードトランジスタM2a,M2bのソースとのそれぞれの接続点に接続される。電流源トランジスタM1a,M1bのソースは、高電位側電源端VDDに接続される。カスコードトランジスタM2a,M2bのゲートには、抵抗R2a,R2bをそれぞれ介してDCバイアス電圧vb2a,vb2bが印加されている。
【0024】
カスコードトランジスタM2a,M2bのドレインは、出力端子OUTm,OUTpにそれぞれ接続されると共に、ゲートにDCバイアス電圧vb3a,vb3bがそれぞれ印加されたNMOSトランジスタからなるもう一組のカスコードトランジスタM3a,M3bのドレインにそれぞれ接続され、カスコードトランジスタM3a,M3bのソースは、ゲートに共通のDCバイアス電圧vb4が印加されたNMOSトランジスタからなる電流源トランジスタM4a,M4bをそれぞれ介して低電位側電源端VSSに接続される。
【0025】
出力端子OUTp,OUTmにはコモンモードフィードバック(CMFB)回路107が接続されており、このコモンモードフィードバック回路107によって、出力端子OUTp,OUTmのDCバイアス電圧がある決められた値に保たれるように電流源トランジスタM1a,M1bのゲートにフィードバックが施される。
【0026】
入力端子INp,INmに入力される差動入力信号は、入力段101のトランジスタMip,Mimのゲートにそれぞれ与えられると共に、フィードフォワード回路102a,102bをそれぞれ介してカスコードトランジスタM2a,M2bのゲートに伝達される。フィードフォワード回路102aは、バッファ増幅器106aとキャパシタC1aを直列に接続して構成され、フィードフォワード回路102bも同様に、バッファ増幅器106bとキャパシタC1bを直列に接続して構成される。フィードフォワード回路102a,102bの初段に設けられたバッファ増幅器106a,106bは、フィードフォワード回路102a,102bの付加によらず入力端子INp,INmから見た入力インピーダンスを高く保つ働きをする。
【0027】
本実施形態においても、フィードフォワード回路102a,102bを設けたことにより、差動増幅器の周波数特性に零点が挿入されるので、トランジスタの寄生容量による極の影響を減少させることができ、高周波域の利得特性を向上させると同時に、位相余裕を大きして安定度を向上させることができる。
【0028】
図5(a)(b)は、本実施形態における利得・位相特性のシミュレーション結果を従来例と比較して示した図である。ここで、従来例とはフィードフォワード回路102a,102bがなく、カスコードトランジスタM2a,M2bのゲートに一定のDCバイアス電圧が印加された差動入力・差動出力のフォールデッドカスコード型増幅器である。図5(a)(b)において、破線11,13はフィードフォワード回路102a,102bのない従来例のフォールデッドカスコード型増幅器の利得特性と位相特性であり、実線12,14は本実施形態によるフォールデッドカスコード型増幅器の利得特性と位相特性である。
【0029】
図5(a)から、本実施形態によるとユニティゲイン周波数は従来例の384MHzから572MHzへと上昇しており、特に高周波域の特性が向上している。また、図5(b)から本実施形態によると位相余裕は従来例の46°から59°へと増加している。これらのシミュレーション結果から、本発明に従いフィードフォワード回路102a,102bを設けることによって、高速化と位相余裕の増大が実現されていることがわかる。
【0030】
(第4の実施形態)
図6は、本発明の第4の実施形態に係るレギュレーティッドカスコード構成の出力段を持つ差動増幅器である。本実施形態においては、出力段103のカスコードトランジスタM2a,M2b,M3a,M3bにレギュレーティング増幅器108a,108b,108c,108dによって負帰還を施すことにより、差動増幅器のDC利得を増加させている点が第3の実施形態と異なる。
【0031】
より具体的には、レギュレーティング増幅器108a,108b,108c,108dはカスコードトランジスタM2a,M2b,M3a,M3bのドレイン・ソース間電圧を比較的低い値に保ってトランジスタM2a,M2b,M3a,M3bを飽和領域で動作させるための差動増幅回路であり、その反転入力端子はトランジスタM2a,M2b,M3a,M3bのソースにそれぞれ接続され、非反転入力端子にはDCバイアス電圧vb5a,vb5b,vb6a,vb6bがそれぞれ入力され、出力端子はトランジスタM2a,M2b,M3a,M3bのゲートにそれぞれ接続される。
【0032】
入力端子INp,INmに入力される差動入力信号がフィードフォワード回路102a,102bをそれぞれ介してカスコードトランジスタM2a,M2bのゲートに伝達されることにより、差動増幅器の周波数特性に零点が挿入され、これによってトランジスタの寄生容量による極の影響を減少させ、位相余裕を大きくできる点は、第3の実施形態と同様である。
【0033】
図7(a)(b)は、本実施形態における利得・位相特性のシミュレーション結果を従来例と比較して示した図である。図5(a)(b)において、破線21,23はフィードフォワード回路102a,102bがなく、レギュレーティング増幅器108a,108bの非反転入力端子に一定のDCバイアス電圧が印加された従来例のレギュレーティング増幅器を有するフォールデッドカスコード型増幅器の利得特性と位相特性であり、実線22,24は本実施形態によるフォールデッドカスコード型増幅器の利得特性と位相特性である。
【0034】
図7(a)から、本実施形態によるとユニティゲイン周波数は従来例の431MHzから545MHzに、また図7(b)から本実施形態によると位相余裕は従来例の29°から43°にそれぞれ改善されており、高速化と位相余裕の増大が実現されていることがわかる。
【0035】
なお、レギュレーティング増幅器108a,108b,108c,108dについては、フォールデングカスコード構成とすることができる。また、本実施形態ではレギュレーティング増幅器108a,108b,108c,108dとして差動入力・シングル出力の増幅器を示したが、図8に示すようにシングル入力・シングル出力のソース接地増幅器によってレギュレーティング増幅器を構成してもよい。
【0036】
(第5の実施形態)
次に、本発明の第5の実施形態として、図9に示すようなシングル出力の反転増幅器に本発明を適用することを考える。反転増幅器は同図9に示されるように非反転入力端子を接地して使用するので、非反転入力端子からのフィードフォワードは不可能である。そこで、本実施形態では以下のように入力信号が反転増幅器の反転入力端子からのみフィードフォワード回路を介して出力段のカスコードトランジスタに伝達されるように構成される。
【0037】
図10に、本実施形態に係る差動入力・シングル出力の反転増幅器を示す。本実施形態では、反転入力端子INmに入力された信号はバッファ増幅器106とキャパシタC1で構成されるフィードフォワード回路102を介してカスコードトランジスタM2bのゲートに伝達される。非反転入力端子INpは単にグラウンドに接続され、フィードフォワード回路には接続されない。
【0038】
図11(a)(b)は、本実施形態における利得・位相特性のシミュレーション結果をフィードフォワード回路102のない従来例の反転増幅器と比較して示している。図11(a)(b)において、破線31,33はフィードフォワード回路102のない従来例の反転増幅器の利得特性と位相特性であり、実線32,34は本実施形態による反転増幅器の利得特性と位相特性である。図11(a)に示されるようにユニティゲイン周波数は従来例の205MHzから252MHzに改善されており、また図11(b)に示されるように位相余裕は28°から53°に改善されている。従って、本実施形態のように差動入力を有する増幅器の一方の入力端子INmのみから、本発明に基づきフィードフォワード回路102を介して入力信号を出力段103のカスコードトランジスタM2bのゲートに信号を伝達した場合においても、十分な位相補償効果が得られることがわかる。
【0039】
(第6の実施形態)
図12は、本発明の第6の実施形態として、第2の実施形態を基本にバイポーラトランジスタで構成された差動増幅器を示している。入力段101は、入力端子INp,INmにそれぞれのベースが接続され、共通エミッタが電流源I2を介して低電位側電源端VEEに接続されたNPNトランジスタQip,Qimによる差動トランジスタ対により構成される。
【0040】
出力段103は、入力段101のトランジスタQip,Qimに対してカスコード接続されたPNPトランジスタからなるカスコードトランジスタQ1a,Q1bとカスコードトランジスタQ1a,Q1bのエミッタと高電位側電源端VCCとの間に接続されたディジェネレーション抵抗R1a,R1bからなるカスコード回路105を有する。カスコードトランジスタQ1a,Q1bのベースには、抵抗R2a,R2bをそれぞれ介してDCバイアス電圧vb5a,vb5bが印加される。
【0041】
一般的に、バイポーラプロセスでは抵抗が使用可能であるので、本実施形態で示したように出力段103内のカスコードトランジスタQ1a,Q1bには抵抗によるディジェネレーションを用いた構成とすることもできる。
【0042】
出力段103内のNPNトランジスタQ2a,Q2bは、図4中のNMOSトランジスタM3a,M3bに対応するカスコードトランジスタであり、ベースにはDCバイアス電圧vb6a,vb6bがそれぞれ印加される。また、電流源トランジスタQ3a,Q3bは図4の電流源トランジスタM4a,M4bに対応しており、これらの電流源トランジスタM1a,M1bに対してコモンモードフィードバック回路107により出力端子OUTp,OUTmのDCバイアス電圧をある決められた値に保つようにフィードバックが施される。電流源トランジスタQ3a,Q3bの電流は、トランジスタQ3a,Q3bのエミッタと電源端VSSとの間に挿入された抵抗R5a,R5bによって決定される。
【0043】
入力端子INp,INmからの差動入力信号は、本発明に基づきバッファ増幅器110aとキャパシタC1aで構成されるフィードフォワード回路102a、及びバッファ増幅器110bとキャパシタC1bで構成されるフィードフォワード回路102bをそれぞれ介してトランジスタQ1a,Q1bのベースにそれぞれ入力される。
【0044】
このようにバイポーラプロセスで製造される増幅器においても、本発明に基づきフィードフォワード回路102a,102bを設けることにより零点が挿入されることによって、MOSプロセスで製造された増幅器と同様に、トランジスタの寄生容量による極の影響を減少させることができ、高速化と位相余裕の増加を図ることが可能となる。
【0045】
(第7の実施形態)
図13は、本発明の第7の実施形態に係るバイポーラトランジスタで構成された差動増幅器であり、第4の実施形態と同様に出力段103をレギュレーティッドカスコード構成としている。すなわち、カスコードトランジスタQ1a,Q1b,Q2a,Q2bにレギュレーティング増幅器108a,108b,108c,108dを組み合わせて差動増幅器のDC利得を増加させている。
【0046】
入力端子INp,INmに入力される差動入力信号がフィードフォワード回路102a,102bをそれぞれ介してカスコードトランジスタQ1a,Q1bのベースに伝達されることにより、差動増幅器の周波数特性に零点が挿入され、これによってトランジスタの寄生容量による極の影響を減少させ、高速化と位相余裕を大きくできる効果については、第6の実施形態と同様である。
【0047】
(バッファ増幅器について)
図14は、図4、図6及び図10に示したMOSトランジスタで構成された増幅器の実施形態において、フィードフォワード回路102,102a,102b内に設けられるバッファ増幅器106,106a,106bの例を示している。このバッファ増幅器(ここでは、符号106で代表している)は、NMOSトランジスタMfとトランジスタMfのソースに負荷として接続された電流源I3とからなるソースフォロア構成となっている。入力端子INからトランジスタMfのゲートに入力された信号は、ほぼ利得1でトランジスタMfのソースから出力端子OUTへ出力される。
【0048】
一般的に、ソースフォロア回路は増幅器全体よりも良好な高周波特性をもっているため、このバッファ増幅器106が本発明に基づく増幅器全体の周波数特性を制限することはない。また、このソースフォロア回路の負荷はカスコードトランジスタ(図4、図6及び図10のトランジスタM2a,M2b)の入力インピーダンスのみであるので、駆動能力は低くとも良い。従って、ソースフォロア回路のバイアス電流(電流源I3の電流)を非常に小さくしても、良好な高周波特性が得られる。
【0049】
図15は、図12及び図13に示したバイポーラトランジスタで構成された増幅器の実施形態において、フィードフォワード回路102a,102b内に設けられるバッファ増幅器110a,110bの例を示している。このバッファ増幅器(ここでは、符号110で代表している)は、NPNトランジスタQfとトランジスタQfのエミッタに負荷として接続された電流源I3とからなるエミッタフォロア構成となっている。入力端子INからトランジスタQfのベースに入力された信号は、ほぼ利得1でトランジスタQfのソースから出力端子OUTへ出力される。
【0050】
ソースフォロワ回路と同様、エミッタフォロア回路は増幅器全体よりも良好な高周波特性をもっているため、エミッタフォロア回路が全体の周波数特性を制限することはない。また、このエミッタフォロア回路の負荷は、ディジェネレーション抵抗(図12及び図13のディジェネレーション抵抗R1a,R1b)がエミッタに接続されたトランジスタ(図12及び図13のカスコードトランジスタQ1a,Q1b)の入力インピーダンスのみであるので、駆動能力は低くても良い。従って、エミッタフォロア回路のバイアス電流(電流源I3の電流)を非常に小さくしても良好な高周波特性が得られる。
【0051】
(第8の実施形態)
図16は、本発明に係る第8の実施形態としてレギュレーティッドカスコード構成の出力段を持つトランスコンダクタに本発明を適用した例を示している。トランスコンダクタは、周知のように入力信号の電圧に対応した電流の出力信号を発生する電圧−電流変換回路であり、負荷抵抗回路や電力増幅段などを接続して増幅器として用いられるほかに、出力端子に負荷容量を接続した積分器として用いることでアクティブフィルタを構成することができる。トランスコンダクタの出力抵抗は大きいほど積分器としてのロスが抑えられ、フィルタとしての周波数特性の劣化が抑えられるので都合がよい。
【0052】
本実施形態のトランスコンダクタ200において、入力段101はNMOSトランジスタM1が用いられ、このトランジスタM1のゲートに入力信号Vin+が入力される。入力段101は電圧−電流変換回路であってもよい。また、トランジスタM1のソースは接地されている。出力段103はNMOSトランジスタM2によるカスコードトランジスタが用いられ、このカスコードトランジスタM2のドレインから、入力信号Vin+の電圧に対応した出力信号電流Ioutが出力される。
【0053】
カスコードトランジスタM2にレギュレーティング増幅器108によって負帰還が施されることにより、増幅器のDC利得を増加させている。レギュレーティング増幅器108の非反転入力端子にはDCバイアス電圧Vcontが印加されており、このDCバイアス電圧Vcontを制御することでトランジスタM1のドレイン電圧を調整することにより、トランジスタM1を線形領域で動作させ、入力信号Vin+に対する線形動作範囲を拡大している。
【0054】
入力信号Vin+は、さらにフィードフォワード回路102を介してカスコードトランジスタM2のゲートに伝達されることにより、トランスコンダクタの周波数特性に零点が挿入され、これによってトランジスタの寄生容量による極の影響を減少させ、位相余裕を大きくできる。フィードフォワード回路102にはキャパシタが用いられ、その容量は高い周波数成分の信号のみ通すような値に選定される。
【0055】
すなわち、フィードフォワード回路102を用いない場合、カスコードトランジスタM2の寄生容量の影響で、高い周波数域の信号に対してレギュレーティッドカスコード回路が本来持つ高い出力抵抗が得られなくなるため、本来の積分器としての特性において高域での利得が低下する。入力信号の低周波域ではレギュレーティング増幅器108が動作し、フィードフォワード回路102にはほとんど信号が通らないので、レギュレーティドカスコード回路としての動作を行う。これに対し、高周波域ではフィードフォワード回路102に信号が流れ始め、カスコードトランジスタM2のゲートに信号が伝達される。従って、カスコードトランジスタM2で高周波域の信号が効果的に増幅されることになるので、高周波域でのトランスコンダクタとしての利得低下が緩和される。
【0056】
なお、本実施形態のトランスコンダクタはシングル構成となっているが、同様の構成のトランスコンダクタを一対用いて差動構成として用いてもよい。また、一対の出力端子をカレントミラーで折り返してシングルエンド出力にして用いることも可能である。
【0057】
(第9の実施形態)
図17(a)(b)(c)は、本発明の第9の実施形態に係るカスコード構成の出力段を持つトランスコンダクタを示している。用途や動作原理などは、第8の実施形態と同様である。
【0058】
本実施形態では、入力段101のトランジスタにディジェネレーション抵抗が組み合わせられている。すなわち、図17(a)においてはバイポーラトランジスタQ1のエミッタとグラウンド間にディジェネレーション抵抗Rd1が挿入され、図17(b)においてはMOSトランジスタM1のソースとグラウンド間にディジェネレーション抵抗Rd2が挿入されている。
【0059】
このようにディジェネレーション抵抗Rd1,Rd2を付加することにより、線形入力動作範囲の拡大を図ることができる。特に、トランジスタ単体では線形動作が期待できないバイポーラトランジスタQ1に対しては、ディジェネレーション抵抗Rd1の付加は有効である。また、図17(b)のようにMOSトランジスタM1も線形動作領域で動作させる場合には、入力段101の出力抵抗の低下やゲート寄生容量などの増加により高速動作に向かないことがあるので、電源端電圧に余裕がある場合にはMOSトランジスタM1を飽和動作させ、かつ線形動作範囲を確保するためにディジェネレーション抵抗Rd2を付加することは有効である。
【0060】
図17(c)は、差動入力・差動出力のトランスコンダクタに適用した場合の構成例であり、入力段101は共通エミッタが電流源に接続されたNPNトランジスタQ1a,Q1bによる差動トランジスタ対とトランジスタQ1a,Q1bのエミッタ間に接続されたディジェネレーション抵抗Rd3からなる。一方、出力段103a,103bは、それぞれトランジスタQ1a,Q1bのコレクタにエミッタが接続されたNPNトランジスタQ2a,Q2bからなる。差動入力信号Vin+,Vin-は、それぞれキャパシタにより構成されたフィードフォワード回路102a,102bを介してトランジスタQ2a,Q2bのベースに伝達される。
【0061】
なお、本実施形態の変形として、カスコードトランジスタにレギュレーティグ増幅器を組み合わせたレギュレーティッドカスコード回路を用いても良いことはいうまでもない。
【0062】
(第10の実施形態)
図18は、本発明の第10の実施形態として、第8の実施形態で説明したレギュレーティッドカスコード構成の出力段を持つトランスコンダクタを二組用いて構成された差動入力・差動出力構成の積分器を示している。
【0063】
差動入力信号Vin+,Vin-は、入力段のNMOSトランジスタM1a,M1bのゲートに入力される。トランジスタM1a,M1bのソースは、低電位側電源端Vssに接続される。出力段のNMOSトランジスタM2a,M2bはカスコードトランジスタとなっており、ソースはトランジスタM1a,M1bのドレインにそれぞれ接続され、ドレインは電流源111a,111bをそれぞれ介して高電位側電源端Vddに接続される。
【0064】
カスコードトランジスタM2a,M2bには、それぞれレギュレーティング増幅器108a,108bによって負帰還が施されている。これらのレギュレーティング増幅器108の非反転入力端子には、それぞれDCバイアス電圧vb7a,vb7bが印加されており、これにより入力段のトランジスタM1a,M1bを線形領域で動作させて線形動作範囲の拡大を図っている。
【0065】
トランジスタM2a,M2bのソース間に積分用の負荷容量であるキャパシタCLが接続され、積分器が構成される。トランジスタM2a,M2bのドレインは積分器の出力端子であり、これらの出力端子からトランスコンダクタとしての差動出力電流を電圧に変換した差動出力信号Vout+,Vout-が取り出される。さらに、例えば第3の実施形態と同様、コモンモードフィードバック回路107によって、出力端子であるトランジスタM2a,M2bのソースのDCバイアス電圧予め決められた値に保たれるように電流源111a,111bにフィードバックが施されている。
【0066】
差動入力信号Vin+,Vin-は、さらにキャパシタからなるフィードフォワード回路102a,102bを介してカスコードトランジスタM2a,M2bのゲートにそれぞれ伝達され、これにより零点が挿入される点は、これまでの実施形態と同様である。
【0067】
図19(a)(b)に、本実施形態の有効性を示すための利得・位相特性のシミュレーション結果を示す。図18の回路は積分器であるため、トランスコンダクタの出力抵抗と負荷容量CLの積で求められるドミナントな極周波数を境に、周波数が高くなるにつれ−20dB/dec.の割合で利得が低下していく。位相特性については、DC付近では0°であった位相遅れが徐々に増加し、ドミナントな極周波数で−45°となる(図19で20kHz付近に相当)、高次の極などが存在しなければ、高周波域での位相遅れは−90°に収斂する。しかし実際には、カスコードトランジスタなどが持つ寄生容量に起因する高次の極の影響で−90°を超えて更に位相の遅れが確認される。
【0068】
ここで、フィードフォワード回路を用いない従来の構成では、図19(b)の位相特性において破線43で示されるように、10MHz付近から−90°よりさらに位相が遅れ、200MHz付近で零点により一度位相の戻りが確認されるが、1GHzから再び別の高次の極の存在に起因する位相遅れが確認される。図19(a)の振幅特性においても、破線41で示されるように−20dB/dec.の割合で減衰していたものが1GHzで−40dB/dec.の割合に変わっているのが確認できる。
【0069】
これに対して、本発明に基づきフィードフォワード回路102a,102bを設けた構成によると、1GHz付近に新たに零点が追加され、この付近の高次の極を相殺する状態となり、位相特性については図19(b)の実線44で示されるように、−90°を超える位相遅れは1GHz付近まで生じない。振幅特性についても、図19(a)の実線42で示されるように、1GHz付近の折れ曲がりが無くなり、数GHz程度まで理想的な積分器に近い特性を示している。さらに、また利得が0dBとなる周波数、つまりユニティゲイン周波数も、従来の166MHzから314MHzへと、約2倍にも改善されている。
以上、本発明の実施形態を幾つか説明したが、本発明はその他種々の変形が可能である。例えば、上述した実施形態では入力信号を出力段のカスコードトランジスタの入力端に伝達するフィードフォワード回路として、キャパシタを用いたフィードフォワード回路、さらにはキャパシタの前にバッファ増幅器を挿入したフィードフォワード回路を示したが、これらに限られるものではなく、例えば図20に示すように入力信号のレベルを所定量シフトするレベルシフト回路120を含むフィードフォワード回路なども有効である。
【0070】
【発明の効果】
以上説明したように本発明によれば、入力信号を出力段のカスコードトランジスタのゲートまたはベースに伝達するフィードフォワード回路を設けることで、周波数特性に零点を挿入することによってトランジスタの寄生容量による極の影響を低減し、ユニティゲイン周波数を高くすると同時に、位相余裕を大きくすることができ、高速で安定な電子回路装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る増幅器の構成を示す図
【図2】同実施形態における零点の導入による効果を説明するための二つの極及び零点による利得・位相特性と合成後の利得・位相特性を示す図
【図3】本発明の第2の実施形態に係る増幅器の構成を示す図
【図4】本発明の第3の実施形態に係るフォールデッドカスコード型増幅器の構成を示す回路図
【図5】第3の実施形態の効果を説明するためのシミュレーションによる利得・位相特性を示す図
【図6】本発明の第4の実施形態に係るレギュレーティッドカスコード型増幅器の構成を示す回路図
【図7】シングル入力・シングル出力のレギュレーティング増幅器の例を示す図
【図8】第4の実施形態の効果を説明するためのシミュレーションによる利得・位相特性を示す図
【図9】シングル出力の反転増幅器の構成を示す回路図
【図10】本発明の第5の実施形態に係る差動入力シングル出力型増幅器の回路図
【図11】第3の実施形態の効果を説明するためのシミュレーションによる利得・位相特性を示す図
【図12】本発明の第6の実施形態に係るバイポーラトランジスタで構成された増幅器の構成を示す回路図
【図13】本発明の第7の実施形態に係るバイポーラトランジスタで構成され、出力段にレギュレーティング増幅器を有する増幅器の構成を示す回路図
【図14】本発明においてフィードフォワード回路に使用するソースフォロアで構成されたバッファ増幅器の構成を示す回路図
【図15】本発明においてフィードフォワード回路に使用するエミッタフォロアで構成されたバッファ増幅器の構成を示す回路図
【図16】本発明の第8の実施形態に係るレギュレーティッドカスコード構成を持つトランスコンダクタの構成を示す回路図
【図17】本発明の第9の実施形態に係るレギュレーティッドカスコード構成を持つトランスコンダクタの構成を示す回路図
【図18】第8の実施形態によるトランスコンダクタを用いて構成された本発明の第10の実施形態に係る全差動積分器の構成を示す回路図
【図19】第10の実施形態の効果を説明するためのシミュレーションによる利得・位相特性を示す図
【図20】本発明で用いるフィードフォワード回路の他の例を示す図
【符号の説明】
101…入力段
102,102a,102b…フィードフォワード回路
103…出力段
104…カスコード回路
105…ディジェネレーションされたトランジスタを含む回路
106,106a,106b…バッファ増幅器
107…コモンモードフィードバック回路
108a,108b,108c,108d…レギュレーティング増幅器
109…差動入力・シングル出力増幅器
110a,110b…バッファ増幅器
120…レベルシフト回路
200…トランスコンダクタ
Claims (11)
- 入力信号を増幅するための少なくとも一つの第1トランジスタを有する入力段と、
前記第1トランジスタに対してカスコード接続された少なくとも一つの第2トランジスタを含む出力段と、
前記入力信号のレベルを所定量シフトするレベルシフト回路を含み、前記入力信号を前記第2トランジスタのゲートまたはベースに伝達するフィードフォワード回路とを具備することを特徴とする電子回路装置。 - 入力信号を増幅するための少なくとも一つの第1トランジスタを有する入力段と、
前記第1トランジスタに対してカスコード接続された少なくとも一つの第2トランジスタ及び該第2トランジスタのソースまたはエミッタに接続された少なくとも一つのディジェネレーション抵抗を含む出力段と、
前記入力信号のレベルを所定量シフトするレベルシフト回路を含み、前記入力信号を前記第2トランジスタのゲートまたはベースに伝達するフィードフォワード回路とを具備することを特徴とする電子回路装置。 - 入力信号を増幅するための少なくとも一つの第1トランジスタを有する入力段と、
前記第1トランジスタに対してカスコード接続された少なくとも一つの第2トランジスタ及び前記第2トランジスタのソースまたはエミッタに反転入力端子が接続され、出力端子が前記第2トランジスタのゲートまたはベースに接続されたレギュレーティング増幅器を含む出力段と、
前記入力信号を前記第2トランジスタのゲートまたはベースに伝達するフィードフォワード回路とを具備することを特徴とする電子回路装置。 - 入力信号を増幅するための少なくとも一つの第1トランジスタを有する入力段と、
前記第1トランジスタに対してカスコード接続された少なくとも一つの第2トランジスタと該第2トランジスタのソースまたはエミッタに接続された少なくとも一つのディジェネレーション抵抗及び前記第2トランジスタのソースまたはエミッタに反転入力端子が接続され、出力端子が前記第2トランジスタのゲートまたはベースに接続されたレギュレーティング増幅器を含む出力段と、
前記入力信号を前記第2トランジスタのゲートまたはベースに伝達するフィードフォワード回路とを具備することを特徴とする電子回路装置。 - 入力信号を増幅するための少なくとも一つの第1トランジスタを有する入力段と、
前記第1トランジスタに対してカスコード接続された少なくとも一つの第2トランジスタを含む出力段と、
前記入力信号を前記第2トランジスタのゲートまたはベースに伝達するフィードフォワード回路と、
前記第1トランジスタのドレインまたはコレクタにソースまたはエミッタが接続された第2トランジスタと、前記第1トランジスタのドレインまたはコレクタの電圧が反転入力端子に入力され、出力端子が前記第2トランジスタのゲートまたはベースに接続されたレギュレーティング増幅器とを具備することを特徴とする電子回路装置。 - 入力信号を増幅するための少なくとも一つの第1トランジスタを有する入力段と、
前記第1トランジスタに対してカスコード接続された少なくとも一つの第2トランジスタ及び該第2トランジスタのソースまたはエミッタに接続された少なくとも一つのディジェネレーション抵抗を含む出力段と、
前記入力信号を前記第2トランジスタのゲートまたはベースに伝達するフィードフォワード回路と、
前記第1トランジスタのドレインまたはコレクタにソースまたはエミッタが接続された第2トランジスタと、前記第1トランジスタのドレインまたはコレクタの電圧が反転入力端子に入力され、出力端子が前記第2トランジスタのゲートまたはベースに接続されたレギュレーティング増幅器とを具備することを特徴とする電子回路装置。 - 前記入力段は、前記第2トランジスタに電流を出力する電圧−電流変換回路を構成することを特徴とする請求項1乃至6のいずれか1項に記載の電子回路装置。
- 電圧入力信号がゲートまたはベースに入力され、ソースまたはエミッタが第1電源端に接続された少なくとも一つの第1トランジスタを有する入力段と、
前記第1トランジスタとカスコード接続された少なくとも一つの第2トランジスタを含み、該第2トランジスタのドレインまたはコレクタから電流出力信号を出力する出力段と、
前記電圧入力信号を前記第2トランジスタのゲートまたはベースに伝達するフィードフォワード回路と、
前記第1トランジスタのドレインまたはコレクタの電圧が反転入力端子に入力され、出力端子が前記第2トランジスタのゲートまたはベースに接続されたレギュレーティング増幅器とを具備することを特徴とする電子回路装置。 - 前記入力段は、前記第1トランジスタとして線形領域で動作するように設定された電界効果トランジスタが用いられることを特徴とする請求項1乃至6または8のいずれか1項に記載の電子回路装置。
- 前記入力段は、前記第1トランジスタのソースまたはドレインに接続された少なくとも一つのディジェネレーション抵抗をさらに有することを特徴とする請求項1乃至6または8のいずれか1項に記載の電子回路装置。
- 前記第2トランジスタのドレインまたはコレクタに容量性負荷が接続されることを特徴とする請求項1乃至6または8のいずれか1項に記載の電子回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000286794A JP3751812B2 (ja) | 2000-09-21 | 2000-09-21 | カスコードトランジスタを出力段に有する電子回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000286794A JP3751812B2 (ja) | 2000-09-21 | 2000-09-21 | カスコードトランジスタを出力段に有する電子回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002100936A JP2002100936A (ja) | 2002-04-05 |
JP3751812B2 true JP3751812B2 (ja) | 2006-03-01 |
Family
ID=18770659
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000286794A Expired - Fee Related JP3751812B2 (ja) | 2000-09-21 | 2000-09-21 | カスコードトランジスタを出力段に有する電子回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3751812B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11277132B2 (en) | 2020-02-06 | 2022-03-15 | Samsung Electronics Co., Ltd. | Electronic device including level shifter |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AU2003212606A1 (en) * | 2002-04-08 | 2003-10-20 | Koninklijke Philips Electronics N.V. | A differential amplifier |
US7071784B2 (en) * | 2002-11-29 | 2006-07-04 | Linear Technology Corporation | High linearity digital variable gain amplifier |
WO2004107078A1 (ja) * | 2003-05-14 | 2004-12-09 | Semiconductor Energy Laboratory Co., Ltd. | 半導体装置 |
GB2434494B (en) | 2006-01-24 | 2008-02-06 | Toumaz Technology Ltd | Low noise amplifier |
KR101163457B1 (ko) | 2006-02-24 | 2012-07-18 | 삼성전자주식회사 | 저전압 레귤레이티드 캐스코드 회로 및 이를 이용한 시모스아날로그 회로 |
JP4819583B2 (ja) * | 2006-06-13 | 2011-11-24 | Hoya株式会社 | Ota回路 |
KR101123232B1 (ko) * | 2010-07-20 | 2012-03-20 | 부산대학교 산학협력단 | 피드포워드 방식의 증폭회로 |
JP5471960B2 (ja) * | 2010-08-12 | 2014-04-16 | 富士電機株式会社 | 電荷検出回路 |
US8896472B2 (en) * | 2013-03-08 | 2014-11-25 | Qualcomm Incorporated | Low glitch-noise DAC |
WO2024135224A1 (ja) * | 2022-12-19 | 2024-06-27 | ローム株式会社 | オペアンプ |
-
2000
- 2000-09-21 JP JP2000286794A patent/JP3751812B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11277132B2 (en) | 2020-02-06 | 2022-03-15 | Samsung Electronics Co., Ltd. | Electronic device including level shifter |
Also Published As
Publication number | Publication date |
---|---|
JP2002100936A (ja) | 2002-04-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041018 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050816 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051017 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091216 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101216 Year of fee payment: 5 |
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LAPS | Cancellation because of no payment of annual fees |