CN218335970U - 一种运算放大电路 - Google Patents

Abstract

本实用新型公开了一种运算放大电路，包括：运放单元；偏压提供单元，连接所述运放单元，所述偏压提供单元接收偏置调节电压，基于所述偏置调节电压为所述运放单元提供偏置电压；偏压调节单元，连接所述偏压提供单元，所述偏压调节单元为所述偏压提供单元提供所述偏置调节电压。本实用新型设置偏压调节单元，该偏压调节单元输出偏置调节电压，利用偏置调节电压调整偏压提供单元提供给运放单元的偏置电压，以此能够降低运放相位裕度的恶化，避免PVT波动对电路性能的影响。

Description

一种运算放大电路

技术领域

本实用新型涉及模拟CMOS运算放大器领域，特别涉及一种运算放大电路。

技术背景

随着CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)工艺的快速发展，由于其低成本、低功耗以及频率特性的不断提升，使得CMOS工艺成为全集成芯片的重要基础，在射频收发器中，模拟基带电路通常包含滤波器、可变增益放大器等等。由于CMOS工艺中难以集成大电感，因此滤波器经常采用有源RC结构，并且为了获得较好的动态范围以及线性度，可变增益放大器常常采用电阻负反馈型，这两种结构对运放的直流增益和单位增益带宽和驱动能力都提出了较高的需求。此外，为了抑制共模干扰以及偶次谐波，运放往往采用差分的结构。

常见的运算放大器按照输出级可以分为A类、B类和AB类，A线性度最好，但是A类往往需要很大的静态电流，才能有较好的驱动能力，因此效率不高，B类虽然效率高，但是存在交越失真，AB类则能保持高效率的同时还能保持很好的线性度。

CMOS工艺的发展趋势是电源电压不断降低、沟道长度不断减小，这使得在低电压下单级运放很难达到高增益，而多级运放会引入更多的极点。尤其在AB类放大器中往往需要对输出级进行偏压，这也会产生额外的极点，导致运放相位裕度的恶化。

实用新型内容

为解决上述技术问题，本实用新型提出的技术方案为：提供一种运算放大电路，包括：运放单元；偏压提供单元，连接所述运放单元，所述偏压提供单元接收偏置调节电压，基于所述偏置调节电压为所述运放单元提供偏置电压；偏压调节单元，连接所述偏压提供单元，所述偏压调节单元为所述偏压提供单元提供所述偏置调节电压。

其中，所述偏压调节单元包括：第一偏压调节单元，连接所述偏压提供单元，所述第一偏压调节单元用于为所述偏压提供单元提供第一偏置调节电压；第二偏压调节单元，连接所述偏压提供单元，所述第二偏压调节单元用于为所述偏压提供单元提供第二偏置调节电压；所述偏压提供单元包括：第一偏压提供单元，连接所述第一偏压调节单元，基于所述第一偏置调节电压为所述运放单元提供第一偏置电压；第二偏压提供单元，连接所述第二偏压调节单元，基于所述第二偏置调节电压为所述运放单元提供第二偏置电压。

其中，所述第一偏压调节单元包括：第一晶体管，所述第一晶体管的第一通路端连接电源电压，所述第一晶体管的第二通路端连接第一节点，所述第一晶体管的控制端连接第一调节端；第一运放器，所述第一运放器的第一输入端连接所述第一节点，所述第一运放器的第二输入端连接第二节点，所述第一运放器的输出端连接所述第一调节端，以从所述第一调节端输出所述第一偏置调节电压；所述第二偏压调节单元包括：第二晶体管，所述第二晶体管的第一通路端连接第三节点，所述第一晶体管的第二通路端连接地电压，所述第二晶体管的控制端连接第二调节端；第二运放器，所述第二运放器的第一输入端连接所述第三节点，所述第二运放器的第二输入端连接第四节点，所述第二运放器的输出端连接所述第二调节端，以从所述第二调节端输出所述第二偏置调节电压。

其中，所述第一偏压提供单元包括：第三晶体管，所述第三晶体管的第一通路端连接所述电源电压，所述第三晶体管的控制端连接所述第一调节端，以接收所述第一偏置调节电压，所述第三晶体管的第二通路端连接所述第二偏压提供单元；第四晶体管，所述第四晶体管的第一通路端连接所述电源电压，所述第四晶体管的控制端连接所述第一调节端，以接收所述第一偏置调节电压，所述第四晶体管的第二通路端连接所述第二偏压提供单元；所述第二偏压提供单元包括：第五晶体管，所述第五晶体管的第一通路端连接所述第三晶体管的第二通路端，所述第五晶体管的控制端连接所述第二调节端，以接收所述第二偏置调节电压，所述第五晶体管的第二通路端连接地电压；第六晶体管，所述第六晶体管的第一通路端连接所述第四晶体管的第二通路端，所述第六晶体管的控制端连接所述第二调节端，以接收所述第二偏置调节电压，所述第六晶体管的第二通路端连接地电压。

其中，所述偏压调节单元包括：偏流单元，所述偏流单元连接所述第一偏压调节单元和所述第二偏压调节单元，用于基于参考偏置电流为所述第一偏压调节单元和所述第二偏压调节单元提供偏置电流。

其中，所述偏流单元包括：第七晶体管，所述第七晶体管的第一通路端连接所述第二节点，第七晶体管的第二通路端连接所述第四节点，所述第七晶体管的控制端接收所述参考偏置电流；第八晶体管，所述第八晶体管的第一通路端连接所述电源电压，所述第八晶体管的第二通路端连接所述第八晶体管的控制端以及所述第二节点；第九晶体管，所述第九晶体管的第一通路端连接所述第四节点以及所述第九晶体管的控制端。所述第九晶体管的第二通路端连接所述地电压；第十晶体管，所述第十晶体管的第一通路端接收所述参考偏置电流，所述第十晶体管的控制端连接所述第七晶体管的控制端以及所述第十晶体管的第一通路端；第十一晶体管，所述第十一晶体管的第一通路端连接所述第十晶体管的第二通路端，所述第十一晶体管的第二通路端连接所述地电压，所述第十一晶体管的控制端连接所述第十一晶体管的第一通路端。

其中，所述第一偏压调节单元包括：第一补偿单元，所述第一补偿单元连接所述第一晶体管的控制端和所述第一晶体管的第二通路端，所述第一补偿单元包括串联的第一电阻和第一电容；所述第二偏压调节单元包括：第二补偿单元，所述第二补偿单元连接所述第二晶体管的控制端和所述第二晶体管的第二通路端，所述第二补偿单元包括串联的第二电阻和第二电容。

其中，所述运放单元包括：运放输入单元，所述运放输入单元连接所述电源电压和所述地电压，且所述运放输入单元接收输入电压；运放输出单元，所述运放输出单元连接所述电源电压和所述地电压，且连接所述运放输入单元。

运放所述运放输入单元包括：负载单元，所述负载单元连接所述电源电压；同相运放输入单元，所述同相运放输入单元连接所述负载单元，且接收同相输入电压；反相运放输入单元，所述反相运放输入单元连接所述负载单元，且接收反相输入电压；尾电流源，所述尾电流源连接所述同相运放输入单元和所述反相运放输入单元，用于控制所述同相运放输入单元和所述反相运放输入单元的尾电流；其中，所述同相运放输入单元与所述负载单元的连接点定义为第五节点，所述反相运放输入单元与所述负载单元的连接点定义为第六节点；所述运放输出单元包括：同相运放输出单元，连接所述第五节点和所述尾电流源；反相运放输出单元，连接所述第六节点和所述尾电流源。

其中，所述偏压提供单元还包括：第三偏压提供单元，所述第三偏压提供单元连接第三晶体管的第二通路端、第五晶体管的第一通路端以及所述同向运放输出单元，为所述同向运放输出单元提供所述偏置电压；所述第三偏压提供单元包括并联的第三电阻和第三电容；第四偏压提供单元，所述第四偏压提供单元连接第四晶体管的第二通路端、第六晶体管的第一通路端以及所述反向运放输出单元，为所述反向运放输出单元提供所述偏置电压；所述第四偏压提供单元包括并联的第四电阻和第四电容。

本实用新型的有益效果：区别于现有技术的情况，本实用新型设置偏压调节单元，该偏压调节单元输出偏置调节电压，利用偏置调节电压调整偏压提供单元提供给运放单元的偏置电压，以此能够降低运放相位裕度的恶化，避免PVT波动对电路性能的影响。

附图说明

图1是本实用新型的运算放大电路的模块示意图；

图2是本实用新型的运算放大电路的原理示意图；

图3是本实用新型的偏压调节单元、偏流单元的示意图；

图4是本实用新型的运算放大电路的小信号模型示意图；

图5是图3所示的电路和普通偏置电路仿真结果图；

图6是本实用新型的运算放大电路频率响应仿真结果图；

图7是本实用新型的运算放大电路瞬态响应仿真结果图。

具体实施方式

为了解决低电压下输出级偏压提供单元零极点复杂的问题，本实用新型提出了一种运算放大电路，该运算放大电路应用于Class-AB运算放大器，该运算放大电路能够实现零极点抵消，对相位裕度几乎无影响。具体请参见图1，图1是本实用新型中运算放大电路的模块示意图。

具体的，本申请提供的运算放大电路包括：运放单元11、偏压提供单元12以及偏压调节单元13。偏压提供单元12连接所述运放单元11，所述偏压提供单元12接收偏置调节电压，基于所述偏置调节电压为所述运放单元11提供偏置电压；偏压调节单元13连接所述偏压提供单元12，所述偏压调节单元13为所述偏压提供单元12提供所述偏置调节电压。

具体的，请结合图2，图2是本实用新型中运算放大电路的运放原理示意图。运放单元包括运放输入单元和运放输出单元，晶体管M1、M2、M5、M4、M3构成运放输入单元。在一具体实施例中，运放输入单元包括：负载单元、同相运放输入单元、反相运放输入单元、尾电流源。其中，M1构成同相运放输入单元，M2构成反相运放输入单元，M4、M3构成负载单元，M5构成尾电流源。

在一具体实施例中，负载单元连接所述电源电压VDD。具体的，负载单元包括晶体管M3、M4，M3的第一通路端连接电源电压VDD，M3的第二通路端连接第五节点n5；M4的第一通路端连接电源电压VDD，M4的第二通路端连接第六节点n6，M3的控制端连接M4的控制端，共同接收共模反馈电压VCMF。

同相运放输入单元连接所述负载单元，且接收同相输入电压Vinp。具体的，同相运放输入单元包括晶体管M1，M1的第一通路端连接第五节点n5，M1的第二通路端连接尾电流源，M1的控制端接收同相输入电压Vinp。

反相运放输入单元连接所述负载单元，且接收反相输入电压Vinn。具体的，反相运放输入单元包括晶体管M2，M2的第一通路端连接第六节点n6，M2的第二通路端连接尾电流源，M2的控制端接收反相输入电压Vinn。需要说明的是，同相运放输入单元与所述负载单元的连接点定义为第五节点n5，所述反相运放输入单元与所述负载单元的连接点定义为第六节点n6。

尾电流源连接所述同相运放输入单元和所述反相运放输入单元，用于控制所述同相运放输入单元和所述反相运放输入单元的尾电流。具体的，尾电流源包括晶体管M5，M5的第一通路端连接M1的第二通路端和M2的第二通路端，M5的第二通路端接地，M5的控制端接收第一偏置电压VB。

如图2所示，晶体管M6、M7、M8、M9构成运放输出单元。在一实施例中，运放输出单元包括：反相运放输出单元和同相运放输出单元。其中，晶体管M6和M8构成同相运放输出单元，M7和M9构成反相运放输出单元。进一步，运算放大电路还包括第一米勒补偿电路和第二米勒补偿电路，第一米勒补偿电路连接同相运放输出单元，第二米勒补偿电路连接反相运放输出单元。具体的，同相运放输出单元包括晶体管M6和M8，其中，M8的第一通路端连接电源电压VDD，M8的控制端和M8的第二通路端连接第一米勒补偿电路，第一米勒补偿电路包括电阻Rc2和电容Cc2，电阻Rc2的一端连接M8的第二通路端，另一端连接电容Cc2的一端，电容Cc2的另一端连接M8的控制端。M6的第一通路端连接M8的第二通路端，并连接运放的同相输出端Voutp，M6的第二通路端连接地电压，M6的控制端连接第一偏压提供单元。反相运放输出单元包括晶体管M9和M7，其中，M9的第一通路端连接电源电压VDD，M9的控制端和M9的第二通路端连接第二米勒补偿电路，第二米勒补偿电路包括电阻Rc1和电容Cc1，电阻Rc1的一端连接M9的第二通路端，另一端连接电容Cc1的一端，电容Cc1的另一端连接M9的控制端。M7的第一通路端连接M9的第二通路端，并连接运放的反相输出端Voutn，M7的第二通路端连接地电压，M7的控制端连接第二偏压提供单元。

在一具体实施例中，偏压提供单元连接运放单元，偏压提供单元接收偏置调节电压，基于偏置调节电压为运放单元提供偏置电压；偏压调节单元连接偏压提供单元，偏压调节单元为偏压提供单元提供偏置调节电压。

具体的，所述偏压调节单元包括：第一偏压调节单元和第二偏压调节单元，第一偏压调节单元连接所述偏压提供单元，所述第一偏压调节单元用于为所述偏压提供单元提供第一偏置调节电压VBP；第二偏压调节单元连接所述偏压提供单元，所述第二偏压调节单元用于为所述偏压提供单元提供第二偏置调节电压VBN。

偏压提供单元包括：第一偏压提供单元和第二偏压提供单元，第一偏压提供单元连接所述第一偏压调节单元，基于所述第一偏置调节电压为所述运放单元提供第一偏置电压；第二偏压提供单元连接所述第二偏压调节单元，基于所述第二偏置调节电压为所述运放单元提供第二偏置电压。

请结合图3，第一偏压调节单元包括：第一晶体管MB3’和第一运放器OPA1，第一晶体管MB3’的第一通路端连接电源电压VDD，所述第一晶体管MB3’的第二通路端连接第一节点W，所述第一晶体管MB3’的控制端连接第一调节端，接收第一偏置调节电压VBP。第一运放器OPA1的第一输入端连接所述第一节点W，所述第一运放器OPA1的第二输入端连接第二节点Y，所述第一运放器OPA1的输出端连接所述第一调节端，以从所述第一调节端输出所述第一偏置调节电压VBP。

所述第二偏压调节单元包括：第二晶体管MB1’和第二运放器OPA2，第二晶体管MB1’的第一通路端连接第三节点Z，所述第一晶体管MB1’的第二通路端连接地电压，所述第二晶体管MB1’的控制端连接第二调节端，接收第二偏置调节电压VBN。第二运放器OPA2的第一输入端连接所述第三节点Z，所述第二运放器OPA2的第二输入端连接第四节点X，所述第二运放器OPA2的输出端连接所述第二调节端，以从所述第二调节端输出所述第二偏置调节电压VBN。

请继续参见图2，第一偏压提供单元包括：第三晶体管MB4和第四晶体管MB3。其中，第三晶体管MB4的第一通路端连接所述电源电压VDD，所述第三晶体管MB4的控制端连接所述第一调节端，以接收所述第一偏置调节电压VBP，所述第三晶体管MB4的第二通路端连接所述第二偏压提供单元。第四晶体管MB3的第一通路端连接所述电源电压VDD，所述第四晶体管MB3的控制端连接所述第一调节端，以接收所述第一偏置调节电压VBP，所述第四晶体管MB3的第二通路端连接所述第二偏压提供单元。

所述第二偏压提供单元包括：第五晶体管MB2和第六晶体管MB1，第五晶体管MB2的第一通路端连接所述第三晶体管MB4的第二通路端，所述第五晶体管MB2的控制端连接所述第二调节端，以接收所述第二偏置调节电压VBN，所述第五晶体管MB2的第二通路端连接地电压；第六晶体管MB1的第一通路端连接所述第四晶体管MB3的第二通路端，所述第六晶体管MB1的控制端连接所述第二调节端，以接收所述第二偏置调节电压VBN，所述第六晶体管MB1的第二通路端连接地电压。

进一步的，请参见图3，偏压调节单元包括偏流单元，所述偏流单元连接所述第一偏压调节单元和所述第二偏压调节单元，用于基于参考偏置电流为所述第一偏压调节单元和所述第二偏压调节单元提供偏置电流。具体的，偏流单元包括：第七晶体管M10、第八晶体管M9’、第九晶体管M7’、第十晶体管M10’、第十一晶体管M7’。其中，所述第七晶体管M10的第一通路端连接所述第二节点Y，第七晶体管M10的第二通路端连接所述第四节点X，所述第七晶体管M10的控制端接收所述参考偏置电流IBias。第八晶体管M9’的第一通路端连接所述电源电压VDD，所述第八晶体管M9’的第二通路端连接所述第八晶体管M9’的控制端以及所述第二节点Y。第九晶体管M7’的第一通路端连接所述第四节点X以及所述第九晶体管M7’的控制端。所述第九晶体管M7’的第二通路端连接所述地电压。第十晶体管M10’的第一通路端接收所述参考偏置电流IBias，所述第十晶体管M10’的控制端连接所述第七晶体管M10的控制端以及所述第十晶体管M10’的第一通路端。第十一晶体管M7”的第一通路端连接所述第十晶体管M10’的第二通路端，所述第十一晶体管M7”的第二通路端连接所述地电压，所述第十一晶体管M7”的控制端连接所述第十一晶体管M7”的第一通路端。进一步的，偏流单元还包括电阻RA，电阻RA的一端接收参考偏置电流IBias，另一端连接第十一晶体管M7”的第一通路端。

在一实施例中，偏压调节单元还包括电阻RB1’，电阻RB1’的第一端连接W，第二端连接Z。

在一实施例中，所述第一偏压调节单元包括：第一补偿单元。如图3所示，所述第一补偿单元包括串联的第一电阻RZ1和第一电容CZ1。第一补偿单元连接所述第一晶体管MB3’的控制端和所述第一晶体管MB3’的第二通路端。具体的，第一电阻RZ1的一端连接第一晶体管MB3’的控制端，另一端连接第一电容CZ1的一端，第一电容CZ1的另一端连接第一晶体管MB3’的第二通路端。所述第二偏压调节单元包括：第二补偿单元，所述第二补偿单元包括串联的第二电阻RZ2和第二电容CZ2。第二补偿单元连接所述第二晶体管MB1’的控制端和所述第二晶体管MB1’的第二通路端。具体的，第二电阻RZ2的一端连接第二晶体管MB1’的控制端，另一端连接第二电容CZ2的一端，第二电容CZ2的另一端连接第二晶体管MB1’的第二通路端。

进一步的，请参见图2，所述偏压提供单元还包括：第三偏压提供单元和第四偏压提供单元。第三偏压提供单元连接第三晶体管MB4的第二通路端、第五晶体管MB2的第一通路端以及所述同向运放输出单元，为所述同向运放输出单元提供所述偏置电压；所述第三偏压提供单元包括并联的第三电阻RB2和第三电容CB2。具体的，第三电阻RB2的一端连接第三晶体管MB4的第二通路端，另一端连接第五晶体管MB2的第一通路端；第三电容CB2的第一端连接第三晶体管MB4的第二通路端，另一端连接第五晶体管MB2的第一通路端。第四偏压提供单元连接第四晶体管MB3的第二通路端、第六晶体管MB1的第一通路端以及所述反向运放输出单元，为所述反向运放输出单元提供所述偏置电压；所述第四偏压提供单元包括并联的第四电阻RB1和第四电容CB1。具体的，第四电阻RB1的一端连接第四晶体管MB3的第二通路端，另一端连接第六晶体管MB1的第一通路端；第三电容CB2的第一端连接第四晶体管MB3的第二通路端，另一端连接第六晶体管MB1的第一通路端。

具体的，本申请中，晶体管MB1、MB2、MB3、MB4、电阻RB1、RB2、电容CB1、CB2为偏压提供单元。晶体管MB1和MB2构成第二偏压提供单元，分别为晶体管M7和M6提供偏置电压。晶体管MB3和MB4构成第一偏压提供单元，分别为晶体管M9和M8提供偏置电压。

电阻RB1和电容CB1构成第四偏压提供单元，为反相运放输出单元M7和M9提供偏置电压，电阻RB2和电容CB2构成第三偏压提供单元，为同相运放输出单元M6和M8提供偏置电压。

下面结合图4的Class-AB运算放大器的小信号模型来解释本实用新型的优点。图4中跨导gm1是运放第一级跨导，即晶体管M1、M2的跨导，跨导gmp2是运放第二级PMOS的跨导，即晶体管M8、M9的跨导，跨导gmn2是第二级NMOS的跨导，即晶体管M6、M7的跨导，电阻R1是第一级输出节点的总电阻，电容C1是第一级输出节点的总电容，电阻RB、电容CB是偏置电阻和电容，电阻rdsB是晶体管MB的小信号电阻，电容CpB是晶体管MB的对地寄生电容，电容CC和电阻RC是米勒补偿电容和电阻，电阻R2是运放第二级输出节点总电阻，C2是运放第二级输出节点的总电容，包括寄生电容和负载电容。

存在以下大小关系：

g_m1·R₁>>1，

g_m1·R₂>>1，

r_dsB>>R_B，

R₁、R₂、R_B>>R_C，

C_B、C_C、C₂>>C₁，C_pB。

得到运放的零极点如下，其中跨导g_m2＝g_mp1+g_mn2，

零点ω_z1、ω_z2：

极点ω_p1、ω_p2、ω_p3、ω_p4：

比起普通的两级米勒补偿运算放大器的零极点，本实用新型的Class-AB运算放大器增加了一对零极点，ωz1和ωp2，这对零极点大小都约为1/RBCB，可以抵消，本实用新型中第四个极点ωp4相比于普通两级米勒补偿，缩小到了原来的1/(CpB/C1+1)，但是由于1/RCC1本身很大，因此只要CpB/C1没有远大于1，仍然能够保证ωp4对运放带宽和相位裕度几乎没有影响。

通过对Class-AB运算放大器的小信号的模型的分析进一步验证了本实用新型具有的优点是，不需要精心调节电阻RB1,2和电容CB1,2的值，就可以使得运放输出单元产生的一对零极点抵消，并且只对原先两级米勒补偿运放的第三个极点(最大的极点)有微小影响，但是总地来说不影响两级米勒补偿运放的带宽和相位裕度。从而可以在不牺牲其他性能指标的情况下，实现推挽级的输出，在消耗很小的动态电流的同时获得较大的驱动能力，有效节约了运放的静态功耗。

进一步的，如图3所示，晶体管M7’、M7”、M9’、M_B1’、M_B3’、M10、M10’、电阻R_B1’、R_A、五管OTA OPA1、OPA2构成一个自适应偏置电路，为输出级偏压电路提供自适应偏置电压VBN和VBP。

晶体管MB1’、MB3’、电阻RB1’分别是晶体管MB1、MB3、电阻RB1的复制，对应器件尺寸完全相同。

晶体管M7’和M9’是晶体管M7和M9的复制，但是晶体管M7’和M9’的沟道宽度分别是晶体管M7和M9的1/3，其余器件尺寸相同。

OPA1同相输入端连接节点W，反相输入端连接节点Y，输出端连接VBP，作用是强制Y和W节点电压相等。OPA2同相输入端连接节点Z，反相输入端连接节点X，输出端连接VBN，作用是强制X和Z节点电压相等。

电阻RZ1、RZ2、电容CZ1、CZ2作为米勒补偿电路。

晶体管M10’、M10、M7”、M7’、M9’电阻RA构成电流镜，提供偏置电流。晶体管M7”和M10’分别是晶体管M7’和M10的复制，其对应器件尺寸完全相等。

图4所示的电路工作原理是，由于晶体管MB1’、MB3’、电阻RB1’构成的这一条通路是运放主电路中晶体管MB1、MB3、电阻RB1构成的通路的复制，因此这两条通路上的电压完全相同，因此可以得出节点D的电压等于节点W的电压，节点C的电压等于节点X的电压。因为OPA1强制Y节点和W节点电压相同，因此自晶体管MB3’的源漏电压等于晶体管M9’的栅源电压，也等于晶体管MB3的源漏电压，因此采用晶体管MB3的源漏电压来作为M9的栅源电压，总是可以保证M9处于导通状态。而随着PVT的变化，晶体管M9’由于是二极管连接状态，因此总能处于导通状态，所以晶体管M9’也总能处于导通状态。晶体管MB1’、M7’、MB1、M7的工作原理同上，在此不再赘述。

自适应偏置电路中，晶体管M10’和M10’构成一对电流镜，电阻RA是为了减小M10’的源漏电压，使晶体管M10’和M10具有更好的匹配性。晶体管M7’是晶体管M7的复制，是为了保证M10’和M10的栅源电压相等。

需要说明的是，本实用新型中所述的晶体管均为场效应管，电源电压VDD为1.1V。

请参见图5，图5是采用普通的电流镜作为偏置电路和采用本实用新型中自适应偏置电路(图4)时，运放的频率响应，为了验证自适应偏置电路在不同PVT下的稳定性，仿真了工艺角、电源电压、温度分别为tt 1.1V 25℃、ff 0.99V-40℃、ss 0.99V-40℃、snfp0.99V-40℃、fpsn 0.99V-40℃，这五种PVT下的频率响应，其中tt 1.1V 25℃为典型情况，0.99V是电源电压减小10％的情况，-40℃是极端温度。

图5(a)是采用普通电流镜作为偏置时运放的频率响应，随着PVT的波动，其直流增益发生了最大13dB的变化，最恶劣的相位裕度出现在ss0.99V-40℃下，为-42°，运放已经不再稳定。图5(b)是采用本实用新型中的自适应偏置电路，在相同的PVT波动下，运放增益发生最大3dB的变化，相位裕度在ss 0.99V-40℃下为47°，在可接受范围内。对比说明自适应偏置电路能够保证运放的增益和相位裕度在不同PVT下仍然保持稳定。

为了进一步验证本实用新型的可行性，图6是本实用新型中Class-AB运算放大电路的频率响应仿真结果，结果表明直流增益为52.5dB，单位增益带宽为247MHz，相位裕度为63°。运算放大器核心电路(包括共模负反馈电路，图中未画出)功耗仅为54μW，自适应偏置电路功耗为31μW，在射频收发器的模拟基带电路中，往往需要使用多个运算放大器，多个运算放大器可以共用一个自适应偏置电路，来分摊自适应偏置电路的功耗。

图7是本实用新型中Class-AB运算放大电路的压摆率仿真结果，仿真结果表明正压摆率SR+＝80.4V/μs，负压摆率为SR-＝95.3V/μs，总的压摆率为87.8V/μs。

以上仅为本实用新型的实施方式，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本实用新型的专利保护范围内。

Claims (10)

1.一种运算放大电路，其特征在于，包括：

运放单元；

偏压提供单元，连接所述运放单元，所述偏压提供单元接收偏置调节电压，基于所述偏置调节电压为所述运放单元提供偏置电压；

偏压调节单元，连接所述偏压提供单元，所述偏压调节单元为所述偏压提供单元提供所述偏置调节电压。

2.根据权利要求1所述的运算放大电路，其特征在于，所述偏压调节单元包括：

第一偏压调节单元，连接所述偏压提供单元，所述第一偏压调节单元用于为所述偏压提供单元提供第一偏置调节电压；

第二偏压调节单元，连接所述偏压提供单元，所述第二偏压调节单元用于为所述偏压提供单元提供第二偏置调节电压；

所述偏压提供单元包括：

第一偏压提供单元，连接所述第一偏压调节单元，基于所述第一偏置调节电压为所述运放单元提供第一偏置电压；

第二偏压提供单元，连接所述第二偏压调节单元，基于所述第二偏置调节电压为所述运放单元提供第二偏置电压。

3.根据权利要求2所述的运算放大电路，其特征在于，所述第一偏压调节单元包括：

第一晶体管，所述第一晶体管的第一通路端连接电源电压，所述第一晶体管的第二通路端连接第一节点，所述第一晶体管的控制端连接第一调节端；

第一运放器，所述第一运放器的第一输入端连接所述第一节点，所述第一运放器的第二输入端连接第二节点，所述第一运放器的输出端连接所述第一调节端，以从所述第一调节端输出所述第一偏置调节电压；

所述第二偏压调节单元包括：

第二晶体管，所述第二晶体管的第一通路端连接第三节点，所述第一晶体管的第二通路端连接地电压，所述第二晶体管的控制端连接第二调节端；

第二运放器，所述第二运放器的第一输入端连接所述第三节点，所述第二运放器的第二输入端连接第四节点，所述第二运放器的输出端连接所述第二调节端，以从所述第二调节端输出所述第二偏置调节电压。

4.根据权利要求3所述的运算放大电路，其特征在于，所述第一偏压提供单元包括：

第三晶体管，所述第三晶体管的第一通路端连接所述电源电压，所述第三晶体管的控制端连接所述第一调节端，以接收所述第一偏置调节电压，所述第三晶体管的第二通路端连接所述第二偏压提供单元；

第四晶体管，所述第四晶体管的第一通路端连接所述电源电压，所述第四晶体管的控制端连接所述第一调节端，以接收所述第一偏置调节电压，所述第四晶体管的第二通路端连接所述第二偏压提供单元；

所述第二偏压提供单元包括：

第五晶体管，所述第五晶体管的第一通路端连接所述第三晶体管的第二通路端，所述第五晶体管的控制端连接所述第二调节端，以接收所述第二偏置调节电压，所述第五晶体管的第二通路端连接地电压；

第六晶体管，所述第六晶体管的第一通路端连接所述第四晶体管的第二通路端，所述第六晶体管的控制端连接所述第二调节端，以接收所述第二偏置调节电压，所述第六晶体管的第二通路端连接地电压。

5.根据权利要求3所述的运算放大电路，其特征在于，所述偏压调节单元包括：

偏流单元，所述偏流单元连接所述第一偏压调节单元和所述第二偏压调节单元，用于基于参考偏置电流为所述第一偏压调节单元和所述第二偏压调节单元提供偏置电流。

6.根据权利要求5所述的运算放大电路，其特征在于，所述偏流单元包括：

第七晶体管，所述第七晶体管的第一通路端连接所述第二节点，第七晶体管的第二通路端连接所述第四节点，所述第七晶体管的控制端接收所述参考偏置电流；

第八晶体管，所述第八晶体管的第一通路端连接所述电源电压，所述第八晶体管的第二通路端连接所述第八晶体管的控制端以及所述第二节点；

第九晶体管，所述第九晶体管的第一通路端连接所述第四节点以及所述第九晶体管的控制端，所述第九晶体管的第二通路端连接所述地电压；

第十晶体管，所述第十晶体管的第一通路端接收所述参考偏置电流，所述第十晶体管的控制端连接所述第七晶体管的控制端以及所述第十晶体管的第一通路端；

第十一晶体管，所述第十一晶体管的第一通路端连接所述第十晶体管的第二通路端，所述第十一晶体管的第二通路端连接所述地电压，所述第十一晶体管的控制端连接所述第十一晶体管的第一通路端。

7.根据权利要求3所述的运算放大电路，其特征在于，所述第一偏压调节单元包括：

第一补偿单元，所述第一补偿单元连接所述第一晶体管的控制端和所述第一晶体管的第二通路端，所述第一补偿单元包括串联的第一电阻和第一电容；

所述第二偏压调节单元包括：

第二补偿单元，所述第二补偿单元连接所述第二晶体管的控制端和所述第二晶体管的第二通路端，所述第二补偿单元包括串联的第二电阻和第二电容。

8.根据权利要求4所述的运算放大电路，其特征在于，所述运放单元包括：

运放输入单元，所述运放输入单元连接所述电源电压和所述地电压，且所述运放输入单元接收输入电压；

运放输出单元，所述运放输出单元连接所述电源电压和所述地电压，且连接所述运放输入单元。

9.根据权利要求8所述的运算放大电路，其特征在于，所述运放输入单元包括：

负载单元，所述负载单元连接所述电源电压；

同相运放输入单元，所述同相运放输入单元连接所述负载单元，且接收同相输入电压；

反相运放输入单元，所述反相运放输入单元连接所述负载单元，且接收反相输入电压；

尾电流源，所述尾电流源连接所述同相运放输入单元和所述反相运放输入单元，用于控制所述同相运放输入单元和所述反相运放输入单元的尾电流；

其中，所述同相运放输入单元与所述负载单元的连接点定义为第五节点，所述反相运放输入单元与所述负载单元的连接点定义为第六节点；

所述运放输出单元包括：

同相运放输出单元，连接所述第五节点和所述尾电流源；

反相运放输出单元，连接所述第六节点和所述尾电流源。

10.根据权利要求9所述的运算放大电路，其特征在于，所述偏压提供单元还包括：

第三偏压提供单元，所述第三偏压提供单元连接第三晶体管的第二通路端、第五晶体管的第一通路端以及同向运放输出单元，为所述同向运放输出单元提供所述偏置电压；所述第三偏压提供单元包括并联的第三电阻和第三电容；

第四偏压提供单元，所述第四偏压提供单元连接第四晶体管的第二通路端、第六晶体管的第一通路端以及反向运放输出单元，为所述反向运放输出单元提供所述偏置电压；所述第四偏压提供单元包括并联的第四电阻和第四电容。

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