JP3749191B2

JP3749191B2 - High voltage semiconductor device

Info

Publication number: JP3749191B2
Application number: JP2002075849A
Authority: JP
Inventors: 正明野田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2001-03-22
Filing date: 2002-03-19
Publication date: 2006-02-22
Anticipated expiration: 2022-03-19
Also published as: JP2002353448A

Description

【０００１】
【発明の属する技術分野】
本発明は、高耐圧半導体装置に関する。
【０００２】
【従来の技術】
従来の高耐圧半導体装置は、例えば、特開２０００−１２８５４号公報に開示されている。この公報に開示された高耐圧半導体装置は、絶縁ゲート型トランジスタであり、以下、図１２を参照しながら、従来の絶縁ゲート型トランジスタについての説明をする。図１２は、従来の絶縁ゲート型トランジスタの断面構造を模式的に示している。
【０００３】
図１２に示した絶縁ゲート型トランジスタは、Ｐ型の半導体基板１と、半導体基板１内に形成された低濃度のＮ型不純物を含むドレインオフセット拡散領域２と、ドレインオフセット拡散領域２内に埋め込まれたＰ型不純物を含む低濃度埋め込み拡散領域３と、ドレインオフセット拡散領域２内に位置する高濃度のＮ型不純物を含むドレイン拡散領域４と、半導体基板１内に形成された高濃度のＮ型不純物を含むソース拡散領域５と、高濃度のＰ型不純物を含むコンタクト用拡散領域１９とを有している。低濃度埋め込み拡散領域３は、ドレインに高電圧を印加した時にドレインオフセット拡散領域２の空乏化を助長する機能を有している。なお、図示していないが、低濃度埋め込み拡散領域３の一部は、半導体基板１と接続されている。また、半導体基板１内には、ソース拡散領域５とコンタクト用拡散領域１９とを囲むように、Ｐ型不純物を含むパンチスルー防止用拡散領域２０が形成されている。パンチスルー防止用拡散領域２０は、ＭＯＳトランジスタの活性領域となるドレインオフセット拡散領域２とソース拡散領域５との間のＰ型不純物濃度を高めて、その間でのパンチスルー現象を防止する機能を有している。
【０００４】
半導体基板１上には、膜厚の薄いゲート酸化膜６と膜厚の厚い酸化膜（フィールド酸化膜）７とが形成されており、酸化膜６、７のうち、ドレインオフセット拡散領域２とソース拡散領域５との間の上に位置する部分上には、ポリシリコンから構成されたゲート電極１１が設けられている。なお、酸化膜６、７のうち、ドレインオフセット拡散領域２とドレイン拡散領域４との間の上に位置する部分上には、ドレインポリシリコン電極１８が形成されている。酸化膜６、７、ゲート電極１１およびドレインポリシリコン電極１８を覆うように、層間絶縁膜８が形成されている。
【０００５】
コンタクト用拡散領域１９、ソース拡散領域５およびドレイン拡散領域４のそれぞれには、金属電極１２、１３および１４が接続されている。金属電極１２は、ボディとなるＰ型半導体基板１と接続するためのボディ用金属電極であり、金属電極１３は、ソース拡散領域５とコンタクトをとるためのソース用金属電極であり、そして、金属電極１４は、ドレイン拡散領域４にコンタクトをとるためのドレイン用金属電極である。金属電極１２、１３、１４および層間絶縁膜８の上には、表面保護膜９が形成されており、さらにその上には、封止用樹脂１０が形成されている。
【０００６】
図１２に示した絶縁ゲート型トランジスタでは、ソース用金属電極１３、ボディ用金属電極１２、低濃度Ｐ型埋め込み拡散領域３にＧＮＤ電位が与えられ、且つ、ドレイン用金属電極１４には正の高電位が与えられ、ゲート電極１１には制御電圧が与えられる。ゲート電極１１に閾値以上の正電位（制御電圧）が与えられると、ゲート電極１１直下の半導体基板１表面近傍がＰ型からＮ型に反転し、これによって、いわゆるチャネル領域が生じ、絶縁ゲート型トランジスタは導通することになる。この時の導通電流は、ドレイン拡散領域４からドレインオフセット拡散領域２、半導体基板１表面のチャネル領域を経由してソース拡散領域５に至るように流れる。逆に、ゲート電極１１に与える電圧をしきい値電圧未満にすると、チャネル領域が小さくなり、絶縁ゲート型トランジスタは非導通になる。
【０００７】
なお、本明細書において、トランジスタの非導通状態を維持することを耐圧と定義し、高いバイアス電圧（例えば、１００Ｖ以上）で非導通状態を維持することを高耐圧と定義する。また、トランジスタが導通している状態でのソース・ドレイン間の抵抗値をオン抵抗と定義する。
【０００８】
次に、図１３を参照する。図１３は、図１２に示した高耐圧半導体装置（絶縁ゲート型トランジスタ）に、常温時において高電圧（６００Ｖ）を与えた時の電位分布を示しており、各電位毎の等電位線を破線で表している。なお、この電位分布（等電位線）は、本願発明者によるシミュレーション結果に基づいて表されている。
【０００９】
図１３に示した電位分布は、Ｐ型の半導体基板１、Ｐ型の低濃度埋め込み拡散領域３、Ｎ型のソース拡散領域５に０（Ｖ）を与え、ゲート電極１１に０（Ｖ）を与え、Ｎ型のドレイン拡散領域４に６００（Ｖ）を与えた例の場合を示しており、その場合における等電位線を破線で示している。
【００１０】
図示した高耐圧半導体装置は、ドレインオフセット拡散領域２内を全て空乏化して初期耐圧を確保する所謂リサーフと呼ばれる技術を活用している。その原理を以下に説明する。
【００１１】
この高耐圧半導体装置を動作させる場合、通常、半導体基板１およびソース拡散層領域５を０（Ｖ）にして、動作に必要なドレイン電圧を金属電極１４に与える。そのドレイン電圧を０（Ｖ）から除々に上げていくと、ドレイン電圧が低い時には、Ｐ型の半導体基板１とＮ型のドレインオフセット拡散領域２とのＰＮ接合による空乏層が半導体基板１内とドレインオフセット拡散領域２内とに延びるとともに、Ｐ型の低濃度埋め込み拡散領域３とドレインオフセット拡散領域２とのＰＮ接合による空乏層も、低濃度埋め込み拡散領域３内とドレインオフセット拡散領域２内とに延びる。図１３において、低濃度埋め込み拡散領域３の縦方向の濃度分布は、中心部の濃度が高く、中心部から上下方向にいくにしたがって濃度が低くなる濃度分布を持っている。したがって、低濃度埋め込み拡散領域３内の縦方向の電位は、中心部を低く保つように分布する。
【００１２】
また、低濃度埋め込み拡散領域３内のソース側の部分は０（Ｖ）に設定されており、且つ、ドレイン側に延在するように配置されるため、低濃度埋め込み拡散領域３内の横方向の電位は、ソースからドレイン方向に向かって電位が高くなるように分布する。従って、図１３に示すように、低濃度埋め込み拡散領域３内の等電位線は、ドレイン側に凸の形状となる。
【００１３】
次に、ドレイン電圧を上昇させていくと、半導体基板１とドレインオフセット拡散領域２とのＰＮ接合から延びた空乏層が、低濃度埋め込み拡散領域３とドレインオフセット拡散領域とのＰＮ接合から延びた空乏層とがつながる。さらに電圧を上昇させると、ドレインオフセット拡散領域２内は、ドレイン拡散領域４近傍を除いて空乏化する。それよりさらに電圧を上昇させると、ドレインオフセット拡散領域２内のほとんどの部分が空乏化する。すなわち、ドレインオフセット拡散領域２内を空乏化させることによって、ドレインオフセット拡散領域２内の電界集中を緩和して高耐圧特性を得ることができる。この構成において、低濃度埋め込み拡散領域３は、ドレインオフセット拡散領域２の空乏化を助長する効果を有する。このため、低濃度埋め込み拡散領域３が無い場合と比較すると、ドレインオフセット拡散領域２の不純物濃度を高く設定しても、比較的低いドレイン電圧でドレインオフセット拡散領域２内の空乏化が達成され、その結果、ドレインオフセット拡散領域２内の電界が緩和され、高耐圧特性を確保することができる。しかも、同じ高耐圧特性を維持するには、低濃度埋め込み拡散領域３が無い場合に比べて、ドレインオフセット拡散領域２の不純物濃度を高めることができるため、絶縁ゲート型トランジスタのオン抵抗を低減することが可能となる。
【００１４】
図１３に示した構成において、ドレインオフセット拡散領域２は、ドレイン拡散領域４近傍を除いて、空乏化しているため、ドレインオフセット拡散領域２内の等電位線は、一様に分布している。特に表面近傍においては、水平方向に対してほぼ垂直な分布になっている。
【００１５】
次に、トランジスタが導通状態となった時の電流経路を図１４に示す。ドレイン電極１４から流入する電流は、ドレイン拡散領域４に入った後、ドレインオフセット拡散領域２内を流れる。ドレインオフセット拡散領域２内を流れる電流は、ドレインオフセット拡散領域２内に埋め込まれた低濃度埋め込み拡散領域３を境に上層部と下層部に分かれて流れ、再び合流した後、半導体基板１表面のゲート電極１１直下に形成されたチャネル領域を経由してソース拡散領域５に流れこむ。そして、ドレインオフセット拡散領域２内の上層部は、不純物濃度が下層部に比べて高い濃度であり、比抵抗が下層部に比べて小さいため、電流のほとんどは上層部を流れることになる。従って、不純物濃度の高い上層部を流れる電流の電流量が、絶縁ゲート型トランジスタのオン抵抗（導通時のソース・ドレイン間抵抗）を低くする上で重要なポイントになる。
【００１６】
【発明が解決しようとする課題】
しかしながら、例えば、５００（Ｖ）以上の高電圧、例えば６００（Ｖ）をドレイン用金属電極１４に印加したまま、周囲温度１５０℃の高温状態で上記従来の高耐圧半導体装置を動作させると、オン抵抗（トランジスタ導通時のソース・ドレイン間の抵抗）が増大する方向に変動するという現象が生じる。この現象は、高温バイアス試験という寿命試験を実行することによって再現することができ、ドレイン用の金属電極１４の印加電圧を大きくするとそのオン抵抗変動が顕著になり、逆に印加電圧を下げるとオン抵抗変動が少なくなるものである。
【００１７】
高温バイアス試験におけるオン抵抗変動については、まだそのメカニズムは解明されておらず推論の域を出ない。しかし、次のようなことを推論することができる。
【００１８】
一般的に半導体チップは、封止用樹脂で封止されており、水分が樹脂パッケージの中に浸透しないように対策されている。しかし、封止用樹脂として一般的に用いられるノボラックエポキシ樹脂には、０．９％〜１．６％の水酸基ＯＨが含まれており、この水酸基ＯＨが高温時に活性化すると、一般的には絶縁物として考えられている封止用樹脂１０が半絶縁状態（高抵抗で導通する状態）になる。
【００１９】
通常、高耐圧半導体装置においては、半導体チップを封止用樹脂１０によってモールドし、複数の外部端子（図示せず）と半導体チップ上の複数のパッド（図示せず）との間をそれぞれ金属ワイヤ（図示せず）によって接続している。それらの金属ワイヤには、接地電位である０（Ｖ）、電源電圧である６００（Ｖ）、および制御信号がそれぞれ印加されるから、上述した理由で封止用樹脂１０が半絶縁状態になれば、６００（Ｖ）と０（Ｖ）との中間電位が表面保護膜９の表面に与えられるものと推測される。半導体チップのレイアウトによって左右されることであるが、例えば、半導体チップの絶縁ゲート型トランジスタ側に接地用パッド（図示せず）が設けられ、そして、そこから離れた位置に電源用パッド（図示せず）が設けられている場合、絶縁ゲート型トランジスタ上に位置する封止用樹脂１０が約１００（Ｖ）の中間電位になることがあり得る。そのようなことを考え合わせて、高温バイアス試験時に半導体チップの表面保護膜９と封止用樹脂１０との界面が１００（Ｖ）の電位を持った場合を仮定し、その時の電位分布がどのようになるかを本願発明者は検討した。
【００２０】
以下、図１５を参照しながら、高温バイアス試験時における電位分布について説明する。図１５は、図１４で説明したのと同じバイアス条件の下、高温状態にした高温バイアス試験をしている最中の電位分布を想定した図であり、図において等電位線を破線で示している。
【００２１】
図１５に示すように、高温バイアス試験時において表面保護膜９と封止用樹脂１０との界面の電位は１００Ｖになるため、ドレインオフセット拡散領域２表面の等電位線の１００Ｖ以下の部分はソース側に傾き、１００Ｖを超える部分はドレイン側に傾く。１００Ｖを超える等電位線がドレイン側へ傾くことは、Ｎ型ドレインオフセット拡散領域２表面と酸化膜７との界面において、酸化膜７側の電位がＮ型ドレインオフセット拡散領域２表面に対して負電位になることを意味する。
【００２２】
加えて、半導体領域と酸化膜との界面において、酸化膜側が高温雰囲気中で負電位になると、その界面のＳｉ−Ｈ、Ｓｉ−ＯＨなどの結合が破壊され正の固定電荷が発生することが報告されている（日科技連出版社発行の著書『半導体デバイスの信頼性技術』）。このような現象によって、ドレインオフセット拡散領域２と酸化膜７との界面に正の固定電荷が発生すると、酸化膜７中に負の可動電荷も発生する。すると、酸化膜７中の負の可動電荷は、ドレイン用金属電極１４の正の高電位に時間の経過と共に引き寄せられ、酸化膜７中のドレイン用金属電極１４寄りに負電荷が多く分布する領域が生じる。この時、酸化膜７中のドレイン用金属電極１４寄りに移動した負の可動電荷は、酸化膜７中の等電位線がドレイン側へと傾いているため、酸化膜７とドレインオフセット拡散領域２との界面に分布するようになる。また、負の可動電荷が発生した元々の箇所には、正の固定電荷が多く分布する領域が生じる。
【００２３】
すなわち、ドレイン用金属電極１４に近い酸化膜７中の界面には負電荷が多く存在するため、ドレインオフセット拡散領域２中の正孔が引き寄せられて、ドレインオフセット拡散領域２の表面は、Ｐ型に反転してＰ型反転層２３になる。一方、正の固定電荷が残存した領域では、ドレインオフセット拡散領域２中の電子が引き寄せられて、ドレインオフセット拡散領域２中の電子密度が局部的に高くなり、ドレインオフセット拡散領域２の表面近傍には、Ｎ型蓄積層２４が生じることになる。このようにして、Ｐ型反転層２３とＮ型蓄積層２４とがドレインオフセット拡散領域２の表面に生じると、Ｐ型反転層２３の発生により、ドレインオフセット拡散領域２内の上層の電流経路が狭くなり、その結果、オン抵抗の経時的な増大がもたらされると考えられる。
【００２４】
本発明はかかる諸点に鑑みてなされたものであり、その主な目的は、高温で使用してもオン抵抗が劣化しないような高信頼性の高耐圧半導体装置を提供することにある。
【００２５】
【課題を解決するための手段】
本発明による高耐圧半導体装置は、第１導電型の半導体層と、前記第１導電型の半導体層内に形成された第２導電型のドレインオフセット拡散領域と、前記ドレインオフセット拡散領域から離間して前記第１導電型の半導体層内に形成された第２導電型のソース拡散領域と、前記ドレインオフセット拡散領域内に形成された第２導電型のドレイン拡散領域と、前記ドレインオフセット拡散領域に埋設され、且つ少なくとも一部が前記第１導電型の半導体層に電気的に接続された第１導電型の埋め込み拡散領域と、前記第１導電型の半導体層のうち前記ソース拡散領域と前記ドレインオフセット拡散領域との間に位置する部分の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ドレインオフセット拡散領域上に形成されたフィールド絶縁膜と、前記フィールド絶縁膜上にフローティング状態で形成された環状の複数のプレート電極と、前記フィールド絶縁膜および前記複数のプレート電極の上に形成された層間絶縁膜と、前記複数のプレート電極上に位置する前記層間絶縁膜上に形成された複数の環状金属電極の部分及び当該複数の環状金属電極同士をそれぞれ電気的に接続する連結部を有していると共に、前記複数の環状金属電極が前記ドレイン拡散領域と電気的に接続されている金属電極とを備えており、前記複数の環状金属電極は、当該複数の環状金属電極のそれぞれに対応して直下に位置する前記複数のプレート電極とそれぞれ前記層間絶縁膜を介して容量結合されている。
【００２６】
ある実施形態において、前記ドレイン拡散領域は、前記ドレインオフセット拡散領域の中央部に形成され、且つ、前記半導体層の法線方向からみて略円形の形状を有しており、前記ソース拡散領域は、前記ドレインオフセット拡散領域の外周を包囲するようにして前記外周から所定の間隔をおいて前記半導体層内に形成されており、前記埋め込み拡散領域は、前記ドレイン拡散領域の前記略円形の外周を包囲するように前記ドレインオフセット拡散領域内に埋設されている。
【００２７】
ある実施形態において、前記複数のプレート電極は、前記ドレイン拡散領域を中心としてそれぞれが同心円の円環状に形成されている。
【００２８】
ある実施形態において、前記複数の環状金属電極は、円環状の平面形状をしている。
【００２９】
ある実施形態において、前記金属電極は、前記半導体層の法線方向からみて、前記ドレイン拡散領域を中心として、前記複数のプレート電極のうちの最も前記ドレイン拡散領域寄りに位置するプレート電極の外縁までの全ての領域を覆う部分を有している。
【００３０】
ある実施形態において、前記複数の環状金属電極のうちの少なくとも１つの幅は、その下方に位置するプレート電極の幅よりも小さい。
【００３１】
ある実施形態において、前記金属電極は、前記半導体層の法線方向からみて、前記少なくとも１つのプレート電極の一部と交差するように延在された部分を前記層間絶縁膜上に有する。
【００３２】
ある実施形態において、前記金属電極および前記層間絶縁膜の上に形成された表面保護膜と、前記表面保護膜上に形成された封止樹脂部とをさらに備えている。
【００３３】
ある実施形態において、前記表面保護膜は、ポリイミド系樹脂から構成された上層と、それよりも下層に、無機系材料から構成された絶縁層とを含む多層膜である。
【００３４】
ある実施形態において、前記半導体層は、半導体基板である。
【００３５】
ある実施形態において、前記第１導電型の半導体層は、少なくとも表面に絶縁層が形成された基板上に形成されている。
【００３６】
本発明によると、フィールド絶縁膜上にフローティング状態で形成された少なくとも１つのプレート電極と、当該少なくとも１つのプレート電極と容量結合され、且つ、その一部がドレイン拡散領域と電気的に接続されている金属電極とを備えているため、ドレインオフセット拡散領域とフィールド絶縁膜との界面における正の固定電荷および負の可動電荷の発生を抑制することができる。その結果、高温バイアス信頼性試験においてもオン抵抗が変動しない高信頼性の高耐圧半導体装置を提供することができる。
【００３７】
【発明の実施の形態】
以下、図面を参照しながら、本発明による実施形態を説明する。以下の図面においては、説明の簡潔さのため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。以下の実施形態では、１００Ｖ以上（例えば、５００〜８００Ｖ）の耐圧を有する高耐圧半導体装置に焦点を合わせて説明する。なお、本発明は、以下の実施形態に限定されない。
（実施形態１）
図１から図４を参照しながら、実施形態１にかかる高耐圧半導体装置を説明する。図１は、本実施形態の高耐圧半導体装置の断面構造を模式的に示す断面斜視図である。なお、図１においては、本実施形態の構成を見やすくするために、半導体チップの最上層となる表面保護膜および封止用樹脂は省略している。
【００３８】
本実施形態の高耐圧半導体装置（絶縁ゲート型トランジスタ）は、第１導電型の半導体層１と、半導体層１内に形成された第２導電型のドレインオフセット拡散領域２と、ドレインオフセット拡散領域２から離間して半導体層１内に形成された第２導電型のソース拡散領域５と、ドレインオフセット拡散領域２内に形成された第２導電型のドレイン拡散領域４と、ドレインオフセット拡散領域２に埋設され、且つ少なくとも一部が半導体層１に電気的に接続された第１導電型の埋め込み拡散領域３とを有しており、半導体層１のうちソース拡散領域５とドレインオフセット拡散領域２との間に位置する部分の上には、ゲート絶縁膜６が形成されており、ゲート絶縁膜６上には、ゲート電極１１が形成されている。ドレインオフセット拡散領域２上には、フィールド絶縁膜７が形成されており、そして、フィールド絶縁膜７上には、フローティング状態で形成されたプレート電極１５ａ、１６ａ、１７ａが設けられている。フィールド絶縁膜７およびプレート電極１５ａ、１６ａ、１７ａの上には、層間絶縁膜８が形成されており、プレート電極１５ａ、１６ａ、１７ａ上に位置する層間絶縁膜８上には、その一部がドレイン拡散領域４と電気的に接続され、且つ各プレート電極１５ａ、１６ａ、１７ａと容量結合されている金属電極１４および１４−１〜１４−４が形成されている。
【００３９】
さらに説明すると、本実施形態の半導体層１は、Ｐ型の半導体基板（Ｐ型のシリコン基板）であり、ドレインオフセット拡散領域２は、低濃度のＮ型不純物を含むドレインオフセット拡散領域である。埋め込み拡散領域３は、Ｐ型の低濃度埋め込み拡散領域であり、ドレインに高電圧を印加した時にドレインオフセット拡散領域２内の空乏化を助長する機能を有している。ドレイン拡散領域４は、高濃度のＮ型不純物を含むドレイン拡散領域であり、ソース拡散領域５は、高濃度のＮ型不純物を含むソース拡散領域である。なお、本実施形態の高耐圧半導体装置でも、既に上記で説明したリサーフと呼ばれる技術を活用している。
【００４０】
本実施形態において、ドレイン拡散領域４は、ドレインオフセット拡散領域２の中央部に形成されており、半導体基板１の法線方向からみて略円形の形状を有している。また、ソース拡散領域５は、ドレインオフセット拡散領域２の外周を包囲するようにして、当該外周から所定の間隔（例えば、２．５μｍ）をおいて半導体基板１内に形成されている。埋め込み拡散領域３は、ドレイン拡散領域４の略円形の外周を包囲するようにドレインオフセット拡散領域２内に埋設されている。
【００４１】
また、Ｐ型の半導体基板１には、高濃度のＰ型不純物を含むコンタクト用拡散領域１９が設けられており、コンタクト用拡散領域１９およびソース拡散領域５を囲むように、Ｐ型不純物を含むパンチスルー防止用拡散領域２０が形成されている。パンチスルー防止用拡散領域２０は、ＭＯＳトランジスタの活性領域となるドレインオフセット拡散領域２とソース拡散領域５との間のＰ型不純物濃度を高めて、領域２と５との間のパンチスルー現象による耐圧の低下を防止する機能を有している。
【００４２】
また、本実施形態におけるゲート絶縁膜６は、膜厚の薄いゲート酸化膜であり、フィールド絶縁膜７は、膜厚の厚い酸化膜である。本実施形態において、ゲート絶縁膜６とフィールド絶縁膜７とは共に繋がっており、例えば、酸化シリコンから構成されている。そして、ゲート絶縁膜６上に位置するゲート電極１１は、ポリシリコンから構成されている。また、酸化膜６、７のうち、ドレインオフセット拡散領域２とドレイン拡散領域４との間の上に位置する部分上には、ドレインポリシリコン電極１８が形成されている。なお、図１中には示していないが、層間絶縁膜８上には、表面保護膜９が形成されており、その上には、封止用樹脂１０が形成されている。
【００４３】
半導体基板１におけるコンタクト用拡散領域１９には、ボディとなる半導体基板１と接続するためのボディ用の金属電極１２が接続されており、ソース拡散領域５には、ソース拡散領域５とコンタクトをとるためのソース用の金属電極１３が接続されている。なお、本実施形態では、金属電極１２と１３とを電気的に接続して使用している。ドレイン拡散領域４には、ドレイン拡散領域４とコンタクトをとるためのドレイン用の金属電極１４が接続されている。金属電極１２、１３、１４は、それぞれ、アルミニウムまたはアルミニウム合金から構成されている。
【００４４】
ドレイン用金属電極１４は、上端の平面形状が円盤状を成す円盤状金属電極（または円柱状金属電極）であり、ドレイン用金属電極１４は、平面形状が環状を成す複数の環状金属電極１４−１、１４−２、１４−３と電気的に接続されており、ドレイン用金属電極１４と環状金属電極１４−１、１４−２、１４−３とは、連結部１４−４によって連結されている。環状金属電極１４−１、１４−２、１４−３のそれぞれと、電気的にフローティング状態になっているプレート電極１５ａ、１６ａ、１７ａのそれぞれとは、互いに容量結合されている。本実施形態において、プレート電極１５ａ、１６ａ、１７ａは、ドレイン拡散領域４を中心として同心円状に形成された円環状の複数の電極であり、ポリシリコンから構成されている。なお、プレート電極１５ａ、１６ａ、１７ａと、環状金属電極１４−１、１４−２、１４−３とは、共に、基板法線方向からみて、同じ同心円となっている。
【００４５】
次に、図２から図４を参照しながら、本実施形態の高耐圧半導体装置の動作を説明する。
【００４６】
図２は、本実施形態の高耐圧半導体装置における寄生容量を説明するための要部断面図である。また、図３は、高耐圧半導体装置の常温時の電位分布（ポテンシャル分布）を示す概念図であり、図４は、高温バイアス試験中の電位分布を示す概念図である。
【００４７】
図３および図４の電位分布は、本願発明者によるシミュレーションの結果に基づいて表されている。なお、本実施形態の条件を例示すると、Ｐ型半導体基板１の不純物濃度は、２×１０¹⁴ｃｍ^-3であり、Ｎ型ドレインオフセット拡散領域２の不純物表面濃度は、１．５×１０¹⁶ｃｍ^-3 で、拡散深さは７．５μｍである。Ｐ型低濃度埋め込み拡散領域３の不純物ピーク濃度は、７．０×１０¹⁶ｃｍ^-3で、深さ方向拡散幅は１．０μｍである。ドレイン拡散領域４およびソース拡散領域５の不純物表面濃度は、８．０×１０¹⁹ｃｍ^-3で、拡散深さは０．２μｍである。厚い酸化膜７の厚さは、１μｍであり、層間絶縁膜８の材質は、ＣＶＤ酸化膜で、その厚さは４μｍである。表面保護膜９の材質は、シリコン窒化膜で、その厚さは１μｍである。プレート電極１５ａ、１６ａ、１７ａの材質は、ポリシリコンまたはＡｌであり、そして、その幅は９μｍで、各電極の間隔は１μｍである。一方、環状金属電極１４−１、１４−２、１４−３の材質は、Ａｌであり、そして、その幅は９μｍで、各電極の間隔は１μｍである。
【００４８】
図２は、図１に示した構成では省略した表面保護膜９および封止用樹脂１０も示している。本実施形態の表面保護膜９は、例えば、シリケートガラス、シリコンナイトライド、ポリイミド系樹脂から構成されている。あるいは、これらの組み合わせによって構成してもよく、表面保護膜９は、積層膜として構成してもよい。表面保護膜９を積層膜として構成する場合、上層には、ポリイミド系樹脂からなる絶縁層を形成するのが好ましい。その場合、下層には、無機材料からなる絶縁層（例えば、シリケートガラス層、シリコンナイトライド層）が形成される。ポリイミド系樹脂としては、ポリイミド樹脂（ポリイミド）の他、ポリアミドイミド樹脂、ポリアミド酸樹脂（ポリイミド樹脂の前駆体）などを挙げることができる。そして、本実施形態の封止用樹脂１０は、例えば、ノボラックエポキシ樹脂等から構成されている。
【００４９】
なお、ポリイミド系樹脂は、ノボラックエポキシ樹脂とは異なって高温（１５０℃）でも高い絶縁性を維持するので、信頼性の高い有機絶縁膜として活用することができる。また、ＣＶＤ法で形成する場合の無機系の絶縁膜と比較して、ポリイミド系樹脂は、その膜厚を制御し易いという利点もある。例えば、ポリイミド系樹脂の前駆体の粘度を高めたり、その前駆体を２度塗りすることにより、容易に膜厚を厚くすることができる。それゆえ、表面保護膜９が、ポリイミド樹脂層から構成されている場合や、ポリイミド樹脂層を例えば最上層に有する多層膜から構成されている場合には、表面保護膜の厚さを容易に制御することができる。表面保護膜９の厚さを厚くすると、プレート電極１５ａ、１６ａ、１７ａと封止用樹脂１０との容量結合を小さくすることができるため、高温時の耐圧劣化およびオン抵抗の増大を防ぐ効果をより大きくすることができる。
【００５０】
本実施形態では、ドレイン拡散領域４に電気的に接続されている環状金属電極１４−１、１４−２、１４−３のそれぞれと、電気的にフローティング状態になっているプレート電極１５ａ、１６ａ、１７ａのそれぞれとは、互いに容量結合されている。このため、プレート電極１５ａとドレインオフセット拡散領域２の間には寄生容量Ｃａ１が存在し、プレート電極１６ａとドレインオフセット拡散領域２の間には寄生容量Ｃａ２が存在し、そしてプレート電極１７ａとドレインオフセット拡散領域２との間には寄生容量Ｃａ３が存在する。また、プレート電極１５ａと金属電極１４−１の間には寄生容量Ｃｂ１が存在し、プレート電極１６ａと金属電極１４−２の間には寄生容量Ｃｂ２が存在し、そして、プレート電極１７ａと金属電極１４−３との間には寄生容量Ｃｂ３が存在する。
【００５１】
なお、金属電極１４−１と封止用樹脂１０との間には寄生容量Ｃｃ１が存在し、金属電極１４−２と封止用樹脂１０との間には寄生容量Ｃｃ２が存在し、そして、金属電極１４−３と封止用樹脂１０との間には寄生容量Ｃｃ３が存在する。ただし、金属電極１４−１、１４−２、１４−３には、ドレイン用の金属電極１４の印加電圧（５００Ｖ）が印加されるため、寄生容量Ｃｃ１、Ｃｃ２、Ｃｃ３は、プレート電極１５ａ、１６ａ、１７ａの電位に影響を与えない。それゆえ、プレート電極１５ａ、１６ａ、１７ａの電位を検討する場合、寄生容量Ｃａ１、Ｃａ２、Ｃａ３、Ｃｂ１、Ｃｂ２、Ｃｂ３の影響について考えれば良い。
【００５２】
ドレイン用の金属電極１４の印加電圧が５００Ｖである場合、プレート電極１５ａの電位は、その直下に位置する部分のドレインオフセット拡散領域２の電位とドレイン電圧５００Ｖとの電位差を、Ｃａ１とＣｂ１の直列回路で分圧した電位となる。同様に、プレート電極１６ａの電位は、その直下に位置する部分のドレインオフセット拡散領域２の電位とドレイン電圧５００（Ｖ）との電位差を、Ｃａ２とＣｂ２の直列回路で分圧した電位となる。また、プレート電極１７ａの電位は、その直下に位置する部分のドレインオフセット拡散領域２の電位とドレイン電圧５００（Ｖ）との電位差をＣａ３とＣｂ３の直列回路で分圧した電位となる。
【００５３】
本願発明者は、Ｃａ１とＣｂ１との容量比、Ｃａ２とＣｂ２との容量比、Ｃａ３とＣｂ３との容量比がそれぞれ４対１の容量比である場合を想定して、プレート電極１５ａ、１６ａ、１７ａの電位を概算した。その結果を、図３を参照しながら説明する。図３は、ドレイン用金属電極１４に５００（Ｖ）印加した場合のポテンシャル分布を示した概念図であり、図３において、０Ｖ、１００Ｖ、２００Ｖ、３００Ｖ、４００Ｖ、４５０Ｖ、４８０Ｖ、５００Ｖの等電位線を破線で表している。
【００５４】
この場合、最もドレイン拡散領域４寄りのプレート電極１７ａ直下に位置する部分のドレインオフセット拡散領域２の電位は、ドレイン電圧より幾分下がり、約４９０（Ｖ）程度になる。また、よりソース拡散領域５側に近いプレート電極１６ａ直下に位置する部分のドレインオフセット拡散領域２の電位は、約４７０（Ｖ）程度になる。また、最もソース拡散領域５寄りのプレート電極１５ａ直下に位置する部分のドレインオフセット拡散領域２の電位は約４４０（Ｖ）程度になる。
【００５５】
これらの電位を元にして、前述したプレート電極１５ａの電位を概算すると、その電位は、プレート電極１５ａ直下に位置する部分のドレインオフセット拡散領域２の電位（約４４０Ｖ）と、金属電極１４−１の電圧５００（Ｖ）との電位差を、Ｃａ１とＣｂ１の直列回路で分圧した電位となるから、約４５０（Ｖ）となる。同様に、プレート電極１６ａの電位を概算すると、その電位は、その直下に位置する部分のドレインオフセット拡散領域２の電位（約４７０Ｖ）と金属電極１４−２の電圧５００（Ｖ）との電位差を、Ｃａ２とＣｂ２の直列回路で分圧した電位となるから、約４７５（Ｖ）となる。また、プレート電極１７ａの電位を概算すると、その電位は、その直下に位置する部分のドレインオフセット拡散領域２の電位（約４９０Ｖ）と金属電極１４−３の電位（５００Ｖ）との電位差を、Ｃａ３とＣｂ３との直列回路で分圧した電位となるから、プレート電極１７ａの電位は、ドレインオフセット拡散領域２の電位（約４９０Ｖ）に対して数Ｖ高い電位となる。
【００５６】
したがって、金属電極１４−１、１４−２、１４−３および１５ａ、１６ａ、１７ａを配置した部分ならびにその近傍において、酸化膜７とドレインオフセット拡散領域２との界面を横切る等電位線は、ソース側に傾き、その結果、酸化膜７側がドレインオフセット拡散領域２の表面に対して正電位になる。
【００５７】
次に、図３の場合と同じバイアス条件で高温バイアス信頼性試験を実行している最中のポテンシャル分布を図４に示す。図４においては、表面保護膜９と封止用樹脂１０との界面が１００（Ｖ）の電位を持った場合を仮定している。
【００５８】
この場合、金属電極１４−１、１４−２、１４−３、プレート電極１５ａ、１６ａ、１７ａを配置した部分は、ドレイン電極１４の電位５００（Ｖ）が金属電極１４−１、１４−２、１４−３に印加されているため、表面保護膜９と封止用樹脂１０との界面１００（Ｖ）の影響を受けず、酸化膜７とドレインオフセット拡散領域２との界面を横切る等電位線のソース側への傾きは、維持される。その結果、スロートラップは生じない。
【００５９】
なお、ポリシリコンゲート電極１１がフィールドプレート効果を持つため、ポリシリコンゲート電極１１近傍の等電位線は、ドレイン側に傾き、その結果、この部分での酸化膜７とドレインオフセット拡散領域２との界面においては、酸化膜７側が負電位となる。従って、この部分では、スロートラップによる正の固定電荷および負の可動電荷が発生し、負の可動電荷は、酸化膜７中をドレイン側に移動することになる。しかし、金属電極１４−１、１４−２、１４−３、プレート電極１５ａ、１６ａ、１７ａを配置した部分で、等電位線がソース側に傾いているため、負の可動電荷は、酸化膜７とドレインオフセット拡散領域２との界面ではなく、酸化膜７とプレート電極１５ａ、１６ａ、１７ａとの界面付近に分布することになる。したがって、ドレインオフセット拡散領域２表面のＰ型反転層の発生を防止することができ、高温バイアス試験でオン抵抗を増大させることがなくなる。
【００６０】
本実施形態では、複数のプレート電極１５ａ、１６ａ、１７ａの直上に位置する層間絶縁膜８のそれぞれの上にドレイン用の金属電極１４を延在させて（１４−１、１４−２、１４−３）、複数のプレート電極１５ａ、１６ａ、１７ａと金属電極１４−１、１４−２、１４−３とを容量結合させている。したがって、プレート電極１５ａ、１６ａ、１７ａ直上の金属電極１４−１、１４−２、１４−３との間の寄生容量（Ｃｂ１、Ｃｂ２、Ｃｂ３）と、そのプレート電極１５ａ、１６ａ、１７ａ直下に位置するドレインオフセット拡散領域２との間の寄生容量（Ｃａ１、Ｃａ２、Ｃａ３）との直列回路で分圧された電圧でそのプレート電極１５ａ、１６ａ、１７ａの電位が決まるため、表面保護膜９以上の上層の影響をほとんど受けないような構成にすることができる。本実施形態の構成では、フローティング状態の各プレート電極１５ａ、１６ａ、１７ａにドレインオフセット拡散領域２よりも高い電位を安定に与えることができるため、ドレインオフセット拡散領域２と酸化膜７との界面において、正の固定電荷および負の可動電荷が発生しないようにすることができ、その結果、高温バイアス信頼性試験においてもオン抵抗が変動しないような高信頼性の高耐圧半導体装置を実現することができる。
【００６１】
なお、本実施形態では、フローティング状態のプレート電極（１５ａ、１６ａ、１７ａ）の数が３つである構成にしたが、プレート電極の数は、３つに限らず、少なくとも１つあれば、従来の構成よりも、オン抵抗の変動を抑制することができ、信頼性を向上させることができる。また、勿論、より多くのプレート電極を設けた構成にしてもよい。
【００６２】
また、図５に示すように、金属電極１４−１、１４−２、１４−３の幅をプレート電極１５ａ、１６ａ、１７ａの幅よりも狭くしてもよい。金属電極（１４−１、１４−２、１４−３）の幅を変更することによって、寄生容量（図２中のＣｂ１、Ｃｂ２、Ｃｂ３）の値を適宜変更することができ、それによって、プレート電極１５ａ、１６ａ、１７ａの電位を所望の電位にすることができる。したがって、ドレイン用金属電極１４の印加電圧に応じて、金属電極（１４−１、１４−２、１４−３）の幅を変更することによって、簡便に所望のプレート電極（１５ａ、１６ａ、１７ａ）の電位を設定することが可能となる。
【００６３】
なお、図５に示した構成の場合には、プレート電極１５ａ、１６ａ、１７ａのうち、基板法線方向において金属電極１４−１、１４−２、１４−３で覆われない部分ができるため、表面保護膜９と封止用樹脂１０との界面の電位の影響を、図１に示した構成よりも受けやすくなる。しかし、金属電極１４−１、１４−２、１４−３の幅を適切に設定することによって、高温バイアス試験時においても、プレート電極１５ａ、１６ａ、１７ａの電位を、各プレート電極直下に位置するドレインオフセット拡散領域２表面の電位よりも高い電位に維持させることは可能である。したがって、図５に示した構成においても、図１に示した構成と同様に、高温バイアス信頼性試験においてもオン抵抗が変動しないような高信頼性の高耐圧半導体装置を実現することができる。
【００６４】
また、図６に示すように、図５に示した構成を改変して、最もドレイン側に位置する金属電極１４−３の幅をプレート電極１７ａの幅と同じにしてもよい。このようにすれば、図５に示した構成と比べて、表面保護膜９と封止用樹脂１０との界面の電位の影響をプレート電極１７ａが受けにくい構成にすることができる。
【００６５】
さらに、図７に示すように、金属電極１４−３とドレイン用金属電極１４の上端部とを一体に形成して、プレート電極１７ａをドレイン金属電極１４で完全に覆うような構成にしてもよい。換言すると、基板法線方向からみて、ドレイン拡散領域４を中心として、円環状の金属電極１４−３の外縁までの全ての領域を覆うようにドレイン用金属電極１４の上端部を延在させた構成としてもよい。
【００６６】
このような構成にすると、仮に、ドレイン用金属電極１４の上層の表面保護膜９に欠陥が生じて、絶縁不良になったとしても、ドレイン用金属電極１４にドレイン電圧が与えられるため、絶縁不良の影響は金属電極１４で遮断されることとなり、その結果、下層部にあるプレート電極１７ａやその直下のドレインオフセット拡散領域２部分に悪影響を与えないようにすることができる。
【００６７】
なお、図７に示した構成にすると、プレート電極１７ａとドレイン金属電極１４との寄生容量（図２中のＣｂ３）が大きくなるため、プレート電極１７ａの電位は、上述した構成のものよりも高くなる。しかし、図７に示した構成でも、プレート電極１７ａ直下のドレインオフセット拡散領域２表面に対して、酸化膜７側がより高い電位（正の電位）になるので、ドレインオフセット拡散領域２の表面にＰ型反転層が生じることがない。その結果、高温バイアス試験を行っても、オン抵抗の増加は生じない。
【００６８】
以上のように本実施形態によれば、プレート電極とその上層に位置する金属電極との間の寄生容量、及び、プレート電極とプレート電極直下のドレインオフセット拡散領域との間の寄生容量の存在によって容量直列回路が構成され、この容量直列回路によりプレート電極直下のドレインオフセット拡散領域部分の電位とドレイン電圧を分圧して、フローティング状態のプレート電極に適度なバイアス電圧を与えることができる。これにより、高温バイアス試験等の信頼性試験時においても、Ｐ型反転層がドレインオフセット拡散領域表面に発生することを防止して、オン抵抗が経時的に増大しない高い信頼性が得られる。また、ドレイン電圧が印加された環状の金属電極でプレート電極を覆った構成の場合においては、ストレスによって欠陥が生じ易い表面保護膜が絶縁不良を起こしても、下層のドレインオフセット拡散領域に対して安定な電位を与えることができ、高温バイアス試験時のオン抵抗の経時変動だけでなく、表面保護膜の絶縁不良に起因する耐圧不良も防止できる。
（実施形態２）
図８を参照しながら、本発明による実施形態２にかかる高耐圧半導体装置を説明する。図８は、本実施形態にかかる高耐圧半導体装置の平面図である。なお、図面を見やすくするため、金属電極とプレート電極のみを表示している。
【００６９】
図８に示した高耐圧半導体装置は、図７に示した構成の高耐圧半導体装置を大電流で用いる場合の平面構造を示しており、図８中のＸ−Ｘ’での断面構造（ソース・ドレイン間の断面構造）は、ソース金属電極１３とボディ金属電極１２を互いに接続してソース・ボディ共通金属電極１３−１としていること以外は、図７に示した断面構造と同じである。なお、説明の簡潔化を図るため、実施形態１と異なる点を主に説明し、実施形態１と同様の点の説明は省略または簡略化する。
【００７０】
本実施形態では、ドレイン金属電極用ボンディングパッド２１をドレイン金属電極１４内に配置している。また、ソース・ボディ金属電極用ボンディングパッド２２をソース・ボディ共通金属電極１３−１内に配置している。なお、ボンディングパッド２１または２２は、パッド部となる領域のドレイン金属電極１４またはソース・ボディ共通金属電極１３−１上の表面保護膜９を除去して、金属電極１４または１３−１を露出させることによって形成することができる。
【００７１】
また、図８に示した構成では、単位面積あたりのゲート幅を大きくとるために、ドレインおよびソースの形状が指形状となるようにしている。なお、本実施形態では、ドレイン、ソースの形状を指形状としているが、ドレイン、ソースの指形状をさらに複数個設けた櫛形状にしてもよい。
【００７２】
本実施形態の高耐圧半導体装置では、ドレインおよびソースの形状を指形状（または櫛形形状）にすることによって単位面積あたりのゲート幅を大きくとることができる。このため、数百ｍＡ〜数十Ａの大電流で使用することができ、かつ、高温バイアス試験においても、オン抵抗の増大しないパワートランジスタを実現することができる。
（実施形態３）
図９および図１０を参照しながら、本発明による実施形態３にかかる高耐圧半導体装置を説明する。図９は、本実施形態にかかる高耐圧半導体装置の断面斜視図であり、図１０は、その平面図である。
【００７３】
本実施形態の高耐圧半導体装置は、金属電極１４の一部と、プレート電極１５ａ、１６ａ、１７ａとが交差するように金属電極１４が延ばされて形成されている点において、上記実施形態１および２と異なる。すなわち、本実施形態では、プレート電極１５ａ、１６ａ、１７ａ上に延在させる金属電極１４の形状を環状（１４−１、１４−２、１４−３）から、放射状にしたものである。なお、他の点は、上記実施形態１の構成と同様であるので、説明の簡略化を図るため、実施形態１と同様の点の説明は省略または簡略化する。
【００７４】
本実施形態の構成においては、ドレイン金属電極１４とプレート電極１５ａ、１６ａ、１７ａとの間の寄生容量Ｃｂ１、Ｃｂ２、Ｃｂ３は、ドレイン金属電極１４がプレート電極１５ａ、１６ａ、１７ａと交差する領域の面積比に依存する。このため、ドレイン金属電極１４がプレート電極１５ａ、１６ａ、１７ａと交差する本数、及び、交差するドレイン金属電極の幅を適宜設定することにより、寄生容量値Ｃｂ１、Ｃｂ２、Ｃｂ３を任意に設計することが可能である。
【００７５】
すなわち、図５に示した構成や図６に示した構成では、環状金属電極１４−１や１４−２の横幅を狭くして寄生容量値Ｃｂ１やＣｂ２を最小にしたくても、金属電極形成工程における製造可能な最小パターン幅で制限され、寄生容量Ｃｂ１とＣａ１との容量比を大きくするにも限界がある。一方、本実施形態の構成によると、ドレイン金属電極１４を形成工程での最小幅にした場合でも、ドレイン金属電極１４とプレート電極１５ａ、１６ａ、１７ａとの交差する本数を少なくすることによって、図５や図６に示した構成よりも小さな寄生容量値Ｃｂ１を実現することができる。したがって、寄生容量Ｃｂ１とＣａ１との容量比を大きくして、プレート電極１５ａの電位を、よりドレインオフセット拡散領域２表面の電位に近づけることができるため、ゲート電極１１とプレート電極１５ａ間の電界を緩和することができ、より高い初期耐圧を確保することが可能になる。
【００７６】
なお、本実施形態では、平面形状を図１０に示したように円形にしたが、これに限定されず、図１１に示すように平面形状を長細状（例えば、トラック状）にしてもよい。ドレイン領域の直線部分には、円形部分と同様にプレート電極１５ａ、１６ａ、１７ａに対して交差するようにドレイン金属電極１４を細状に延在させた構成にしている。
【００７７】
なお、本実施形態において、金属電極１４は、プレート電極１５ａ、１６ａ、１７ａ全てに交差するように延在させているが、延在させた複数の細状の金属電極１４は、プレート電極１５ａ、１６ａ、１７ａ全てに交差させる必要はなく、プレート電極との所望の寄生容量値を得るように各々を任意の幅・長さ・形状にしてもよい。
（他の実施形態）
上述した実施形態においては、ゲート電極１１とプレート電極１５ａとの間に、プレート電極と金属電極とを配置しない構造について説明したが、ゲート電極１１とプレート電極１５ａとの間にプレート電極と金属電極とを配置してもよい。ただし、この場合、ゲート電極１１と隣接するプレート電極との間の電界強度が強くなるため耐圧は低くなるが、所望とする耐圧レベルとの兼ね合いで用いればよい。
【００７８】
また、ドレインオフセット拡散領域２内に１つの低濃度埋め込み拡散領域３を形成した構成の場合について説明したが、ドレインオフセット拡散領域２内に複数個の低濃度埋め込み拡散領域３を形成した構成にしても、同様に、高温バイアス信頼性試験においてもオン抵抗が変動しないような高信頼性の高耐圧半導体装置を実現することができる。
【００７９】
さらに、ドレインオフセット拡散領域２内の上層に（特に、低濃度埋め込み拡散領域３よりも上層に）Ｎ型不純物拡散領域（図示せず）を別途追加して形成しても構わない。この場合、追加するＮ型不純物拡散領域は、ドレインオフセット拡散領域２の不純物濃度と同等か、それよりも１桁程度高い不純物濃度で形成すると、オン抵抗を小さくできる点で有利であり、耐圧が幾分低下する程度であり、耐圧のバラツキもオン抵抗のバラツキも小さくなる。
【００８０】
また、上述の各実施形態では、絶縁ゲート型トランジスタのボディ用半導体領域をＰ型の半導体基板１として説明したが、Ｎ型の半導体基板に形成したＰ型ウエル領域をボディ用半導体領域として扱っても良いし、半導体基板（またはＳＯＩ基板）上の絶縁膜で絶縁分離され島状に形成されたＰ型半導体領域をボディ用半導体領域として扱っても良い。少なくとも表面に絶縁層が形成された基板（ＳＯＩ基板）を用いる場合、ボディ用半導体領域（第１導電型の半導体層）１は、例えばシリコン基板上に形成された絶縁層上に設けられることになる。
【００８１】
更には、Ｐ型もしくはＮ型の半導体基板にＮ型ウエル領域とＰ型ウエル領域を形成し、Ｎ型ウエル領域をＰチャンネル用の絶縁ゲート型トランジスタのボディ用半導体領域とし、Ｐ型ウエル領域を同じくＮチャンネル用のボディ用半導体領域として、極性の異なる絶縁ゲート型トランジスタを同一の半導体基板上に集積化することもできる。加えて、既知のＰＮ接合分離技術や誘電体分離技術を用いて、１つの半導体基板上に複数のボディ用半導体領域を形成することも可能であり、ドレイン拡散領域４は必ずしも半導体基板の中央に形成しなくてもよい。
【００８２】
そして、上述の実施形態では、パンチスルー防止用拡散領域２０を設けて、ゲート電極１１直下の半導体基板１の不純物濃度を部分的に高め、ソース拡散領域５とドレインオフセット拡散領域２との間でパンチスルー現象が起きにくくなるような構成にしているが、パンチスルー防止用拡散領域２０は所望とする耐圧レベルとの兼ね合いで必要とされるものであり、必ずしも必要なものではない。
【００８３】
【発明の効果】
本発明によると、フィールド絶縁膜上にフローティング状態で形成された少なくとも１つのプレート電極と、当該少なくとも１つのプレート電極と容量結合され、その一部がドレイン拡散領域と電気的に接続されている金属電極とを備えているため、ドレインオフセット拡散領域とフィールド絶縁膜との界面における正の固定電荷および負の可動電荷の発生を抑制することができる。その結果、高温バイアス信頼性試験においてもオン抵抗が変動しないような高信頼性の高耐圧半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明による実施形態１にかかる高耐圧半導体装置の断面斜視図である。
【図２】実施形態１にかかる高耐圧半導体装置の要部断面構造を示す要部断面図であるい。
【図３】実施形態１にかかる高耐圧半導体装置の常温時の電位分布を説明するための断面図である。
【図４】実施形態１にかかる高耐圧半導体装置の高温バイアス試験中の電位分布を説明するための断面図である。
【図５】実施形態１にかかる高耐圧半導体装置の改変例を示す断面図である。
【図６】実施形態１にかかる高耐圧半導体装置の改変例を示す断面図である。
【図７】実施形態１にかかる高耐圧半導体装置の改変例を示す断面図である。
【図８】本発明による実施形態２にかかる高耐圧半導体装置の平面図である。
【図９】本発明による実施形態３にかかる高耐圧半導体装置の断面斜視図である。
【図１０】実施形態３にかかる高耐圧半導体装置の平面図である。
【図１１】実施形態３にかかる高耐圧半導体装置の改変例を示す平面図である。
【図１２】従来の高耐圧半導体装置の断面図である。
【図１３】従来の高耐圧半導体装置の常温時の電位分布を説明するための断面図である。
【図１４】従来の高耐圧半導体装置における電流経路を説明するための断面図である。
【図１５】従来の高耐圧半導体装置における高温バイアス試験時の耐圧劣化を説明するための断面図である。
【符号の説明】
１半導体基板
２ドレインオフセット拡散領域
３低濃度埋め込み拡散領域
４ドレイン拡散領域
５ソース拡散領域
６ゲート酸化膜
７厚い酸化膜
８層間絶縁膜
９表面保護膜
１０封止用樹脂
１１ゲート電極
１２ボディ用の金属電極
１３ソース用の金属電極
１３−１ソース・ボディ共通の金属電極
１４ドレイン用の金属電極
１４−１、１４−２、１４−３環状金属電極
１４−４金属電極連結部
１５ａ、１６ａ、１７ａプレート電極
１８ドレインポリシリコン電極
１９コンタクト用拡散領域
２０パンチスルー防止用拡散領域
２１ドレイン金属用ボンディングパッド領域
２３Ｐ型反転層
２４Ｎ型反転層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a high voltage semiconductor device.
[0002]
[Prior art]
A conventional high voltage semiconductor device is disclosed in, for example, Japanese Patent Laid-Open No. 2000-12854. The high breakdown voltage semiconductor device disclosed in this publication is an insulated gate transistor, and a conventional insulated gate transistor will be described below with reference to FIG. FIG. 12 schematically shows a cross-sectional structure of a conventional insulated gate transistor.
[0003]
The insulated gate transistor shown in FIG. 12 includes a P-type semiconductor substrate 1, a drain offset diffusion region 2 containing a low-concentration N-type impurity formed in the semiconductor substrate 1, and a buried in the drain offset diffusion region 2. Low-concentration buried diffusion region 3 containing P-type impurities, drain diffusion region 4 containing high-concentration N-type impurities located in drain offset diffusion region 2, and high-concentration N formed in semiconductor substrate 1 It has a source diffusion region 5 containing type impurities and a contact diffusion region 19 containing high-concentration P-type impurities. The low concentration buried diffusion region 3 has a function of promoting depletion of the drain offset diffusion region 2 when a high voltage is applied to the drain. Although not shown, a part of the low concentration buried diffusion region 3 is connected to the semiconductor substrate 1. Further, a punch-through preventing diffusion region 20 containing a P-type impurity is formed in the semiconductor substrate 1 so as to surround the source diffusion region 5 and the contact diffusion region 19. The punch-through prevention diffusion region 20 has a function of increasing the P-type impurity concentration between the drain offset diffusion region 2 and the source diffusion region 5 which are the active regions of the MOS transistor and preventing the punch-through phenomenon therebetween. is doing.
[0004]
A thin gate oxide film 6 and a thick oxide film (field oxide film) 7 are formed on the semiconductor substrate 1. Among the oxide films 6 and 7, the drain offset diffusion region 2 and the source are formed. A gate electrode 11 made of polysilicon is provided on a portion located above the diffusion region 5. A drain polysilicon electrode 18 is formed on a portion of the oxide films 6 and 7 located between the drain offset diffusion region 2 and the drain diffusion region 4. Interlayer insulating film 8 is formed so as to cover oxide films 6 and 7, gate electrode 11 and drain polysilicon electrode 18.
[0005]
Metal electrodes 12, 13 and 14 are connected to the contact diffusion region 19, the source diffusion region 5 and the drain diffusion region 4, respectively. The metal electrode 12 is a body metal electrode for connection to the P-type semiconductor substrate 1 serving as the body, the metal electrode 13 is a source metal electrode for making contact with the source diffusion region 5, and the metal The electrode 14 is a drain metal electrode for making contact with the drain diffusion region 4. A surface protective film 9 is formed on the metal electrodes 12, 13, 14 and the interlayer insulating film 8, and a sealing resin 10 is further formed thereon.
[0006]
In the insulated gate transistor shown in FIG. 12, a GND potential is applied to the source metal electrode 13, the body metal electrode 12, and the low-concentration P-type buried diffusion region 3, and a positive high voltage is applied to the drain metal electrode 14. A potential is applied, and a control voltage is applied to the gate electrode 11. When a positive potential (control voltage) equal to or higher than the threshold value is applied to the gate electrode 11, the vicinity of the surface of the semiconductor substrate 1 immediately below the gate electrode 11 is inverted from P-type to N-type. The transistor will conduct. The conduction current at this time flows from the drain diffusion region 4 to the source offset region 2 via the drain offset diffusion region 2 and the channel region on the surface of the semiconductor substrate 1. Conversely, when the voltage applied to the gate electrode 11 is less than the threshold voltage, the channel region becomes small and the insulated gate transistor becomes nonconductive.
[0007]
Note that in this specification, maintaining a transistor in a non-conducting state is defined as a withstand voltage, and maintaining a non-conducting state at a high bias voltage (eg, 100 V or higher) is defined as a high withstand voltage. Further, a resistance value between the source and the drain in a state where the transistor is conductive is defined as an on-resistance.
[0008]
Reference is now made to FIG. FIG. 13 shows a potential distribution when a high voltage (600 V) is applied to the high voltage semiconductor device (insulated gate type transistor) shown in FIG. 12 at room temperature, and equipotential lines for each potential are indicated by broken lines. It is represented by This potential distribution (equipotential line) is expressed based on the simulation result by the present inventor.
[0009]
The potential distribution shown in FIG. 13 gives 0 (V) to the P-type semiconductor substrate 1, P-type low-concentration buried diffusion region 3, and N-type source diffusion region 5, and 0 (V) to the gate electrode 11. In this example, 600 (V) is applied to the N-type drain diffusion region 4, and the equipotential lines in this case are indicated by broken lines.
[0010]
The illustrated high withstand voltage semiconductor device utilizes a so-called RESURF technique for ensuring the initial withstand voltage by depleting the drain offset diffusion region 2 entirely. The principle will be described below.
[0011]
When operating this high breakdown voltage semiconductor device, the semiconductor substrate 1 and the source diffusion layer region 5 are normally set to 0 (V), and a drain voltage necessary for the operation is applied to the metal electrode 14. When the drain voltage is gradually increased from 0 (V), when the drain voltage is low, a depletion layer formed by a PN junction between the P-type semiconductor substrate 1 and the N-type drain offset diffusion region 2 is formed in the semiconductor substrate 1. A depletion layer that extends into the drain offset diffusion region 2 and is formed by a PN junction between the P-type low concentration buried diffusion region 3 and the drain offset diffusion region 2 is also formed in the low concentration buried diffusion region 3 and the drain offset diffusion region 2. It extends to. In FIG. 13, the concentration distribution in the vertical direction of the low-concentration buried diffusion region 3 has a concentration distribution in which the concentration in the center is high and the concentration decreases in the vertical direction from the center. Therefore, the vertical potential in the low concentration buried diffusion region 3 is distributed so as to keep the central portion low.
[0012]
Further, since the source side portion in the low concentration buried diffusion region 3 is set to 0 (V) and is arranged to extend to the drain side, the lateral direction in the low concentration buried diffusion region 3 is set. Is distributed so that the potential increases from the source toward the drain. Therefore, as shown in FIG. 13, the equipotential lines in the low-concentration buried diffusion region 3 have a convex shape on the drain side.
[0013]
Next, when the drain voltage is increased, the depletion layer extending from the PN junction between the semiconductor substrate 1 and the drain offset diffusion region 2 extends from the PN junction between the low concentration buried diffusion region 3 and the drain offset diffusion region. The depletion layer is connected. When the voltage is further increased, the drain offset diffusion region 2 is depleted except in the vicinity of the drain diffusion region 4. When the voltage is further increased, most of the drain offset diffusion region 2 is depleted. That is, by depleting the drain offset diffusion region 2, electric field concentration in the drain offset diffusion region 2 can be relaxed and high breakdown voltage characteristics can be obtained. In this configuration, the low concentration buried diffusion region 3 has an effect of promoting depletion of the drain offset diffusion region 2. Therefore, as compared with the case where the low concentration buried diffusion region 3 is not provided, even if the impurity concentration of the drain offset diffusion region 2 is set high, depletion in the drain offset diffusion region 2 is achieved with a relatively low drain voltage, As a result, the electric field in the drain offset diffusion region 2 is relaxed, and high breakdown voltage characteristics can be ensured. Moreover, in order to maintain the same high withstand voltage characteristics, the impurity concentration of the drain offset diffusion region 2 can be increased as compared with the case where the low concentration buried diffusion region 3 is not provided, thereby reducing the on-resistance of the insulated gate transistor. It becomes possible.
[0014]
In the configuration shown in FIG. 13, since the drain offset diffusion region 2 is depleted except in the vicinity of the drain diffusion region 4, the equipotential lines in the drain offset diffusion region 2 are uniformly distributed. Particularly in the vicinity of the surface, the distribution is substantially perpendicular to the horizontal direction.
[0015]
Next, FIG. 14 shows a current path when the transistor is turned on. The current flowing from the drain electrode 14 enters the drain diffusion region 4 and then flows through the drain offset diffusion region 2. The current flowing in the drain offset diffusion region 2 flows separately into an upper layer portion and a lower layer portion with the low-concentration buried diffusion region 3 embedded in the drain offset diffusion region 2 as a boundary, merges again, and then flows on the surface of the semiconductor substrate 1. It flows into the source diffusion region 5 via the channel region formed immediately below the gate electrode 11. Since the upper layer portion in the drain offset diffusion region 2 has a higher impurity concentration than the lower layer portion and the specific resistance is smaller than that of the lower layer portion, most of the current flows through the upper layer portion. Therefore, the amount of current flowing through the upper layer portion having a high impurity concentration is an important point in reducing the on-resistance (source-drain resistance during conduction) of the insulated gate transistor.
[0016]
[Problems to be solved by the invention]
However, for example, when the conventional high voltage semiconductor device is operated at a high temperature of 150 ° C. while a high voltage of 500 (V) or higher, for example, 600 (V) is applied to the drain metal electrode 14, A phenomenon occurs in which the resistance (resistance between the source and the drain when the transistor is conductive) fluctuates in an increasing direction. This phenomenon can be reproduced by performing a life test called a high-temperature bias test. When the applied voltage of the drain metal electrode 14 is increased, the on-resistance variation becomes significant. Resistance variation is reduced.
[0017]
Regarding the on-resistance fluctuation in the high temperature bias test, the mechanism has not been elucidated yet, and it is not in the range of inference. However, we can infer the following.
[0018]
Generally, a semiconductor chip is sealed with a sealing resin, and measures are taken so that moisture does not penetrate into the resin package. However, the novolac epoxy resin generally used as a sealing resin contains 0.9% to 1.6% hydroxyl OH, and when this hydroxyl OH is activated at high temperatures, The sealing resin 10 that is considered as an insulator is in a semi-insulated state (a state that conducts with high resistance).
[0019]
Usually, in a high voltage semiconductor device, a semiconductor chip is molded with a sealing resin 10, and metal wires are provided between a plurality of external terminals (not shown) and a plurality of pads (not shown) on the semiconductor chip. (Not shown). Since the ground potential 0 (V), the power supply voltage 600 (V), and the control signal are respectively applied to these metal wires, the sealing resin 10 becomes semi-insulated for the above-described reason. For example, it is assumed that an intermediate potential between 600 (V) and 0 (V) is applied to the surface of the surface protective film 9. Depending on the layout of the semiconductor chip, for example, a grounding pad (not shown) is provided on the insulated gate transistor side of the semiconductor chip, and a power supply pad (not shown) is located away from the pad. 2), the sealing resin 10 located on the insulated gate transistor may have an intermediate potential of about 100 (V). Considering such a situation, it is assumed that the interface between the surface protection film 9 of the semiconductor chip and the sealing resin 10 has a potential of 100 (V) during the high temperature bias test, and what is the potential distribution at that time? The inventor of the present application examined whether this would be the case.
[0020]
Hereinafter, the potential distribution during the high-temperature bias test will be described with reference to FIG. FIG. 15 is a diagram assuming a potential distribution during a high-temperature bias test in a high-temperature state under the same bias condition as described in FIG. 14, and the equipotential lines are indicated by broken lines in the figure. Yes.
[0021]
As shown in FIG. 15, since the potential at the interface between the surface protective film 9 and the sealing resin 10 is 100 V during the high temperature bias test, the portion of the equipotential line on the surface of the drain offset diffusion region 2 is 100 V or less. The portion exceeding 100V is inclined to the drain side. The equipotential line exceeding 100 V is inclined toward the drain side because the potential on the oxide film 7 side is negative with respect to the N-type drain offset diffusion region 2 surface at the interface between the N-type drain offset diffusion region 2 surface and the oxide film 7. Means potential.
[0022]
In addition, when the oxide film side becomes a negative potential in a high temperature atmosphere at the interface between the semiconductor region and the oxide film, bonds such as Si—H and Si—OH at the interface are broken and a positive fixed charge is generated. It has been reported (the book “Reliability Technology of Semiconductor Devices” published by Nikka Giren Publisher). Due to such a phenomenon, when a positive fixed charge is generated at the interface between the drain offset diffusion region 2 and the oxide film 7, a negative movable charge is also generated in the oxide film 7. Then, the negative movable charge in the oxide film 7 is attracted to the positive high potential of the drain metal electrode 14 over time, and a region where a large amount of negative charge is distributed near the drain metal electrode 14 in the oxide film 7. Occurs. At this time, the negative movable charge that has moved closer to the drain metal electrode 14 in the oxide film 7 is such that the equipotential lines in the oxide film 7 are inclined toward the drain side. Will be distributed at the interface. In addition, a region where a lot of positive fixed charges are distributed is generated at the original location where the negative movable charges are generated.
[0023]
That is, since many negative charges are present at the interface in the oxide film 7 close to the drain metal electrode 14, holes in the drain offset diffusion region 2 are attracted, and the surface of the drain offset diffusion region 2 is P-type. To P-type inversion layer 23. On the other hand, in the region where the positive fixed charge remains, the electrons in the drain offset diffusion region 2 are attracted, and the electron density in the drain offset diffusion region 2 increases locally, and in the vicinity of the surface of the drain offset diffusion region 2. As a result, an N-type accumulation layer 24 is formed. In this way, when the P-type inversion layer 23 and the N-type accumulation layer 24 are generated on the surface of the drain offset diffusion region 2, the generation of the P-type inversion layer 23 causes the upper current path in the drain offset diffusion region 2 to be changed. It is believed that this results in an increase in on-resistance over time.
[0024]
The present invention has been made in view of such various points, and a main object thereof is to provide a highly reliable high voltage semiconductor device that does not deteriorate on-resistance even when used at a high temperature.
[0025]
[Means for Solving the Problems]
The high breakdown voltage semiconductor device according to the present invention includes a first conductivity type semiconductor layer, a second conductivity type drain offset diffusion region formed in the first conductivity type semiconductor layer, and a distance from the drain offset diffusion region. A second conductivity type source diffusion region formed in the first conductivity type semiconductor layer, a second conductivity type drain diffusion region formed in the drain offset diffusion region, and the drain offset diffusion region. A first conductivity type buried diffusion region that is buried and at least partially electrically connected to the first conductivity type semiconductor layer; and the source diffusion region and the drain of the first conductivity type semiconductor layer A gate insulating film formed on a portion located between the offset diffusion region, a gate electrode formed on the gate insulating film, and the drain offset diffusion region A field insulating film formed, which is formed in a floating state on the field insulating film Annular multiple A plate electrode, the field insulating film, and the Multiple An interlayer insulating film formed on the plate electrode; and Multiple Formed on the interlayer insulating film located on the plate electrode A plurality of annular metal electrodes and a connecting portion that electrically connects the plurality of annular metal electrodes to each other, and the plurality of annular metal electrodes are electrically connected to the drain diffusion region. The plurality of annular metal electrodes are capacitively coupled to the plurality of plate electrodes located immediately below the plurality of annular metal electrodes via the interlayer insulating film, respectively. ing.
[0026]
In one embodiment, the drain diffusion region is formed in a central portion of the drain offset diffusion region, and has a substantially circular shape when viewed from the normal direction of the semiconductor layer, and the source diffusion region is The drain diffusion region is formed in the semiconductor layer so as to surround the outer periphery of the drain offset diffusion region, and the buried diffusion region surrounds the substantially circular outer periphery of the drain diffusion region. The drain offset diffusion region is buried.
[0027]
In one embodiment, the Multiple Each of the plate electrodes is concentrically centered on the drain diffusion region. Ring of Formed into a shape Have The
[0028]
In one embodiment, the Multiple rings Metal electrode An annular planar shape is doing.
[0029]
In one embodiment, the metal electrode has the drain diffusion region as a center when viewed from the normal direction of the semiconductor layer. Multiple plates Of the electrodes, closest to the drain diffusion region Position Place plate It has a portion that covers the entire region up to the outer edge of the electrode.
[0030]
In one embodiment, the Multiple rings Metal electrode At least one of The width of Located below it It is smaller than the width of the plate electrode.
[0031]
In one embodiment, the metal electrode has a portion extending on the interlayer insulating film so as to intersect with a part of the at least one plate electrode when viewed from the normal direction of the semiconductor layer.
[0032]
In one embodiment, a surface protective film formed on the metal electrode and the interlayer insulating film, and a sealing resin portion formed on the surface protective film are further provided.
[0033]
In one embodiment, the surface protective film is a multilayer film including an upper layer made of a polyimide resin and an insulating layer made of an inorganic material in a lower layer.
[0034]
In one embodiment, the semiconductor layer is a semiconductor substrate.
[0035]
In one embodiment, the first conductivity type semiconductor layer is formed on a substrate having an insulating layer formed on at least a surface thereof.
[0036]
According to the present invention, at least one plate electrode formed in a floating state on the field insulating film, capacitively coupled to the at least one plate electrode, and a part thereof is electrically connected to the drain diffusion region. Therefore, the generation of positive fixed charges and negative movable charges at the interface between the drain offset diffusion region and the field insulating film can be suppressed. As a result, it is possible to provide a highly reliable high voltage semiconductor device in which the on-resistance does not vary even in a high temperature bias reliability test.
[0037]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments according to the present invention will be described with reference to the drawings. In the following drawings, components having substantially the same function are denoted by the same reference numerals for the sake of brevity. In the following embodiments, a description will be given focusing on a high voltage semiconductor device having a withstand voltage of 100 V or more (for example, 500 to 800 V). The present invention is not limited to the following embodiment.
(Embodiment 1)
The high voltage semiconductor device according to the first embodiment will be described with reference to FIGS. FIG. 1 is a cross-sectional perspective view schematically showing a cross-sectional structure of the high voltage semiconductor device of this embodiment. In FIG. 1, in order to make the configuration of this embodiment easy to see, the surface protective film and the sealing resin that are the uppermost layers of the semiconductor chip are omitted.
[0038]
The high breakdown voltage semiconductor device (insulated gate transistor) of this embodiment includes a first conductivity type semiconductor layer 1, a second conductivity type drain offset diffusion region 2 formed in the semiconductor layer 1, and a drain offset diffusion region. 2, a second conductivity type source diffusion region 5 formed in the semiconductor layer 1 at a distance, a second conductivity type drain diffusion region 4 formed in the drain offset diffusion region 2, and a drain offset diffusion region 2. Embedded in the semiconductor layer 1 and at least a portion of which is electrically connected to the semiconductor layer 1. The source diffusion region 5 and the drain offset diffusion region 2 of the semiconductor layer 1 are included in the semiconductor layer 1. A gate insulating film 6 is formed on a portion located between the gate insulating film 6 and the gate electrode 11 is formed on the gate insulating film 6. A field insulating film 7 is formed on the drain offset diffusion region 2, and plate electrodes 15 a, 16 a and 17 a formed in a floating state are provided on the field insulating film 7. An interlayer insulating film 8 is formed on the field insulating film 7 and the plate electrodes 15a, 16a, and 17a. A part of the interlayer insulating film 8 located on the plate electrodes 15a, 16a, and 17a is partly formed. Metal electrodes 14 and 14-1 to 14-4 that are electrically connected to the drain diffusion region 4 and capacitively coupled to the plate electrodes 15a, 16a, and 17a are formed.
[0039]
More specifically, the semiconductor layer 1 of this embodiment is a P-type semiconductor substrate (P-type silicon substrate), and the drain offset diffusion region 2 is a drain offset diffusion region containing a low concentration N-type impurity. The buried diffusion region 3 is a P-type low concentration buried diffusion region and has a function of promoting depletion in the drain offset diffusion region 2 when a high voltage is applied to the drain. The drain diffusion region 4 is a drain diffusion region containing a high concentration N-type impurity, and the source diffusion region 5 is a source diffusion region containing a high concentration N-type impurity. Note that the high-voltage semiconductor device of the present embodiment also uses the technology called RESURF already described above.
[0040]
In the present embodiment, the drain diffusion region 4 is formed in the center of the drain offset diffusion region 2 and has a substantially circular shape when viewed from the normal direction of the semiconductor substrate 1. The source diffusion region 5 is formed in the semiconductor substrate 1 so as to surround the outer periphery of the drain offset diffusion region 2 with a predetermined interval (for example, 2.5 μm) from the outer periphery. The buried diffusion region 3 is embedded in the drain offset diffusion region 2 so as to surround the substantially circular outer periphery of the drain diffusion region 4.
[0041]
The P-type semiconductor substrate 1 is provided with a contact diffusion region 19 containing a high-concentration P-type impurity. The P-type semiconductor substrate 1 contains a P-type impurity so as to surround the contact diffusion region 19 and the source diffusion region 5. A diffusion region 20 for punch-through prevention is formed. The diffusion region 20 for punch through prevention increases the P-type impurity concentration between the drain offset diffusion region 2 and the source diffusion region 5 serving as the active region of the MOS transistor, and is due to the punch through phenomenon between the regions 2 and 5. It has a function to prevent the breakdown voltage from decreasing.
[0042]
In the present embodiment, the gate insulating film 6 is a thin gate oxide film, and the field insulating film 7 is a thick oxide film. In this embodiment, the gate insulating film 6 and the field insulating film 7 are connected together, and are made of, for example, silicon oxide. The gate electrode 11 located on the gate insulating film 6 is made of polysilicon. A drain polysilicon electrode 18 is formed on a portion of the oxide films 6 and 7 located between the drain offset diffusion region 2 and the drain diffusion region 4. Although not shown in FIG. 1, a surface protective film 9 is formed on the interlayer insulating film 8, and a sealing resin 10 is formed thereon.
[0043]
The contact diffusion region 19 in the semiconductor substrate 1 is connected to a body metal electrode 12 for connection to the semiconductor substrate 1 as a body, and the source diffusion region 5 is in contact with the source diffusion region 5. For this purpose, a metal electrode 13 for the source is connected. In the present embodiment, the metal electrodes 12 and 13 are used by being electrically connected. A drain metal electrode 14 for making contact with the drain diffusion region 4 is connected to the drain diffusion region 4. The metal electrodes 12, 13, and 14 are each made of aluminum or an aluminum alloy.
[0044]
The drain metal electrode 14 is a disk-shaped metal electrode (or columnar metal electrode) whose upper end planar shape forms a disk shape, and the drain metal electrode 14 includes a plurality of annular metal electrodes 14-whose planar shape forms an annular shape. 1, 14-2, and 14-3, and the drain metal electrode 14 and the ring metal electrodes 14-1, 14-2, and 14-3 are connected by a connecting portion 14-4. Yes. Each of the annular metal electrodes 14-1, 14-2, 14-3 and each of the plate electrodes 15a, 16a, 17a that are in an electrically floating state are capacitively coupled to each other. In the present embodiment, the plate electrodes 15a, 16a, 17a are a plurality of annular electrodes formed concentrically around the drain diffusion region 4, and are made of polysilicon. The plate electrodes 15a, 16a, and 17a and the annular metal electrodes 14-1, 14-2, and 14-3 are all concentric circles as viewed from the substrate normal direction.
[0045]
Next, the operation of the high voltage semiconductor device of this embodiment will be described with reference to FIGS.
[0046]
FIG. 2 is a cross-sectional view of an essential part for explaining the parasitic capacitance in the high voltage semiconductor device of the present embodiment. FIG. 3 is a conceptual diagram showing a potential distribution (potential distribution) of the high voltage semiconductor device at normal temperature, and FIG. 4 is a conceptual diagram showing a potential distribution during a high temperature bias test.
[0047]
The potential distributions in FIGS. 3 and 4 are expressed based on the result of simulation by the inventor of the present application. As an example of the conditions of this embodiment, the impurity concentration of the P-type semiconductor substrate 1 is 2 × 10. ¹⁴ cm ^-3 The impurity surface concentration of the N-type drain offset diffusion region 2 is 1.5 × 10 ¹⁶ cm ^-3 The diffusion depth is 7.5 μm. The impurity peak concentration of the P-type low concentration buried diffusion region 3 is 7.0 × 10. ¹⁶ cm ^-3 The diffusion width in the depth direction is 1.0 μm. The impurity surface concentration of the drain diffusion region 4 and the source diffusion region 5 is 8.0 × 10 ¹⁹ cm ^-3 The diffusion depth is 0.2 μm. The thickness of the thick oxide film 7 is 1 μm, and the material of the interlayer insulating film 8 is a CVD oxide film, and the thickness thereof is 4 μm. The material of the surface protective film 9 is a silicon nitride film, and its thickness is 1 μm. The material of the plate electrodes 15a, 16a, and 17a is polysilicon or Al, and the width is 9 μm, and the distance between the electrodes is 1 μm. On the other hand, the material of the annular metal electrodes 14-1, 14-2, 14-3 is Al, its width is 9 μm, and the distance between the electrodes is 1 μm.
[0048]
FIG. 2 also shows the surface protective film 9 and the sealing resin 10 which are omitted in the configuration shown in FIG. The surface protective film 9 of this embodiment is made of, for example, silicate glass, silicon nitride, or polyimide resin. Or you may comprise by these combination, and the surface protective film 9 may be comprised as a laminated film. When the surface protective film 9 is configured as a laminated film, it is preferable to form an insulating layer made of polyimide resin as an upper layer. In that case, an insulating layer (for example, a silicate glass layer or a silicon nitride layer) made of an inorganic material is formed in the lower layer. Examples of the polyimide resin include a polyimide resin (polyimide), a polyamideimide resin, a polyamic acid resin (a precursor of a polyimide resin), and the like. And the sealing resin 10 of this embodiment is comprised from the novolak epoxy resin etc., for example.
[0049]
In addition, unlike a novolac epoxy resin, a polyimide resin maintains high insulation even at a high temperature (150 ° C.), so that it can be used as a highly reliable organic insulating film. In addition, the polyimide resin has an advantage that the film thickness can be easily controlled as compared with the inorganic insulating film formed by the CVD method. For example, the film thickness can be easily increased by increasing the viscosity of the precursor of the polyimide resin or by coating the precursor twice. Therefore, when the surface protective film 9 is composed of a polyimide resin layer, or when it is composed of a multilayer film having a polyimide resin layer as an uppermost layer, for example, the thickness of the surface protective film is easily controlled. can do. When the thickness of the surface protective film 9 is increased, the capacitive coupling between the plate electrodes 15a, 16a, 17a and the sealing resin 10 can be reduced. Can be larger.
[0050]
In the present embodiment, each of the annular metal electrodes 14-1, 14-2, 14-3 electrically connected to the drain diffusion region 4 and the plate electrodes 15a, 16a, which are in an electrically floating state, Each of 17a is capacitively coupled to each other. Therefore, a parasitic capacitance Ca1 exists between the plate electrode 15a and the drain offset diffusion region 2, a parasitic capacitance Ca2 exists between the plate electrode 16a and the drain offset diffusion region 2, and the plate electrode 17a and the drain offset diffusion region 2 A parasitic capacitance Ca3 exists between the diffusion region 2 and the diffusion region 2. Further, a parasitic capacitance Cb1 exists between the plate electrode 15a and the metal electrode 14-1, a parasitic capacitance Cb2 exists between the plate electrode 16a and the metal electrode 14-2, and the plate electrode 17a and the metal electrode The parasitic capacitance Cb3 is present between 14-3.
[0051]
Note that a parasitic capacitance Cc1 exists between the metal electrode 14-1 and the sealing resin 10, a parasitic capacitance Cc2 exists between the metal electrode 14-2 and the sealing resin 10, and A parasitic capacitance Cc3 exists between the metal electrode 14-3 and the sealing resin 10. However, since the applied voltage (500 V) of the drain metal electrode 14 is applied to the metal electrodes 14-1, 14-2, 14-3, the parasitic capacitances Cc1, Cc2, Cc3 are the plate electrodes 15a, 16a. , 17a is not affected. Therefore, when examining the potentials of the plate electrodes 15a, 16a, and 17a, the influence of the parasitic capacitances Ca1, Ca2, Ca3, Cb1, Cb2, and Cb3 may be considered.
[0052]
When the applied voltage of the drain metal electrode 14 is 500V, the potential of the plate electrode 15a is the difference between the potential of the drain offset diffusion region 2 located immediately below the drain voltage 500V and the series of Ca1 and Cb1. The potential is divided by the circuit. Similarly, the potential of the plate electrode 16a is a potential obtained by dividing the potential difference between the drain offset diffusion region 2 and the drain voltage 500 (V) in the portion located immediately below by the series circuit of Ca2 and Cb2. The potential of the plate electrode 17a is a potential obtained by dividing the potential difference between the potential of the drain offset diffusion region 2 located immediately below it and the drain voltage 500 (V) by a series circuit of Ca3 and Cb3.
[0053]
The present inventor assumes that the capacity ratio between Ca1 and Cb1, the capacity ratio between Ca2 and Cb2, and the capacity ratio between Ca3 and Cb3 are 4: 1 capacity ratios, respectively, and plate electrodes 15a, 16a, The potential of 17a was estimated. The result will be described with reference to FIG. FIG. 3 is a conceptual diagram showing a potential distribution when 500 (V) is applied to the drain metal electrode 14, and in FIG. 3, equipotentials of 0 V, 100 V, 200 V, 300 V, 400 V, 450 V, 480 V, and 500 V are shown. Lines are represented by broken lines.
[0054]
In this case, the potential of the drain offset diffusion region 2 located immediately below the plate electrode 17a closest to the drain diffusion region 4 is slightly lower than the drain voltage and is about 490 (V). Further, the potential of the drain offset diffusion region 2 at a portion located directly below the plate electrode 16a closer to the source diffusion region 5 side is about 470 (V). Further, the potential of the drain offset diffusion region 2 in the portion located immediately below the plate electrode 15a closest to the source diffusion region 5 is about 440 (V).
[0055]
Based on these potentials, the potential of the plate electrode 15a is roughly estimated. The potential is the potential of the drain offset diffusion region 2 (about 440 V) in the portion located immediately below the plate electrode 15a and the metal electrode 14-1. Since the potential difference from the voltage 500 (V) is divided by the series circuit of Ca1 and Cb1, it is about 450 (V). Similarly, when the potential of the plate electrode 16a is roughly estimated, the potential is the potential difference between the potential of the drain offset diffusion region 2 (about 470 V) in the portion located immediately below and the voltage 500 (V) of the metal electrode 14-2. Since the voltage is divided by the series circuit of Ca2 and Cb2, it is about 475 (V). Further, when the potential of the plate electrode 17a is roughly estimated, the potential is obtained by calculating the potential difference between the potential of the drain offset diffusion region 2 (about 490V) and the potential of the metal electrode 14-3 (500V) located immediately below the Ca3. Therefore, the potential of the plate electrode 17a is several V higher than the potential of the drain offset diffusion region 2 (about 490V).
[0056]
Therefore, equipotential lines crossing the interface between the oxide film 7 and the drain offset diffusion region 2 in the portion where the metal electrodes 14-1, 14-2, 14-3 and 15a, 16a, 17a are arranged and in the vicinity thereof are As a result, the oxide film 7 side becomes a positive potential with respect to the surface of the drain offset diffusion region 2.
[0057]
Next, FIG. 4 shows the potential distribution during the high temperature bias reliability test under the same bias conditions as in FIG. In FIG. 4, it is assumed that the interface between the surface protective film 9 and the sealing resin 10 has a potential of 100 (V).
[0058]
In this case, in the portion where the metal electrodes 14-1, 14-2, 14-3 and the plate electrodes 15a, 16a, 17a are arranged, the potential 500 (V) of the drain electrode 14 is the metal electrodes 14-1, 14-2, 14-3, the equipotential lines crossing the interface between the oxide film 7 and the drain offset diffusion region 2 without being affected by the interface 100 (V) between the surface protective film 9 and the sealing resin 10 are applied. The inclination toward the source side is maintained. As a result, no slow trap occurs.
[0059]
Since the polysilicon gate electrode 11 has the field plate effect, the equipotential line near the polysilicon gate electrode 11 is inclined toward the drain side. As a result, the oxide film 7 and the drain offset diffusion region 2 in this portion At the interface, the oxide film 7 side has a negative potential. Therefore, in this portion, positive fixed charges and negative movable charges are generated by the slow trap, and the negative movable charges move in the oxide film 7 toward the drain side. However, since the equipotential lines are inclined to the source side at the portions where the metal electrodes 14-1, 14-2, 14-3 and the plate electrodes 15a, 16a, 17a are arranged, the negative movable charges are generated in the oxide film 7 And not at the interface between the drain offset diffusion region 2 and the interface between the oxide film 7 and the plate electrodes 15a, 16a, 17a. Therefore, the generation of the P-type inversion layer on the surface of the drain offset diffusion region 2 can be prevented, and the on-resistance is not increased in the high temperature bias test.
[0060]
In the present embodiment, the drain metal electrode 14 is extended on each of the interlayer insulating films 8 positioned immediately above the plurality of plate electrodes 15a, 16a, 17a (14-1, 14-2, 14-). 3) The plurality of plate electrodes 15a, 16a, 17a and the metal electrodes 14-1, 14-2, 14-3 are capacitively coupled. Therefore, the parasitic capacitance (Cb1, Cb2, Cb3) between the metal electrodes 14-1, 14-2, 14-3 immediately above the plate electrodes 15a, 16a, 17a and the position immediately below the plate electrodes 15a, 16a, 17a Do Drain offset diffusion Since the potentials of the plate electrodes 15a, 16a, and 17a are determined by the voltage divided by the series circuit with the parasitic capacitances (Ca1, Ca2, and Ca3) between the region 2 and the upper surface protection film 9 and higher. It can be configured to receive almost no. In the configuration of the present embodiment, a higher potential than the drain offset diffusion region 2 can be stably applied to the plate electrodes 15a, 16a, and 17a in the floating state. Drain offset diffusion It is possible to prevent the generation of positive fixed charges and negative movable charges at the interface between the region 2 and the oxide film 7, and as a result, high reliability that does not fluctuate the on-resistance in the high temperature bias reliability test. The high breakdown voltage semiconductor device can be realized.
[0061]
In the present embodiment, the number of floating plate electrodes (15a, 16a, 17a) is three. However, the number of plate electrodes is not limited to three, and at least one plate electrode can be used. As compared with this configuration, fluctuations in on-resistance can be suppressed, and reliability can be improved. Of course, a configuration in which more plate electrodes are provided may be employed.
[0062]
Further, as shown in FIG. 5, the widths of the metal electrodes 14-1, 14-2, and 14-3 may be narrower than the widths of the plate electrodes 15a, 16a, and 17a. By changing the width of the metal electrodes (14-1, 14-2, 14-3), the values of the parasitic capacitances (Cb1, Cb2, Cb3 in FIG. 2) can be changed as appropriate, whereby the plate The potentials of the electrodes 15a, 16a, and 17a can be set to desired potentials. Therefore, by changing the width of the metal electrodes (14-1, 14-2, 14-3) according to the applied voltage of the drain metal electrode 14, the desired plate electrodes (15a, 16a, 17a) can be easily obtained. Can be set.
[0063]
In the case of the configuration shown in FIG. 5, there is a portion of the plate electrodes 15a, 16a, and 17a that is not covered with the metal electrodes 14-1, 14-2, and 14-3 in the substrate normal direction. The influence of the potential at the interface between the surface protective film 9 and the sealing resin 10 is more susceptible to the configuration shown in FIG. However, by appropriately setting the widths of the metal electrodes 14-1, 14-2, and 14-3, the potentials of the plate electrodes 15a, 16a, and 17a are located immediately below the plate electrodes even during the high temperature bias test. It is possible to maintain the potential higher than the potential of the drain offset diffusion region 2 surface. Therefore, in the configuration shown in FIG. 5 as well, as in the configuration shown in FIG. 1, it is possible to realize a highly reliable high voltage semiconductor device in which the on-resistance does not fluctuate even in the high temperature bias reliability test.
[0064]
Further, as shown in FIG. 6, the configuration shown in FIG. 5 may be modified so that the width of the metal electrode 14-3 located closest to the drain side is the same as the width of the plate electrode 17a. In this way, compared to the configuration shown in FIG. 5, the plate electrode 17a can be made less susceptible to the influence of the potential at the interface between the surface protective film 9 and the sealing resin 10.
[0065]
Furthermore, as shown in FIG. 7, the metal electrode 14-3 and the upper end of the drain metal electrode 14 may be integrally formed so that the plate electrode 17 a is completely covered with the drain metal electrode 14. . In other words, when viewed from the substrate normal direction, the upper end of the drain metal electrode 14 is extended so as to cover the entire region from the drain diffusion region 4 to the outer edge of the annular metal electrode 14-3. It is good also as a structure.
[0066]
With such a configuration, even if a defect occurs in the upper surface protective film 9 of the drain metal electrode 14 and the insulation failure occurs, a drain voltage is applied to the drain metal electrode 14, so that the insulation failure occurs. As a result, the plate electrode 17a in the lower layer and the drain offset diffusion region 2 immediately below the plate electrode 17a can be prevented from being adversely affected.
[0067]
7, since the parasitic capacitance (Cb3 in FIG. 2) between the plate electrode 17a and the drain metal electrode 14 increases, the potential of the plate electrode 17a is higher than that of the above-described configuration. Become. However, even in the configuration shown in FIG. 7, the oxide film 7 side has a higher potential (positive potential) with respect to the surface of the drain offset diffusion region 2 immediately below the plate electrode 17a. A mold inversion layer does not occur. As a result, the on-resistance does not increase even when the high temperature bias test is performed.
[0068]
As described above, according to the present embodiment, the parasitic capacitance between the plate electrode and the metal electrode located on the plate electrode and the parasitic capacitance between the plate electrode and the drain offset diffusion region immediately below the plate electrode exist. A capacitance series circuit is configured, and by this capacitance series circuit, the potential and drain voltage of the drain offset diffusion region immediately below the plate electrode can be divided to give an appropriate bias voltage to the floating plate electrode. As a result, even during a reliability test such as a high temperature bias test, the P-type inversion layer is prevented from being generated on the surface of the drain offset diffusion region, and a high reliability in which the on-resistance does not increase with time can be obtained. In addition, in the case where the plate electrode is covered with an annular metal electrode to which a drain voltage is applied, even if the surface protective film, which is prone to be defective due to stress, causes an insulation failure, the underlying drain offset diffusion region A stable potential can be applied, and not only the on-time variation of the on-resistance during the high-temperature bias test but also the breakdown voltage failure due to the insulation failure of the surface protective film can be prevented.
(Embodiment 2)
A high voltage semiconductor device according to a second embodiment of the present invention will be described with reference to FIG. FIG. 8 is a plan view of the high voltage semiconductor device according to the present embodiment. In order to make the drawing easier to see, only the metal electrode and the plate electrode are shown.
[0069]
The high withstand voltage semiconductor device shown in FIG. 8 shows a planar structure when the high withstand voltage semiconductor device having the configuration shown in FIG. 7 is used with a large current, and a cross-sectional structure taken along line XX ′ in FIG. The cross-sectional structure between the drains) is the same as the cross-sectional structure shown in FIG. 7 except that the source metal electrode 13 and the body metal electrode 12 are connected to each other to form the source / body common metal electrode 13-1. In order to simplify the description, differences from the first embodiment will be mainly described, and description of the same points as those of the first embodiment will be omitted or simplified.
[0070]
In this embodiment, the drain metal electrode bonding pad 21 is disposed in the drain metal electrode 14. Further, the source / body metal electrode bonding pad 22 is disposed in the source / body common metal electrode 13-1. The bonding pad 21 or 22 removes the surface protective film 9 on the drain metal electrode 14 or the source / body common metal electrode 13-1 in the region to be the pad portion and exposes the metal electrode 14 or 13-1. Can be formed.
[0071]
In the configuration shown in FIG. 8, the drain and source shapes are finger-shaped in order to increase the gate width per unit area. In the present embodiment, the drain and source shapes are finger shapes, but a comb shape having a plurality of drain and source finger shapes may be used.
[0072]
In the high voltage semiconductor device of this embodiment, the gate width per unit area can be increased by making the drain and source shapes finger-shaped (or comb-shaped). Therefore, it is possible to realize a power transistor that can be used with a large current of several hundred mA to several tens of A and that does not increase on-resistance even in a high-temperature bias test.
(Embodiment 3)
A high voltage semiconductor device according to Embodiment 3 of the present invention will be described with reference to FIGS. FIG. 9 is a cross-sectional perspective view of the high voltage semiconductor device according to the present embodiment, and FIG. 10 is a plan view thereof.
[0073]
The high withstand voltage semiconductor device according to the present embodiment is different from the first embodiment in that the metal electrode 14 is extended so that a part of the metal electrode 14 and the plate electrodes 15a, 16a, and 17a intersect. And 2 and different. That is, in the present embodiment, the shape of the metal electrode 14 extending on the plate electrodes 15a, 16a, and 17a is changed from an annular shape (14-1, 14-2, 14-3) to a radial shape. Since the other points are the same as the configuration of the first embodiment, the description of the same points as those of the first embodiment is omitted or simplified in order to simplify the description.
[0074]
In the configuration of this embodiment, the parasitic capacitances Cb1, Cb2, and Cb3 between the drain metal electrode 14 and the plate electrodes 15a, 16a, and 17a are in the region where the drain metal electrode 14 intersects with the plate electrodes 15a, 16a, and 17a. Depends on the area ratio. Therefore, the parasitic capacitance values Cb1, Cb2, and Cb3 can be arbitrarily designed by appropriately setting the number of the drain metal electrodes 14 intersecting the plate electrodes 15a, 16a, and 17a and the width of the intersecting drain metal electrodes. Is possible.
[0075]
That is, in the configuration shown in FIG. 5 or the configuration shown in FIG. 6, the metal electrode forming step is performed even if it is desired to minimize the parasitic capacitance values Cb1 and Cb2 by narrowing the lateral width of the annular metal electrodes 14-1 and 14-2. Therefore, there is a limit in increasing the capacitance ratio between the parasitic capacitances Cb1 and Ca1. On the other hand, according to the configuration of the present embodiment, even when the drain metal electrode 14 has the minimum width in the formation process, the number of intersecting drain metal electrodes 14 and plate electrodes 15a, 16a, and 17a can be reduced. 5 and a parasitic capacitance value Cb1 smaller than the configuration shown in FIG. 6 can be realized. Therefore, the capacitance ratio between the parasitic capacitances Cb1 and Ca1 can be increased, and the potential of the plate electrode 15a can be made closer to the potential of the surface of the drain offset diffusion region 2, so that the electric field between the gate electrode 11 and the plate electrode 15a can be reduced. It is possible to relax, and a higher initial breakdown voltage can be secured.
[0076]
In the present embodiment, the planar shape is circular as shown in FIG. 10. However, the planar shape is not limited to this, and the planar shape may be long (for example, a track) as shown in FIG. . The drain metal electrode 14 extends in a straight line portion of the drain region so as to intersect the plate electrodes 15a, 16a, and 17a in the same manner as the circular portion.
[0077]
In the present embodiment, the metal electrode 14 extends so as to intersect all of the plate electrodes 15a, 16a, and 17a. However, the plurality of extended thin metal electrodes 14 include the plate electrode 15a, It is not necessary to cross all of 16a and 17a, and each may have an arbitrary width, length, and shape so as to obtain a desired parasitic capacitance value with the plate electrode.
(Other embodiments)
In the above-described embodiment, the structure in which the plate electrode and the metal electrode are not disposed between the gate electrode 11 and the plate electrode 15a has been described. However, the plate electrode and the metal electrode are disposed between the gate electrode 11 and the plate electrode 15a. And may be arranged. However, in this case, since the electric field strength between the gate electrode 11 and the adjacent plate electrode is increased, the breakdown voltage is lowered, but it may be used in consideration of the desired breakdown voltage level.
[0078]
Also, the case where one low-concentration buried diffusion region 3 is formed in the drain offset diffusion region 2 has been described. However, a plurality of low-concentration buried diffusion regions 3 are formed in the drain offset diffusion region 2. Similarly, it is possible to realize a high-reliability high-breakdown-voltage semiconductor device in which the on-resistance does not fluctuate even in the high-temperature bias reliability test.
[0079]
Further, an N-type impurity diffusion region (not shown) may be additionally formed in an upper layer in the drain offset diffusion region 2 (particularly, in an upper layer than the low concentration buried diffusion region 3). In this case, it is advantageous in that the on-resistance can be reduced if the added N-type impurity diffusion region is formed with an impurity concentration equal to or higher by one digit than the impurity concentration of the drain offset diffusion region 2. It is somewhat reduced, and the variation in breakdown voltage and the variation in on-resistance are reduced.
[0080]
In each of the above-described embodiments, the body semiconductor region of the insulated gate transistor has been described as the P-type semiconductor substrate 1, but the P-type well region formed in the N-type semiconductor substrate is handled as the body semiconductor region. Alternatively, a P-type semiconductor region that is isolated and formed in an island shape by an insulating film on a semiconductor substrate (or SOI substrate) may be handled as a body semiconductor region. When using a substrate (SOI substrate) having an insulating layer formed on at least the surface, the body semiconductor region (first conductivity type semiconductor layer) 1 is provided on an insulating layer formed on, for example, a silicon substrate. Become.
[0081]
Furthermore, an N-type well region and a P-type well region are formed on a P-type or N-type semiconductor substrate, the N-type well region is used as a body semiconductor region for an insulated gate transistor for P-channel, and the P-type well region is formed. Similarly, insulated gate transistors having different polarities can be integrated on the same semiconductor substrate as the N-channel body semiconductor region. In addition, a plurality of body semiconductor regions can be formed on a single semiconductor substrate using a known PN junction isolation technique or dielectric isolation technique, and the drain diffusion region 4 is not necessarily located at the center of the semiconductor substrate. It does not have to be formed.
[0082]
In the above-described embodiment, the punch-through prevention diffusion region 20 is provided to partially increase the impurity concentration of the semiconductor substrate 1 immediately below the gate electrode 11, and between the source diffusion region 5 and the drain offset diffusion region 2. Although the punch-through phenomenon is less likely to occur, the punch-through prevention diffusion region 20 is required in consideration of the desired withstand voltage level, and is not necessarily required.
[0083]
【The invention's effect】
According to the present invention, at least one plate electrode formed in a floating state on the field insulating film, and a metal that is capacitively coupled to the at least one plate electrode and a part of which is electrically connected to the drain diffusion region. Since the electrode is provided, generation of positive fixed charges and negative movable charges at the interface between the drain offset diffusion region and the field insulating film can be suppressed. As a result, it is possible to provide a highly reliable high breakdown voltage semiconductor device in which the on-resistance does not fluctuate even in a high temperature bias reliability test.
[Brief description of the drawings]
FIG. 1 is a cross-sectional perspective view of a high voltage semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view of a main part showing a cross-sectional structure of the main part of the high voltage semiconductor device according to the first embodiment.
FIG. 3 is a cross-sectional view for explaining a potential distribution at normal temperature of the high voltage semiconductor device according to the first embodiment;
4 is a cross-sectional view for explaining a potential distribution during a high-temperature bias test of the high-breakdown-voltage semiconductor device according to Embodiment 1. FIG.
FIG. 5 is a cross-sectional view showing a modified example of the high voltage semiconductor device according to the first embodiment.
FIG. 6 is a cross-sectional view showing a modified example of the high voltage semiconductor device according to the first embodiment.
FIG. 7 is a cross-sectional view showing a modified example of the high voltage semiconductor device according to the first embodiment.
FIG. 8 is a plan view of a high voltage semiconductor device according to a second embodiment of the present invention.
FIG. 9 is a cross-sectional perspective view of a high voltage semiconductor device according to a third embodiment of the present invention.
FIG. 10 is a plan view of a high voltage semiconductor device according to a third embodiment.
FIG. 11 is a plan view showing a modified example of the high voltage semiconductor device according to the third embodiment.
FIG. 12 is a cross-sectional view of a conventional high voltage semiconductor device.
FIG. 13 is a cross-sectional view for explaining a potential distribution at a normal temperature of a conventional high voltage semiconductor device.
FIG. 14 is a cross-sectional view for explaining a current path in a conventional high voltage semiconductor device.
FIG. 15 is a cross-sectional view for explaining the breakdown voltage degradation during a high temperature bias test in a conventional high voltage semiconductor device.
[Explanation of symbols]
1 Semiconductor substrate
2 Drain offset diffusion region
3 Low concentration buried diffusion region
4 Drain diffusion region
5 Source diffusion region
6 Gate oxide film
7 Thick oxide film
8 Interlayer insulation film
9 Surface protective film
10 Resin for sealing
11 Gate electrode
12 Metal electrode for body
13 Metal electrode for source
13-1 Common metal electrode for source and body
14 Metal electrode for drain
14-1, 14-2, 14-3 annular metal electrode
14-4 Metal electrode connector
15a, 16a, 17a Plate electrode
18 Drain polysilicon electrode
19 Contact diffusion region
20 Diffusion area for punch-through prevention
21 Drain metal bonding pad area
23 P-type inversion layer
24 N-type inversion layer

Claims

第１導電型の半導体層と、
前記第１導電型の半導体層内に形成された第２導電型のドレインオフセット拡散領域と、
前記ドレインオフセット拡散領域から離間して前記第１導電型の半導体層内に形成された第２導電型のソース拡散領域と、
前記ドレインオフセット拡散領域内に形成された第２導電型のドレイン拡散領域と、
前記ドレインオフセット拡散領域に埋設され、且つ少なくとも一部が前記第１導電型の半導体層に電気的に接続された第１導電型の埋め込み拡散領域と、
前記第１導電型の半導体層のうち前記ソース拡散領域と前記ドレインオフセット拡散領域との間に位置する部分の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ドレインオフセット拡散領域上に形成されたフィールド絶縁膜と、
前記フィールド絶縁膜上にフローティング状態で形成された環状の複数のプレート電極と、
前記フィールド絶縁膜および前記複数のプレート電極の上に形成された層間絶縁膜と、
前記複数のプレート電極上に位置する前記層間絶縁膜上に形成された複数の環状金属電極の部分及び当該複数の環状金属電極同士をそれぞれ電気的に接続する連結部を有していると共に、前記複数の環状金属電極が前記ドレイン拡散領域と電気的に接続されている金属電極とを備え、
前記複数の環状金属電極は、当該複数の環状金属電極のそれぞれに対応して直下に位置する前記複数のプレート電極とそれぞれ容量結合されている、高耐圧半導体装置。A first conductivity type semiconductor layer;
A second conductivity type drain offset diffusion region formed in the first conductivity type semiconductor layer;
A second conductivity type source diffusion region formed in the semiconductor layer of the first conductivity type spaced apart from the drain offset diffusion region;
A drain diffusion region of a second conductivity type formed in the drain offset diffusion region;
A first conductivity type buried diffusion region embedded in the drain offset diffusion region and at least partially electrically connected to the first conductivity type semiconductor layer;
A gate insulating film formed on a portion of the first conductivity type semiconductor layer located between the source diffusion region and the drain offset diffusion region;
A gate electrode formed on the gate insulating film;
A field insulating film formed on the drain offset diffusion region;
A plurality of annular plate electrodes formed in a floating state on the field insulating film;
An interlayer insulating film formed on the field insulating film and the plurality of plate electrodes;
A plurality of annular metal electrode portions formed on the interlayer insulating film located on the plurality of plate electrodes, and a connecting portion for electrically connecting the annular metal electrodes to each other; A plurality of annular metal electrodes comprising a metal electrode electrically connected to the drain diffusion region;
The high withstand voltage semiconductor device , wherein the plurality of annular metal electrodes are capacitively coupled to the plurality of plate electrodes located immediately below the plurality of annular metal electrodes, respectively .

前記ドレイン拡散領域は、前記ドレインオフセット拡散領域の中央部に形成され、且つ、前記半導体層の法線方向からみて略円形の形状を有しており、
前記ソース拡散領域は、前記ドレインオフセット拡散領域の外周を包囲するようにして前記外周から所定の間隔をおいて前記半導体層内に形成されており、前記埋め込み拡散領域は、前記ドレイン拡散領域の前記略円形の外周を包囲するように前記ドレインオフセット拡散領域内に埋設されている、請求項１に記載の高耐圧半導体装置。The drain diffusion region is formed in a central portion of the drain offset diffusion region, and has a substantially circular shape when viewed from the normal direction of the semiconductor layer,
The source diffusion region is formed in the semiconductor layer at a predetermined interval from the outer periphery so as to surround the outer periphery of the drain offset diffusion region, and the buried diffusion region is formed on the drain diffusion region. The high breakdown voltage semiconductor device according to claim 1, wherein the high withstand voltage semiconductor device is embedded in the drain offset diffusion region so as to surround a substantially circular outer periphery.

前記複数のプレート電極は、前記ドレイン拡散領域を中心としてそれぞれが同心円の円環状に形成されている、請求項２に記載の高耐圧半導体装置。It said plurality of plate electrodes, Ru Tei each formed in an annular shape concentric about said drain diffusion region, high-voltage semiconductor device according to claim 2.

前記複数の環状金属電極は、円環状の平面形状をしている、請求項３に記載の高耐圧半導体装置。The high withstand voltage semiconductor device according to claim 3, wherein the plurality of annular metal electrodes have an annular planar shape .

前記金属電極は、前記半導体層の法線方向からみて、前記ドレイン拡散領域を中心として、前記複数のプレート電極のうちの最も前記ドレイン拡散領域寄りに位置するプレート電極の外縁までの全ての領域を覆う部分を有している、請求項３に記載の高耐圧半導体装置。The metal electrode, when viewed from a normal direction of the semiconductor layer, around the drain diffusion region, all the region up to the outer edge of the plate electrodes that position most the drain diffusion region side of the of the plurality of plate electrodes The high breakdown voltage semiconductor device according to claim 3, further comprising a portion covering the substrate.

前記複数の環状金属電極のうちの少なくとも１つの幅は、その下方に位置するプレート電極の幅よりも小さい、請求項１から４の何れか一つに記載の高耐圧半導体装置。 5. The high voltage semiconductor device according to claim 1, wherein a width of at least one of the plurality of annular metal electrodes is smaller than a width of a plate electrode positioned below the annular metal electrode.

前記金属電極および前記層間絶縁膜の上に形成された表面保護膜と、前記表面保護膜上に形成された封止樹脂部とをさらに備える、請求項１から６の何れか一つに記載の高耐圧半導体装置。And the metal electrode and a surface protective film formed on the interlayer insulating film, further comprising a sealing resin portion formed on the surface protective film, according to any one of claims 1 to 6 High voltage semiconductor device.

前記表面保護膜は、ポリイミド系樹脂から構成された上層と、それよりも下層に、無機系材料から構成された絶縁層とを含む多層膜である、請求項７に記載の高耐圧半導体装置。The high-voltage semiconductor device according to claim 7 , wherein the surface protective film is a multilayer film including an upper layer made of a polyimide resin and an insulating layer made of an inorganic material in a lower layer.

前記半導体層は、半導体基板である、請求項７に記載の高耐圧半導体装置。The high breakdown voltage semiconductor device according to claim 7, wherein the semiconductor layer is a semiconductor substrate.

前記第１導電型の半導体層は、少なくとも表面に絶縁層が形成された基板上に形成されている、請求項７に記載の高耐圧半導体装置。The high breakdown voltage semiconductor device according to claim 7, wherein the first conductivity type semiconductor layer is formed on a substrate having an insulating layer formed on at least a surface thereof.