JP3746621B2

JP3746621B2 - 複合半導体メモリ装置のセルフテスト回路及びこれを用いたセルフテスト方法

Info

Publication number: JP3746621B2
Application number: JP28985798A
Authority: JP
Inventors: 朴商奉
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1998-02-06
Filing date: 1998-10-12
Publication date: 2006-02-15
Anticipated expiration: 2018-10-12
Also published as: US6108252A; KR19990069337A; JPH11317096A; TW406269B

Description

【０００１】
【発明の属する技術分野】
本発明は複合半導体メモリ装置（Merged Memory with Logic）に係り、特に、該複合半導体メモリ装置に組み込まれたセルフテスト回路（Built In Self Test；以下、BISTと称する）及びこれを用いたセルフテスト方法に関する。
【０００２】
【従来の技術】
一般に、情報処理及び通信などに用いられるシステムは、制御、演算、及びインタフェース機能を行うロジック半導体装置とデータを記憶するメモリ半導体装置とを含んで構成される。従来より、通常はロジック半導体装置とメモリ半導体装置とが別々にシステムに使用されてきたが、近年、半導体設計技術及び製造技術の発展により、システムの製造コストの節減などに対する要求に応えて、ロジック半導体装置とメモリ半導体装置とを１つのチップに集積させるための研究が続けられている。もちろん、過去にもASIC（Application Specific Integrated Circuit）という名で、ロジック半導体装置と少容量のSRAMが１つのチップに集積される技術が一般化しているが、DRAM、特に大容量の汎用SDRAMとロジックとを１つのチップに集積させる技術は、現在も多くの研究が進んでいるステップである。
【０００３】
このように半導体装置が複合半導体メモリ装置へと進むにつれて、組込み（Embedded）型メモリに係わる全てのパッドを外部のピンと１つずつ連結することは、ピン数の制限によって不可能となった。したがって、最近、組込まれているメモリに対する機能及びACパラメータ（parameter）をテストする方法として、直接アクセシング（Direct Accessing）技法が汎用されている。直接アクセシング技法は、テスト装備がテストモードではメモリを直接アクセスできるようにして、テスト装備でメモリテストアルゴリズムによりアドレス、データ入力、制御信号を生成し、データ出力を入力データと比較してメモリをテストする方法である。この方法は、メモリの入力ポートにマルチプレクサ（Multiplexer）を挿入し、テストモードで選択される入力をIOピンまで連結すれば済むので、設計の修正が最小化する。反面、この方法によるテストは、テストピンの数が多く、組込みメモリの出力から最終パッドまでの情報の遅延により測定値が変わるという欠点がある。したがって、出力からパッドまでの信号遅れにより、内蔵されたメモリの正確なACパラメータ値を求めるには限界がある。また、メモリテスト装備の制限のために、100MHzの実際のクロック速度での測定が困難である。
【０００４】
組込みメモリに対する機能及びACパラメータをテストする他の方法としてBIST方法があるが、これは複合半導体メモリ装置内にBIST回路を内蔵してセルフテストする方法である。これはロジックテスターを用い、内蔵されたメモリの機能を実際のクロック速度で測定することができるといった利点がある。しかし、このBIST方式では、１つのビットでメモリに対する良否のみしか出力できない。従って、不良の生じたセルのロー及びカラムアドレスが分からない。そのために、冗長（redundancy）回路の活用が不可能である。さらに、単一のテストパラメータから構成された読出／書込／読出パターンを用いて、全体セルに対し不良への可否を決定するので、どのパラメータに対してマージンが存在しないかに関する分析が不可能という問題が生ずる。
【０００５】
【発明が解決しようとする課題】
本発明が果たそうとする技術的課題は、複合半導体メモリ装置に内蔵されるメモリに対し、各ACパラメータ別にテスト可能な複合半導体メモリ装置とそのセルフテスト回路及びこれを用いたテスト方法を提供することにある。
【０００６】
本発明が果たそうとする他の技術的課題は、複合半導体メモリ装置に内蔵されるメモリに対し不良の生じたセルのアドレスを確認することのできる複合半導体メモリ装置とそのセルフテスト回路を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の第１の形態としては、複数のバンクからなる半導体メモリと半導体ロジックが一つのチップ上に実現される複合半導体メモリ装置のセルフテスト回路である。本発明のセルフテスト回路は、外部クロック信号及びBISTモード指示信号に応答して、所定のBIST情報信号を発生するBIST情報発生手段と、ノーマルモードでは、ロジックより出力されるロジッククロック信号とロジック情報信号とを入力信号として、発生する出力信号を前記メモリへ提供するとともに、BISTモードでは、前記外部クロック信号と前記BIST情報信号とを入力信号として、発生する出力信号を前記メモリへ提供するスイッチ手段とを具備する。そして、前記BIST情報発生手段は前記メモリに書き込まれたデータと前記メモリから読み出されるデータとを比較して不良の発生するバンクのアドレスを検出する。
【０００８】
好ましくは、前記BIST情報発生手段は、BISTモードでは、前記外部クロック信号と前記BISTモード指示信号に応答して前記メモリに入力データと制御信号を前記スイッチ手段を介して発生するとともに、前記入力データを内部に保存するBIST情報信号発生部、前記BIST情報信号発生部と相互通信し、前記スイッチ手段へテストするメモリのアドレスを発生するアドレス発生部、及び前記BIST情報信号発生部で発生するメモリ入力データと前記メモリから読出されたメモリ出力データとを比較して、前記メモリの良否を示す不良指示信号を発生する比較器を具備する。
【０００９】
さらに好ましくは、前記BIST情報発生手段は、前記メモリ入力データとメモリ出力データが相異なる時のメモリのアドレスを保存する不良アドレス表示部をさらに具備する。
【００１０】
本発明の第２の形態としては、複数のバンクからなるメモリとロジックが１つのチップ上に実現される複合半導体メモリ装置におけるメモリの良否をテストするセルフテスト方法である。本発明のセルフテスト方法は、（A）前記複数のバンクをインタリーブの方式でテストするステップと、（B）前記（A）ステップで不良バンクが存在すると判定される場合に、バンク別テスト方式を用いて、全てのACパラメータを最小のマージン条件でメモリをテストするステップと、（C）前記（B）ステップで不良バンクが存在すると判定される場合に、バンク別テスト方式を用いて、全てのACパラメータを最大のマージン条件でメモリをテストするステップと、（D）前記（C）ステップで不良が存在しないと判定される場合に、各バンク別に各ACパラメータ別の制約条件を加え、良否をテストするステップと、（E）前記（D）ステップで不良の生ずる制約条件を感知するステップと、（F）前記（A）ステップで不良バンクが存在しないと判定される場合は良好なメモリと判定し、（B）ステップで不良バンクが存在しないと判定される場合はインタリーブ条件で不良を生じることと判定し、（C）ステップで不良が存在すると判定される場合はメモリは実際の動作速度で正しく動作しないことと判定するステップとを具備する。
【００１１】
本発明のセルフテスト回路及びセルフテスト方法により、複合半導体メモリ装置に内蔵されるメモリに対し各ACパラメータ別にテストを行なってこれに関する情報を得ることができる。そして、本発明のセルフテスト回路により、複合半導体メモリ装置に内蔵されるメモリで不良が生じたセルのアドレスを確認し、リペア時に活用できる。
【００１２】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付の図面に基づいて詳細に説明する。ここで、各図面に対し同一の要素には同一の参照符号及び数字が付されている。
【００１３】
図１は、２つのバンクからなるメモリ101とセルフテスト回路103との実施の形態を示す図面である。
【００１４】
これを参照すれば、本実施の形態のセルフテスト回路は、BIST装置105及びスイッチマルチプレクサ部107を具備する。前記BIST装置105は、BISTモードでは外部クロック信号TCLKNとBISTモード指示信号BISTONとに応答する。そして、前記BIST装置105は、BISTモードでは、ローアドレスRADD、カラムアドレスCADD、第１及び第２のバンクのローストローブ信号RASB0、RASB1、第１及び第２のバンクのカラムストローブ信号CASB0、CASB1、第１及び第２のバンクの書込みイネーブル信号WEB0、WEB1、及び入力データDRINからなる、BIST情報信号BISTOUTを発生する。前記BIST部105は、前記メモリ101に書込まれるデータDRINと前記メモリ101から読み出されるデータDROUTとを比較し、不良の発生するバンクのアドレス及び不良を起こすACパラメータを検出する。
【００１５】
前記スイッチマルチプレクサ部107について具体的に説明すれば、以下の通りである。前記スイッチマルチプレクサ部107は、クロックマルチプレクサ109及び入力マルチプレクサ111を具備する。
【００１６】
前記クロックマルチプレクサ109には、ロジック（図示せず）から発生されるロジッククロック信号TCLKLとBISTモード時に外部から入力される外部クロック信号TCLKTとが入力される。そして、前記クロックマルチプレクサ109は、ノーマルモードでは前記ロジッククロック信号TCLKLを、BISTモードでは前記外部クロック信号TCLKTを前記メモリ101へ提供する。
【００１７】
前記入力マルチプレクサ111は、ロジック（図示せず）から発生されるロジック情報信号INLと前記BIST情報信号BISTOUTとを入力信号とする。そして、前記入力マルチプレクサ111は、ノーマルモードでは前記ロジッククロック信号INLにより発生される信号を、BISTモードでは前記BIST情報信号BISTOUTにより発生される信号を前記メモリ101へ提供する。
【００１８】
図２は、図１のBIST装置105の実施の形態の構成例を示す図面である。
【００１９】
これを参照すれば、前記BIST装置105は、BIST情報信号発生部201、アドレス発生部203、比較器205、不良アドレス表示部207、及びリフレッシュカウンター209から構成される。
【００２０】
前記BIST情報信号発生部201は、BISTモードでは、前記外部クロック信号TCLKと前記BISTモード指示信号BISTONとに応答して、前記入力マルチプレクサ111を介して前記メモリ101へ入力データDRINと制御信号CONとを発生する。そして、前記BIST情報信号発生部201は、前記入力データDRINを内部に保存する。
【００２１】
前記BIST情報信号発生部201は、具体的には、BIST制御器211及びデータ発生器213を具備する。前記BIST制御器211は、BISTモードでは、前記外部クロック信号TCLKTと前記BISTモード指示信号BISTONとに応答して、前記メモリ101へ入力データDRINと制御信号CONとを前記入力マルチプレクサ111を介して発生する。前記データ発生器213は、前記BIST制御器211で発生した入力データDRINと同一のデータを前記比較器205へ出力する。
【００２２】
前記アドレス発生部203は、前記BIST情報信号発生部201と相互通信するとともに、前記入力マルチプレクサ111にアドレスRADD、CADDを発生する。前記アドレス発生部203は、具体的には、ステージカウンター215及びアドレスカウンター217を具備する。前記ステージカウンター215は、前記メモリ101にデータを書き込むモード、あるいは前記メモリ101からデータが読出されるモードの変化を指示する。例えば、ステージ０ではテストデータパターンを全てのアドレスに書込み、一方、ステージ１ではアドレスを増加しながらアドレスの内容を読み取って、その値がステージ０で書込まれたパターンと同一であるかを確認し、テストデータパターンバーを書込んだ後に次のアドレスへ進む。ステージ２では、アドレスを減少させながら各アドレスでテストデータパターンバーを読んで確認するとともに、テストデータパターンを書込む。最後に、ステージ３で各アドレスの内容を読み取り、その値がステージ２で書込んだパターンであるかを確認する。この過程を通してメモリ101の不良を検出することができる。
【００２３】
前記アドレスカウンター217は、前記メモリ101のアドレスを順次に増加または減少させながら指定する。
【００２４】
前記比較器205は、前記データ発生器213の出力信号DRINと前記メモリ101から読出された出力データDROUTとを比較して、前記メモリ101の良否を示す不良指示信号ERRを発生する。すなわち、エラーが発生すれば前記ERRは"１"となり、エラーが発生しなければ前記ERRは"０"を維持する。
【００２５】
前記不良アドレス表示部207は、前記メモリ101の入力データとメモリ101の出力データが相異なる時のメモリ101のアドレスを保存する。前記不良アドレス表示部207は、具体的には、クロックカウンター219及びクロック数レジスター221を具備する。前記クロックカウンター219は、前記メモリ101で不良が発生するまでの発生クロック数をカウントする。そして、前記クロック数レジスター221は、前記クロックカウンター219の発生クロック数を保存する。保存されたクロック数レジスター221の値はテストが終わった後に連続的に出力されて、冗長情報抽出に使用される。
【００２６】
前記リフレッシュカウンター209は、前記BIST情報信号発生部201と相互通信して、前記メモリ101のリフレッシュモード時にリフレッシュ数をカウントする。
【００２７】
図３は、本実施の形態のセルフテスト回路を用いたセルフテスト方法の手順例を示すフローチャートである。
【００２８】
まず、多数のバンクのメモリをインタリーブ方式でテストし、良否を判定する（301:303と305）。そしてステップ301で不良バンクが存在すると判定された場合は、各バンク別テスト方式を用いて、全てのACパラメータを最小のマージン条件とした上でメモリをテストし、良否を判定する（307:309と311）。そして、ステップ307で不良バンクが存在すると判定された場合は、バンク別テスト方式を用い全てのACパラメータを最大のマージン条件とした上でメモリをテストし、良否を判定する（313:315と317）。そして、313ステップで不良が存在しないと判定される場合は、各バンク別に各ACパラメータ別に制約条件を加えて良否をテストする（319）。そして、319ステップで不良が発生する制約条件を感知する（321）。
【００２９】
ステップ301で不良バンクが存在しないと判定される場合は、良好なメモリと判定し(323)、ステップ307で不良バンクが存在しないと判定される場合は、インタリーブ条件で不良を発生すると判定し(327)、ステップ313で不良が存在すると判定される場合は、メモリは実際の動作速度で正しく動作しないことと判定する（329）(323)。
【００３０】
図４は、図３で利用されるインタリーブ方式を説明するためのタイミング図である。
【００３１】
これを参照すれば、クロック信号CLKに同期するRASB0、CASB0、WEB0信号は、前記メモリ101のうち１つのバンクであるバンク０（図示せず）をテストする。そして同じく、クロック信号CLKに同期するRASB1、CASB1、WEB1信号は、前記メモリ101のうち別の１つのバンクであるバンク１（図示せず）をテストする。インタリーブ方式は、図４に示すように、バンク０とバンク１を交番にテストする方式である。
【００３２】
図５は、図３で利用されるバンク別テスト方式を説明するためのタイミング図である。
【００３３】
これを参照すれば、まずｔRC、ｔRAS、ｔRCD、ｔRP、ｔCCDを最小マージンとする。ここで、ｔRCはバンクアクティブから次バンクアクティブまでの時間間隔を表す。そして、ｔRASはバンクアクティブからバンクプリチャージまでの時間間隔を表す。そしてｔRCDはバンクアクティブからバンク読出命令発生までの時間間隔を表す。そしてｔRPはバンクプリチャージからバンクアクティブまでの時間間隔を表す。
【００３４】
前記ACパラメータを最小条件として良否をテストする。この時、不良が発生しなければ、メモリはインタリーブ条件で不良を発生すると判断できる。そして、この時に不良が発生するならば、前記ｔRC、ｔRAS、ｔRCD、ｔRP、ｔCCDなどのACパラメータを最大のマージンとして各バンクをテストする。この場合にも不良が発生するなら、複合半導体メモリ装置に内蔵されたメモリは実際の動作速度で正しく動作しないと判定される。
【００３５】
もし、各ACパラメータに対し最大のマージンでテストを行なった結果、不良でないと判定される場合は、前記ｔRPを最小マージンとし、他のパラメータに対しては最小マージンより1クロック以上のマージンを増してテストを行う。この際、不良が発生しなければ、ｔRP特性は使用者の条件を満足すると判定する。この方法で各ACパラメータに対し使用者の条件を満足するかどうかが判断できる。
【００３６】
各パラメータに対してはアドレスを順次に増加または減少させながらテストを行い、不良の生じたアドレスは図２のクロック数レジスター221へ保存する。そして、テストが完了した後に前記クロック数レジスター221に記憶された値を出力して、冗長情報として使用する。
【００３７】
本発明は図面に示す一実施の形態に基づいて説明されたが、これは単なる例示的なものに過ぎず、本技術分野の通常の知識を有した者なら、これより種々なる変形及び均等な他実施の形態が可能であることが理解できる筈である。例えば、本実施の形態では２つのバンクを有するメモリをテストする回路及びテスト方法について触れているが、多数個のバンクを有するメモリに対しても本発明の思想を拡張できるということは、当業者にとって明らかである。よって、本発明の真の技術的な範囲は、添付された特許請求の範囲の技術的な思想により決まるべきである。
【００３８】
【発明の効果】
以上述べたように、本発明の複合半導体メモリ装置とそのセルフテスト回路及びセルフテスト方法によると、複合半導体メモリ装置に内蔵されるメモリに対し各ACパラメータ別にテストを行なってこれに関する情報を得ることができる。さらに、複合半導体メモリ装置に内蔵されるメモリで不良が生じたセルのアドレスを簡単な回路の追加により確認し、リペア時に活用できる。
【００３９】
【図面の簡単な説明】
【図１】２つのバンクからなるメモリとセルフテスト回路による実施の形態の構成例を示す図である。
【図２】図１のBIST部の構成例を示す図面である。
【図３】本実施の形態のセルフテスト回路を用いたセルフテスト方法の手順例を示すフローチャートである。
【図４】図３で利用されるインタリーブ方式を説明するタイミング図である。
【図５】図３で利用されるバンク別テスト方式を説明するタイミング図である。
【符号の説明】
103 セルフテスト回路、
107 スイッチマルチプレクサ、
BISTOUT BIST情報信号、
BISTON BISTモード指示信号、
DRIN 入力データ、
ERR 不良指示信号、
INL ロジック情報信号、
TCLKL ロジッククロック信号、
TCLKT 外部クロック信号

Claims

複数のバンクからなるメモリとロジックとが１つのチップ上に実現される複合半導体メモリ装置のセルフテスト回路において、
(a)外部クロック信号及びBISTモード指示信号に応答して、所定のBIST情報信号を発生するBIST情報発生手段と、
(b)ノーマルモードでは、ロジックより出力されるロジッククロック信号とロジック情報信号とを入力信号として、発生する出力信号を前記メモリへ提供するとともに、BISTモードでは、前記外部クロック信号と前記BIST情報信号とを入力信号として、発生する出力信号を前記メモリへ提供するスイッチ手段とを具備し、
前記 BIST 情報発生手段 (a) は、
(a-1)BIST モードでは、前記外部クロック信号と前記 BIST モード指示信号とに応答して、前記メモリに入力データと制御信号とを前記スイッチ手段を介して発生するとともに、前記入力データを内部に保存する BIST 情報信号発生部と、
(a-2) 前記 BIST 情報信号発生部と相互通信し、前記スイッチ手段へテストするメモリのアドレスを発生するアドレス発生部と、
(a-3) 前記 BIST 情報信号発生部で発生するメモリ入力データと前記メモリから読出されたメモリ出力データとを比較して、前記メモリの良否を示す不良指示信号を発生する比較器と、
(a-4) 前記メモリ入力データとメモリ出力データが相異なる時のメモリのアドレスを保存する不良アドレス表示部とを具備し、
前記アドレス発生部 (a-2) は、
(a-2-1) 前記メモリにデータを書き込むモード、あるいは前記メモリからデータが読出されるモードの変化を指示するステージカウンターと、
(a-2-2) 前記メモリのアドレスを順次に増加または減少させながら指定するアドレスカウンターとを具備し、
前記不良アドレス表示部 (a-4) は、
(a-4-1) 前記メモリの不良が発生するまでの発生クロック数をカウントするクロックカウンターと、
(a-4-2) 前記クロックカウンターの発生クロック数を保存するクロック数レジスターとを具備し、
前記BIST情報発生手段(a)は、前記メモリに書込まれたデータと前記メモリより出力されるデータとを比較して、不良が生じたセルのアドレスを検出して表示することを特徴とする複合半導体メモリ装置のセルフテスト回路。
BIST情報信号発生部は、
BISTモードでは、前記外部クロック信号と前記BISTモード指示信号とに応答して、前記メモリに入力データと制御信号とを前記スイッチ手段を介して発生するBIST制御器と、
前記BIST制御器で発生した入力データを前記比較器へ出力するデータ発生器とを具備することを特徴とする請求項１に記載の複合半導体メモリ装置のセルフテスト回路。
前記BIST情報発生手段は、前記BIST情報信号発生部と相互通信して、前記メモリのリフレッシュモードの際にリフレッシュ数をカウントするリフレッシュカウンターをさらに具備することを特徴とする請求項１に記載の複合半導体メモリ装置のセルフテスト回路。
複数のバンクからなるメモリとロジックとが１つのチップ上に実現される複合半導体メモリ装置におけるメモリの良否をテストするセルフテスト方法において、
（A）前記複数のバンクをインタリーブの方式でテストするステップと、
（B）前記（A）ステップで不良バンクが存在すると判定される場合に、バンク別テスト方式を用いて、全てのACパラメータを最小のマージン条件でメモリをテストするステップと、
（C）前記（B）ステップで不良バンクが存在すると判定される場合に、バンク別テスト方式を用いて、全てのACパラメータを最大のマージン条件でメモリをテストするステップと、
（D）前記（C）ステップで不良が存在しないと判定される場合に、各バンク別に各ACパラメータ別の制約条件を加え、良否をテストするステップと、
（E）前記（D）ステップで不良の生ずる制約条件を感知するステップと、
（F）前記（A）ステップで不良バンクが存在しないと判定される場合は良好なメモリと判定し、（B）ステップで不良バンクが存在しないと判定される場合はインタリーブ条件で不良を生じることと判定し、（C）ステップで不良が存在すると判定される場合はメモリは実際の動作速度で正しく動作しないことと判定するステップとを具備することを特徴とする複合半導体メモリ装置のセルフテスト方法。
複数のバンクからなるメモリとロジックとが１つのチップ上に実現され、セルフテスト回路により該メモリのテストが行われる複合半導体メモリ装置において、
前記セルフテスト回路が、
(a)外部クロック信号及びBISTモード指示信号に応答して、所定のBIST情報信号を発生するBIST情報発生手段と、
(b)ノーマルモードでは、ロジックより出力されるロジッククロック信号とロジック情報信号とを入力信号として、発生する出力信号を前記メモリへ提供するとともに、BISTモードでは、前記外部クロック信号と前記BIST情報信号とを入力信号として、発生する出力信号を前記メモリへ提供するスイッチ手段とを具備し、
前記 BIST 情報発生手段 (a) は、
(a-1)BIST モードでは、前記外部クロック信号と前記 BIST モード指示信号とに応答して、前記メモリに入力データと制御信号とを前記スイッチ手段を介して発生するとともに、前記入力データを内部に保存する BIST 情報信号発生部と、
(a-2) 前記 BIST 情報信号発生部と相互通信し、前記スイッチ手段へテストするメモリのアドレスを発生するアドレス発生部と、
(a-3) 前記 BIST 情報信号発生部で発生するメモリ入力データと前記メモリから読出されたメモリ出力データとを比較して、前記メモリの良否を示す不良指示信号を発生する比較器と、
(a-4) 前記メモリ入力データとメモリ出力データが相異なる時のメモリのアドレスを保存する不良アドレス表示部とを具備し、
前記アドレス発生部 (a-2) は、
(a-2-1) 前記メモリにデータを書き込むモード、あるいは前記メモリからデータが読出されるモードの変化を指示するステージカウンターと、
(a-2-2) 前記メモリのアドレスを順次に増加または減少させながら指定するアドレスカウンターとを具備し、
前記不良アドレス表示部 (a-4) は、
(a-4-1) 前記メモリの不良が発生するまでの発生クロック数をカウントするクロックカウンターと、
(a-4-2) 前記クロックカウンターの発生クロック数を保存するクロック数レジスターとを具備し、
前記BIST情報発生手段(a)は、前記メモリに書込まれたデータと前記メモリより出力されるデータとを比較して、不良が生じたセルのアドレスを検出して表示することを特徴とする複合半導体メモリ装置。