JP3742008B2 - スイッチング電源装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、直流電圧を所望の電圧に変換し、電子機器に供給するスイッチング電源装置に関する。
【０００２】
【従来の技術】
従来、図１７（ａ），（ｂ）に示すようなＭＯＳ−ＦＥＴを同期整流素子に用いたカレントダブラ同期整流回路を備えたスイッチング電源装置があった。図１７（ａ）に示すスイッチング電源装置は、トランス１の１次側にプシュプル回路２を設けたものであり、図１７（ｂ）に示すスイッチング電源装置は、トランス１の１次側にハーフブリッジ回路３を設けたものである。そして、このトランス１の２次側には、カレントダブラ同期整流回路４が各々設けられ、図１８に示すような動作により同期整流を行う。このカレントダブラ同期整流回路４は、図１７に示すように、トランス１の２次側には、ソース同士が接続された同期整流素子であるＭＯＳ−ＦＥＴＱ１，Ｑ２の各ドレインが接続され、ＦＥＴＱ１，Ｑ２の各ドレイン間には、コイルＬ１，Ｌ２連結され、コイルＬ１，Ｌ２とＦＥＴＱ１，Ｑ２のソース間に出力コンデンサＣｏが並列に接続されている。
【０００３】
このカレントダブラ同期整流回路４は、全波整流回路と比較して、トランスにセンタータップがない、トランスの構成が簡単、トランスを通して伝搬する電流が１／２である、出力コンデンサ上でリップル電流がキャンセルされる等の利点を備えている。
【０００４】
従来のカレントダブラ同期整流回路４の動作について、図１８を基にして説明する。ここで図１８の（ａ）はトランス１の２次側の出力電圧ＶＴ、（ｂ）はＦＥＴＱ１のゲート−ソース間電圧ＶＧＳ（Ｑ１）、（ｃ）はＦＥＴＱ２のゲート−ソース間電圧ＶＧＳ（Ｑ２）、（ｄ）はコイルＬ１の電流Ｉ（Ｌ１）、（ｅ）はコイルＬ２の電流Ｉ（Ｌ２）、（ｆ）はＦＥＴＱ１のドレイン電流Ｉ（Ｑ１）、（ｇ）はＦＥＴＱ２のドレイン電流Ｉ（Ｑ２）である。
【０００５】
このカレントダブラ同期整流回路４の動作は、図１８の期間Ａにおいて、トランス１の２次側に正極性の電圧が出力され、この電圧によりＦＥＴＱ２の入力容量Ｃｉｓｓは、ゲートがプラスとなる電位に充電され、ＦＥＴＱ２がオンする。また、ＦＥＴＱ１の入力容量Ｃｉｓｓはゲートがマイナスとなる電位に充電されるため、オフ状態のままとなる。そして、トランス１の２次側から出力された電流は、トランス１、コイルＬ１、コンデンサＣｏ、ＦＥＴＱ２、トランス１の経路を流れる。このときコイルＬ２から出力された電流は、コイルＬ２、コンデンサＣｏ、ＦＥＴＱ２、コイルＬ２の経路を流れる。従って、この期間は、コイルＬ１がエネルギーを蓄え、コイルＬ２はエネルギーを放出している状態である。
【０００６】
次に期間Ｂにおいては、トランス１の２次側に電圧が出力されなくなり、期間Ａで充電されたＦＥＴＱ２の入力容量Ｃｉｓｓが放電され、ＦＥＴＱ２がオフする。またＦＥＴＱ１の入力容量Ｃｉｓｓは、期間Ａでゲートがマイナスとなる電位に充電されていたため、これも放電するがＦＥＴＱ１はオフのままである。そして、トランス１から電流が出力されないため、コイルＬ１，Ｌ２は、ともにエネルギーを放出する状態となる。このときコイルＬ１から出力された電流は、コイルＬ１、コンデンサＣｏ、ＦＥＴＱ１、コイルＬ１の経路を流れ、コイルＬ２から出力された電流は、コイルＬ２、コンデンサＣｏ、ＦＥＴＱ２、コイルＬ２の経路を流れる。また、ＦＥＴＱ１，Ｑ２は、オフ状態にあるため、電流は図１９に示すようにＦＥＴＱ１，Ｑ２の寄生ダイオードＤｑを通過する。
【０００７】
そして、期間Ｃの、トランス１の２次側に負極性の電圧が出力されると、ＦＥＴＱ１の入力容量Ｃｉｓｓはゲートがプラスになる電位に充電され、ＦＥＴＱ１がオンする。また、ＦＥＴＱ２の入力容量Ｃｉｓｓは、ゲートがマイナスとなる電位に充電されるため、ＦＥＴＱ２は、オフ状態のままとなる。そしてトランス１の２次側から出力された電流は、コイルＬ１、コンデンサＣｏ、ＦＥＴＱ１、コイルＬ１の経路を流れる。従って、この期間は、コイルＬ２はエネルギーを蓄え、コイルＬ１はエネルギーを放出している状態である。
【０００８】
さらに期間Ｄとなると、期間Ｂと同様にトランス１の２次側に電圧が出力されなくなり、期間Ｃで充電されたＦＥＴＱ１の入力容量Ｃｉｓｓが放電され、ＦＥＴＱ１がオフする。またＦＥＴＱ２の入力容量Ｃｉｓｓは期間Ｃでゲートがマイナスとなる電位に充電されていたため、これも放電するがＦＥＴＱ２はオフのままである。そして、トランス１から電流が出力されないため、コイルＬ１，Ｌ２は、ともにエネルギーを放出する状態となる。このときコイルＬ１から出力された電流は、コイルＬ１、コンデンサＣｏ、ＦＥＴＱ１、コイルＬ１の経路を流れ、コイルＬ２から出力された電流は、コイルＬ２、コンデンサＣｏ、ＦＥＴＱ２、コイルＬ２の経路を流れる。また、ＦＥＴＱ１，Ｑ２は、オフ状態にあるため、電流はＦＥＴＱ１，Ｑ２の寄生ダイオードＤｑを通過する。
【０００９】
【発明が解決しようとする課題】
上記従来の技術の場合、同期整流用ＦＥＴＱ１，Ｑ２を電流が通過する期間において、ＦＥＴＱ１，Ｑ２がオフする期間Ｂ，Ｄが存在する。この期間Ｂ，Ｄは、図１９に示すように、ＦＥＴＱ１，Ｑ２の寄生ダイオードＤｑを電流が流れるため、寄生ダイオードＤｑの順方向電圧による損失が発生し、ＦＥＴＱ１，Ｑ２による損失が増大してしまうという問題があった。
【００１０】
この発明は、上記の従来の技術に鑑みてなされたもので、カレントダブラ同期整流回路を備え、簡単な構成で電力損失の少ない高効率なスイッチング電源装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この発明は、プシュプル回路、ハーフブリッジ回路、もしくはこれらの回路で駆動された場合と同様の電圧をトランスの２次側に発生させる駆動回路をそのトランスの１次側に備え、上記トランスの２次側にカレントダブラ同期整流回路を有し、このカレントダブラ同期整流回路の同期整流素子をＭＯＳ−ＦＥＴもしくはこれと同様の機能を有した素子により構成して同期整流を行うスイッチング電源装置であって、上記カレントダブラ同期整流回路の第一、第二のチョークコイルの各々にサブ巻線を設け、その第一のチョークコイルに設けた第一のサブ巻線の一端と第一の同期整流素子のゲートを接続し、上記第一のサブ巻線の他端と上記第一の同期整流素子のソースを接続し、第二のチョークコイルに設けた第二のサブ巻線の一端と第二の同期整流素子のゲートを接続し、上記第二のサブ巻線の他端と上記第二の同期整流素子のソースを接続したスイッチング電源装置である。
【００１２】
この発明のスイッチング電源装置は、上記トランスから正極性の電圧が出力されるときは、一方のチョークコイルの極性が反転し、他方は変化しない。またトランスから負極性の電圧が出力されるときは、逆に前記の極性が反転しなかったチョークコイルの極性が反転し、極性が反転した方のチョークコイルの極性は変化しない。このチョークコイルの極性を、チョークコイルに設けたサブ巻線から取り出し、同期整流用ＦＥＴのゲートを駆動することにより、同期整流用ＦＥＴに電流が流れる期間の全てにおいて同期整流用ＦＥＴをオンさせることが可能となり、同期整流用ＦＥＴの寄生ダイオードを電流が流れて損失が増加するという問題を解決することができる。
【００１３】
またこの発明は、上記カレントダブラ同期整流回路の第一、第二のチョークコイルの各々にサブ巻線を設け、その第一のチョークコイルに設けた第一のサブ巻線の一端に第一のコンデンサの一端を接続し、この第一のコンデンサの他端と第一の同期整流素子のゲートを接続し、上記第一のサブ巻線の他端と上記第一の同期整流素子のソースを接続し、第二のチョークコイルに設けた第二のサブ巻線の一端に第二のコンデンサの一端を接続し、この第二のコンデンサの他端と第二の同期整流素子のゲートを接続し、上記第二のサブ巻線の他端と上記第二の同期整流素子のソースを接続し、上記第一、第二の同期整流素子の各ゲートとソース間に各々ダイオードを接続し、各ダイオードは、アノードが上記第一、第二の同期整流素子のソースに接続しカソードが上記第一、第二の同期整流素子のゲートに接続したスイッチング電源装置である。これにより、チョークコイルのサブ巻線の巻き数を減らすことができるようにしたものである。
【００１４】
また、上記各同期整流素子のゲートの前段に、ゲートの破壊電圧以下の電圧を出力する電圧制限回路を設けてもよい。電圧制限回路は、ゲートの破壊電圧以下の電圧を出力する電源回路であり、この回路により、同期整流用ＦＥＴに電流が流れる期間の全てにおいて、同期整流用ＦＥＴをオンさせることができるとともに、スイッチング電源装置の入力電圧範囲を広げることが可能となる。
【００１５】
上記電圧制限回路は、上記各サブ巻線に一端が接続された上記各コンデンサの他端と上記各同期整流素子のゲートとの間に各々トランジスタを設け、この各トランジスタのエミッタを上記各同期整流素子のゲートに接続し、上記各トランジスタのコレクタを上記各コンデンサの端子に接続し、上記各トランジスタのベースに各々基準電圧発生部を接続するとともに、上記各トランジスタのエミッタとコレクタ間に各々ダイオードを接続し、この各ダイオードは、上記各トランジスタのエミッタにアノードを接続し、コレクタにカソードを接続したものである。
【００１６】
また、上記電圧制限回路は、上記各サブ巻線に一端が接続された上記各コンデンサの他端と上記各同期整流素子のゲートとの間に各々ＭＯＳ−ＦＥＴを設け、この各ＭＯＳ−ＦＥＴのソースを上記各同期整流素子のゲートに接続しドレインを上記各コンデンサの端子に接続し、上記各ＭＯＳ−ＦＥＴのゲートに各々基準電圧発生部を接続したものである。
【００１７】
さらに、上記各同期整流素子のゲートとソース間に各々放電回路を設け、この各放電回路を上記トランスからの信号により駆動するものである。これにより、トランスから、第一、第二同期整流素子を経てトランスへ流れる貫通電流を制御することができる。また、上記放電回路を、上記トランスの１次側から絶縁された回路を介して駆動するようにしても良い。
【００１８】
【発明の実施の形態】
以下、この発明の実施の形態について図面に基づいて説明する。図１、図２は、この発明の第一実施形態のスイッチング電源装置を示すもので、このスイッチング電源装置１０は、トランス１２の２次側にカレントダブラ同期整流回路１４が各々設けられている。カレントダブラ同期整流回路１４は、図１に示すように、トランス１２の２次側に、ソース同士が接続された同期整流素子であるＭＯＳ−ＦＥＴＱ１，Ｑ２の各ドレインが接続され、このＦＥＴＱ１，Ｑ２の各ドレイン間には、チョークコイルＬ１，Ｌ２連結され、チョークコイルＬ１，Ｌ２とＦＥＴＱ１，Ｑ２のソース間に出力コンデンサＣｏが並列に接続されている。また、チョークコイルＬ１，Ｌ２には、各々サブ巻線ＬＳ１，ＬＳ２が設けられ、サブ巻線ＬＳ１，ＬＳ２の一端と同期整流素子であるＭＯＳ−ＦＥＴＱ１，Ｑ２の各ゲートが接続され、各サブ巻線ＬＳ１，ＬＳ２の他端と、ＦＥＴＱ１，Ｑ２の各ソースが接続されている。
【００１９】
次に、この実施形態のカレントダブラ同期整流回路１４の動作について、図２を基にして説明する。ここで図２の（ａ）はトランス１２の２次側の出力電圧ＶＴ、（ｂ）はチョークコイルＬ１の電圧Ｖ（Ｌ１）、（ｃ）はチョークコイルＬ２の電圧Ｖ（Ｌ２）、（ｄ）はコイルＬ１の電流Ｉ（Ｌ１）、（ｅ）はコイルＬ２の電流Ｉ（Ｌ２）、（ｆ）はＦＥＴＱ１のドレイン電流Ｉ（Ｑ１）、（ｇ）はＦＥＴＱ２のドレイン電流Ｉ（Ｑ２）、（ｈ）はＦＥＴＱ１のゲート−ソース間電圧ＶＧＳ（Ｑ１）、（ｉ）はＦＥＴＱ２のゲート−ソース間電圧ＶＧＳ（Ｑ２）である。
【００２０】
このカレントダブラ同期整流回路１４の動作は、図２の期間Ａにおいて、トランス１２の２次側に正極性の電圧が出力される。このとき、トランス１２の２次側から出力された電流は、トランス１２、チョークコイルイＬ１、コンデンサＣｏ、ＦＥＴＱ２、トランス１２の経路を流れる。またチョークコイルＬ２から出力された電流は、チョークコイルＬ２、コンデンサＣｏ、ＦＥＴＱ２、チョークコイルＬ２の経路を流れる。従って、チョークコイルＬ１の極性は、図１のドットのある端子がプラスとなり、サブ巻線ＬＳ１もドットのある端子からプラスの電圧が出力される。このサブ巻線ＬＳ１の電圧により、ＦＥＴＱ１の入力容量Ｃｉｓｓはマイナスに充電され、ＦＥＴＱ１はオフする。チョークコイルＬ２の極性は、ドットのある端子がマイナスであるため、チョークコイルＬ２のサブ巻線ＬＳ２の極性もドットのある端子がマイナスとなっている。サブ巻線ＬＳ２のドットのある端子がＦＥＴＱ２のソースに、反対側のプラスの端子がＦＥＴＱ２のゲートに接続されているので、ＦＥＴＱ２の入力容量Ｃｉｓｓはプラスに充電されており、ＦＥＴＱ２はオンしている。
【００２１】
次に期間Ｂにおいては、トランス１２の２次側に電圧が出力されなくなり、チョークコイルＬ１の極性は期間Ａのときから反転し、ドットのある端子がマイナスとなる。このときチョークコイルＬ１のサブ巻線ＬＳ１の極性も反転し、ドットのある端子がマイナスとなる。サブ巻線ＬＳ１の極性が反転すると、ＦＥＴＱ１の入力容量Ｃｉｓｓはプラスに充電され、ＦＥＴＱ１はオンする。また、チョークコイルＬ２の極性は期間Ａから変化しないため、ＦＥＴＱ２はオンの状態のままである。このときチョークコイルＬ１から出力された電流は、チョークコイルＬ１、コンデンサＣｏ、ＦＥＴＱ１、チョークコイルＬ１の経路を流れ、チョークコイルＬ２から出力された電流は、チョークコイルＬ２、コンデンサＣｏ、ＦＥＴＱ２、チョークコイルＬ２の経路を流れる。
【００２２】
そして、期間Ｃにおいて、トランス１２の２次側に負極性の電圧が出力されると、チョークコイルＬ２の極性が反転し、ドットのある端子がプラスとなる。このとき、チョークコイルＬ２のサブ巻線ＬＳ２の極性もドットのある端子がプラスとなる。サブ巻線ＬＳ２の極性が反転したため、ＦＥＴＱ２の入力容量Ｃｉｓｓはマイナスに充電され、ＦＥＴＱ２はオフする。このとき、トランス１２の２次側のドットのない端子から出力された電流は、チョークコイルＬ２、コンデンサＣｏ、ＦＥＴＱ２、チョークコイルＬ２の経路を流れる。また、チョークコイルＬ１の極性は期間Ｂから変化しないため、ＦＥＴＱ１はオンの状態のままである。
【００２３】
さらに、期間Ｄにおいては、トランス１２の２次側に電圧が出力されなくなり、チョークコイルＬ２の極性は、期間Ｃのときから反転し、ドットのある端子がマイナスとなる。このとき、チョークコイルＬ２のサブ巻線ＬＳ２の極性も反転し、ドットのある端子がマイナスとなる。サブ巻線ＬＳ２の極性が反転したため、ＦＥＴＱ２の入力容量Ｃｉｓｓはプラスに充電され、ＦＥＴＱ２はオンする。また、チョークコイルＬ１の極性は期間Ｃから変化しないため、ＦＥＴＱ１はオンの状態のままである。このときチョークコイルＬ１から出力された電流は、チョークコイルＬ１、コンデンサＣｏ、ＦＥＴＱ１、チョークコイルＬ１の経路を流れ、チョークコイルＬ２から出力された電流は、チョークコイルＬ２、コンデンサＣｏ、ＦＥＴＱ２、チョークコイルＬ２の経路を流れる。
【００２４】
以上述べたようにこの実施形態では、カレントダブラ同期整流回路１４の出力チョークコイルＬ１，Ｌ２の極性の反転する期間と、同期整流素子であるＦＥＴＱ１，Ｑ２に電流が流れる期間が一致することを利用して、ＦＥＴＱ１，Ｑ２のオン／オフを制御することができる。
【００２５】
この実施形態のカレントダブラ同期整流回路１４は、同期整流用のＦＥＴＱ１，Ｑ２に電流が流れる期間にＦＥＴＱ１，Ｑ２がオフしてしまうことがなく、ＦＥＴＱ１，Ｑ２に電流が流れる期間のすべてにおいてＦＥＴＱ１，Ｑ２をオンさせることが可能であり、寄生ダイオードを電流が流れることによる損失がなく、このスイッチング電源装置１０の効率を向上させることができる。
【００２６】
次にこの発明の第二実施形態について図３、図4を基にして説明する。ここで上記実施形態と同様の部材は同一の符号を付して説明を省略する。この実施形態のスイッチング電源装置２０は、トランス１２の２次側にカレントダブラ同期整流回路２４が設けられている。カレントダブラ同期整流回路２４は、図３に示すように、トランス１２の２次側に、ソース同士が接続された同期整流素子であるＭＯＳ−ＦＥＴＱ１，Ｑ２の各ドレイン接続され、このＦＥＴＱ１，Ｑ２の各ドレイン間には、チョークコイルＬ１，Ｌ２連結され、チョークコイルＬ１，Ｌ２とＦＥＴＱ１，Ｑ２のソース間に出力コンデンサＣｏが並列に接続されている。
【００２７】
また、チョークコイルＬ１，Ｌ２には、各々サブ巻線ＬＳ１，ＬＳ２が設けられ、サブ巻線ＬＳ１，ＬＳ２の一端には各々コンデンサＣ１，Ｃ２の一端が接続され、各コンデンサＣ１，Ｃ２の他端が、各々同期整流素子であるＦＥＴＱ１，Ｑ２の各ゲートに接続されている。各サブ巻線ＬＳ１，ＬＳ２の他端は、ＦＥＴＱ１，Ｑ２の各ソースに接続されている。さらに、ＦＥＴＱ１，Ｑ２のゲートとソース間には、各々ダイオードＤ１，Ｄ２が接続され、ダイオードＤ１，Ｄ２は、各々のアノードがＦＥＴＱ１，Ｑ２のソースに接続され、ダイオードＤ１，Ｄ２の各カソードが各ＦＥＴＱ１，Ｑ２のゲートに各々接続されている。
【００２８】
ここで、上記第一実施形態の場合のチョークコイルＬ１，Ｌ２とサブ巻線ＬＳ１，ＬＳ２の巻き数比を考える。まず、ＦＥＴＱ１がオンである期間は、チョークコイルＬ１のドットのある側がマイナスで、反対側がプラスである。このときチョークコイルＬ１に発生する電圧は、出力電圧Ｖoutとほぼ等しい。サブ巻線ＬＳ１は、チョークコイルＬ１のサブ巻線であるので、チョークコイルＬ１とサブ巻線ＬＳ１の巻き数比に比例した電圧がサブ巻線ＬＳ１に発生する。ここで、ＦＥＴＱ１がオンするためには、ゲートに閾値電圧以上の電圧を与える必要があり、サブ巻線ＬＳ１に閾値以上の電圧を発生させてやる必要がある。
【００２９】
ＦＥＴＱ１をオンさせたい期間にチョークコイルＬ１に発生する電圧は、出力電圧Ｖoutとほぼ等しいので、チョークコイルＬ１，Ｌ２との巻き数比に適当な値を選択して、サブ巻線ＬＳ１にＦＥＴＱ１の閾値以上の電圧を発生させるようにする。即ち、出力電圧が低いスイチング電源の場合には、チョークコイルＬ１に対するサブ巻線ＬＳ１の巻き数比が大きくなる。同様に、サブ巻線ＬＳ２の巻き数比が大きくなるものである。
【００３０】
従って、上記第一実施形態の回路において、出力電圧の低いスイッチング電源の場合、チョークコイルのサブ巻線の巻き数を多くしなければならないという問題がある。
【００３１】
そこで、この実施形態では、上記の構成により、ＦＥＴＱ１がオフの期間（サブ巻線ＬＳ１のドットのある端子がプラスとなる期間）に、サブ巻線ＬＳ１に発生する電圧をコンデンサＣ１に蓄えることにより、ＦＥＴＱ１がオンの期間は、サブ巻線ＬＳ１の電圧にコンデンサＣ１の電圧が加えられた電圧でＦＥＴＱ１のゲートが駆動される。同様にＦＥＴＱ２も、サブ巻線ＬＳ２の電圧にコンデンサＣ２の電圧が加えられた電圧でゲートが駆動される。
【００３２】
この実施形態のカレントダブラ同期整流回路２４の動作について、図４を基にして説明する。ここで、図４の（ａ）はトランス１２の２次側の出力電圧ＶＴ、（ｂ）はチョークコイルＬ１の電圧Ｖ（Ｌ１）、（ｃ）はチョークコイルＬ２の出力電圧Ｖ（Ｌ２）、（ｄ）はコイルＬ１の電流Ｉ（Ｌ１）、（ｅ）はコイルＬ２の電流Ｉ（Ｌ２）、（ｆ）はＦＥＴＱ１のドレイン電流Ｉ（Ｑ１）、（ｇ）はＦＥＴＱ２のドレイン電流Ｉ（Ｑ２）、（ｈ）はＦＥＴＱ１のゲート−ソース間電圧ＶＧＳ（Ｑ１）、（ｉ）はＦＥＴＱ２のゲート−ソース間電圧ＶＧＳ（Ｑ２）である。
【００３３】
このカレントダブラ同期整流回路２４の動作は、図４の期間Ａにおいて、トランス１２の２次側に正極性の電圧が出力される。このとき、チョークコイルＬ１の極性は、図３のドットのある端子がプラスとなり、サブ巻線ＬＳ１もドットのある端子からプラスの電圧が出力される。サブ巻線ＬＳ１からの電流の流れは、ＦＥＴＱ１の入力容量Ｃｉｓｓに電荷がある場合は、サブ巻線ＬＳ１のドットのある端子、ＦＥＴＱ１のソースからゲート、コンデンサＣ１、サブ巻線ＬＳ１のドットのない端子へとなる。また、ＦＥＴＱ１の入力容量Ｃｉｓｓに電荷が無い場合は、サブ巻線ＬＳ１のドットのある端子、ＦＥＴＱ１側のダイードＤ１、コンデンサＣ１，サブ巻線ＬＳ１のドットのない端子へとなる。これにより、コンデンサＣ１は、ドットのある端子がプラスになる方向に充電される。このとき、ＦＥＴＱ１の入力容量Ｃｉｓｓは放電された状態となるので、ＦＥＴＱ１はオフとなる。
【００３４】
また、このときのチョークコイルＬ２の極性は、ドットのある端子がマイナスであるため、チョークコイルＬ２のサブ巻線ＬＳ２の極性もドットのある端子がマイナスとなっている。なお、期間Ｃに相当する期間ではコンデンサＣ２は、ドットのある端子がプラスとなる方向に充電されている。また、サブ巻線ＬＳ２のドットのある端子はＦＥＴＱ２のソースに、反対側の端子はコンデンサＣ２のドットのない端子に接続されているので、サブ巻線ＬＳ２にコンデンサＣ２の電圧を加えた電圧がＦＥＴＱ２のゲートに印加され、ＦＥＴＱ２はオン状態となっている。
【００３５】
次に期間Ｂにおいては、トランス１２の２次側に電圧が出力されなくなり、チョークコイルＬ１の極性は期間Ａのときから反転し、ドットのある端子がマイナスとなる、このときチョークコイルＬ１のサブ巻線ＬＳ１の極性も反転し、ドットのある端子がマイナスとなる。期間Ａでは、コンデンサＣ１はドットのある端子がプラスになるよう充電されているので、サブ巻線ＬＳ１に発生する電圧にコンデンサＣ１の電圧を加えた電圧がＦＥＴＱ１のゲートに印加され、ＦＥＴＱ１はオン状態となる。また、チョークコイルＬ２の極性は期間Ａから変化しないため、ＦＥＴＱ２はオンの状態のままである。
【００３６】
そして、期間Ｃにおいて、トランス１２の２次側に負極性の電圧が出力されると、チョークコイルＬ２の極性が反転し、ドットのある端子がプラスとなる。このとき、チョークコイルＬ２のサブ巻線ＬＳ２の極性もドットのある端子がプラスとなる。サブ巻線ＬＳ２からの電流の流れは、ＦＥＴＱ２の入力容量Ｃｉｓｓに電荷がある場合は、サブ巻線ＬＳ２のドットのある端子、ＦＥＴＱ２のソースからゲート、コンデンサＣ２、サブ巻線ＬＳ２のドットのない端子へとなる。また、ＦＥＴＱ２の入力容量Ｃｉｓｓに電荷が無い場合は、サブ巻線ＬＳ２のドットのある端子、ＦＥＴＱ２側のダイードＤ２、コンデンサＣ２、サブ巻線ＬＳ２のドットのない端子へとなる。これにより、コンデンサＣ２は、ドットのある端子がプラスになる方向に充電される。このとき、ＦＥＴＱ２の入力容量Ｃｉｓｓは放電された状態となるので、ＦＥＴＱ２はオフとなる。またこのとき、チョークコイルＬ１の極性は、期間Ｂから変化しないため、ＦＥＴＱ１はオン状態のままである。
【００３７】
さらに、期間Ｄにおいては、トランス１２の２次側に電圧が出力されなくなり、チョークコイルＬ２の極性は、期間Ｃのときから反転し、ドットのある端子がマイナスとなる。このとき、チョークコイルＬ２のサブ巻線ＬＳ２の極性も反転し、ドットのある端子がマイナスとなる。期間Ｃでは、コンデンサＣ２は、ドットのある端子がプラスになるよう充電されているので、サブ巻線ＬＳ２に発生する電圧にコンデンサＣ２の電圧を加えた電圧が、ＦＥＴＱ２のゲートに印加され、ＦＥＴＱ２はオン状態となる。チョークコイルＬ１の極性は期間Ｃから変化しないため、ＦＥＴＱ１はオンの状態のままである。
【００３８】
以上述べたようにこの実施形態では、トランス１２から電圧が出力されているときにチョークコイルＬ１，Ｌ２のサブ巻線ＬＳ１，ＬＳ２から出力される電圧で、ＦＥＴＱ１，Ｑ２をオフさせるとともに、その電圧をコンデンサＣ１，Ｃ２に蓄える。そして、ＦＥＴＱ１，Ｑ２をオンさせるときにコンデンサＣ１，Ｃ２に蓄えた電圧とチョークコイルＬ１，Ｌ２のサブ巻線ＬＳ１，ＬＳ２から出力される電圧を利用し、出力電圧が低いスイッチング電源装置であっても、サブ巻線ＬＳ１，ＬＳ２の巻き数比を大きくすることなくＦＥＴＱ１，Ｑ２を駆動することができるものである。
【００３９】
次にこの発明の第三実施形態について図５、図６を基にして説明する。ここで上記実施形態と同様の部材は同一の符号を付して説明を省略する。この実施形態のスイッチング電源装置３０のカレントダブラ同期整流回路３４は、図３に示す回路構成の、ダイオードD１のカソードとＦＥＴＱ１のゲートとの間及びダイオードD２とＦＥＴＱ２との間に、各々電圧制限回路２２，２３を設けたものである。電圧制限回路２２，２３は、ＦＥＴQ１，Q２のゲート破壊電圧以下の電圧を出力するものである。
【００４０】
電圧制限回路２２，２３は、図６に示すように、基準電圧発生部２５をツェナダイオードＺＤ１１、コンデンサＣ１１により構成し、電圧制限回路２２は、基準電圧発生部２５が抵抗Ｒ１１を介してトランジスタＴｒ１１のベースに接続され、トランジスタＴｒ１１のエミッタがＦＥＴＱ１のゲートに接続され、コレクタがコンデンサＣ１を介してサブ巻線ＬＳ１に接続されている。トランジスタＴｒ１１のエミッタとコレクタ間には、ダイオードＤ１１が設けられ、トランジスタＴｒ１１のエミッタにダイオードＤ１１のアノードが接続され、コレクタにカソードが接続されている。
【００４１】
電圧制限回路２３も同様に、基準電圧発生部２５が抵抗Ｒ１２を介してトランジスタＴｒ１２のベースに接続され、トランジスタＴｒ１２のエミッタがＦＥＴＱ２のゲートに接続され、コレクタがコンデンサＣ２を介してサブ巻線ＬＳ２に接続されている。トランジスタＴｒ１２のエミッタとコレクタ間には、ダイオードＤ１２が設けられ、トランジスタＴｒ１２のエミッタにダイオードＤ１２のアノードが接続され、コレクタにカソードが接続されいる。
【００４２】
ここで、電圧制限回路２２，２３を設ける理由について以下に説明する。例えば、ＦＥＴＱ１のゲート電圧は、トランス１２の２次側から出力がないときにはコンデンサＣ１に蓄えられた電圧で駆動される。コンデンサＣ１の電圧は、トランス１２の２次側から正極性の電圧が出力されているときに、サブ巻線ＬＳ１に発生する電圧である。サブ巻線ＬＳ１に発生する電圧は、「チョークコイルＬ１に印加された電圧」と、「チョークコイルＬ１とサブ巻線ＬＳ１の巻き数比」の積である。チョークコイルに印加される電圧は、「トランス１２から出力される電圧」から、「スイッチング電源の出力Ｖout」を引いた値である。
【００４３】
また、トランス１２の２次側から電圧が出力されていないとき、もしくは負極性の電圧が出力されているときには、ＦＥＴＱ１のゲートは、「Ｃ１に蓄えられた電圧」に「サブ巻線ＬＳ１から発生する電圧」が加えられた電圧で駆動される。このとき、サブ巻線ＬＳ１に発生する電圧は、「チョークコイルＬ１の電圧」と「チョークコイルＬ１とサブ巻線ＬＳ１の巻き数比」の積である。このときのチョークコイルＬ１の電圧は、このスイッチング電源の出力電圧にほぼ等しい。そして、ＦＥＴＱ２も、チョークコイルＬ２，サブ巻線ＬＳ２においても同様の動作、作用をするものである。
【００４４】
従って、上記第二実施形態のスイッチング電源回路では、スイッチング電源装置の入力電圧が高くなると、同期整流用ＦＥＴＱ１，Ｑ２のゲートの駆動電圧も上昇する。しかし、ＦＥＴはゲートの耐圧が１０〜２０Ｖ程度の低い耐圧のものが多く、上記第二実施形態のカレントダブラ同期整流回路２４の場合、同期整流用ＦＥＴのゲートの破壊電圧によってその入力電圧の上限が決定される。
【００４５】
そこで、この実施形態のように、同期整流用のＦＥＴＱ１，Ｑ２のゲートに電圧制限回路２２，２３を設けることにより、ＦＥＴＱ１，Ｑ２のゲート耐圧を超える電圧が、ＦＥＴＱ１，Ｑ２のゲートに印加されないようにすることができる。さらに、スイッチング電源３０では、チョークコイルＬ１とサブ巻線ＬＳ１、及びチョークコイルＬ２とサブ巻線ＬＳ２に、各々適当な巻数比を設定することで、電圧制限回路２２，２３により、ＦＥＴＱ１，Ｑ２のゲートには、常に一定の電圧が印加されることになり、幅広い入力電圧範囲をもつスイッチング電源装置を構成することができる。
【００４６】
次に、この実施形態のスイッチング電源装置３０の動作を説明する。この実施形態では、電圧制限回路２２，２３に共通に設けられた基準電圧発生部２５により、電圧制限回路２２においては、サブ巻線ＬＳ１のドットがない端子にプラスの電圧が発生している期間に供給される電流によって発生するツェナ電圧により基準電圧を出力する。そして、サブ巻線ＬＳ１のドットのある端子にプラスの電圧が出力されている期間においては、ツェナダイオードＺＤ１１に並列に接続されたコンデンサＣ１１により基準電圧が出力される。
【００４７】
そして、サブ巻線ＬＳ１のドットのない端子にプラスの電圧が発生している期間は、ＦＥＴＱ１の入力容量Ｃｉｓｓを充電する動作となる。このとき、ＦＥＴＱ１の入力容量Ｃｉｓｓを充電する電流は、トランジスタＴｒ１１のコレクタからエミッタを通過する。トランジスタＴｒ１１のコレクタからエミッタに電流（以下、コレクタ電流という）が流れるためには、ベースからエミッタに電流（以下、ベース電流という）が流れる必要がある。
【００４８】
サブ巻線ＬＳ１のドットのない端子にプラスの電圧が発生している期間の初期においては、ＦＥＴＱ１の入力容量Ｃｉｓｓの電圧が、基準電圧発生部２５の電圧よりも低いために、トランジスタＴｒ１１は、ベース電流が流れることによりコレクタ電流も流れるため、ＦＥＴＱ１の入力容量Ｃｉｓｓに充電電流が流れる。
【００４９】
そして、ＦＥＴＱ１の入力容量Ｃｉｓｓの充電が進み、入力容量Ｃｉｓｓの電圧が上昇し基準電圧に近づくと、トランジスタＴｒ１１のベース電流が減少する。基準電圧からトランジスタＴｒ１１のベースの閾値電圧（一般的なトランジスタでは０．５Ｖ前後）を引いた値に達すると、トランジスタＴｒ１１のベース電流が流れなくなり、ベース電流が停止することで、コレクタ電流が停止する。よって、サブ巻線ＬＳ１に発生する電圧やコンデンサＣ１に蓄えられている電圧にかかわりなく、ＦＥＴＱ１の入力容量Ｃｉｓｓは、基準電圧発生部２５の基準電圧からトランジスタＴｒ１１のベースの閾値電圧を引いた値以上には充電されない。
【００５０】
以上の動作において、トランジスタＴｒ１１のコレクタに印加される電圧は、サブ巻線ＬＳ１に発生する電圧とコンデンサＣ１に蓄えられた電圧が加えられた値である。サブ巻線ＬＳ１に発生する電圧は、スイッチング電源装置３０の出力電圧に比例し、コンデンサＣ１に蓄えられる電圧は、スイッチング電源装置３０の入力電圧に比例して増減する。即ち、スイッチング電源装置３０の入力電圧が高くなると、トランジスタＴｒ１１のコレクタに加えられる電圧も高くなるが、コレクタ電圧が高くなっても、この実施形態の回路においては、ＦＥＴＱ１のゲートに印加される電圧の最大値は一定になる。従って、スイッチング電源装置３０の入力電圧を高くしてもＦＥＴＱ１を破壊することはない。
【００５１】
ＦＥＴＱ１の入力容量Ｃｉｓｓが充電される過程で、ＦＥＴＱ２の入力容量Ｃｉｓｓは放電される。ＦＥＴＱ２の放電は、トランジスタＴｒ１２のコレクタとエミッタに並列に接続されたダイオードＤ１２を通して行われる。
【００５２】
また、電圧制限回路２３でも、サブ巻線ＬＳ２が上記と同様の状態において、上記と同様に作用する。このとき、ＦＥＴＱ１の放電は、トランジスタＴｒ１１のコレクタとエミッタに並列に接続されたダイオードＤ１１を通して行われる。
【００５３】
この実施形態のスイッチング電源装置３０によれば、同期整流用ＦＥＴＱ１，Ｑ２ゲートの耐圧に制限されず、幅広い入力電圧範囲をもつスイッチング電源装置を構成することができる。
【００５４】
なお、この実施形態の基準電圧発生部２５を図７に示すように、一対のツェナダイオードＺＤ１２，１３により、そのツェナ電圧を基準電圧としてもよい。これによっても同様の効果を得ることができ、回路構成をより簡単なものとすることができる。
【００５５】
次にこの発明の第四実施形態について図８を基にして説明する。ここで上記実施形態と同様の部材は同一の符号を付して説明を省略する。この実施形態のスイッチング電源装置４０のカレントダブラ同期整流回路４４は、図６と比較して、トランジスタＴｒ１１とダイオードＤ１１がＦＥＴＱ１１に、トランジスタＴｒ１２とダイオードＤ１２がＦＥＴＱ１２に置き換えられている。トランジスタＴｒ１１とＦＥＴＱ１１の機能の違いは、トランジスタＴｒ１１はベース電流が流れることによりコレクタ電流が流れる素子であるの対して、ＦＥＴＱ１１は、ゲートの電圧がソースの電圧よりも高い場合にドレインからソースに電流（以下ドレイン電流という）が流れる素子である。そして、ＦＥＴＱ１の入力容量Ｃｉｓｓを充電する動作において、サブ巻線ＬＳ１のドットのある端子がマイナスの極性を持つ期間の初期においては、ＦＥＴＱ１の入力容量Ｃｉｓｓの電圧が、基準電圧発生部２５の電圧よりも低いために、電圧制限回路２２のＦＥＴＱ１１のゲート電圧は、ソース電圧よりも高くドレイン電流が流れる。ドレイン電流が流れるためＦＥＴＱ１の入力容量Ｃｉｓｓに充電電流が流れる。
【００５６】
そして、ＦＥＴＱ１の入力容量Ｃｉｓｓの充電が進み、入力容量Ｃｉｓｓの電圧が上昇し基準電圧に近づくと、ＦＥＴＱ１１のソースの電圧が上昇する。入力容量Ｃｉｓｓの電圧が、基準電圧からＦＥＴＱ１１のゲートの閾値電圧を引いた値に達すると、ＦＥＴＱ１１のドレイン電流が流れなくなる。よって、サブ巻線ＬＳ１に発生する電圧やコンデンサＣ１に蓄えられている電圧にかかわりなく、ＦＥＴＱ１の入力容量Ｃｉｓｓは、基準電圧発生部２５の基準電圧からＦＥＴＱ１１のゲートの閾値電圧を引いた値以上には充電されない。
【００５７】
ＦＥＴＱ１の入力容量Ｃｉｓｓが充電される過程で、ＦＥＴＱ２の入力容量Ｃｉｓｓは放電される。ＦＥＴＱ２の放電は、ＦＥＴＱ１２の寄生ダイオードを通して行われる。また、図８の他方の電圧制限回路２３も同様に機能する。
【００５８】
この実施形態のスイッチング電源装置４０によっても、同期整流用ＦＥＴのゲート耐圧に制限されず、幅広い入力電圧範囲をもつスイッチング電源装置を構成することができる。
【００５９】
なお、この実施形態の基準電圧発生部２５を図９に示すように、一対のツェナダイオードＺＤ１２，１３により、そのツェナ電圧を基準電圧としてもよい。これによっても同様の効果を得ることができ、回路構成をより簡単なものとすることができる。
【００６０】
次に、この発明の第五実施形態について図１０を基にして説明する。ここで上記実施形態と同様の部材は同一の符号を付して説明を省略する。この実施形態のスイッチング電源装置５０のカレントダブラ同期整流回路５４は、図３に示す回路構成のＦＥＴＱ１，Ｑ２の各ゲートとソース間に並列に放電回路２６，２７を設け、放電回路２６，２７をトランス１２の信号により駆動させるものである。これにより、トランス１２、ＦＥＴＱ１，Ｑ２、トランス１２の経路を流れる貫通電流を抑えることができる。
【００６１】
ここで、この貫通電流について説明する。上記各実施形態では、チョークコイルＬ１，Ｌ２から発生する電圧の極性が変化することを利用して、同期整流用ＦＥＴのオン、及びオフを制御している。ＦＥＴＱ１がオフする期間は、トランス１２から正極性の電圧が出力されている期間であり、ＦＥＴＱ２がオフする期間は、トランス１２から負極性の電圧が出力されている期間である。トランス１２から出力がない期間はＦＥＴＱ１，Ｑ２共にオンしている。ここで、「トランス１２から出力がない期間」から「トランス１２から正極性の電圧が出力されている期間」に移行した瞬間を考える。この瞬間は、「ＦＥＴＱ１，Ｑ２共にオン」から「ＦＥＴＱ１がオフ、ＦＥＴＱ２はオン」に変わる瞬間である。ＦＥＴＱ１をオフさせるのは、チョークコイルＬ１の極性が変化したときであり、チョークコイルＬ１の極性が変化するには、トランス１２から出力された電圧がチョークコイルＬ１に印加されたときである。従って、この瞬間の動作は、「トランス１２から正極性の電圧が出力され」、「チョークコイルＬ１に電圧が印加され、極性が反転し」、「ＦＥＴＱ１の入力容量Ｃｉｓｓが放電し」、「ＦＥＴＱ１がオフする」という動作を行う。即ち、トランス１２から電圧が出力された瞬間は、ＦＥＴＱ１がすぐにオフできず、ＦＥＴＱ１，Ｑ２共にオンしている状態となり、トランス１２，ＦＥＴＱ１，ＦＥＴＱ２，トランス１２の経路を流れる貫通電流が流れることになる。スイッチング電源装置におけるこの貫通電流は、損失の増大を引き起こすものであり、極力少なくすべきものである。
【００６２】
以上述べたように、先の実施形態のスイッチング電源装置では貫通電流により、スイッチング電源装置の損失を増大させてしまう可能性があった。この実施形態では、この貫通電流を抑えるものである。
【００６３】
次に、この実施形態のスイッチング電源装置５０の動作について、以下に説明する。まず、ＦＥＴＱ１がオフする期間は、トランス１２から正極性の電圧が出力されている期間であり、ＦＥＴＱ１に接続した放電回路２６を、トランス１２から正極性の電圧が出力されている期間に駆動することで、ＦＥＴＱ１の入力容量Ｃｉｓｓを放電させる。同様に、ＦＥＴＱ２がオフする期間は、トランス１２から負極性の電圧が出力されている期間であり、ＦＥＴＱ２に接続した放電回路２７を、トランス１２から負極性の電圧が出力されている期間に駆動することで、ＦＥＴＱ２の入力容量Ｃｉｓｓを放電させる。
【００６４】
このとき、チョークコイルＬ１，Ｌ２の極性が反転することでＦＥＴＱ１，Ｑ２の入力容量Ｃｉｓｓが放電されてＦＥＴＱ１，Ｑ２がオフする速度よりも、トランス１２からの信号で放電回路２６，２７が駆動してＦＥＴＱ１，Ｑ２をオフする速度の方が速い。従って、トランス１２から電圧が出力されている期間に、ＦＥＴＱ１，Ｑ２が同時にオンしている時間を短くすることが可能であり、貫通電流を低減することができる。
【００６５】
なお、この放電回路２６，２７は、図１１に示すように、上述の図５に示す実施形態の電圧制限回路２２，２３を備えたスイッチング電源装置に設けても良い。この場合の電圧制限回路２２，２３と、放電回路２６，２７の回路構成の例を図１２に示す。この放電回路２６，２７は、トランジスタＴｒ２１，Ｔｒ２２のコレクタが各々ＦＥＴＱ１，Ｑ２のゲートに接続され、エミッタが各々ＦＥＴＱ１，Ｑ２のソースに接続されている。そして、トランジスタＴｒ２１，Ｔｒ２２のベースが、トランス１２の両端に接続されている。
【００６６】
これにより、同期整流用ＦＥＴＱ１，Ｑ２のゲート耐圧に制限されず、幅広い入力電圧範囲を有すると共に、貫通電流を抑え効率の良いスイッチング電源を構成することができる。
【００６７】
次に、この発明の第六実施形態について図１３を基にして説明する。ここで上記実施形態と同様の部材は同一の符号を付して説明を省略する。この実施形態のスイッチング電源装置６０は、図１０に示す回路構成の放電回路２６，２７の駆動を、絶縁回路６２，６３を介して、トランス１２の１次側の制御回路６４からの信号により駆動させるものである。これにより、放電回路２６，２７を任意のタイミングで動作させることができ、トランス１２、ＦＥＴＱ１，Ｑ２、トランス１２の経路を流れる貫通電流をより確実に抑えることができる。
【００６８】
また、このスイッチング電源装置６０は、図１３に示すように、上述の図５に示す実施形態の電圧制限回路２２，２３を備えたスイッチング電源装置に設けても良い。この場合の回路を図１５に示す。このスイッチング電源装置は、図１２に示す放電回路２６，２７のトランジスタＴｒ２１，Ｔｒ２２のベースに絶縁回路６２，６３を介して制御回路６４を接続したものである。ここでは、絶縁回路６２，６３は、ドライブトランスにより構成されている。
【００６９】
これにより、幅広い入力電圧範囲を有すると共に、より速く放電回路２６，２７を動作させることができ、貫通電流をより確実に抑えることができる。
【００７０】
また、図１６に示すように、絶縁回路をフォトカプラ６６，６７により構成しても良い。この場合、フォトカプラ６６，６７の発光部である発光ダイオードＰＤ１，ＰＤ２は、制御回路６４に接続されて駆動され、受光部であるフォトトランジスタＰＴｒ１，ＰＴｒ２は、ＦＥＴＱ１，Ｑ２のソース−ゲート間に接続されている。これにより、より速く放電回路２６，２７を動作させることができ、貫通電流をより確実に抑えることができる。また、放電回路と絶縁回路を一体化することができる。
【００７１】
以上の実施形態では、同期整流素子にｎ−チャンネルＭＯＳ−ＦＥＴを用いたが、ｐチャンネルＭＯＳ−ＦＥＴを用いてカレントダブラ同期整流回路を構成してもよい。さらに、ＭＯＳ−ＦＥＴ以外の同様の機能を有するスイッチング素子を用いてもよい。
【００７２】
【発明の効果】
この発明のスイッチング電源装置は、同期整流素子に電流が流れる期間のすべてにおいて同期整流素子をオンさせることが可能であり、寄生ダイオードを流れることによる損失がなく、スイッチング電源装置の効率を向上させることができる。
【００７３】
また、電圧制限回路を同期整流素子のゲートの前段に設けることにより、幅広い入力電圧範囲のスイッチング電源装置を構成することができる。
【００７４】
また、同期整流素子のゲートの前段に放電回路を設けることにより、同期整流素子を貫通する貫通電流を抑えることができ、スイッチング電源素子の効率を高めることができる。
【図面の簡単な説明】
【図１】この発明の第一実施形態のスイッチング電源装置の概略回路図である。
【図２】この実施形態のスイッチング電源装置の動作を示すタイミングチャートである。
【図３】この発明の第二実施形態のスイッチング電源装置の概略回路図である。
【図４】この実施形態のスイッチング電源装置の動作を示すタイミングチャートである。
【図５】この発明の第三実施形態のスイッチング電源装置の概略回路図である。
【図６】この実施形態のスイッチング電源装置の回路図である。
【図７】この実施形態のスイッチング電源装置の電圧制限回路の他の例を示す回路図である。
【図８】この発明の第四実施形態のスイッチング電源装置の概略回路図である。
【図９】この実施形態のスイッチング電源装置の電圧制限回路の他の例を示す回路図である。
【図１０】この発明の第五実施形態のスイッチング電源装置の概略回路図である。
【図１１】この実施形態のスイッチング電源装置の他の例を示す概略回路図である。
【図１２】この実施形態のスイッチング電源装置の他の例の回路図である。
【図１３】この発明の第六実施形態のスイッチング電源装置の概略回路図である。
【図１４】この実施形態のスイッチング電源装置の他の例を示す概略回路図である。
【図１５】この実施形態のスイッチング電源装置の回路図である。
【図１６】この実施形態のスイッチング電源装置の他の例を示す回路図である。
【図１７】従来のカレントダブラ同期整流回路を備えたスイッチング電源装置の概略回路図である。
【図１８】従来のスイッチング電源装置の動作を示すタイミングチャートである。
【図１９】ＭＯＳ−ＦＥＴの寄生ダイオードと寄生容量を示すである。
【符号の説明】
１０ スイッチング電源装置
１２ トランス
１４ カレントダブラ同期整流回路
２２，２３ 電圧制限回路
２５ 基準電圧発生部
２６，２７ 放電回路
Ｌ１，Ｌ２ チョークコイル
ＬＳ１，ＬＳ２ サブ巻線
【発明の属する技術分野】
この発明は、直流電圧を所望の電圧に変換し、電子機器に供給するスイッチング電源装置に関する。
【０００２】
【従来の技術】
従来、図１７（ａ），（ｂ）に示すようなＭＯＳ−ＦＥＴを同期整流素子に用いたカレントダブラ同期整流回路を備えたスイッチング電源装置があった。図１７（ａ）に示すスイッチング電源装置は、トランス１の１次側にプシュプル回路２を設けたものであり、図１７（ｂ）に示すスイッチング電源装置は、トランス１の１次側にハーフブリッジ回路３を設けたものである。そして、このトランス１の２次側には、カレントダブラ同期整流回路４が各々設けられ、図１８に示すような動作により同期整流を行う。このカレントダブラ同期整流回路４は、図１７に示すように、トランス１の２次側には、ソース同士が接続された同期整流素子であるＭＯＳ−ＦＥＴＱ１，Ｑ２の各ドレインが接続され、ＦＥＴＱ１，Ｑ２の各ドレイン間には、コイルＬ１，Ｌ２連結され、コイルＬ１，Ｌ２とＦＥＴＱ１，Ｑ２のソース間に出力コンデンサＣｏが並列に接続されている。
【０００３】
このカレントダブラ同期整流回路４は、全波整流回路と比較して、トランスにセンタータップがない、トランスの構成が簡単、トランスを通して伝搬する電流が１／２である、出力コンデンサ上でリップル電流がキャンセルされる等の利点を備えている。
【０００４】
従来のカレントダブラ同期整流回路４の動作について、図１８を基にして説明する。ここで図１８の（ａ）はトランス１の２次側の出力電圧ＶＴ、（ｂ）はＦＥＴＱ１のゲート−ソース間電圧ＶＧＳ（Ｑ１）、（ｃ）はＦＥＴＱ２のゲート−ソース間電圧ＶＧＳ（Ｑ２）、（ｄ）はコイルＬ１の電流Ｉ（Ｌ１）、（ｅ）はコイルＬ２の電流Ｉ（Ｌ２）、（ｆ）はＦＥＴＱ１のドレイン電流Ｉ（Ｑ１）、（ｇ）はＦＥＴＱ２のドレイン電流Ｉ（Ｑ２）である。
【０００５】
このカレントダブラ同期整流回路４の動作は、図１８の期間Ａにおいて、トランス１の２次側に正極性の電圧が出力され、この電圧によりＦＥＴＱ２の入力容量Ｃｉｓｓは、ゲートがプラスとなる電位に充電され、ＦＥＴＱ２がオンする。また、ＦＥＴＱ１の入力容量Ｃｉｓｓはゲートがマイナスとなる電位に充電されるため、オフ状態のままとなる。そして、トランス１の２次側から出力された電流は、トランス１、コイルＬ１、コンデンサＣｏ、ＦＥＴＱ２、トランス１の経路を流れる。このときコイルＬ２から出力された電流は、コイルＬ２、コンデンサＣｏ、ＦＥＴＱ２、コイルＬ２の経路を流れる。従って、この期間は、コイルＬ１がエネルギーを蓄え、コイルＬ２はエネルギーを放出している状態である。
【０００６】
次に期間Ｂにおいては、トランス１の２次側に電圧が出力されなくなり、期間Ａで充電されたＦＥＴＱ２の入力容量Ｃｉｓｓが放電され、ＦＥＴＱ２がオフする。またＦＥＴＱ１の入力容量Ｃｉｓｓは、期間Ａでゲートがマイナスとなる電位に充電されていたため、これも放電するがＦＥＴＱ１はオフのままである。そして、トランス１から電流が出力されないため、コイルＬ１，Ｌ２は、ともにエネルギーを放出する状態となる。このときコイルＬ１から出力された電流は、コイルＬ１、コンデンサＣｏ、ＦＥＴＱ１、コイルＬ１の経路を流れ、コイルＬ２から出力された電流は、コイルＬ２、コンデンサＣｏ、ＦＥＴＱ２、コイルＬ２の経路を流れる。また、ＦＥＴＱ１，Ｑ２は、オフ状態にあるため、電流は図１９に示すようにＦＥＴＱ１，Ｑ２の寄生ダイオードＤｑを通過する。
【０００７】
そして、期間Ｃの、トランス１の２次側に負極性の電圧が出力されると、ＦＥＴＱ１の入力容量Ｃｉｓｓはゲートがプラスになる電位に充電され、ＦＥＴＱ１がオンする。また、ＦＥＴＱ２の入力容量Ｃｉｓｓは、ゲートがマイナスとなる電位に充電されるため、ＦＥＴＱ２は、オフ状態のままとなる。そしてトランス１の２次側から出力された電流は、コイルＬ１、コンデンサＣｏ、ＦＥＴＱ１、コイルＬ１の経路を流れる。従って、この期間は、コイルＬ２はエネルギーを蓄え、コイルＬ１はエネルギーを放出している状態である。
【０００８】
さらに期間Ｄとなると、期間Ｂと同様にトランス１の２次側に電圧が出力されなくなり、期間Ｃで充電されたＦＥＴＱ１の入力容量Ｃｉｓｓが放電され、ＦＥＴＱ１がオフする。またＦＥＴＱ２の入力容量Ｃｉｓｓは期間Ｃでゲートがマイナスとなる電位に充電されていたため、これも放電するがＦＥＴＱ２はオフのままである。そして、トランス１から電流が出力されないため、コイルＬ１，Ｌ２は、ともにエネルギーを放出する状態となる。このときコイルＬ１から出力された電流は、コイルＬ１、コンデンサＣｏ、ＦＥＴＱ１、コイルＬ１の経路を流れ、コイルＬ２から出力された電流は、コイルＬ２、コンデンサＣｏ、ＦＥＴＱ２、コイルＬ２の経路を流れる。また、ＦＥＴＱ１，Ｑ２は、オフ状態にあるため、電流はＦＥＴＱ１，Ｑ２の寄生ダイオードＤｑを通過する。
【０００９】
【発明が解決しようとする課題】
上記従来の技術の場合、同期整流用ＦＥＴＱ１，Ｑ２を電流が通過する期間において、ＦＥＴＱ１，Ｑ２がオフする期間Ｂ，Ｄが存在する。この期間Ｂ，Ｄは、図１９に示すように、ＦＥＴＱ１，Ｑ２の寄生ダイオードＤｑを電流が流れるため、寄生ダイオードＤｑの順方向電圧による損失が発生し、ＦＥＴＱ１，Ｑ２による損失が増大してしまうという問題があった。
【００１０】
この発明は、上記の従来の技術に鑑みてなされたもので、カレントダブラ同期整流回路を備え、簡単な構成で電力損失の少ない高効率なスイッチング電源装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この発明は、プシュプル回路、ハーフブリッジ回路、もしくはこれらの回路で駆動された場合と同様の電圧をトランスの２次側に発生させる駆動回路をそのトランスの１次側に備え、上記トランスの２次側にカレントダブラ同期整流回路を有し、このカレントダブラ同期整流回路の同期整流素子をＭＯＳ−ＦＥＴもしくはこれと同様の機能を有した素子により構成して同期整流を行うスイッチング電源装置であって、上記カレントダブラ同期整流回路の第一、第二のチョークコイルの各々にサブ巻線を設け、その第一のチョークコイルに設けた第一のサブ巻線の一端と第一の同期整流素子のゲートを接続し、上記第一のサブ巻線の他端と上記第一の同期整流素子のソースを接続し、第二のチョークコイルに設けた第二のサブ巻線の一端と第二の同期整流素子のゲートを接続し、上記第二のサブ巻線の他端と上記第二の同期整流素子のソースを接続したスイッチング電源装置である。
【００１２】
この発明のスイッチング電源装置は、上記トランスから正極性の電圧が出力されるときは、一方のチョークコイルの極性が反転し、他方は変化しない。またトランスから負極性の電圧が出力されるときは、逆に前記の極性が反転しなかったチョークコイルの極性が反転し、極性が反転した方のチョークコイルの極性は変化しない。このチョークコイルの極性を、チョークコイルに設けたサブ巻線から取り出し、同期整流用ＦＥＴのゲートを駆動することにより、同期整流用ＦＥＴに電流が流れる期間の全てにおいて同期整流用ＦＥＴをオンさせることが可能となり、同期整流用ＦＥＴの寄生ダイオードを電流が流れて損失が増加するという問題を解決することができる。
【００１３】
またこの発明は、上記カレントダブラ同期整流回路の第一、第二のチョークコイルの各々にサブ巻線を設け、その第一のチョークコイルに設けた第一のサブ巻線の一端に第一のコンデンサの一端を接続し、この第一のコンデンサの他端と第一の同期整流素子のゲートを接続し、上記第一のサブ巻線の他端と上記第一の同期整流素子のソースを接続し、第二のチョークコイルに設けた第二のサブ巻線の一端に第二のコンデンサの一端を接続し、この第二のコンデンサの他端と第二の同期整流素子のゲートを接続し、上記第二のサブ巻線の他端と上記第二の同期整流素子のソースを接続し、上記第一、第二の同期整流素子の各ゲートとソース間に各々ダイオードを接続し、各ダイオードは、アノードが上記第一、第二の同期整流素子のソースに接続しカソードが上記第一、第二の同期整流素子のゲートに接続したスイッチング電源装置である。これにより、チョークコイルのサブ巻線の巻き数を減らすことができるようにしたものである。
【００１４】
また、上記各同期整流素子のゲートの前段に、ゲートの破壊電圧以下の電圧を出力する電圧制限回路を設けてもよい。電圧制限回路は、ゲートの破壊電圧以下の電圧を出力する電源回路であり、この回路により、同期整流用ＦＥＴに電流が流れる期間の全てにおいて、同期整流用ＦＥＴをオンさせることができるとともに、スイッチング電源装置の入力電圧範囲を広げることが可能となる。
【００１５】
上記電圧制限回路は、上記各サブ巻線に一端が接続された上記各コンデンサの他端と上記各同期整流素子のゲートとの間に各々トランジスタを設け、この各トランジスタのエミッタを上記各同期整流素子のゲートに接続し、上記各トランジスタのコレクタを上記各コンデンサの端子に接続し、上記各トランジスタのベースに各々基準電圧発生部を接続するとともに、上記各トランジスタのエミッタとコレクタ間に各々ダイオードを接続し、この各ダイオードは、上記各トランジスタのエミッタにアノードを接続し、コレクタにカソードを接続したものである。
【００１６】
また、上記電圧制限回路は、上記各サブ巻線に一端が接続された上記各コンデンサの他端と上記各同期整流素子のゲートとの間に各々ＭＯＳ−ＦＥＴを設け、この各ＭＯＳ−ＦＥＴのソースを上記各同期整流素子のゲートに接続しドレインを上記各コンデンサの端子に接続し、上記各ＭＯＳ−ＦＥＴのゲートに各々基準電圧発生部を接続したものである。
【００１７】
さらに、上記各同期整流素子のゲートとソース間に各々放電回路を設け、この各放電回路を上記トランスからの信号により駆動するものである。これにより、トランスから、第一、第二同期整流素子を経てトランスへ流れる貫通電流を制御することができる。また、上記放電回路を、上記トランスの１次側から絶縁された回路を介して駆動するようにしても良い。
【００１８】
【発明の実施の形態】
以下、この発明の実施の形態について図面に基づいて説明する。図１、図２は、この発明の第一実施形態のスイッチング電源装置を示すもので、このスイッチング電源装置１０は、トランス１２の２次側にカレントダブラ同期整流回路１４が各々設けられている。カレントダブラ同期整流回路１４は、図１に示すように、トランス１２の２次側に、ソース同士が接続された同期整流素子であるＭＯＳ−ＦＥＴＱ１，Ｑ２の各ドレインが接続され、このＦＥＴＱ１，Ｑ２の各ドレイン間には、チョークコイルＬ１，Ｌ２連結され、チョークコイルＬ１，Ｌ２とＦＥＴＱ１，Ｑ２のソース間に出力コンデンサＣｏが並列に接続されている。また、チョークコイルＬ１，Ｌ２には、各々サブ巻線ＬＳ１，ＬＳ２が設けられ、サブ巻線ＬＳ１，ＬＳ２の一端と同期整流素子であるＭＯＳ−ＦＥＴＱ１，Ｑ２の各ゲートが接続され、各サブ巻線ＬＳ１，ＬＳ２の他端と、ＦＥＴＱ１，Ｑ２の各ソースが接続されている。
【００１９】
次に、この実施形態のカレントダブラ同期整流回路１４の動作について、図２を基にして説明する。ここで図２の（ａ）はトランス１２の２次側の出力電圧ＶＴ、（ｂ）はチョークコイルＬ１の電圧Ｖ（Ｌ１）、（ｃ）はチョークコイルＬ２の電圧Ｖ（Ｌ２）、（ｄ）はコイルＬ１の電流Ｉ（Ｌ１）、（ｅ）はコイルＬ２の電流Ｉ（Ｌ２）、（ｆ）はＦＥＴＱ１のドレイン電流Ｉ（Ｑ１）、（ｇ）はＦＥＴＱ２のドレイン電流Ｉ（Ｑ２）、（ｈ）はＦＥＴＱ１のゲート−ソース間電圧ＶＧＳ（Ｑ１）、（ｉ）はＦＥＴＱ２のゲート−ソース間電圧ＶＧＳ（Ｑ２）である。
【００２０】
このカレントダブラ同期整流回路１４の動作は、図２の期間Ａにおいて、トランス１２の２次側に正極性の電圧が出力される。このとき、トランス１２の２次側から出力された電流は、トランス１２、チョークコイルイＬ１、コンデンサＣｏ、ＦＥＴＱ２、トランス１２の経路を流れる。またチョークコイルＬ２から出力された電流は、チョークコイルＬ２、コンデンサＣｏ、ＦＥＴＱ２、チョークコイルＬ２の経路を流れる。従って、チョークコイルＬ１の極性は、図１のドットのある端子がプラスとなり、サブ巻線ＬＳ１もドットのある端子からプラスの電圧が出力される。このサブ巻線ＬＳ１の電圧により、ＦＥＴＱ１の入力容量Ｃｉｓｓはマイナスに充電され、ＦＥＴＱ１はオフする。チョークコイルＬ２の極性は、ドットのある端子がマイナスであるため、チョークコイルＬ２のサブ巻線ＬＳ２の極性もドットのある端子がマイナスとなっている。サブ巻線ＬＳ２のドットのある端子がＦＥＴＱ２のソースに、反対側のプラスの端子がＦＥＴＱ２のゲートに接続されているので、ＦＥＴＱ２の入力容量Ｃｉｓｓはプラスに充電されており、ＦＥＴＱ２はオンしている。
【００２１】
次に期間Ｂにおいては、トランス１２の２次側に電圧が出力されなくなり、チョークコイルＬ１の極性は期間Ａのときから反転し、ドットのある端子がマイナスとなる。このときチョークコイルＬ１のサブ巻線ＬＳ１の極性も反転し、ドットのある端子がマイナスとなる。サブ巻線ＬＳ１の極性が反転すると、ＦＥＴＱ１の入力容量Ｃｉｓｓはプラスに充電され、ＦＥＴＱ１はオンする。また、チョークコイルＬ２の極性は期間Ａから変化しないため、ＦＥＴＱ２はオンの状態のままである。このときチョークコイルＬ１から出力された電流は、チョークコイルＬ１、コンデンサＣｏ、ＦＥＴＱ１、チョークコイルＬ１の経路を流れ、チョークコイルＬ２から出力された電流は、チョークコイルＬ２、コンデンサＣｏ、ＦＥＴＱ２、チョークコイルＬ２の経路を流れる。
【００２２】
そして、期間Ｃにおいて、トランス１２の２次側に負極性の電圧が出力されると、チョークコイルＬ２の極性が反転し、ドットのある端子がプラスとなる。このとき、チョークコイルＬ２のサブ巻線ＬＳ２の極性もドットのある端子がプラスとなる。サブ巻線ＬＳ２の極性が反転したため、ＦＥＴＱ２の入力容量Ｃｉｓｓはマイナスに充電され、ＦＥＴＱ２はオフする。このとき、トランス１２の２次側のドットのない端子から出力された電流は、チョークコイルＬ２、コンデンサＣｏ、ＦＥＴＱ２、チョークコイルＬ２の経路を流れる。また、チョークコイルＬ１の極性は期間Ｂから変化しないため、ＦＥＴＱ１はオンの状態のままである。
【００２３】
さらに、期間Ｄにおいては、トランス１２の２次側に電圧が出力されなくなり、チョークコイルＬ２の極性は、期間Ｃのときから反転し、ドットのある端子がマイナスとなる。このとき、チョークコイルＬ２のサブ巻線ＬＳ２の極性も反転し、ドットのある端子がマイナスとなる。サブ巻線ＬＳ２の極性が反転したため、ＦＥＴＱ２の入力容量Ｃｉｓｓはプラスに充電され、ＦＥＴＱ２はオンする。また、チョークコイルＬ１の極性は期間Ｃから変化しないため、ＦＥＴＱ１はオンの状態のままである。このときチョークコイルＬ１から出力された電流は、チョークコイルＬ１、コンデンサＣｏ、ＦＥＴＱ１、チョークコイルＬ１の経路を流れ、チョークコイルＬ２から出力された電流は、チョークコイルＬ２、コンデンサＣｏ、ＦＥＴＱ２、チョークコイルＬ２の経路を流れる。
【００２４】
以上述べたようにこの実施形態では、カレントダブラ同期整流回路１４の出力チョークコイルＬ１，Ｌ２の極性の反転する期間と、同期整流素子であるＦＥＴＱ１，Ｑ２に電流が流れる期間が一致することを利用して、ＦＥＴＱ１，Ｑ２のオン／オフを制御することができる。
【００２５】
この実施形態のカレントダブラ同期整流回路１４は、同期整流用のＦＥＴＱ１，Ｑ２に電流が流れる期間にＦＥＴＱ１，Ｑ２がオフしてしまうことがなく、ＦＥＴＱ１，Ｑ２に電流が流れる期間のすべてにおいてＦＥＴＱ１，Ｑ２をオンさせることが可能であり、寄生ダイオードを電流が流れることによる損失がなく、このスイッチング電源装置１０の効率を向上させることができる。
【００２６】
次にこの発明の第二実施形態について図３、図4を基にして説明する。ここで上記実施形態と同様の部材は同一の符号を付して説明を省略する。この実施形態のスイッチング電源装置２０は、トランス１２の２次側にカレントダブラ同期整流回路２４が設けられている。カレントダブラ同期整流回路２４は、図３に示すように、トランス１２の２次側に、ソース同士が接続された同期整流素子であるＭＯＳ−ＦＥＴＱ１，Ｑ２の各ドレイン接続され、このＦＥＴＱ１，Ｑ２の各ドレイン間には、チョークコイルＬ１，Ｌ２連結され、チョークコイルＬ１，Ｌ２とＦＥＴＱ１，Ｑ２のソース間に出力コンデンサＣｏが並列に接続されている。
【００２７】
また、チョークコイルＬ１，Ｌ２には、各々サブ巻線ＬＳ１，ＬＳ２が設けられ、サブ巻線ＬＳ１，ＬＳ２の一端には各々コンデンサＣ１，Ｃ２の一端が接続され、各コンデンサＣ１，Ｃ２の他端が、各々同期整流素子であるＦＥＴＱ１，Ｑ２の各ゲートに接続されている。各サブ巻線ＬＳ１，ＬＳ２の他端は、ＦＥＴＱ１，Ｑ２の各ソースに接続されている。さらに、ＦＥＴＱ１，Ｑ２のゲートとソース間には、各々ダイオードＤ１，Ｄ２が接続され、ダイオードＤ１，Ｄ２は、各々のアノードがＦＥＴＱ１，Ｑ２のソースに接続され、ダイオードＤ１，Ｄ２の各カソードが各ＦＥＴＱ１，Ｑ２のゲートに各々接続されている。
【００２８】
ここで、上記第一実施形態の場合のチョークコイルＬ１，Ｌ２とサブ巻線ＬＳ１，ＬＳ２の巻き数比を考える。まず、ＦＥＴＱ１がオンである期間は、チョークコイルＬ１のドットのある側がマイナスで、反対側がプラスである。このときチョークコイルＬ１に発生する電圧は、出力電圧Ｖoutとほぼ等しい。サブ巻線ＬＳ１は、チョークコイルＬ１のサブ巻線であるので、チョークコイルＬ１とサブ巻線ＬＳ１の巻き数比に比例した電圧がサブ巻線ＬＳ１に発生する。ここで、ＦＥＴＱ１がオンするためには、ゲートに閾値電圧以上の電圧を与える必要があり、サブ巻線ＬＳ１に閾値以上の電圧を発生させてやる必要がある。
【００２９】
ＦＥＴＱ１をオンさせたい期間にチョークコイルＬ１に発生する電圧は、出力電圧Ｖoutとほぼ等しいので、チョークコイルＬ１，Ｌ２との巻き数比に適当な値を選択して、サブ巻線ＬＳ１にＦＥＴＱ１の閾値以上の電圧を発生させるようにする。即ち、出力電圧が低いスイチング電源の場合には、チョークコイルＬ１に対するサブ巻線ＬＳ１の巻き数比が大きくなる。同様に、サブ巻線ＬＳ２の巻き数比が大きくなるものである。
【００３０】
従って、上記第一実施形態の回路において、出力電圧の低いスイッチング電源の場合、チョークコイルのサブ巻線の巻き数を多くしなければならないという問題がある。
【００３１】
そこで、この実施形態では、上記の構成により、ＦＥＴＱ１がオフの期間（サブ巻線ＬＳ１のドットのある端子がプラスとなる期間）に、サブ巻線ＬＳ１に発生する電圧をコンデンサＣ１に蓄えることにより、ＦＥＴＱ１がオンの期間は、サブ巻線ＬＳ１の電圧にコンデンサＣ１の電圧が加えられた電圧でＦＥＴＱ１のゲートが駆動される。同様にＦＥＴＱ２も、サブ巻線ＬＳ２の電圧にコンデンサＣ２の電圧が加えられた電圧でゲートが駆動される。
【００３２】
この実施形態のカレントダブラ同期整流回路２４の動作について、図４を基にして説明する。ここで、図４の（ａ）はトランス１２の２次側の出力電圧ＶＴ、（ｂ）はチョークコイルＬ１の電圧Ｖ（Ｌ１）、（ｃ）はチョークコイルＬ２の出力電圧Ｖ（Ｌ２）、（ｄ）はコイルＬ１の電流Ｉ（Ｌ１）、（ｅ）はコイルＬ２の電流Ｉ（Ｌ２）、（ｆ）はＦＥＴＱ１のドレイン電流Ｉ（Ｑ１）、（ｇ）はＦＥＴＱ２のドレイン電流Ｉ（Ｑ２）、（ｈ）はＦＥＴＱ１のゲート−ソース間電圧ＶＧＳ（Ｑ１）、（ｉ）はＦＥＴＱ２のゲート−ソース間電圧ＶＧＳ（Ｑ２）である。
【００３３】
このカレントダブラ同期整流回路２４の動作は、図４の期間Ａにおいて、トランス１２の２次側に正極性の電圧が出力される。このとき、チョークコイルＬ１の極性は、図３のドットのある端子がプラスとなり、サブ巻線ＬＳ１もドットのある端子からプラスの電圧が出力される。サブ巻線ＬＳ１からの電流の流れは、ＦＥＴＱ１の入力容量Ｃｉｓｓに電荷がある場合は、サブ巻線ＬＳ１のドットのある端子、ＦＥＴＱ１のソースからゲート、コンデンサＣ１、サブ巻線ＬＳ１のドットのない端子へとなる。また、ＦＥＴＱ１の入力容量Ｃｉｓｓに電荷が無い場合は、サブ巻線ＬＳ１のドットのある端子、ＦＥＴＱ１側のダイードＤ１、コンデンサＣ１，サブ巻線ＬＳ１のドットのない端子へとなる。これにより、コンデンサＣ１は、ドットのある端子がプラスになる方向に充電される。このとき、ＦＥＴＱ１の入力容量Ｃｉｓｓは放電された状態となるので、ＦＥＴＱ１はオフとなる。
【００３４】
また、このときのチョークコイルＬ２の極性は、ドットのある端子がマイナスであるため、チョークコイルＬ２のサブ巻線ＬＳ２の極性もドットのある端子がマイナスとなっている。なお、期間Ｃに相当する期間ではコンデンサＣ２は、ドットのある端子がプラスとなる方向に充電されている。また、サブ巻線ＬＳ２のドットのある端子はＦＥＴＱ２のソースに、反対側の端子はコンデンサＣ２のドットのない端子に接続されているので、サブ巻線ＬＳ２にコンデンサＣ２の電圧を加えた電圧がＦＥＴＱ２のゲートに印加され、ＦＥＴＱ２はオン状態となっている。
【００３５】
次に期間Ｂにおいては、トランス１２の２次側に電圧が出力されなくなり、チョークコイルＬ１の極性は期間Ａのときから反転し、ドットのある端子がマイナスとなる、このときチョークコイルＬ１のサブ巻線ＬＳ１の極性も反転し、ドットのある端子がマイナスとなる。期間Ａでは、コンデンサＣ１はドットのある端子がプラスになるよう充電されているので、サブ巻線ＬＳ１に発生する電圧にコンデンサＣ１の電圧を加えた電圧がＦＥＴＱ１のゲートに印加され、ＦＥＴＱ１はオン状態となる。また、チョークコイルＬ２の極性は期間Ａから変化しないため、ＦＥＴＱ２はオンの状態のままである。
【００３６】
そして、期間Ｃにおいて、トランス１２の２次側に負極性の電圧が出力されると、チョークコイルＬ２の極性が反転し、ドットのある端子がプラスとなる。このとき、チョークコイルＬ２のサブ巻線ＬＳ２の極性もドットのある端子がプラスとなる。サブ巻線ＬＳ２からの電流の流れは、ＦＥＴＱ２の入力容量Ｃｉｓｓに電荷がある場合は、サブ巻線ＬＳ２のドットのある端子、ＦＥＴＱ２のソースからゲート、コンデンサＣ２、サブ巻線ＬＳ２のドットのない端子へとなる。また、ＦＥＴＱ２の入力容量Ｃｉｓｓに電荷が無い場合は、サブ巻線ＬＳ２のドットのある端子、ＦＥＴＱ２側のダイードＤ２、コンデンサＣ２、サブ巻線ＬＳ２のドットのない端子へとなる。これにより、コンデンサＣ２は、ドットのある端子がプラスになる方向に充電される。このとき、ＦＥＴＱ２の入力容量Ｃｉｓｓは放電された状態となるので、ＦＥＴＱ２はオフとなる。またこのとき、チョークコイルＬ１の極性は、期間Ｂから変化しないため、ＦＥＴＱ１はオン状態のままである。
【００３７】
さらに、期間Ｄにおいては、トランス１２の２次側に電圧が出力されなくなり、チョークコイルＬ２の極性は、期間Ｃのときから反転し、ドットのある端子がマイナスとなる。このとき、チョークコイルＬ２のサブ巻線ＬＳ２の極性も反転し、ドットのある端子がマイナスとなる。期間Ｃでは、コンデンサＣ２は、ドットのある端子がプラスになるよう充電されているので、サブ巻線ＬＳ２に発生する電圧にコンデンサＣ２の電圧を加えた電圧が、ＦＥＴＱ２のゲートに印加され、ＦＥＴＱ２はオン状態となる。チョークコイルＬ１の極性は期間Ｃから変化しないため、ＦＥＴＱ１はオンの状態のままである。
【００３８】
以上述べたようにこの実施形態では、トランス１２から電圧が出力されているときにチョークコイルＬ１，Ｌ２のサブ巻線ＬＳ１，ＬＳ２から出力される電圧で、ＦＥＴＱ１，Ｑ２をオフさせるとともに、その電圧をコンデンサＣ１，Ｃ２に蓄える。そして、ＦＥＴＱ１，Ｑ２をオンさせるときにコンデンサＣ１，Ｃ２に蓄えた電圧とチョークコイルＬ１，Ｌ２のサブ巻線ＬＳ１，ＬＳ２から出力される電圧を利用し、出力電圧が低いスイッチング電源装置であっても、サブ巻線ＬＳ１，ＬＳ２の巻き数比を大きくすることなくＦＥＴＱ１，Ｑ２を駆動することができるものである。
【００３９】
次にこの発明の第三実施形態について図５、図６を基にして説明する。ここで上記実施形態と同様の部材は同一の符号を付して説明を省略する。この実施形態のスイッチング電源装置３０のカレントダブラ同期整流回路３４は、図３に示す回路構成の、ダイオードD１のカソードとＦＥＴＱ１のゲートとの間及びダイオードD２とＦＥＴＱ２との間に、各々電圧制限回路２２，２３を設けたものである。電圧制限回路２２，２３は、ＦＥＴQ１，Q２のゲート破壊電圧以下の電圧を出力するものである。
【００４０】
電圧制限回路２２，２３は、図６に示すように、基準電圧発生部２５をツェナダイオードＺＤ１１、コンデンサＣ１１により構成し、電圧制限回路２２は、基準電圧発生部２５が抵抗Ｒ１１を介してトランジスタＴｒ１１のベースに接続され、トランジスタＴｒ１１のエミッタがＦＥＴＱ１のゲートに接続され、コレクタがコンデンサＣ１を介してサブ巻線ＬＳ１に接続されている。トランジスタＴｒ１１のエミッタとコレクタ間には、ダイオードＤ１１が設けられ、トランジスタＴｒ１１のエミッタにダイオードＤ１１のアノードが接続され、コレクタにカソードが接続されている。
【００４１】
電圧制限回路２３も同様に、基準電圧発生部２５が抵抗Ｒ１２を介してトランジスタＴｒ１２のベースに接続され、トランジスタＴｒ１２のエミッタがＦＥＴＱ２のゲートに接続され、コレクタがコンデンサＣ２を介してサブ巻線ＬＳ２に接続されている。トランジスタＴｒ１２のエミッタとコレクタ間には、ダイオードＤ１２が設けられ、トランジスタＴｒ１２のエミッタにダイオードＤ１２のアノードが接続され、コレクタにカソードが接続されいる。
【００４２】
ここで、電圧制限回路２２，２３を設ける理由について以下に説明する。例えば、ＦＥＴＱ１のゲート電圧は、トランス１２の２次側から出力がないときにはコンデンサＣ１に蓄えられた電圧で駆動される。コンデンサＣ１の電圧は、トランス１２の２次側から正極性の電圧が出力されているときに、サブ巻線ＬＳ１に発生する電圧である。サブ巻線ＬＳ１に発生する電圧は、「チョークコイルＬ１に印加された電圧」と、「チョークコイルＬ１とサブ巻線ＬＳ１の巻き数比」の積である。チョークコイルに印加される電圧は、「トランス１２から出力される電圧」から、「スイッチング電源の出力Ｖout」を引いた値である。
【００４３】
また、トランス１２の２次側から電圧が出力されていないとき、もしくは負極性の電圧が出力されているときには、ＦＥＴＱ１のゲートは、「Ｃ１に蓄えられた電圧」に「サブ巻線ＬＳ１から発生する電圧」が加えられた電圧で駆動される。このとき、サブ巻線ＬＳ１に発生する電圧は、「チョークコイルＬ１の電圧」と「チョークコイルＬ１とサブ巻線ＬＳ１の巻き数比」の積である。このときのチョークコイルＬ１の電圧は、このスイッチング電源の出力電圧にほぼ等しい。そして、ＦＥＴＱ２も、チョークコイルＬ２，サブ巻線ＬＳ２においても同様の動作、作用をするものである。
【００４４】
従って、上記第二実施形態のスイッチング電源回路では、スイッチング電源装置の入力電圧が高くなると、同期整流用ＦＥＴＱ１，Ｑ２のゲートの駆動電圧も上昇する。しかし、ＦＥＴはゲートの耐圧が１０〜２０Ｖ程度の低い耐圧のものが多く、上記第二実施形態のカレントダブラ同期整流回路２４の場合、同期整流用ＦＥＴのゲートの破壊電圧によってその入力電圧の上限が決定される。
【００４５】
そこで、この実施形態のように、同期整流用のＦＥＴＱ１，Ｑ２のゲートに電圧制限回路２２，２３を設けることにより、ＦＥＴＱ１，Ｑ２のゲート耐圧を超える電圧が、ＦＥＴＱ１，Ｑ２のゲートに印加されないようにすることができる。さらに、スイッチング電源３０では、チョークコイルＬ１とサブ巻線ＬＳ１、及びチョークコイルＬ２とサブ巻線ＬＳ２に、各々適当な巻数比を設定することで、電圧制限回路２２，２３により、ＦＥＴＱ１，Ｑ２のゲートには、常に一定の電圧が印加されることになり、幅広い入力電圧範囲をもつスイッチング電源装置を構成することができる。
【００４６】
次に、この実施形態のスイッチング電源装置３０の動作を説明する。この実施形態では、電圧制限回路２２，２３に共通に設けられた基準電圧発生部２５により、電圧制限回路２２においては、サブ巻線ＬＳ１のドットがない端子にプラスの電圧が発生している期間に供給される電流によって発生するツェナ電圧により基準電圧を出力する。そして、サブ巻線ＬＳ１のドットのある端子にプラスの電圧が出力されている期間においては、ツェナダイオードＺＤ１１に並列に接続されたコンデンサＣ１１により基準電圧が出力される。
【００４７】
そして、サブ巻線ＬＳ１のドットのない端子にプラスの電圧が発生している期間は、ＦＥＴＱ１の入力容量Ｃｉｓｓを充電する動作となる。このとき、ＦＥＴＱ１の入力容量Ｃｉｓｓを充電する電流は、トランジスタＴｒ１１のコレクタからエミッタを通過する。トランジスタＴｒ１１のコレクタからエミッタに電流（以下、コレクタ電流という）が流れるためには、ベースからエミッタに電流（以下、ベース電流という）が流れる必要がある。
【００４８】
サブ巻線ＬＳ１のドットのない端子にプラスの電圧が発生している期間の初期においては、ＦＥＴＱ１の入力容量Ｃｉｓｓの電圧が、基準電圧発生部２５の電圧よりも低いために、トランジスタＴｒ１１は、ベース電流が流れることによりコレクタ電流も流れるため、ＦＥＴＱ１の入力容量Ｃｉｓｓに充電電流が流れる。
【００４９】
そして、ＦＥＴＱ１の入力容量Ｃｉｓｓの充電が進み、入力容量Ｃｉｓｓの電圧が上昇し基準電圧に近づくと、トランジスタＴｒ１１のベース電流が減少する。基準電圧からトランジスタＴｒ１１のベースの閾値電圧（一般的なトランジスタでは０．５Ｖ前後）を引いた値に達すると、トランジスタＴｒ１１のベース電流が流れなくなり、ベース電流が停止することで、コレクタ電流が停止する。よって、サブ巻線ＬＳ１に発生する電圧やコンデンサＣ１に蓄えられている電圧にかかわりなく、ＦＥＴＱ１の入力容量Ｃｉｓｓは、基準電圧発生部２５の基準電圧からトランジスタＴｒ１１のベースの閾値電圧を引いた値以上には充電されない。
【００５０】
以上の動作において、トランジスタＴｒ１１のコレクタに印加される電圧は、サブ巻線ＬＳ１に発生する電圧とコンデンサＣ１に蓄えられた電圧が加えられた値である。サブ巻線ＬＳ１に発生する電圧は、スイッチング電源装置３０の出力電圧に比例し、コンデンサＣ１に蓄えられる電圧は、スイッチング電源装置３０の入力電圧に比例して増減する。即ち、スイッチング電源装置３０の入力電圧が高くなると、トランジスタＴｒ１１のコレクタに加えられる電圧も高くなるが、コレクタ電圧が高くなっても、この実施形態の回路においては、ＦＥＴＱ１のゲートに印加される電圧の最大値は一定になる。従って、スイッチング電源装置３０の入力電圧を高くしてもＦＥＴＱ１を破壊することはない。
【００５１】
ＦＥＴＱ１の入力容量Ｃｉｓｓが充電される過程で、ＦＥＴＱ２の入力容量Ｃｉｓｓは放電される。ＦＥＴＱ２の放電は、トランジスタＴｒ１２のコレクタとエミッタに並列に接続されたダイオードＤ１２を通して行われる。
【００５２】
また、電圧制限回路２３でも、サブ巻線ＬＳ２が上記と同様の状態において、上記と同様に作用する。このとき、ＦＥＴＱ１の放電は、トランジスタＴｒ１１のコレクタとエミッタに並列に接続されたダイオードＤ１１を通して行われる。
【００５３】
この実施形態のスイッチング電源装置３０によれば、同期整流用ＦＥＴＱ１，Ｑ２ゲートの耐圧に制限されず、幅広い入力電圧範囲をもつスイッチング電源装置を構成することができる。
【００５４】
なお、この実施形態の基準電圧発生部２５を図７に示すように、一対のツェナダイオードＺＤ１２，１３により、そのツェナ電圧を基準電圧としてもよい。これによっても同様の効果を得ることができ、回路構成をより簡単なものとすることができる。
【００５５】
次にこの発明の第四実施形態について図８を基にして説明する。ここで上記実施形態と同様の部材は同一の符号を付して説明を省略する。この実施形態のスイッチング電源装置４０のカレントダブラ同期整流回路４４は、図６と比較して、トランジスタＴｒ１１とダイオードＤ１１がＦＥＴＱ１１に、トランジスタＴｒ１２とダイオードＤ１２がＦＥＴＱ１２に置き換えられている。トランジスタＴｒ１１とＦＥＴＱ１１の機能の違いは、トランジスタＴｒ１１はベース電流が流れることによりコレクタ電流が流れる素子であるの対して、ＦＥＴＱ１１は、ゲートの電圧がソースの電圧よりも高い場合にドレインからソースに電流（以下ドレイン電流という）が流れる素子である。そして、ＦＥＴＱ１の入力容量Ｃｉｓｓを充電する動作において、サブ巻線ＬＳ１のドットのある端子がマイナスの極性を持つ期間の初期においては、ＦＥＴＱ１の入力容量Ｃｉｓｓの電圧が、基準電圧発生部２５の電圧よりも低いために、電圧制限回路２２のＦＥＴＱ１１のゲート電圧は、ソース電圧よりも高くドレイン電流が流れる。ドレイン電流が流れるためＦＥＴＱ１の入力容量Ｃｉｓｓに充電電流が流れる。
【００５６】
そして、ＦＥＴＱ１の入力容量Ｃｉｓｓの充電が進み、入力容量Ｃｉｓｓの電圧が上昇し基準電圧に近づくと、ＦＥＴＱ１１のソースの電圧が上昇する。入力容量Ｃｉｓｓの電圧が、基準電圧からＦＥＴＱ１１のゲートの閾値電圧を引いた値に達すると、ＦＥＴＱ１１のドレイン電流が流れなくなる。よって、サブ巻線ＬＳ１に発生する電圧やコンデンサＣ１に蓄えられている電圧にかかわりなく、ＦＥＴＱ１の入力容量Ｃｉｓｓは、基準電圧発生部２５の基準電圧からＦＥＴＱ１１のゲートの閾値電圧を引いた値以上には充電されない。
【００５７】
ＦＥＴＱ１の入力容量Ｃｉｓｓが充電される過程で、ＦＥＴＱ２の入力容量Ｃｉｓｓは放電される。ＦＥＴＱ２の放電は、ＦＥＴＱ１２の寄生ダイオードを通して行われる。また、図８の他方の電圧制限回路２３も同様に機能する。
【００５８】
この実施形態のスイッチング電源装置４０によっても、同期整流用ＦＥＴのゲート耐圧に制限されず、幅広い入力電圧範囲をもつスイッチング電源装置を構成することができる。
【００５９】
なお、この実施形態の基準電圧発生部２５を図９に示すように、一対のツェナダイオードＺＤ１２，１３により、そのツェナ電圧を基準電圧としてもよい。これによっても同様の効果を得ることができ、回路構成をより簡単なものとすることができる。
【００６０】
次に、この発明の第五実施形態について図１０を基にして説明する。ここで上記実施形態と同様の部材は同一の符号を付して説明を省略する。この実施形態のスイッチング電源装置５０のカレントダブラ同期整流回路５４は、図３に示す回路構成のＦＥＴＱ１，Ｑ２の各ゲートとソース間に並列に放電回路２６，２７を設け、放電回路２６，２７をトランス１２の信号により駆動させるものである。これにより、トランス１２、ＦＥＴＱ１，Ｑ２、トランス１２の経路を流れる貫通電流を抑えることができる。
【００６１】
ここで、この貫通電流について説明する。上記各実施形態では、チョークコイルＬ１，Ｌ２から発生する電圧の極性が変化することを利用して、同期整流用ＦＥＴのオン、及びオフを制御している。ＦＥＴＱ１がオフする期間は、トランス１２から正極性の電圧が出力されている期間であり、ＦＥＴＱ２がオフする期間は、トランス１２から負極性の電圧が出力されている期間である。トランス１２から出力がない期間はＦＥＴＱ１，Ｑ２共にオンしている。ここで、「トランス１２から出力がない期間」から「トランス１２から正極性の電圧が出力されている期間」に移行した瞬間を考える。この瞬間は、「ＦＥＴＱ１，Ｑ２共にオン」から「ＦＥＴＱ１がオフ、ＦＥＴＱ２はオン」に変わる瞬間である。ＦＥＴＱ１をオフさせるのは、チョークコイルＬ１の極性が変化したときであり、チョークコイルＬ１の極性が変化するには、トランス１２から出力された電圧がチョークコイルＬ１に印加されたときである。従って、この瞬間の動作は、「トランス１２から正極性の電圧が出力され」、「チョークコイルＬ１に電圧が印加され、極性が反転し」、「ＦＥＴＱ１の入力容量Ｃｉｓｓが放電し」、「ＦＥＴＱ１がオフする」という動作を行う。即ち、トランス１２から電圧が出力された瞬間は、ＦＥＴＱ１がすぐにオフできず、ＦＥＴＱ１，Ｑ２共にオンしている状態となり、トランス１２，ＦＥＴＱ１，ＦＥＴＱ２，トランス１２の経路を流れる貫通電流が流れることになる。スイッチング電源装置におけるこの貫通電流は、損失の増大を引き起こすものであり、極力少なくすべきものである。
【００６２】
以上述べたように、先の実施形態のスイッチング電源装置では貫通電流により、スイッチング電源装置の損失を増大させてしまう可能性があった。この実施形態では、この貫通電流を抑えるものである。
【００６３】
次に、この実施形態のスイッチング電源装置５０の動作について、以下に説明する。まず、ＦＥＴＱ１がオフする期間は、トランス１２から正極性の電圧が出力されている期間であり、ＦＥＴＱ１に接続した放電回路２６を、トランス１２から正極性の電圧が出力されている期間に駆動することで、ＦＥＴＱ１の入力容量Ｃｉｓｓを放電させる。同様に、ＦＥＴＱ２がオフする期間は、トランス１２から負極性の電圧が出力されている期間であり、ＦＥＴＱ２に接続した放電回路２７を、トランス１２から負極性の電圧が出力されている期間に駆動することで、ＦＥＴＱ２の入力容量Ｃｉｓｓを放電させる。
【００６４】
このとき、チョークコイルＬ１，Ｌ２の極性が反転することでＦＥＴＱ１，Ｑ２の入力容量Ｃｉｓｓが放電されてＦＥＴＱ１，Ｑ２がオフする速度よりも、トランス１２からの信号で放電回路２６，２７が駆動してＦＥＴＱ１，Ｑ２をオフする速度の方が速い。従って、トランス１２から電圧が出力されている期間に、ＦＥＴＱ１，Ｑ２が同時にオンしている時間を短くすることが可能であり、貫通電流を低減することができる。
【００６５】
なお、この放電回路２６，２７は、図１１に示すように、上述の図５に示す実施形態の電圧制限回路２２，２３を備えたスイッチング電源装置に設けても良い。この場合の電圧制限回路２２，２３と、放電回路２６，２７の回路構成の例を図１２に示す。この放電回路２６，２７は、トランジスタＴｒ２１，Ｔｒ２２のコレクタが各々ＦＥＴＱ１，Ｑ２のゲートに接続され、エミッタが各々ＦＥＴＱ１，Ｑ２のソースに接続されている。そして、トランジスタＴｒ２１，Ｔｒ２２のベースが、トランス１２の両端に接続されている。
【００６６】
これにより、同期整流用ＦＥＴＱ１，Ｑ２のゲート耐圧に制限されず、幅広い入力電圧範囲を有すると共に、貫通電流を抑え効率の良いスイッチング電源を構成することができる。
【００６７】
次に、この発明の第六実施形態について図１３を基にして説明する。ここで上記実施形態と同様の部材は同一の符号を付して説明を省略する。この実施形態のスイッチング電源装置６０は、図１０に示す回路構成の放電回路２６，２７の駆動を、絶縁回路６２，６３を介して、トランス１２の１次側の制御回路６４からの信号により駆動させるものである。これにより、放電回路２６，２７を任意のタイミングで動作させることができ、トランス１２、ＦＥＴＱ１，Ｑ２、トランス１２の経路を流れる貫通電流をより確実に抑えることができる。
【００６８】
また、このスイッチング電源装置６０は、図１３に示すように、上述の図５に示す実施形態の電圧制限回路２２，２３を備えたスイッチング電源装置に設けても良い。この場合の回路を図１５に示す。このスイッチング電源装置は、図１２に示す放電回路２６，２７のトランジスタＴｒ２１，Ｔｒ２２のベースに絶縁回路６２，６３を介して制御回路６４を接続したものである。ここでは、絶縁回路６２，６３は、ドライブトランスにより構成されている。
【００６９】
これにより、幅広い入力電圧範囲を有すると共に、より速く放電回路２６，２７を動作させることができ、貫通電流をより確実に抑えることができる。
【００７０】
また、図１６に示すように、絶縁回路をフォトカプラ６６，６７により構成しても良い。この場合、フォトカプラ６６，６７の発光部である発光ダイオードＰＤ１，ＰＤ２は、制御回路６４に接続されて駆動され、受光部であるフォトトランジスタＰＴｒ１，ＰＴｒ２は、ＦＥＴＱ１，Ｑ２のソース−ゲート間に接続されている。これにより、より速く放電回路２６，２７を動作させることができ、貫通電流をより確実に抑えることができる。また、放電回路と絶縁回路を一体化することができる。
【００７１】
以上の実施形態では、同期整流素子にｎ−チャンネルＭＯＳ−ＦＥＴを用いたが、ｐチャンネルＭＯＳ−ＦＥＴを用いてカレントダブラ同期整流回路を構成してもよい。さらに、ＭＯＳ−ＦＥＴ以外の同様の機能を有するスイッチング素子を用いてもよい。
【００７２】
【発明の効果】
この発明のスイッチング電源装置は、同期整流素子に電流が流れる期間のすべてにおいて同期整流素子をオンさせることが可能であり、寄生ダイオードを流れることによる損失がなく、スイッチング電源装置の効率を向上させることができる。
【００７３】
また、電圧制限回路を同期整流素子のゲートの前段に設けることにより、幅広い入力電圧範囲のスイッチング電源装置を構成することができる。
【００７４】
また、同期整流素子のゲートの前段に放電回路を設けることにより、同期整流素子を貫通する貫通電流を抑えることができ、スイッチング電源素子の効率を高めることができる。
【図面の簡単な説明】
【図１】この発明の第一実施形態のスイッチング電源装置の概略回路図である。
【図２】この実施形態のスイッチング電源装置の動作を示すタイミングチャートである。
【図３】この発明の第二実施形態のスイッチング電源装置の概略回路図である。
【図４】この実施形態のスイッチング電源装置の動作を示すタイミングチャートである。
【図５】この発明の第三実施形態のスイッチング電源装置の概略回路図である。
【図６】この実施形態のスイッチング電源装置の回路図である。
【図７】この実施形態のスイッチング電源装置の電圧制限回路の他の例を示す回路図である。
【図８】この発明の第四実施形態のスイッチング電源装置の概略回路図である。
【図９】この実施形態のスイッチング電源装置の電圧制限回路の他の例を示す回路図である。
【図１０】この発明の第五実施形態のスイッチング電源装置の概略回路図である。
【図１１】この実施形態のスイッチング電源装置の他の例を示す概略回路図である。
【図１２】この実施形態のスイッチング電源装置の他の例の回路図である。
【図１３】この発明の第六実施形態のスイッチング電源装置の概略回路図である。
【図１４】この実施形態のスイッチング電源装置の他の例を示す概略回路図である。
【図１５】この実施形態のスイッチング電源装置の回路図である。
【図１６】この実施形態のスイッチング電源装置の他の例を示す回路図である。
【図１７】従来のカレントダブラ同期整流回路を備えたスイッチング電源装置の概略回路図である。
【図１８】従来のスイッチング電源装置の動作を示すタイミングチャートである。
【図１９】ＭＯＳ−ＦＥＴの寄生ダイオードと寄生容量を示すである。
【符号の説明】
１０ スイッチング電源装置
１２ トランス
１４ カレントダブラ同期整流回路
２２，２３ 電圧制限回路
２５ 基準電圧発生部
２６，２７ 放電回路
Ｌ１，Ｌ２ チョークコイル
ＬＳ１，ＬＳ２ サブ巻線
Claims (6)
- プシュプル回路、ハーフブリッジ回路、もしくはこれらの回路で駆動された場合と同様の電圧をトランスの２次側に発生させる駆動回路をそのトランスの１次側に備え、上記トランスの２次側にカレントダブラ同期整流回路を有し、このカレントダブラ同期整流回路の同期整流素子をＭＯＳ−ＦＥＴもしくはこれと同様の機能を有した素子により構成して同期整流を行うスイッチング電源装置において、上記カレントダブラ同期整流回路の第一、第二のチョークコイルの各々にサブ巻線を設け、その第一のチョークコイルに設けた第一のサブ巻線の一端に第一のコンデンサの一端を接続し、この第一のコンデンサの他端と第一の同期整流素子のゲートを接続し、上記第一のサブ巻線の他端と上記第一の同期整流素子のソースを接続し、第二のチョークコイルに設けた第二のサブ巻線の一端に第二のコンデンサの一端を接続し、この第二のコンデンサの他端と第二の同期整流素子のゲートを接続し、上記第二のサブ巻線の他端と上記第二の同期整流素子のソースを接続し、上記第一、第二の同期整流素子の各ゲートとソース間に各々ダイオードを接続し、各ダイオードは、アノードが上記第一、第二の同期整流素子のソースに接続しカソードが上記第一、第二の同期整流素子のゲートに接続したことを特徴とするスイッチング電源装置。
- 上記各同期整流素子のゲートの前段に、ゲートの破壊電圧以下の電圧を出力する電圧制限回路を設けたことを特徴とする請求項１記載のスイッチング電源装置。
- 上記電圧制限回路は、上記各サブ巻線に一端が接続された上記各コンデンサの他端と上記各同期整流素子のゲートとの間に各々トランジスタを設け、この各トランジスタのエミッタを上記各同期整流素子のゲートに接続し、上記各トランジスタのコレクタを上記各コンデンサの端子に接続し、上記各トランジスタのベースに各々基準電圧発生部を接続するとともに、上記各トランジスタのエミッタとコレクタ間に各々ダイオードを接続し、この各ダイオードは、上記各トランジスタのエミッタにアノードを接続し、コレクタにカソードを接続したことを特徴とする請求項２記載のスイッチング電源装置。
- 上記電圧制限回路は、上記各サブ巻線に一端が接続された上記各コンデンサの他端と上記各同期整流素子のゲートとの間に各々ＭＯＳ−ＦＥＴを設け、この各ＭＯＳ−ＦＥＴのソースを上記各同期整流素子のゲートに接続しドレインを上記各コンデンサの端子に接続し、上記各ＭＯＳ−ＦＥＴのゲートに各々基準電圧発生部を接続したことを特徴とする請求項２記載のスイッチング電源装置。
- 上記各同期整流素子のゲートとソース間に各々放電回路を設け、この各放電回路を上記トランスからの信号により駆動することを特徴とする請求項１，２，３または４記載のスイッチング電源装置。
- 上記同期整流素子のゲートとソース間に放電回路を設け、この放電回路を、上記トランスの１次側から絶縁された回路を介して駆動することを特徴とする請求項１，２，３または４記載のスイッチング電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001398291A JP3742008B2 (ja) | 2001-12-27 | 2001-12-27 | スイッチング電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001398291A JP3742008B2 (ja) | 2001-12-27 | 2001-12-27 | スイッチング電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003199339A JP2003199339A (ja) | 2003-07-11 |
| JP3742008B2 true JP3742008B2 (ja) | 2006-02-01 |
Family
ID=27603766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001398291A Expired - Fee Related JP3742008B2 (ja) | 2001-12-27 | 2001-12-27 | スイッチング電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3742008B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4503431B2 (ja) * | 2004-12-28 | 2010-07-14 | 株式会社タムラ製作所 | スイッチング電源装置 |
| JP5770412B2 (ja) | 2008-01-31 | 2015-08-26 | ダイキン工業株式会社 | 電力変換装置 |
-
2001
- 2001-12-27 JP JP2001398291A patent/JP3742008B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2003199339A (ja) | 2003-07-11 |
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|---|---|---|---|
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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