JP3741298B2

JP3741298B2 - Particle counter calibration wafer and manufacturing method thereof

Info

Publication number: JP3741298B2
Application number: JP09487297A
Authority: JP
Inventors: 悦郎森田
Original assignee: Sumco Corp
Current assignee: Sumco Corp
Priority date: 1997-03-28
Filing date: 1997-03-28
Publication date: 2006-02-01
Anticipated expiration: 2017-03-28
Also published as: JPH10275843A

Description

【０００１】
【発明の属する技術分野】
この発明はパーティクルカウンタ校正用ウェーハおよびその作製方法、詳しくは異なるパーティクルカウンタ間において、ウェーハ表面に存在するＣＯＰ（Crystal originated Particle）の検出感度を校正する（標準化する）ことができるパーティクルカウンタ校正用ウェーハおよびその作製方法に関する。
【０００２】
【従来の技術】
半導体デバイスの微細化が進み、かつ、チップ面積の増大化にともなって、シリコンウェーハの表面に付着したパーティクルが、製品歩留りや信頼性に著しく影響を与えるようになった。なお、ここでいうパーティクルには、シリコンウェーハの表面に付着した微細な異物の他、ウェーハ表面に形成された微細な凹部であるピット（ＣＯＰ）を含むものである。
そこで、シリコンウェーハ製造工場から半導体デバイス製造工場などへ出荷される製品ウェーハは、発注時にユーザが規定したウェーハ表面の厳しい精度検査を通過して出荷される。例えば、ウェーハ表面に対するレーザ光の入射角が垂直に近いパーティクルカウンタを用いた場合、そのウェーハ表面の１ｃｍ^２当たりのパーティクル数として、０．１２μｍ以上のものが０．２個未満という具合である。なお、パーティクルカウンタでは、ウェーハ表面をレーザ光で走査して、付着したパーティクルからの光散乱強度を測定することにより、パーティクルの位置と大きさを認識するものである。
製品ウェーハの評価時には、通常、ウェーハ製造工場側およびユーザ側ともに、独自に準備したパーティクルカウンタによって、ウェーハ表面に存在するパーティクル数を測定し、ウェーハ表面の平滑度、清浄度を各々評価している。このパーティクルカウンタとしては、例えばテンコール（Tencor）株式会社製の「ＳＳ６２００」などが挙げられる。
【０００３】
ところが、パーティクルカウンタの検査精度は、例えばウェーハ表面に照射されたレーザ光を受光する角度の違いなどから、通常、各パーティクルカウンタごとに異なっている。この結果、同じシリコンウェーハをパーティクル検査したとしても、ウェーハ製造工場側のパーティクルカウンタでは良品と評価され、ユーザ側のパーティクルカウンタでは不良品と評価される場合が発生する。
【０００４】
このような事態を解消するために、一部において、ウェーハ表面のパーティクルを検査する際に、予め製造工場側とユーザ側とでこのパーティクルカウンタの測定スケールを補正してから、実際の製品ウェーハのパーティクル評価を行う方法が採られている。一般的に、このスケール校正時には、シリコンウェーハの表面に、微細な異物の代替物である既知粒径のポリスチレンラテックス粒子（ＰＳＬ）を所定量だけ塗布した校正用のウェーハが用いられている。
すなわち、予めウェーハ製造工場側およびユーザ側で、それぞれ所有するパーティクルカウンタにより、同一品種の校正用のウェーハを用いてそのパーティクルを測定する。そして、このときのカウンタの測定レベルを測定基準にして、実際の製品ウェーハのパーティクル検査時におけるレーザ受光部の信号強度を何μｍにするか決定している。このようにしてパーティクルカウンタの測定スケールを補正している。
【０００５】
【発明が解決しようとする課題】
しかしながら、この従来方法では、以下の不都合があった。すなわち、この校正用のウェーハでは、表面に、微細な異物の代替物であるポリスチレンラテックスを塗布しているので、パーティクルとして計測される個数のうち、異物の校正は可能であった。ところが、ＣＯＰ（ピット）については、個数の考慮がなされていなかった。
仮に、異物用の検出感度で、ウェーハ表面に存在するピットを測定した場合には、レーザ光の散乱強度がレーザ光の受光角度によって異なるために、同じパーティクルサイズ以上で比較した場合に、検出個数が異なるという現象が起きている。
【０００６】
【発明の目的】
そこで、この発明は、異なるパーティクルカウンタ間において、ウェーハ表面に存在するＣＯＰの検出感度を校正することができるパーティクルカウンタ校正用ウェーハおよびその作製方法を提供することを、その目的としている。また、この発明は、ＣＯＰの測定感度を高めたパーティクルカウンタ校正用ウェーハを提供することを、その目的としている。さらに、この発明は、ＣＯＰに類似した形状のピットを比較的容易に形成することができるパーティクルカウンタ校正用ウェーハの作製方法を提供することを、その目的としている。
【０００７】
【課題を解決するための手段】
請求項１に記載の発明は、異なるパーティクルカウンタ間で、シリコンウェーハの表面に存在する微細な窪みであるＣＯＰを測定するときに用いられるパーティクルカウンタ校正用ウェーハであって、このパーティクルカウンタ校正用ウェーハの表面には、エッチングにより、一辺の長さが０．１０〜０．２５μｍの略逆ピラミッド形のピットが１０〜５０個／ｃｍ^２の割合で設けられているパーティクルカウンタ校正用ウェーハである。
略逆ピラミッド形とは、四角錐の頂点を底にした形状を含むものである。
ウェーハ表面に設けるピットの割合において、１０個／ｃｍ^２（例えば直径２００ｍｍでは３０００個）未満ではＣＯＰの存在が明確でなくなる。一方、５０個／ｃｍ^２（例えば直径２００ｍｍでは５０００個）を超えるとパーティクルカウンタによっては、測定においてオーバーフローする。
【０００８】
ピットの大きさは、一辺の長さが０．１０〜０．２５μｍ、特に０．１２〜０．２２μｍが好ましい。この長さが０．１０μｍ未満では現在のパーティクルカウンタでは測定することができず、０．２５μｍを超えると現在問題とされるＣＯＰの最大値より大きくなり、無意味となる。
なお、このパーティクルカウンタ校正用ウェーハは、２台、３台、４台、５台と各パーティクルカウンタ毎に配備されるのを原則とするが、これに限定しなくても、例えば１枚または２枚など、カウンタ総台数より少ない枚数のパーティクルカウンタ校正用ウェーハを使い回してもよい。
【０００９】
請求項２に記載の発明は、上記ピットのサイズ分布での半値幅が１０〜２０ｎｍである請求項１に記載のパーティクルカウンタ校正用ウェーハである。
ここでいう、ピットのサイズ分布の半値幅とは、横軸をピットサイズ、縦軸をピット個数とした図６に示すウェーハ表面におけるピットのサイズ分布のグラフにおいて、そのピーク長の半分の高さ位置における幅ｗをいう。
【００１０】
請求項３に記載の発明は、上記ピットの配設領域が上記ウェーハ表面の１／４〜３／４の領域である請求項１または請求項２に記載のパーティクルカウンタ校正用ウェーハである。
ピットの配設領域がウェーハ表面の１／４未満ではピットの総数が減り、校正の精度が悪化する。３／４を超えると、比較となるウェーハ表面上の領域の面積が小さくなり、ウェーハの汚れ具合の管理が難しくなる。
【００１１】
請求項４に記載の発明は、１枚のウェーハに対して、１種類または複数種類のサイズのピットを配設した請求項１〜請求項３のいずれか１項に記載のパーティクルカウンタ校正用ウェーハである。
なお、２種類の場合には、ウェーハ表面上で各種類が占める割合は、ウェーハ表面の１／４もしくは３／８、また３種類の場合に各種類が示す割合は、ウェーハ表面の１／４とした方が好ましい。
【００１２】
請求項５に記載の発明は、上記パーティクルカウンタ校正用ウェーハは結晶方位（１００）の表面を有するシリコンウェーハである請求項１〜請求項４のいずれか１項に記載のパーティクルカウンタ校正用ウェーハである。
【００１３】
【００１４】
請求項６に記載の発明は、上記各ピットの間隔が１ｍｍ以上である請求項１〜請求項５のいずれか１項に記載のパーティクルカウンタ校正用ウェーハである。
ピット間隔が１ｍｍ未満では、低検出精度のパーティクルカウンタで測定した場合、ピットが重なってしまい、正確には測定できないおそれがある。
【００１５】
【００１６】
【００１７】
請求項７に記載の発明は、シリコンウェーハの表面に絶縁膜を被着する工程と、この絶縁膜の表面をマスクで覆う工程と、このマスクに所定のピットパターンの貫通孔を形成する工程と、上記絶縁膜の貫通孔から露出した部分を除去することにより、絶縁膜に上記ピットパターンの窓を形成する工程と、上記窓を通して、上記シリコンウェーハの表面をエッチングすることにより、このシリコンウェーハ表面に、一辺の長さが０．１０〜０．２５μｍの略逆ピラミッド形のピットを１０〜５０個／ｃｍ ^２形成する工程とを備えたパーティクルカウンタ校正用ウェーハの作製方法である。
マスクとしては、例えば紫外線が照射されると溶剤に溶け易くなるポジ形レジスト膜や、その逆の性質のネガ形レジスト膜などが挙げられる。また、その素材には、テフロン、ポリエチレンなどの合成樹脂からなるマスキングテープや、耐蝕性に優れたワックス、その他の高分子有機化合物などからなる皮膜なども採用することができる。
また、ここでいう絶縁膜のエッチングとは、一般的に行われているドライエッチングによって、マスクで被覆されていない絶縁膜の部分を除去することをいう。
さらに、ここでいうシリコンウェーハのエッチングとは、例えば３０％のＫＯＨなどのエッチング液中に、シリコンウェーハを１０〜３０秒だけ浸漬し、絶縁膜で被われていないシリコンウェーハの部分を溶失させることをいう。
【００１８】
請求項８に記載の発明は、上記シリコンウェーハは結晶方位（１００）の表面を有しており、そのエッチング液はＫＯＨである請求項７に記載のパーティクルカウンタ校正用ウェーハの作製方法である。
【００１９】
請求項９に記載の発明は、上記ピット形成後、上記シリコンウェーハの表面から上記絶縁膜を除去する請求項７または請求項８に記載のパーティクルカウンタ校正用ウェーハの作製方法である。
絶縁膜を除去する場合、除去後に一度はＳＣ１（Standard Cleaning 1）洗浄を行う方が好ましい。これにより、ピットサイズが若干大きくなるが、この状態（サイズ）を標準とすればよい。
【００２０】
【作用】
この発明に係るパーティクルカウンタ校正用ウェーハを使用して、予め、各パーティクルカウンタにおいて、このウェーハ表面に配設されたピットを測定する。パーティクルカウンタ校正用ウェーハ上のピットのサイズや形成個数は、その作製時において一定値に設定されている。そして、この測定結果に基づいて各パーティクルカウンタでの測定スケールを補正する。例えば、上記校正用ウェーハでの測定結果であるピット数のピーク値の生じる検出信号強度を、同じ値となるように補正（共通化または標準化）する。
その後、この測定スケールにより各パーティクルカウンタで実際に製造されたシリコンウェーハでのＣＯＰ測定を行う。この結果、推定に頼らず、実測によりパーティクルのＣＯＰを評価することができる。よって、異なるパーティクルカウンタ間におけるパーティクル検査の信頼性を高めることができる。
【００２１】
特に請求項５に記載した発明では、校正用ウェーハとして表面の結晶方位が（１００）のシリコンウェーハを採用した。この結果、通常製造等されているシリコンウェーハとその結晶方位が同じとなり、それら表面に生成されるＣＯＰと同様形状のピットが得られる。よって、検出精度がこの面からも向上する。
【００２２】
また、請求項７〜請求項９に記載したパーティクルカウンタ校正用ウェーハの作製方法では、まずシリコンウェーハの表面に絶縁膜を設け、さらにこの絶縁膜の表面を所定のピットパターンのマスクでマスキングする。次いで、このマスクのパターン孔から露出した絶縁膜の部分をエッチングで除去し、所定ピットパターンの窓をこの絶縁膜に形成する。続いて、マスクを除去し、この絶縁膜の窓を通して、シリコンウェーハの表面側の一部をエッチング液により溶かす。こうして、ウェーハ表面に、一辺の長さが０．１０〜０．２５μｍの略逆ピラミッド形のピットを１０〜５０個／ｃｍ ^２形成する。
このようにして作製されたパーティクルカウンタ校正用ウェーハは、上述した通りに使用される。そして、各パーティクルカウンタ間でのＣＯＰ検出感度の標準化、共通化を行うことができる。
また、この場合、ウェーハ表面に絶縁膜を残存させることにより、このウェーハ表面についてスクラバ洗浄などの機械洗浄を施すことができる。これは、校正用ウェーハ表面の洗浄が容易となり、再使用に便利となる。
【００２３】
請求項８に記載の発明では、エッチング液にＫＯＨを採用したので、ピットの壁面が結晶方位（１１１）の面となりやすく、これにより実際のＣＯＰと同等の形状のピットが得やすい。
【００２４】
さらに、請求項９に記載した発明では、ピット形成後、シリコンウェーハの表面から絶縁膜を除去する。
絶縁膜を除去した場合、ＳＣ１洗浄によりウェーハ表面から異物を容易に除去することができ、パーティクルカウンタによる検査数値の信頼性を増大することができる。
【００２５】
【発明の実施の形態】
以下、この発明の実施例を図面を参照して説明する。ここではシリコンウェーハ製造工場から半導体デバイス製造工場へ出荷される製品ウェーハについてパーティクル測定を行うパーティクルカウンタでの測定スケールの校正について説明する。
図１はこの発明の一実施例に係るパーティクルカウンタ校正用ウェーハの斜視図である。図２および図３はこの校正用ウェーハの作製手順を示す工程毎の断面図である。図２（ａ）はこの発明の一実施例に係るパーティクルカウンタ校正用ウェーハのベースとなるベアウェーハの拡大断面図、図２（ｂ）は絶縁膜形成工程を示すウェーハの拡大断面図、図２（ｃ）はマスク形成工程を示すウェーハの拡大断面図、図２（ｄ）はパターンニング工程を示すウェーハの拡大断面図である。図３（ａ）は絶縁膜エッチング工程を示すウェーハの拡大断面図、図３（ｂ）はマスク除去工程を示すウェーハの拡大断面図、図３（ｃ）はＫＯＨによるエッチング工程を示すウェーハの拡大断面図である。図４はこの発明の一実施例に係る校正用ウェーハを示す平面図である。図４（ａ）はウェーハ表面の１／４の領域にピットが形成されたウェーハを示す平面図、図４（ｂ）はウェーハ表面の１／２の領域にピットが形成されたウェーハを示す平面図である。
【００２６】
この実施例によれば、ＣＺ法により引き上げられたシリコン製の単結晶のインゴットをブロック切断し、それを所定厚さにスライシングして、外周部の面取り、表面研磨することで、直径２００ｍｍ、厚さ７２５μｍ、表面の結晶方位（１００）のベアウェーハ１（鏡面研磨ウェーハ）を２枚用意する（図２（ａ）参照）。
次いで、それぞれのベアウェーハ１を熱処理炉で加熱することにより、ウェーハ表面に絶縁膜の一例であるＳｉＯ_２膜２を所定厚さに形成する（図２（ｂ）参照）。その後、各ＳｉＯ_２膜２上にマスクの一例である感光性のフォトレジスト膜３を塗布する。これを乾かしてから、フォトマスクのピット形成用の微細な貫通孔を通して各フォトレジスト膜３を露光することにより、パターンニングする（図２（ｄ）参照）。各フォトレジスト膜３のパターン孔３ａは、平面視して一辺０．１５μｍの正方形であり、また、各パターン孔間の距離は１ｍｍ以上である。さらに、このパターン孔３ａはウェーハ全表面の３／４の領域に１ｃｍ^２当たり３０個形成されている（図１も参照）。
【００２７】
次いで、これをドライエッチングにより、フォトレジスト膜３のパターン孔３ａを通して、下層のＳｉＯ_２膜２の露出部分を除去する（図３（ａ）参照）。その後、被っていたフォトレジスト膜３を溶剤で取り除く。この結果、表面のＳｉＯ_２膜２に多数の微細な窓部２ａが形成されたベアウェーハ１を得ることができる（図３（ｂ）参照）。その後、これらの窓部２ａを通して、３０％ＫＯＨ液によりベアウェーハ１の表面の露出部をエッチングする。これにより、図１に示すように、ウェーハ表面の３／４の範囲に、一辺０．１５μｍの逆ピラミッド形のピット４（同図部分拡大図を参照）が、１ｃｍ^２当たり３０個形成されたパーティクルカウンタ校正用ウェーハ１０が作製される。
この場合、これらのピット４は、そのサイズ分布の半値幅が１０〜２０ｎｍとなるように形成されることとなる。
【００２８】
また、このウェーハ表面の１／４領域は、ベアウェーハ１の鏡面加工された部分が露呈されている。よって、この校正ウェーハの表面が汚れているか否かを判別しやすい。また、ウェーハ表面上におけるピット４の形成範囲は、ウェーハ表面の１／４の範囲または１／２の範囲でもよい（図４（ａ）、（ｂ）参照）。
さらに、ピット４形成後、ＳｉＯ_２膜２はベアウェーハ１の表面に残存させたままにしてもよい。または、ＳｉＯ _２膜２はエッチングで除去してもよい。ＳｉＯ_２膜２を残存させれば、この後、スクラバなどの機械洗浄が容易となる。よって、再使用に便利となる。また、除去すれば、パーティクルカウンタによる検査数値の信頼性を高めることができる。これは、ＳＣ１洗浄によりその表面から容易に異物を除去することができるからである。
【００２９】
次に、この発明の一実施例に係るパーティクルカウンタ校正用ウェーハ１０の使用方法を説明する。
予め、シリコンウェーハ製造工場と半導体デバイス製造工場とに配備された各パーティクルカウンタにおいて、同一規格で作製された校正用ウェーハ１０のピット４をそれぞれ測定する。このときの測定値を、図５のグラフに示すと、そのピットはサイズにより所定の分布となる。このグラフにおいて、ラインｃはウェーハ製造工場のパーティクルカウンタによるピット測定値の分布線、ラインｂはデバイス製造工場のパーティクルカウンタによるピット測定値の分布線である。
【００３０】
このグラフから明らかなように、通常、装置毎にカウンタレベルは異なる。具体的には、この校正用ウェーハ１０には、上述のように、０．１５μｍの大きさのピット４が、１ｃｍ^２当たり３０個作製されている。この校正ウェーハ１０を測定した製造工場側のパーティクルカウンタではラインｃを示す。一方、同一に作製された校正ウェーハ１０についてデバイス工場側のパーティクルカウンタでの測定はラインｂを示すこととなる。これらを比較すると、信号強度においてレベル差が生じている。
このレベル差に基づいて、各パーティクルカウンタでは、レーザ受光部の信号強度を何μｍにするかを決定、統一する。例えば一方のパーティクルカウンタの測定スケールを補正するものである。すなわち、図５のグラフ中、ラインｃおよびラインｂの各ピーク値同士が重なるように、少なくともいずれか一方の測定スケールを補正する。
その後、各パーティクルカウンタにおいて、補正した値を測定基準として、実際の製品ウェーハのパーティクル検査を行う。よって、各パーティクルカウンタでは同一検出精度でパーティクルをカウントすることができる。
【００３１】
このように、パーティクルカウンタ校正用ウェーハ１０を新たに開発した結果、複数のパーティクルカウンタでの測定感度を簡単に校正することができることとなった。よって、異なるパーティクルカウンタ間におけるパーティクル検査の信頼性をさらに高めることができる。
なお、この校正用ウェーハによれば、３台以上のパーティクルカウンタ間での測定感度の校正を行うことも容易である。
【００３２】
【発明の効果】
この発明に係るパーティクルカウンタ校正用ウェーハおよびその作製方法によれば、予め各パーティクルカウンタ間において、パーティクルカウンタ校正用ウェーハの表面に形成されたピットのサイズや形成個数を測定し、その後、それぞれのパーティクルカウンタの測定スケールを校正、変更する。そして、各パーティクルカウンタ間で統一的にパーティクルの測定を行うことができる。この結果、異なるパーティクルカウンタ間におけるパーティクル検査での信頼性を高めることができる。
【００３３】
特に、請求項５に記載の発明では、シリコンウェーハとして表面結晶方位（１００）のものを採用したので、通常、多数使用している表面結晶方位（１００）のシリコンウェーハに形成されるＣＯＰと略同等形状のピットが得られる。よって、測定を正確に行うことができる。
【００３４】
請求項８に記載の発明では、表面結晶方位が（１００）のシリコンウェーハに対してエッチング液としてＫＯＨを使用してピットを形成するため、ピットの内壁面が（１１１）面となりやすく、これにより実際のＣＯＰと同様の形状のピットを得やすい。よって、実際のパーティクルカウンタでの測定において正確にＣＯＰを検出することができる。
【００３５】
さらに、請求項９に記載の発明は、ピット形成後、シリコンウェーハの表面の絶縁膜を除去したので、ＳＣ１洗浄によりその表面を清浄化でき、パーティクルカウンタによる検査数値の信頼性を増大することができる。
【図面の簡単な説明】
【図１】この発明の一実施例に係るパーティクルカウンタ校正用ウェーハを模式的に示すその斜視図である。
【図２】（ａ）：この発明の一実施例に係るパーティクルカウンタ校正用ウェーハのベースとなるベアウェーハの拡大断面図である。
（ｂ）：絶縁膜形成工程を示すウェーハの拡大断面図である。
（ｃ）：マスク形成工程を示すウェーハの拡大断面図である。
（ｄ）：パターンニング工程を示すウェーハの拡大断面図である。
【図３】（ａ）：絶縁膜エッチング工程を示すウェーハの拡大断面図である。
（ｂ）：マスク除去工程を示すウェーハの拡大断面図である。
（ｃ）：ＫＯＨによるエッチング工程を示すウェーハの拡大断面図である。
【図４】（ａ）：ウェーハ表面の１／４の領域にピットが形成された校正ウェーハの平面図である。
（ｂ）：ウェーハ表面の１／２の領域にピットが形成された校正ウェーハの平面図である。
【図５】この発明の一実施例に係るパーティクルカウンタで測定した校正ウェーハ表面のピットの分布を示すグラフである。
【図６】ウェーハ表面におけるピットの分布を説明するためのグラフである。
【符号の説明】
１ベアウェーハ、
２ＳｉＯ_２膜（絶縁膜）、
２ａ窓部、
３フォトレジスト膜（マスク）、
３ａパターン孔、
４ピット、
１０パーティクルカウンタ校正用ウェーハ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a particle counter calibration wafer and a manufacturing method thereof, and more specifically, a particle counter calibration wafer capable of calibrating (standardizing) detection sensitivity of COP (Crystal originated Particle) existing on the wafer surface between different particle counters. And a manufacturing method thereof.
[0002]
[Prior art]
As semiconductor devices have been miniaturized and the chip area has increased, particles adhering to the surface of a silicon wafer have significantly affected product yield and reliability. The particles referred to here include pits (COPs) which are fine concave portions formed on the wafer surface, in addition to fine foreign matters attached to the surface of the silicon wafer.
Therefore, a product wafer shipped from a silicon wafer manufacturing factory to a semiconductor device manufacturing factory or the like is shipped after passing a strict accuracy inspection of the wafer surface specified by the user at the time of ordering. For example, when a particle counter having a laser beam incident angle close to perpendicular to the wafer surface is used, the number of particles per 1 cm ² on the wafer surface is less than 0.2 with 0.12 μm or more. In the particle counter, the position and size of the particles are recognized by scanning the wafer surface with laser light and measuring the light scattering intensity from the adhered particles.
At the time of product wafer evaluation, both the wafer manufacturing factory side and the user side usually measure the number of particles existing on the wafer surface with their own prepared particle counter and evaluate the smoothness and cleanliness of the wafer surface respectively. . Examples of the particle counter include “SS6200” manufactured by Tencor Corporation.
[0003]
However, the inspection accuracy of the particle counter is usually different for each particle counter due to, for example, a difference in the angle at which the laser beam irradiated on the wafer surface is received. As a result, even if the same silicon wafer is subjected to particle inspection, the particle counter on the wafer manufacturing factory side may be evaluated as a non-defective product, and the user side particle counter may be evaluated as a defective product.
[0004]
In order to eliminate such a situation, in some cases, when inspecting particles on the wafer surface, the measurement scale of this particle counter is corrected in advance at the manufacturing factory side and the user side, and then the actual product wafer A method of performing particle evaluation is employed. Generally, at the time of this scale calibration, a calibration wafer is used in which a predetermined amount of polystyrene latex particles (PSL) having a known particle size, which is a substitute for fine foreign matter, is applied to the surface of a silicon wafer.
That is, the particles are measured in advance using a wafer for calibration of the same type by a particle counter owned by the wafer manufacturing factory and the user in advance. Then, based on the measurement level of the counter at this time as a measurement reference, it is determined how many μm the signal intensity of the laser light receiving part at the time of particle inspection of the actual product wafer is to be determined. In this way, the measurement scale of the particle counter is corrected.
[0005]
[Problems to be solved by the invention]
However, this conventional method has the following disadvantages. That is, in this calibration wafer, polystyrene latex, which is a substitute for fine foreign matter, is applied to the surface, so that foreign matter can be calibrated out of the number measured as particles. However, the number of COPs (pits) has not been considered.
If the pits existing on the wafer surface are measured with the detection sensitivity for foreign matter, the scattering intensity of the laser light varies depending on the laser light receiving angle, so the number of detections when compared with the same particle size or more. Is happening.
[0006]
OBJECT OF THE INVENTION
Therefore, an object of the present invention is to provide a particle counter calibration wafer capable of calibrating the COP detection sensitivity existing on the wafer surface between different particle counters, and a method for manufacturing the same. Another object of the present invention is to provide a particle counter calibration wafer with improved COP measurement sensitivity. Furthermore, an object of the present invention is to provide a method for producing a particle counter calibration wafer in which pits having a shape similar to COP can be formed relatively easily.
[0007]
[Means for Solving the Problems]
The invention according to claim 1 is a particle counter calibration wafer used when measuring COP, which is a fine depression existing on the surface of a silicon wafer, between different particle counters. Is a particle counter calibration wafer in which approximately reverse pyramid-shaped pits each having a side length of 0.10 to 0.25 μm are provided on the surface at a rate of 10 to 50 / cm ² by etching .
The substantially inverted pyramid shape includes a shape with the apex of a quadrangular pyramid as the bottom.
When the ratio of pits provided on the wafer surface is less than 10 / cm ² (for example, 3000 for a diameter of 200 mm), the presence of COP becomes unclear. On the other hand, if it exceeds 50 particles / cm ² (for example, 5000 particles with a diameter of 200 mm), some particle counters overflow in measurement.
[0008]
As for the size of the pit, the length of one side is preferably 0.10 to 0.25 μm, and particularly preferably 0.12 to 0.22 μm. If this length is less than 0.10 μm, it cannot be measured by the current particle counter, and if it exceeds 0.25 μm, it becomes larger than the maximum value of COP which is currently a problem, which is meaningless.
In principle, the particle counter calibration wafers are provided for each particle counter, such as two, three, four, and five. However, the present invention is not limited to this. A smaller number of particle counter calibration wafers than the total number of counters may be used.
[0009]
The invention according to claim 2 is the particle counter calibration wafer according to claim 1, wherein the half-value width in the pit size distribution is 10 to 20 nm.
The half-value width of the pit size distribution here is the height of half of the peak length in the graph of the pit size distribution on the wafer surface shown in FIG. 6 where the horizontal axis represents the pit size and the vertical axis represents the number of pits. The width w at the position.
[0010]
A third aspect of the present invention is the particle counter calibration wafer according to the first or second aspect, wherein the region where the pits are disposed is a region of ¼ to ¾ of the wafer surface.
If the pit arrangement area is less than ¼ of the wafer surface, the total number of pits is reduced, and the calibration accuracy deteriorates. If it exceeds 3/4, the area of the region on the wafer surface to be compared becomes small, and it becomes difficult to manage the degree of contamination of the wafer.
[0011]
The invention according to claim 4 is the particle counter calibration wafer according to any one of claims 1 to 3, wherein pits of one type or a plurality of types are arranged on one wafer. It is.
In the case of two types, the ratio of each type on the wafer surface is 1/4 or 3/8 of the wafer surface, and in the case of three types, the ratio indicated by each type is 1/4 of the wafer surface. Is preferable.
[0012]
The invention according to claim 5 is the particle counter calibration wafer according to any one of claims 1 to 4, wherein the particle counter calibration wafer is a silicon wafer having a crystal orientation (100) surface. is there.
[0013]
[0014]
The invention described in claim 6 is the particle counter calibration wafer according to any one of claims 1 to 5 , wherein the interval between the pits is 1 mm or more.
If the interval between the pits is less than 1 mm, the pits overlap when measured with a particle counter with low detection accuracy, and there is a possibility that the measurement cannot be performed accurately.
[0015]
[0016]
[0017]
The invention described in claim 7 includes a step of depositing an insulating film on the surface of the silicon wafer, a step of covering the surface of the insulating film with a mask, and a step of forming a through-hole of a predetermined pit pattern in the mask; A step of forming a window of the pit pattern in the insulating film by removing a portion exposed from the through hole of the insulating film; and etching the surface of the silicon wafer through the window And a step of forming 10 to 50 / cm ² of substantially inverted pyramid-shaped pits each having a side length of 0.10 to 0.25 μm .
Examples of the mask include a positive resist film that easily dissolves in a solvent when irradiated with ultraviolet rays, and a negative resist film having the opposite property. Further, as the material, a masking tape made of a synthetic resin such as Teflon or polyethylene, a film made of wax having excellent corrosion resistance, other high molecular organic compounds, or the like can be used.
In addition, the etching of the insulating film here means that a portion of the insulating film not covered with the mask is removed by dry etching which is generally performed.
Furthermore, the etching of the silicon wafer here refers to immersing the silicon wafer in an etching solution such as 30% KOH for 10 to 30 seconds to melt away the portion of the silicon wafer not covered with the insulating film. That means.
[0018]
The invention according to claim 8 is the method for producing a wafer for particle counter calibration according to claim 7, wherein the silicon wafer has a surface with a crystal orientation (100), and the etching solution is KOH.
[0019]
The invention according to claim 9 is the method for producing the particle counter calibration wafer according to claim 7 or 8, wherein the insulating film is removed from the surface of the silicon wafer after the formation of the pits.
When removing the insulating film, it is preferable to perform SC1 (Standard Cleaning 1) cleaning once after the removal. This slightly increases the pit size, but this state (size) may be standard.
[0020]
[Action]
Using the particle counter calibration wafer according to the present invention, pits disposed on the wafer surface are measured in advance in each particle counter. The size and number of pits formed on the particle counter calibration wafer are set to constant values at the time of fabrication. Based on the measurement result, the measurement scale at each particle counter is corrected. For example, the detection signal intensity at which the peak value of the number of pits, which is the measurement result on the calibration wafer, is corrected (standardized or standardized) so as to have the same value.
Thereafter, COP measurement is performed on a silicon wafer actually manufactured by each particle counter using this measurement scale. As a result, the COP of the particles can be evaluated by actual measurement without relying on estimation. Therefore, the reliability of particle inspection between different particle counters can be improved.
[0021]
Particularly, in the invention described in claim 5, a silicon wafer having a crystal orientation of (100) on the surface is adopted as a calibration wafer. As a result, the crystal orientation is the same as that of a silicon wafer that is normally manufactured, and pits having the same shape as the COP generated on the surface can be obtained. Therefore, the detection accuracy is also improved from this aspect.
[0022]
In the method for producing a particle counter calibration wafer according to claims 7 to 9, an insulating film is first provided on the surface of the silicon wafer, and the surface of the insulating film is masked with a mask having a predetermined pit pattern. Next, the portion of the insulating film exposed from the pattern hole of this mask is removed by etching, and a window of a predetermined pit pattern is formed in this insulating film. Subsequently, the mask is removed, and a part of the surface side of the silicon wafer is dissolved by an etching solution through the window of the insulating film. In this way, 10 to 50 / cm ² of substantially inverted pyramid-shaped pits having a side length of 0.10 to 0.25 μm are formed on the wafer surface.
The particle counter calibration wafer thus produced is used as described above. Then, standardization and commonization of COP detection sensitivity among the particle counters can be performed.
In this case, by leaving the insulating film on the wafer surface, the wafer surface can be subjected to mechanical cleaning such as scrubber cleaning. This facilitates cleaning of the calibration wafer surface and is convenient for reuse.
[0023]
In the eighth aspect of the invention, since KOH is used as the etching solution, the wall surface of the pit tends to be a crystal orientation (111) surface, which makes it easy to obtain a pit having the same shape as an actual COP.
[0024]
Furthermore, in the invention described in claim 9 , after the pit formation, the insulating film is removed from the surface of the silicon wafer.
When the insulating film is removed, foreign matters can be easily removed from the wafer surface by SC1 cleaning, and the reliability of the inspection numerical value by the particle counter can be increased.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. Here, calibration of a measurement scale by a particle counter that performs particle measurement on a product wafer shipped from a silicon wafer manufacturing factory to a semiconductor device manufacturing factory will be described.
FIG. 1 is a perspective view of a particle counter calibration wafer according to an embodiment of the present invention. 2 and 3 are cross-sectional views for each process showing the procedure for producing the calibration wafer. 2A is an enlarged cross-sectional view of a bare wafer serving as a base of a particle counter calibration wafer according to one embodiment of the present invention, FIG. 2B is an enlarged cross-sectional view of the wafer showing an insulating film forming step, and FIG. FIG. 2C is an enlarged sectional view of the wafer showing the mask forming process, and FIG. 2D is an enlarged sectional view of the wafer showing the patterning process. 3A is an enlarged sectional view of the wafer showing the insulating film etching process, FIG. 3B is an enlarged sectional view of the wafer showing the mask removing process, and FIG. 3C is an enlarged wafer showing the etching process using KOH. It is sectional drawing. FIG. 4 is a plan view showing a calibration wafer according to one embodiment of the present invention. 4A is a plan view showing a wafer in which pits are formed in a quarter region of the wafer surface, and FIG. 4B is a plan view showing a wafer in which pits are formed in a half region of the wafer surface. FIG.
[0026]
According to this embodiment, a silicon single crystal ingot pulled up by the CZ method is cut into blocks, and is sliced to a predetermined thickness, and the outer peripheral portion is chamfered and surface-polished, resulting in a diameter of 200 mm and a thickness of 200 mm. Two bare wafers 1 (mirror polished wafers) having a thickness of 725 μm and a crystal orientation of the surface (100) are prepared (see FIG. 2A).
Next, each bare wafer 1 is heated in a heat treatment furnace to form a SiO ₂ film 2 as an example of an insulating film on the wafer surface to a predetermined thickness (see FIG. 2B). Thereafter, a photosensitive photoresist film 3 as an example of a mask is applied on each SiO ₂ film 2. After this is dried, each photoresist film 3 is exposed through a fine through-hole for forming a pit of a photomask, thereby patterning (see FIG. 2D). The pattern hole 3a of each photoresist film 3 is a square having a side of 0.15 μm in plan view, and the distance between the pattern holes is 1 mm or more. Further, 30 pattern holes 3a are formed per 1 cm ^{2 in} a 3/4 region of the entire surface of the wafer (see also FIG. 1).
[0027]
Next, the exposed portion of the underlying SiO ₂ film 2 is removed by dry etching through the pattern hole 3a of the photoresist film 3 (see FIG. 3A). Thereafter, the covered photoresist film 3 is removed with a solvent. As a result, it is possible to obtain a bare wafer 1 in which a large number of fine window portions 2a are formed on the surface SiO ₂ film 2 (see FIG. 3B). Thereafter, the exposed portion of the surface of the bare wafer 1 is etched with a 30% KOH solution through these windows 2a. As a result, as shown in FIG. 1, 30 inverted pyramid-shaped pits 4 having a side of 0.15 μm (see a partial enlarged view of the same figure) were formed in 3/4 of the wafer surface per 1 cm ² . A particle counter calibration wafer 10 is manufactured.
In this case, these pits 4 are formed so that the half width of the size distribution is 10 to 20 nm.
[0028]
Further, in the 1/4 region of the wafer surface, the mirror-finished portion of the bare wafer 1 is exposed. Therefore, it is easy to determine whether or not the surface of the calibration wafer is dirty. Further, the formation range of the pits 4 on the wafer surface may be a quarter range or a half range of the wafer surface (see FIGS. 4A and 4B).
Furthermore, the SiO ₂ film 2 may remain on the surface of the bare wafer 1 after the pits 4 are formed. Alternatively, the SiO ₂ film 2 may be removed by etching. If the SiO ₂ film 2 remains, mechanical cleaning such as a scrubber becomes easy thereafter. Therefore, it becomes convenient for reuse. Moreover, if it removes, the reliability of the inspection numerical value by a particle counter can be improved. This is because foreign matters can be easily removed from the surface by SC1 cleaning.
[0029]
Next, a method of using the particle counter calibration wafer 10 according to one embodiment of the present invention will be described.
In advance, each pit 4 of the calibration wafer 10 manufactured according to the same standard is measured in each particle counter installed in the silicon wafer manufacturing factory and the semiconductor device manufacturing factory. When the measured values at this time are shown in the graph of FIG. 5, the pits have a predetermined distribution depending on the size. In this graph, line c is a distribution line of pit measurement values by a particle counter in a wafer manufacturing factory, and line b is a distribution line of pit measurement values by a particle counter in a device manufacturing factory.
[0030]
As is apparent from this graph, the counter level is usually different for each apparatus. Specifically, on the calibration wafer 10, as described above, 30 pits 4 having a size of 0.15 μm are produced per 1 cm ² . The particle counter on the manufacturing plant side where the calibration wafer 10 is measured shows a line c . On the other hand, the measurement with the particle counter on the device factory side of the calibration wafer 10 manufactured in the same manner shows the line b. When these are compared, there is a level difference in signal intensity.
Based on this level difference, each particle counter determines and unifies how many μm the signal intensity of the laser light receiving unit is. For example, the measurement scale of one particle counter is corrected. That is, in the graph of FIG. 5, at least one of the measurement scales is corrected so that the peak values of line c and line b overlap each other.
Thereafter, in each particle counter, particle inspection of the actual product wafer is performed using the corrected value as a measurement reference. Therefore, each particle counter can count particles with the same detection accuracy.
[0031]
As described above, as a result of newly developing the wafer 10 for particle counter calibration, the measurement sensitivity of a plurality of particle counters can be easily calibrated. Therefore, the reliability of particle inspection between different particle counters can be further enhanced.
According to this calibration wafer, it is easy to calibrate the measurement sensitivity between three or more particle counters.
[0032]
【The invention's effect】
According to the particle counter calibration wafer and the manufacturing method thereof according to the present invention, the size and number of pits formed on the surface of the particle counter calibration wafer are measured in advance between the particle counters, and then each particle is measured. Calibrate and change the measurement scale of the counter. And it is possible to measure particles uniformly among the particle counters. As a result, reliability in particle inspection between different particle counters can be improved.
[0033]
In particular, in the invention described in claim 5, since a silicon wafer having a surface crystal orientation (100) is employed, the COP formed on a silicon wafer having a surface crystal orientation (100) which is usually used in large numbers is generally used. Equivalent pits are obtained. Therefore, measurement can be performed accurately.
[0034]
In the invention described in claim 8, since pits are formed using KOH as an etchant for a silicon wafer having a surface crystal orientation of (100), the inner wall surface of the pit tends to be a (111) plane, It is easy to obtain a pit having the same shape as an actual COP. Therefore, COP can be accurately detected in measurement with an actual particle counter.
[0035]
Further, the invention of placing serial to claim 9, after the formation of pits, so removing the insulating film on the surface of the silicon wafer, SC1 can clean the surface by washing, increasing the reliability of the inspection numerical by particle counter Can do.
[Brief description of the drawings]
FIG. 1 is a perspective view schematically showing a particle counter calibration wafer according to an embodiment of the present invention.
FIG. 2A is an enlarged cross-sectional view of a bare wafer serving as a base of a particle counter calibration wafer according to an embodiment of the present invention.
(B): It is an expanded sectional view of the wafer which shows an insulating film formation process.
(C): It is an expanded sectional view of the wafer which shows a mask formation process.
(D): It is an expanded sectional view of the wafer which shows a patterning process.
FIG. 3A is an enlarged cross-sectional view of a wafer showing an insulating film etching step.
(B): It is an expanded sectional view of the wafer which shows a mask removal process.
(C): It is an expanded sectional view of the wafer which shows the etching process by KOH.
FIG. 4A is a plan view of a calibration wafer in which pits are formed in a quarter region of the wafer surface.
(B) is a plan view of a calibration wafer in which pits are formed in a half region of the wafer surface.
FIG. 5 is a graph showing the distribution of pits on the calibration wafer surface measured by a particle counter according to an embodiment of the present invention.
FIG. 6 is a graph for explaining the distribution of pits on the wafer surface.
[Explanation of symbols]
1 Bare wafer,
2 SiO ₂ film (insulating film),
2a window,
3 photoresist film (mask),
3a pattern hole,
4 Pit,
10 Wafer for particle counter calibration.

Claims

異なるパーティクルカウンタ間で、シリコンウェーハの表面に存在する微細な窪みであるＣＯＰを測定するときに用いられるパーティクルカウンタ校正用ウェーハであって、
このパーティクルカウンタ校正用ウェーハの表面には、エッチングにより、一辺の長さが０．１０〜０．２５μｍの略逆ピラミッド形のピットが１０〜５０個／ｃｍ^２の割合で設けられているパーティクルカウンタ校正用ウェーハ。A particle counter calibration wafer used when measuring COP, which is a fine depression on the surface of a silicon wafer, between different particle counters,
The particle counter calibration wafer has a surface on which the surface of the particle counter calibration is provided with approximately 50 pyramid-shaped pits each having a side length of 0.10 to 0.25 μm at a rate of 10 to 50 / cm ^2. Calibration wafer.

上記ピットのサイズ分布での半値幅が１０〜２０ｎｍである請求項１に記載のパーティクルカウンタ校正用ウェーハ。 The wafer for particle counter calibration according to claim 1, wherein a half width in a size distribution of the pits is 10 to 20 nm.

上記ピットの配設領域が上記校正用ウェーハ表面の１／４〜３／４である請求項１または請求項２に記載のパーティクルカウンタ校正用ウェーハ。 3. The particle counter calibration wafer according to claim 1, wherein an area in which the pits are arranged is ¼ to ¾ of the calibration wafer surface.

１枚のウェーハに対して、１種類または複数種類のサイズのピットを配設した請求項１〜請求項３のいずれか１項に記載のパーティクルカウンタ校正用ウェーハ。 The particle counter calibration wafer according to any one of claims 1 to 3, wherein pits of one type or a plurality of types of sizes are provided for one wafer.

上記パーティクルカウンタ校正用ウェーハは結晶方位（１００）の表面を有するシリコンウェーハである請求項１〜請求項４のいずれか１項に記載のパーティクルカウンタ校正用ウェーハ。 The particle counter calibration wafer according to any one of claims 1 to 4, wherein the particle counter calibration wafer is a silicon wafer having a surface with a crystal orientation (100).

上記各ピットの間隔が１ｍｍ以上である請求項１〜請求項５のいずれか１項に記載のパーティクルカウンタ校正用ウェーハ。 The wafer for particle counter calibration according to any one of claims 1 to 5, wherein an interval between the pits is 1 mm or more.

シリコンウェーハの表面に絶縁膜を被着する工程と、
この絶縁膜の表面をマスクで覆う工程と、
このマスクに所定のピットパターンの貫通孔を形成する工程と、
上記絶縁膜の貫通孔から露出した部分を除去することにより、絶縁膜に上記ピットパターンの窓を形成する工程と、
上記窓を通して、上記シリコンウェーハの表面をエッチングすることにより、このシリコンウェーハ表面に、一辺の長さが０．１０〜０．２５μｍの略逆ピラミッド形のピットを１０〜５０個／ｃｍ ^２形成する工程とを備えたパーティクルカウンタ校正用ウェーハの作製方法。Depositing an insulating film on the surface of the silicon wafer;
Covering the surface of the insulating film with a mask;
Forming a predetermined pit pattern through-hole in the mask;
Forming a window of the pit pattern in the insulating film by removing a portion exposed from the through hole of the insulating film;
By etching the surface of the silicon wafer through the window, 10-50 / cm ² of substantially inverted pyramid-shaped pits having a side length of 0.10 to 0.25 μm are formed on the surface of the silicon wafer. And a method for producing a particle counter calibration wafer.

上記シリコンウェーハは結晶方位（１００）の表面を有しており、そのエッチング液はＫＯＨである請求項７に記載のパーティクルカウンタ校正用ウェーハの作製方法。 8. The method for producing a particle counter calibration wafer according to claim 7, wherein the silicon wafer has a surface with a crystal orientation (100), and the etching solution is KOH.

上記ピット形成後、上記シリコンウェーハの表面から上記絶縁膜を除去する請求項７または請求項８に記載のパーティクルカウンタ校正用ウェーハの作製方法。 The method for producing a wafer for particle counter calibration according to claim 7 or 8, wherein the insulating film is removed from the surface of the silicon wafer after the formation of the pits.