JP3737397B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、待機モードにおけるレベルが一意に定まらないノードを有し、そのノードに対しサブスレッショルドリーク電流対策を行って待機モード時の消費電力を低減した半導体集積回路に関する。
【0002】
【従来の技術】
従来、待機モード時の消費電力が極めて小さい半導体集積回路として、CMOS回路が知られている。入力がハイレベルの時、pチャネルMOSトランジスタがオフで、nチャネルMOSトランジスタがオンであり、出力の容量性負荷の放電が完了するとnチャネルMOSトランジスタがオフとなり、通常、この状態では消費電力は無視できる。入力がローレベルの時は、pチャネルMOSトランジスタがオンで、nチャネルMOSトランジスタがオフとなり、出力の容量性負荷の放電が完了するとpチャネルMOSトランジスタがオフとなり、通常、この状態でも消費電力は同様に無視できる。
【0003】
しかしながら、最近の半導体集積回路に用いられる微細加工技術の進展に伴い、半導体回路の集積度は従来のものよりさらに向上している。チャネル長が1μmのMOSトランジスタと比較すると、チャネル長が0.1μm前後のMOSトランジスタの場合、しきい値電圧が低くなるとともに、ゲート・ソース間電圧がしきい値以下となってもドレイン電流は0とならない。このゲート・ソース間電圧がしきい値電圧以下の領域でのリーク電流は、サブスレッショルドリーク電流と呼ばれ、ゲート・ソース間電圧に対して指数関数的に比例する。
【0004】
微細化に伴って生じるこのサブスレッショルドリーク電流の増大は、高集積回路の低消費電力化という要求に反するという問題がある。特に、微細化されたMOSトランジスタを使用した半導体集積回路の待機モード時の消費電力は、このサブスレッショルドリーク電流により決定され、このサブスレッショルドリーク電流を抑えることが低消費電力を達成するために必要である。
【0005】
一方、チップ内の内部回路に微細化されたMOSトランジスタを使用し、かつ、微細化に伴うMOSトランジスタの降伏電圧低下に対処するため外部電源電圧より低い内部電源電圧をチップ内の電圧降下回路で発生し、この内部電源電圧を内部回路に供給するようにした半導体集積回路が提案されている。
【0006】
図1に、サブスレッショルドリーク電流対策を施した回路の一例を示す。
【0007】
図1に示した回路において、サブスレッショルドリーク電流対策用の電源Viiz、Vssxはそれぞれスイッチング素子101、102で通常の電源Vii、Vssに接続される。ここでは、説明の便宜上、通常の電源Vii、Vssを通常電源、サブスレッショルドリーク電流対策用の電源Viiz、Vssxを対策電源と呼ぶ。待機モード信号stbxが論理回路100に入力されている。論理回路100は、スイッチング素子101、102がともに待機モードでオフし、動作モードでオンするように、待機モード信号stbxの論理を取った信号n101,n102をスイッチング素子101、102に出力している。
【0008】
図1に示した回路では、スイッチング素子101、102には、高しきい値トランジスタが用いられている。この為、待機状態におけるスイッチング素子のサブスレッショルドリーク電流はほとんど無視できる。
【0009】
図1において、参照符号107は、サブスレッショルドリーク電流対策を行いたい回路を示す。この回路107は、単純なインバータの組み合わせで構成され、トランジスタ103、104、及びトランジスタ105、106が二段に接続されている。待機モード時に一意的に決まる信号n103がこの回路107のトランジスタ103、104の入力側に入力される。
【0010】
ここで、待機モード時に、入力信号n103はローレベルに設定されると仮定すると、トランジスタ103がオンとなり、トランジスタ104がオフとなる。この場合、トランジスタ104の電源に対して対策を行えばよいので、トランジスタ103のソース側を通常電源Viiに、トランジスタ104のドレイン側を対策電源Vssxに接続すれば、サブスレッショルドリーク電流対策ができる。即ち、待機モード時にトランジスタ104のソース・ドレイン経路を通って通常電源Vssの電位に流れようとするサブスレッショルドリーク電流が、トランジスタ104を対策電源Vssxに接続する(即ち、待機モード時にオフとなる高しきい値トランジスタ102を介して通常電源Vssに接続する)ことでカットすることができる。
【0011】
また、待機モード時に、次段のインバータの入力がハイレベルになるので、トランジスタ105がオフとなり、トランジスタ106がオンとなるので、トランジスタ105の電源に対して対策を行えばよい。トランジスタ105のソース側を対策電源Viizに、トランジスタ106のドレイン側を通常電源Vssに接続すれば、サブスレッショルドリーク電流対策ができる。
【0012】
なお、図1ではインバータを2段直列接続する例を示したが、多段接続してもよい。その場合、各インバータにおいて、待機時にオフする側のトランジスタのソースを対応する電源線に接続する。結果として、多段接続のインバータは、対策電源Vssx、Viizに交互に接続される。
【0013】
【発明が解決しようとする課題】
図2に、半導体メモリ(例えば、DRAM)のセンスバッファ回路に従来のサブスレッショルドリーク電流対策を適用した例を示す。図中のrgdbx信号、rgdbz信号は、センスアンプで読み出されたメモリセルの情報に対応するデータバスの相補信号である。センスバッファ回路の差動回路部の構成自体は従来と同様のものである。
【0014】
図2に示したセンスバッファ回路80の回路要素は、通常電源Vii、Vssと、サブスレッショルドリーク電流対策用の対策電源Viiz、Vssxとに接続され、図1で説明した従来のサブスレッショルドリーク電流対策が施されている。
【0015】
センスバッファ回路活性化信号sbezがハイレベルになることによって、センスバッファ回路80は活性化され、センスバッファ回路80はセンスアンプで読み出されたメモリセルの情報に対応するデータバスの小振幅相補信号rgdbx信号、rgdbz信号を増幅し、ノードn10とノードn12に増幅された相補データ信号を出力し、ノードn11、ノードn13においてそのデータに従いrdbz信号を出力する。
【0016】
一方、センスバッファ回路活性化信号sbezがローレベルになると(すなわち、待機モード時)、センスバッファ回路80は非活性化され、一方pMOSトランジスタ81、82がオンするため、ノードn12、ノードn10は共にハイレベルとなり、ノードn11、ノードn13のレベルは、それぞれ通常電源Vss、Viiと同じ電位となり、出力を行うトランジスタ11、13はともにオフ状態になる。このとき、pMOSトランジスタ83、87及びnMOSトランジスタ86がオフするが、インバータ91、92、93は、それぞれ対策電源Viiz、Viiz、Vssxに接続されているため、サブスレッショルド電流を防止できる。
【0017】
ところが、センスバッファ回路80がrdbz信号を出力するノードには、貫通電流が流れるのを防止し、かつ、出力期間を保証する目的で、図3に示すようなラッチ回路90が接続されている。
【0018】
説明を簡略化するため、図3に示したラッチ回路90は、図2のセンスバッファ回路80が出力するrdbz信号を入力する一段のラッチ回路で構成されるものとする。このラッチ回路90は、トランジスタ16、17からなるインバータと、トランジスタ18,19からなるインバータが互いに交差接続してなる。このラッチ回路90には、非活性化前のセンスバッファ回路80の出力の状態が保持される。
【0019】
図4に、このラッチ回路90を出力ノード(rdbz信号)に接続したセンスバッファ回路80の動作説明図を示す。
【0020】
図4に示したように、センスバッファ回路活性化信号sbezがハイレベル(‘H’)の時に、センスバッファ回路80は活性化され、データバスの相補信号rgdbx信号、rgdbz信号のデータに従い、その出力であるrdbz信号がハイレベル(‘H’)、ローレベル(‘L’)のいずれかに設定される。rdbz信号がハイレベル(‘H’)の時、センスバッファ回路80の出力ノードのトランジスタ13、11はそれぞれオン、オフとなり、ラッチ回路90のトランジスタ16、17はそれぞれオン、オフとなり、トランジスタ18、19はそれぞれオフ、オンとなる。一方、rdbz信号がローレベル(‘L’)の時、センスバッファ回路80の出力ノードのトランジスタ13、11はそれぞれオフ、オンとなり、ラッチ回路90のトランジスタ16、17はそれぞれオフ、オンとなり、トランジスタ18、19はそれぞれオン、オフとなる。このように、センスバッファ回路80が活性化された状態のときは、ラッチ回路90には、その時点でのセンスバッファ回路80のデータ出力の状態が保持される。
【0021】
一方、センスバッファ回路活性化信号sbezがローレベル(‘L’)になると(待機モード時)、センスバッファ回路80は非活性化され、ノードn11、ノードn13のレベルは、それぞれ通常電源Vss、Viiと同じ電位となり、出力を行うトランジスタ11、13はともにオフ状態になる。このとき、ラッチ回路90の各トランジスタには、非活性化前のセンスバッファ回路80のデータ出力の状態が保持されている。そのため、待機モードであっても出力ノードのレベルが一意的に決まらない構成となり、上述したサブスレッショルドリーク電流対策を適用することができなかった。
【0022】
すなわち、rdbz信号がハイレベルであれば、nチャネルトランジスタ11からラッチ回路10を介してサブスレッショルドリーク電流が流れてしまい、また、rdbz信号がローレベルであれば、pチャネルトランジスタ13からラッチ回路10を介してサブスレッショルドリーク電流が流れてしまう。
【0023】
さらに、rdbz信号がハイレベルであれば、ラッチ回路90のpMOSトランジスタ18及びnMOSトランジスタ17にサブスレッショルドリーク電流が流れてしまい、また、rdbz信号がローレベルであれば、nMOSトランジスタ19及びpMOSトランジスタ16にサブスレッショルドリーク電流が流れてしまう。上述したサブスレッショルドリーク電流対策を適用するには、対象となるノード(rdbz)のレベルが待機モード時において一意に決まっている必要があるが、従来例の場合、上述のサブスレッショルドリーク電流対策を適用できないため、待機モード時の消費電力を十分低減することができないという問題があった。
【0024】
本発明は、上記の点に鑑みてなされたものであり、待機モード時のレベルが一意的に定まらないノードを有する半導体集積回路において、サブスレッショルドリーク電流対策が実施可能な回路構成にすることを目的とする。
【0025】
【課題を解決するための手段】
上記課題を解決するため、請求項1記載の発明は、動作モードと待機モードを有し、転送信号を保持するラッチ回路が接続されたノードを有し、かつ、待機モードを示す信号に基づいて前記ノードのレベルを一意的に決定させるレベル決定手段を備える半導体集積回路であって、前記ラッチ回路が待機モード時にフローティング状態となる電源線に接続されたトランジスタを備え、待機モード時に前記トランジスタがオフに設定されることを特徴とする。
【0026】
請求項2記載の発明は、請求項1記載の半導体集積回路において、pチャネルトランジスタ及びnチャネルトランジスタからなり、前記ノードを駆動するCMOSドライバをさらに有し、前記レベル決定手段は、待機モードにおいて、前記pチャネルトランジスタ及びnチャネルトランジスタの一方がオン、他方がオフとなるように制御し、さらに、オフする方のトランジスタのソースを、待機モード時にフローティング状態となる電源線に接続することを特徴とする。
請求項3記載の発明は、請求項1記載の半導体集積回路において、前記レベル決定手段は、前記ノードに接続され、前記待機モードを示す信号に基づいてオンするクランプ用トランジスタを含むことを特徴とする。
【0027】
請求項4記載の発明は、請求項3記載の半導体集積回路において、pチャネルトランジスタ及びnチャネルトランジスタからなり、前記ノードを駆動するCMOSドライバをさらに有し、該CMOSドライバの2つの電源ノードの一方が、待機モード時にフローティング状態となる電源線に接続していることを特徴とする。
【0028】
請求項5記載の発明は、請求項1乃至4いずれか記載の半導体集積回路において、前記ラッチ回路は、互いに交差接続された2つのCMOSインバータで構成され,各インバータは2つの電源ノードの一方が、待機モード時にフローティング状態となる電源線に接続されていることを特徴とする。
【0029】
上記発明によれば、動作モードと待機モードを有する半導体集積回路であって、待機モードにおけるレベルが一意的に定まらない為にサブスレッショルドリーク電流対策が出来なかった回路において、待機モード時に生成される信号を用いてサブスレッショルドリーク電流対策が実施可能となる。サブスレッショルドリーク電流対策が実施できることによって、待機モード時の半導体回路の消費電力削減の効果が得られる。
【0030】
また、上記課題を解決するため、請求項6記載の発明は、動作モードと待機モードを有し、かつ、待機モードにおけるレベルが一意的に定まらないノードを出力にもつ第1のトランジスタを有する半導体集積回路であって、前記ノードを入力とし、待機モードにおける該ノードのレベルに応じたレベルの出力信号を出力する論理回路手段と、該論理回路手段の出力信号によって制御される第2のトランジスタとを備え、かつ、前記第2のトランジスタを前記第1のトランジスタと、電源線との間に直列に接続させたことを特徴とする。
【0031】
請求項7記載の発明は、請求項6記載の半導体集積回路において、前記第2のトランジスタは前記第1のトランジスタより高いしきい値を有することを特徴とする。
【0032】
請求項8記載の発明は、請求項6又は7記載の半導体集積回路において、前記ノードに接続され、互いに交差接続された2つのインバータで構成されたラッチ回路をさらに有し、該ラッチ回路はpチャネルトランジスタ及びnチャネルトランジスタで構成され、さらに前記ラッチ回路は、前記pチャネルトランジスタ及びnチャネルトランジスタのうち、オフする側のトランジスタのソースと電源線とを電気的に分離するための第3のトランジスタを含むことを特徴とする。
【0034】
上記発明によれば、動作モードと待機モードを有する半導体集積回路であって、待機モードにおけるレベルが一意的に定まらない為にサブスレッショルドリーク電流対策が出来なかった回路において、待機モードにおけるデータを保持することが可能となり、かつ、待機モード時に生成される論理回路手段の出力信号によって制御される第2のトランジスタを用いてサブスレッショルドリーク電流対策が実施可能となる。サブスレッショルドリーク電流対策が実施できることによって、待機モード時の半導体回路の消費電力削減の効果が得られる。
【0035】
【発明の実施の形態】
以下、本発明の実施の形態を添付の図面を参照しながら具体的に説明する。
【0036】
本発明の一実施例に係る、半導体集積回路に適用したセンスバッファ回路50を図5に示す。
【0037】
図5に示した実施例において、センスバッファ回路50には、pチャネルトランジスタ13の前段に、論理回路20が挿入されている。他の構成は、図2に示した従来例のセンスバッファ回路80と基本的に同じである。
【0038】
センスバッファの増幅に関する動作については、従来例のセンスバッファ回路80と同様である。また、本実施例のセンスバッファ回路50の場合、ラッチ回路90Aが、センスバッファ回路50から出力されるrdbz信号のノードを入力として接続される。図6に、rdbz信号が出力されるノードにこのラッチ回路90Aを接続させたセンスバッファ回路50の動作説明図を示す。
【0039】
図5に示した論理回路20において、入力であるckebx信号は、待機モード時にハイレベル、動作モード時にローレベルに設定されている。本実施例の論理回路20は、上記ckebx信号を入力とするNOR回路22と、このNOR回路22に接続させたnチャネルトランジスタ24とから構成される。
【0040】
動作モードにおいて、ckebx信号がローレベル(‘L’)のとき、NOR回路22内のpチャネルトランジスタはオンとなり、nチャネルトランジスタ24はオフとなる。すなわち、動作モードにおいて、論理回路20は通常のインバータ回路と同様に動作する。
【0041】
論理回路20は、待機モードにおいて生成されるckebx信号が,ハイレベル(‘H’)になると,NOR回路22内のpチャネルトランジスタがオフとなり、nチャネルトランジスタ24がオンとなる。すなわち、ノードn13をローレベル(‘L’)に決定する。したがって、待機モードではpチャネルトランジスタ13はオンとなり、nチャネルトランジスタ11はオフになる。出力信号であるrdbz信号はハイレベル(‘H’)となり,ラッチ回路90Aは、rdbzノードのレベルをハイレベルに維持する。すなわち、このノードのレベルが一意的に決定されるため、サブスレッショルドリーク電流対策は、nチャネルトランジスタ11のソース電源を対策電源Vssx、ラッチ回路90AのpMOSトランジスタ18Aのソース電源を対策電源Viiz、nMOSトランジスタ17Aのソース電源を対策電源Vssxとすればよい。
【0042】
従って、本実施例のセンスバッファ回路50によれば、動作モードと待機モードを有する半導体集積回路であって、待機モードにおける出力ノードのレベルが一意的に決まらないためにサブスレッショルドリーク電流対策ができなかった回路において、待機モードにおいて生成されるckebz信号に基づいてそのノードのレベルを一意的にハイレベルに決定する論理回路20を用いてサブスレッショルドリーク電流対策が可能となり、待機モード時の半導体集積回路の消費電力を削減することができる。
【0043】
なお、本実施例で対策電源Viiz、Vssxを用いる場合、図1の例と同様に、センスバッファ回路50の各トランジスタのしきい値よりも高いしきい値を有する高しきい値トランジスタ101、102を、通常電源Vii、Vssと対策電源Viiz、Vssxとの間にそれぞれ接続してサブスレッショルドリーク電流を制限するのに用いることができるが、これらのトランジスタは、高しきい値トランジスタのみに限らない。例えば、しきい値が同じで寸法が小さい(駆動電流が小さい)トランジスタを使用しても同じ効果を得ることは可能である。
【0044】
図5に示した実施例の変形例として、上記論理回路20の代わりに、nチャネルトランジスタ11の前段において、待機モードにおいて生成されるckebx信号の論理をとる論理回路(図示せず)を挿入すれば、待機モードではnチャネルトランジスタ11はオンとなり、pチャネルトランジスタ13はオフになる。出力ノードのrdbz信号はローレベル(‘L’)となり、出力ノードのレベルが一意的に決まるため、サブスレッショルドリーク電流対策は、pチャネルトランジスタ13の電源を対策電源Viiz、ラッチ回路90AのnMOSトランジスタ19Aのソース電源を対策電源Vssx、pMOSトランジスタ16Aのソース電源を対策電源Viizとすればよい。同様に、この実施例によれば、待機モードにおける出力ノードのレベルが一意的に決まらないためにサブスレッショルドリーク電流対策ができなかった回路において、待機モードにおいて生成されるckebz信号に基づいてそのノードのレベルを一意的にローレベルに決定する論理回路を用いてサブスレッショルドリーク電流対策が可能となり、待機モード時の半導体集積回路の消費電力を削減することができる。
【0045】
次に、本発明の他の実施例を適用したセンスバッファ回路50Aを図7に示す。
【0046】
図7に示した実施例において、図5の論理回路20に代えて、センスバッファ回路50Aには、rdbz信号が出力されるノードに、ckebx信号の論理を入力とする論理回路30が接続されている。他の構成は、図5の構成と基本的に同一である。
【0047】
また、センスバッファの増幅に関する動作については、従来例のセンスバッファ回路80と同様である。本実施例のセンスバッファ回路50Aの場合も、図5に示したラッチ回路90Aが、センスバッファ回路50Aから出力されるrdbz信号のノードを入力として接続される。図8は、このラッチ回路90Aを接続した本実施例のセンスバッファ回路50Aの動作説明図である。
【0048】
前述の実施例と同様に、図7に示した論理回路30において、入力であるckebx信号は、待機モード時にハイレベル、動作モード時にローレベルに設定されている。本実施例の論理回路30は、上記ckebx信号を入力とするインバータ回路32と、このインバータ回路32に接続させたpチャネルトランジスタ34とから構成される。
【0049】
図8に示したように、本実施例のセンスバッファ回路50Aにおいても、sbez信号がローレベル(‘L’)になると、センスバッファ回路50Aは非活性化され、出力を行うトランジスタ11、13はともにオフ状態となり、このとき、ラッチ回路90Aの各トランジスタには、非活性化前のセンスバッファ回路50Aのデータ出力の状態が保持されている。このため、rdbz信号を出力するノードは、非活性前のデータに固定される。一方、本実施例のセンスバッファ回路50Aの論理回路30は、待機モードにおいて生成されるckebx信号がハイレベル(‘H’)になると,インバータ回路32の出力がローレベルとなり、その後段のpチャネルトランジスタ34がオンとなる。すなわち、論理回路30は、待機モードにおいてrdbz信号を出力するノードをハイレベル(‘H’)に決定する。したがって、このノードのレベルが一意的にハイレベルに決定されるため、サブスレッショルドリーク電流対策は、nチャネルトランジスタ11のソース電源を対策電源Vssxとすると共に、ラッチ回路90AのpMOSトランジスタ18Aのソース電源を対策電源Viizに、nMOSトランジスタ17Aのソース電源を対策電源Vssxとすればよい。
【0050】
従って、本実施例のセンスバッファ回路50Aによれば、動作モードと待機モードを有する半導体集積回路であって、待機モードにおける出力ノードのレベルが一意的に決まらないためにサブスレッショルドリーク電流対策ができなかった回路において、待機モードにおいて生成されるckebz信号に基づいてそのノードのレベルを一意的にハイレベルに決定する論理回路30を用いてサブスレッショルドリーク電流対策が可能となり、待機モード時の半導体集積回路の消費電力を削減することができる。
【0051】
図7に示した実施例の変形例として、上記論理回路30の代わりに、rdbz信号が出力されるノードに、ckebx信号の論理を入力とする論理回路(図示せず)を接続し、その論理回路内に設けられたnチャネルトランジスタを制御して、rdbz信号を待機モードでローレベル(‘L’)とすることで、出力ノードのレベルを一意的に決め、サブスレッショルドリーク電流対策は、pチャネルトランジスタ13のソース電源を対策電源Viizとすると共に、ラッチ回路90AのnMOSトランジスタ19Aのソース電源を対策電源Vssxに、pMOSトランジスタ16Aのソース電源を対策電源Viizとすればよい。同様に、この実施例によれば、待機モードにおける出力ノードのレベルが一意的に決まらないためにサブスレッショルドリーク電流対策ができなかった回路において、待機モードにおいて生成されるckebz信号に基づいてそのノードのレベルを一意的にローレベルに決定する論理回路を用いてサブスレッショルドリーク電流対策が可能となり、待機モード時の半導体集積回路の消費電力を削減することができる。
【0052】
次に、本発明のさらに別の実施例を適用したセンスバッファ回路50Bを図9に示す。図10は、ラッチ回路90Bを出力ノードに接続した本実施例のセンスバッファ回路50Bの動作説明図である。
【0053】
前述の実施例では、待機モードにおいてレベルが一意的に決まらないノードのレベルを待機モード時に強制的に決定させることによって、サブスレッショルドリーク電流対策が実施可能な回路構成にしていた。本実施例では、前述の実施例とは異なり、待機モードにおいてレベルが一意的に決まらないノードのレベルを論理回路に入力し、そのノードがハイレベル(‘H’)、ローレベル(‘L’)のいずれの場合であっても、サブスレッショルドリーク電流対策が実施できる回路構成にする。したがって、本実施例によれば、rdbz信号の出力状態を待機モードにおいても保持することができる。
【0054】
図9に示したセンスバッファ回路50Bでは、rdbz信号を出力するnチャネルトランジスタ11、pチャネルトランジスタ13の電源側にそれぞれ、サブスレッショルドリーク電流のほとんど流れない高しきい値のnチャネルトランジスタ15、pチャネルトランジスタ14を接続する。ラッチ回路90Bについても、同様に、互いに交差接続された2つのCMOSインバータと通常電源Vii、Vssの間に、高しきい値トランジスタ54、55、64、65をそれぞれ設ける。また、センスバッファ回路50Bの出力ノードのrdbz信号と、動作モードであるか、待機モードであるかを示すckebx信号とを入力とする論理回路40を接続し、これらの入力信号に基づいて、上記nチャネルトランジスタ15、55、65及び上記pチャネルトランジスタ14、54、64を制御する。
【0055】
論理回路40は、rdbz信号とckebx信号を入力とするNOR回路42と、rdbz信号とckebx信号を入力とするNAND回路44とから構成される。NOR回路42は、上記トランジスタ14のノードn14を出力とし、NAND回路44は、上記トランジスタ15のノードn15を出力とする。論理回路42Aも、図9に示したように、高しきい値トランジスタで構成されたインバータ回路、NOR回路、及びNAND回路で構成されている。
【0056】
図10に示したように、論理回路40は、ckebx信号がローレベル(‘L’)のとき、rdbz信号のレベルに関係なく、NOR回路42及びNAND回路44が、出力ノードn14及びn15をそれぞれ、ローレベル(‘L’)及びハイレベル(‘H’)にする。すなわち、本実施例のセンスバッファ回路50Bは、動作モードではckebx信号がローレベル(‘L’)であるので、論理回路40の出力ノードn14、n15がそれぞれ、ローレベル(‘L’)、ハイレベル(‘H’)となり、また、論理回路42Aの出力ノードn24、n25もそれぞれ、ローレベル(‘L’)、ハイレベル(‘H’)となり、通常の動作を行う。
【0057】
一方、待機モードにおいては、ckebx信号がハイレベル(‘H’)であるので、rdbz信号がハイレベル(‘H’)の場合は論理回路40の出力ノードn14、n15はそれぞれ、ローレベル(‘L’)、ローレベル(‘L’)となり、rdbz信号がローレベル(‘L’)の場合は論理回路40の出力ノードn14、n15はそれぞれ、ハイレベル(‘H’)、ハイレベル(‘H’)となる。
【0058】
前者の場合(rdbz=‘H’)、トランジスタ14がオンとなり、トランジスタ15がオフとなるので、高しきい値トランジスタ15がnチャネルトランジスタ11のサブスレッショルドリーク電流対策となる。すなわち、nチャネルトランジスタ11の電源を対策電源Vssxに接続した場合と同様の効果が得られる。また、後者の場合(rdbz=‘L’)、トランジスタ14がオフとなり、トランジスタ15がオンとなるので、高しきい値トランジスタ14がpチャネルトランジスタ13のサブスレッショルドリーク電流対策となる。すなわち、pチャネルトランジスタ13の電源を対策電源Viizに接続した場合と同様の効果が得られる。ラッチ回路90Bについても同様に、サブスレッショルドリーク電流対策を施すことができる。
【0059】
従って、待機モードにおいてrdbz信号がローレベル、ハイレベルのいずれの場合であっても、オフ側は高しきい値トランジスタでオフされることになりサブスレッショルドリーク電流は低減される。図9の実施例のセンスバッファ回路50Bは、rdbz信号の出力状態を待機モードで保持したい場合において有効となる。
【0060】
図11は、図9に示したセンスバッファ回路の変形例を示す。
【0061】
図9において高しきい値のトランジスタ14、15を設ける代わりに、図11の変形例では、トランジスタ13、15のソースをそれぞれ、対策電源Viiz、Vssxに接続している。待機モード時において、rdbz信号がハイレベル(‘H’)の場合は、トランジスタ11のソース・ドレイン間に高電界がかかるが、トランジスタ11のソースは対策電源Vssxに接続されているため、サブスレッショルド電流は流れない。逆に、待機モード時に、rdbz信号がローレベル(‘L’)の場合は、トランジスタ13のソース・ドレイン間に高電界がかかるが、トランジスタ13のソースは対策電源Viizに接続されているため、サブスレッショルド電流は流れない。
【0062】
通常の動作時には、Vii=Viiz、Vss=Vssxとなるので、トランジスタ11、13からなるゲートは、正常にハイレベル又はローレベルの信号を出力できる。一方、ラッチ回路については、図9に示したラッチ回路90Bと同様のサブスレッショルド電流対策を行う必要がある。
【発明の効果】
上述したように、本発明によれば、動作モードと待機モードを有する半導体回路であって、待機モードにおけるレベルが一意的に定まらない為にサブスレッショルドリーク電流対策が出来なかった回路において、待機モード時に生成される信号を用いてサブスレッショルドリーク電流対策が実施可能となる。サブスレッショルドリーク電流対策が実施できることによって、待機モード時の半導体回路の消費電力削減の効果が得られる。
【図面の簡単な説明】
【図1】サブスレッショルドリーク電流対策を行った回路の一例を示す図である。
【図2】従来のサブスレッショルドリーク電流対策を適用したセンスバッファ回路を示す図である。
【図3】センスバッファ回路に接続されるラッチ回路を示す図である。
【図4】図2に示したセンスバッファ回路の動作を説明する図である。
【図5】本発明の一実施例に係るセンスバッファ回路を示す図である。
【図6】図5に示したセンスバッファ回路の動作を説明する図である。
【図7】本発明の他の実施例に係るセンスバッファ回路を示す図である。
【図8】図7に示したセンスバッファ回路の動作を説明する図である。
【図9】本発明のさらに別の実施例に係るセンスバッファ回路を示す図である。
【図10】図9に示したセンスバッファ回路の動作を説明する図である。
【図11】図9に示したセンスバッファ回路の変形例を示す図である。
【符号の説明】
100 論理回路
101、102 高しきい値トランジスタ
80 従来のセンスバッファ回路
11 nチャネルトランジスタ
13 pチャネルトランジスタ
90 ラッチ回路
20、30、40 論理回路
50、50A、50B センスバッファ回路
14 高しきい値pチャネルトランジスタ
15 高しきい値nチャネルトランジスタ
Claims (8)
- 動作モードと待機モードを有し、転送信号を保持するラッチ回路が接続されたノードを有する半導体集積回路であって、待機モードを示す信号に基づいて前記ノードのレベルを一意的に決定させるレベル決定手段を備えると共に、前記ラッチ回路が待機モード時にフローティング状態となる電源線に接続されたトランジスタを備え、待機モード時に前記トランジスタがオフに設定されることを特徴とする半導体集積回路。
- pチャネルトランジスタ及びnチャネルトランジスタからなり、前記ノードを駆動するCMOSドライバをさらに有し、前記レベル決定手段は、待機モードにおいて、前記pチャネルトランジスタ及びnチャネルトランジスタの一方がオン、他方がオフとなるように制御し、さらに、オフする方のトランジスタのソースを、待機モード時にフローティング状態となる電源線に接続することを特徴とする請求項1記載の半導体集積回路。
- 前記レベル決定手段は、前記ノードに接続され、前記待機モードを示す信号に基づいてオンするクランプ用トランジスタを含むことを特徴とする請求項1記載の半導体集積回路。
- pチャネルトランジスタ及びnチャネルトランジスタからなり、前記ノードを駆動するCMOSドライバをさらに有し、該CMOSドライバの2つの電源ノードの一方が、待機モード時にフローティング状態となる電源線に接続していることを特徴とする請求項3記載の半導体集積回路。
- 前記ラッチ回路は、互いに交差接続された2つのCMOSインバータで構成され,各インバータは2つの電源ノードの一方が、待機モード時にフローティング状態となる電源線に接続されていることを特徴とする請求項1乃至4いずれか記載の半導体集積回路。
- 動作モードと待機モードを有し、かつ、待機モードにおけるレベルが一意的に定まらないノードを出力にもつ第1のトランジスタを有する半導体集積回路であって、前記ノードを入力とし、待機モードにおける該ノードのレベルに応じたレベルの出力信号を出力する論理回路手段と、該論理回路手段の出力信号によって制御される第2のトランジスタとを備え、かつ、前記第2のトランジスタを前記第1のトランジスタと、電源線との間に直列に接続させたことを特徴とする半導体集積回路。
- 前記第2のトランジスタは前記第1のトランジスタより高いしきい値を有することを特徴とする請求項6記載の半導体集積回路。
- 前記ノードに接続され、互いに交差接続された2つのインバータで構成されたラッチ回路をさらに有し、該ラッチ回路はpチャネルトランジスタ及びnチャネルトランジスタで構成され、さらに前記ラッチ回路は、前記pチャネルトランジスタ及びnチャネルトランジスタのうち、オフする側のトランジスタのソースと電源線とを電気的に分離するための第3のトランジスタを含むことを特徴とする請求項6又は7に記載の半導体集積回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001215335A JP3737397B2 (ja) | 2001-07-16 | 2001-07-16 | 半導体集積回路 |
US10/006,649 US6614266B2 (en) | 2001-07-16 | 2001-12-10 | Semiconductor integrated circuit |
TW090131147A TW541540B (en) | 2001-07-16 | 2001-12-14 | Semiconductor integrated circuit |
KR1020010081023A KR100732432B1 (ko) | 2001-07-16 | 2001-12-19 | 반도체 집적 회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001215335A JP3737397B2 (ja) | 2001-07-16 | 2001-07-16 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003032097A JP2003032097A (ja) | 2003-01-31 |
JP3737397B2 true JP3737397B2 (ja) | 2006-01-18 |
Family
ID=19049995
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001215335A Expired - Fee Related JP3737397B2 (ja) | 2001-07-16 | 2001-07-16 | 半導体集積回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6614266B2 (ja) |
JP (1) | JP3737397B2 (ja) |
KR (1) | KR100732432B1 (ja) |
TW (1) | TW541540B (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4433400B2 (ja) * | 2004-12-09 | 2010-03-17 | レノボ シンガポール プライヴェート リミテッド | 無線ネットワーク通信用カード、該カードを組み込んだ装置、無線ネットワーク通信をサポートする装置、及び無線ネットワーク通信のために無線アクセスポイントを検出する方法 |
US7956641B1 (en) * | 2005-04-28 | 2011-06-07 | Cypress Semiconductor Corporation | Low voltage interface circuit |
JP5579959B2 (ja) * | 2006-04-18 | 2014-08-27 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
KR20110139780A (ko) | 2010-06-24 | 2011-12-30 | 삼성전자주식회사 | 반도체 집적회로 장치 및 이를 포함하는 시스템온칩 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57172761A (en) | 1981-04-17 | 1982-10-23 | Hitachi Ltd | Semiconductor integrated circuit |
JPH0810551B2 (ja) | 1986-12-03 | 1996-01-31 | 株式会社日立製作所 | 半導体装置 |
JP3112047B2 (ja) | 1991-11-08 | 2000-11-27 | 株式会社日立製作所 | 半導体集積回路 |
KR0164814B1 (ko) * | 1995-01-23 | 1999-02-01 | 김광호 | 반도체 메모리장치의 전압 구동회로 |
KR100203140B1 (ko) * | 1996-06-29 | 1999-06-15 | 김영환 | 입력 누설 전류가 없는 자동 모드 선택 장치 |
JP3036479B2 (ja) * | 1997-08-08 | 2000-04-24 | 日本電気株式会社 | ダイナミック論理回路 |
US6242966B1 (en) * | 1997-12-25 | 2001-06-05 | Advantest Corporation | Leakage current correcting circuit |
JP3080062B2 (ja) * | 1998-04-06 | 2000-08-21 | 日本電気株式会社 | 半導体集積回路 |
US6094071A (en) * | 1999-03-15 | 2000-07-25 | International Business Machines Corporation | Initialization of floating body dynamic circuitry |
KR100621626B1 (ko) * | 2003-08-04 | 2006-09-19 | 삼성전자주식회사 | 누설전류를 이용한 반도체 검사장치 및 누설전류 보상시스템 |
-
2001
- 2001-07-16 JP JP2001215335A patent/JP3737397B2/ja not_active Expired - Fee Related
- 2001-12-10 US US10/006,649 patent/US6614266B2/en not_active Expired - Lifetime
- 2001-12-14 TW TW090131147A patent/TW541540B/zh not_active IP Right Cessation
- 2001-12-19 KR KR1020010081023A patent/KR100732432B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
US6614266B2 (en) | 2003-09-02 |
JP2003032097A (ja) | 2003-01-31 |
KR20030006902A (ko) | 2003-01-23 |
US20030011405A1 (en) | 2003-01-16 |
TW541540B (en) | 2003-07-11 |
KR100732432B1 (ko) | 2007-06-27 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050704 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050802 |
|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051025 |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081104 Year of fee payment: 3 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081104 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081104 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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Free format text: PAYMENT UNTIL: 20111104 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111104 Year of fee payment: 6 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111104 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111104 Year of fee payment: 6 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121104 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121104 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131104 Year of fee payment: 8 |
|
S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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LAPS | Cancellation because of no payment of annual fees |