JP3732740B2 - 冗長部付きの集積メモリ - Google Patents
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Description
本発明は、冗長部付きの集積メモリに関する。
【0002】
メモリの欠陥のあるメモリセルを、冗長メモリセルによって代替し、このようにしてメモリを修理することは、一般に公知である。その際、冗長メモリセルは、冗長ワード線又は冗長ビット線に沿って設けられている。米国特許第5568432号明細書には、例えば、冗長ビット線付きの集積メモリが記載されており、この冗長ビット線は、通常の各ビット線(これらの各ビット線に沿って通常のメモリセルが配設されている)の1本を代替するために設けられている。通常のビット線は、読み出し増幅器に配属されており、読み出し増幅器は、メモリセルの読み出し時に、当該メモリセルに記憶された情報を増幅して、メモリの外側に供給する。冗長ビット線は、冗長読み出し増幅器に配属されており、冗長読み出し増幅器は、冗長時、即ち、通常のビット線を冗長ビット線によって代替した後、冗長メモリセルから読み出された情報の増幅のために使用される。冗長時に、通常の読み出し増幅器と接続された、欠陥を有する通常のビット線は、冗長読み出し増幅器と接続された冗長ビット線によって代替される。
米国特許第5761138号明細書には、フレキシブル冗長ブロックアーキテクチュアを有する半導体メモリが記載されている。冗長読み出し増幅器を有する各ブロックは、各々4つの読み出し増幅器を有しており、この読み出し増幅器は、出力側が各々1つのデータ線と接続されており、入力側が共通に冗長グローバルデータ入力/データ出力線に接続されている。各々4つの、そのような冗長グローバルデータ入力/データ出力線は、1本のバスを形成する。このバスに、更に、冗長メモリセルフィールドと接続された冗長読み出し増幅器が接続されている。冗長構造は、配分されたワード線とビット線とを有するメモリセルフィールド内の読み出し増幅器の代替のために使用される。
【0003】
本発明の課題は、通常の複数の読み出し増幅器を介して同時にデータを読み出すことができ、その際、各読み出し増幅器に複数のビット線が配属されており、欠陥が生じた場合に、冗長メモリセルによって簡単に修理することができる集積メモリを提供することにある。
【0004】
本発明によると、この課題は、請求項1記載の集積メモリおよび請求項2記載の集積メモリにより解決される。請求項6および7は、メモリ用の有利な修理方法に関する。本発明の有利な実施例は、従属請求項から得られる。
【0005】
集積メモリは、通常の2つの読み出し増幅器と、個別にアドレス可能な、少なくとも2つの通常の列になるように一緒にまとめられた通常のビット線とを有しており、ビット線の内、通常の各列から、各々少なくとも1つのビット線が、各々1つの第1のスイッチング素子を介して通常の読み出し増幅器の各々1つと接続されている。第1のスイッチング素子は、各制御入力側を有しており、その際、各通常の列の内部で全ての第1のスイッチング素子の各制御入力側は各々相互に接続されていて、共通の列選択信号を受信するようにされている。メモリは、更に、メモリの外側から、乃至、メモリの外側へデータを伝送するために各データ線を有しており、各データ線の内、少なくとも各1つが、通常の読み出し増幅器の各1つと接続されている。更に、集積メモリは、2つの第1の冗長読み出し増幅器と、個別にアドレス可能な冗長列となるように一緒にまとめられた第1の各冗長ビット線とを有しており、各冗長ビット線の内、各々少なくとも1本が、各々1つの第2のスイッチング素子を介して、各冗長読み出し増幅器の各1つと接続されている。第2のスイッチング素子は、各制御入力側を有しており、各制御入力側は、相互に接続されていて、共通の冗長列選択信号を受信するようにされている。第1の冗長読み出し増幅器並びに冗長列は、通常の両読み出し増幅器及び通常の列の1つを代替するために設けられている。通常のビット線および冗長ビット線には各強誘電メモリが接続されている。
【0006】
つまり、通常の読み出し増幅器に複数の通常の列が配属されており、第1の冗長読み出し増幅器には、単に1つの、冗長ビット線付きの冗長列が配属されているにすぎない。本発明が基づく認識は、実際上、複数の通常列に欠陥が生じることは稀であるという点である。従って、通常列内に欠陥が1つしかないのに、全ての正常列が相応の冗長列によって代替されると、本発明の対象の場合よりもコストが非常に大きくなってしまう。本発明では、冗長列が1つしか設けられておらず、通常列内の欠陥を修理するのに、これで十分である。冗長時には、欠陥のある列の通常の読み出し増幅器が、冗長列の冗長読み出し増幅器によって代替されるが、通常の読み出し増幅器は、更に、欠陥のない通常の、その他の列から読み出される情報の増幅に使用される。
【0007】
実施例によると、集積メモリは、第2の冗長読み出し増幅器を有しており、該第2の冗長読み出し増幅器は、通常の読み出し増幅器の1つ及び当該読み出し増幅器と第1のスイッチング素子を介して接続された通常のビット線全ての代替のために、第3のスイッチング素子を介して第2の冗長ビット線と接続されている。第3のスイッチング素子は、制御入力側を有しており、該制御入力側は、別の冗長列選択信号の各々1つの受信のために設けられている。
【0008】
第2の冗長読み出し増幅器は、全て通常のビット線と接続された通常の読み出し増幅器の1つの代替のために設けられている。それにより、殊に、読み出し増幅器自体による欠陥を修理することができる。実施例の集積メモリは、第1の冗長読み出し増幅器も第2の冗長読み出し増幅器も有しているので、これは、各々検出された欠陥の種類に依存してメモリの修理のために使用することができる。
【0009】
従って、本発明の集積メモリの修理方法では、通常の読み出し増幅器の1つに欠陥がある場合、当該読み出し増幅器を、該読み出し増幅器と接続された通常のビット線と共に第2の冗長読み出し増幅器及び当該第2の冗長読み出し増幅器と接続された第2の冗長ビット線によって代替し、通常の列の1つの通常のビット線の1本に欠陥がある場合、当該ビット線を冗長列によって代替するのである。
【0010】
実施例によると、第2の冗長読み出し増幅器は、第2の冗長ビット線の1本とデータ線の1本との間でのデータ伝送のために、プログラミング状態に依存して導電状態となるか、又は、ならないようにプログラミング可能な接続要素を介して全てのデータ線と接続されている。
【0011】
結合要素によって、第2の冗長読み出し増幅器に、単に単数乃至複数のデータ線を接続することができ、データ線は、冗長修理を実行する前に、第2の冗長読み出し増幅器によって代替する必要がある通常の読み出し増幅器と接続されている。相応のプログラミングによって、第2の冗長読み出し増幅器を、このデータ線と接続する接続要素だけが導電接続される。他のデータ線と接続されている、それ以外の接続要素は、プログラミングによって導電状態にされない。このようにして、第2の冗長読み出し増幅器が、冗長メモリセルから読み出した情報を増幅して、間違ったデータ線に送出するのが回避される。更に、第2の冗長読み出し増幅器が、書き込むべきデータを正確なデータ線路によってのみ入力されるようにすることができる。
【0012】
他の実施例によると、通常の読み出し増幅器は、プログラミング状態に依存して導電状態となる、プログラミング可能な接続要素を介して、各データ線と接続されている。この接続要素によって、冗長時に第2の冗長読み出し増幅器によって代替される通常の読み出し増幅器の1つを、単数乃至複数のデータ線から電気的に切り離すことができるようになり、その際、このデータ線と接続された接続要素が非導電状態にされる。
【0013】
本発明の実施例ニよると、通常の読み出し増幅器と接続された通常のビット線が、他の通常のビット線と共に入り組んで配設されている。こうすることによって、大きな利点が達成され、つまり、検出された欠陥の幾何学的な分布を用いて、通常の読み出し増幅器の欠陥又は通常の列内の欠陥(即ち、通常のビット線乃至通常のメモリセルの欠陥)があるか、どうか求めることができる。頻繁に欠陥が生起する場合、同時に複数の隣接ビット線に欠陥がある。本発明によると、各々同じ通常の読み出し増幅器に配属されている各ビット線が隣接せずに入り組んで設けられているようにすることによって、ビット線欠陥時に、これら各ビット線の全てに同時に欠陥が生じるのは殆どあり得ない。従って、そのような欠陥が検出されると、極めて大きな確率で、読み出し増幅器自体の欠陥である。相応して、この読み出し増幅器の修理が、第2の冗長読み出し増幅器によって行うことができる。それに対して、通常の読み出し増幅器の欠陥ではなくて、通常の列の欠陥である場合、高い確率で、通常の読み出し増幅器の複数に配属された隣接ビット線に欠陥がある。そのような欠陥は、従って、単に、通常の各読み出し増幅器の1つの欠陥とは区別され、第1の冗長読み出し増幅器及び冗長列の代替によって解消することができる。
【0014】
以下、本発明について図示の実施例を用いて詳細に説明する。
【0015】
その際、
図1は、本発明の集積メモリの実施例、
図2は、本発明の修理方法の実施例
である。
【0016】
図1は、本発明の集積メモリの実施例を示す。この実施例は、強誘電メモリ(FRAM乃至FeRAM)である。強誘電メモリは、通常のビット線BLとワード線WLとの交点にメモリセルMCを有しており、このメモリセルは、各々選択トランジスタT及び強誘電体のメモリコンデンサCを有している。メモリコンデンサCは、選択トランジスタTの制御可能区間を介して通常のビット線BLと接続されている。選択トランジスタTのゲートは、ワード線WLと接続されている。図1には、各メモリセルMCの1つしか図示されていないが、実際には、多数のメモリセルがビット線BL毎及びワード線WL毎に設けられている。メモリは、冗長メモリセルRMCを有しており、冗長メモリセルRMCは、冗長ビット線RBL1,RBL2及びワード線WLとの各交点に設けられており、通常のメモリセルMCと同様に構成されている。
【0017】
図1のメモリは、多数の通常の読み出し増幅器SAiを有しており、この内4つしか図示していない。通常の読み出し増幅器SAiは、差動読み出し増幅器であり、この差動読み出し増幅器は、差相データ信号の伝送のために使用される。通常の各ビット線の各々4つのビット線対BLは、通常の列CLとなるようにまとめられている。各々通常の列CLからなるビット線対BLは、通常の各読み出し増幅器SAiの各々1つと、第1のnチャネルトランジスタT1を介して接続されている。各通常の列CLの第1のトランジスタT1のゲートは、相互に接続されている。このゲートに、各々別個の列選択信号CLSiが供給される。作動中、列選択信号CSLiを介して、各々、4つの列CLの内の1つの列のビット線対BLだけが、4つの通常の読み出し増幅器SAiと接続されている。通常の読み出し増幅器SAiは、nチャネルタイプの第2のトランジスタT2並びに第1のプログラミング可能な接続要素Fiを介して、各々1つのデータ線対DQiと接続されている。メモリアクセスの際、全ての第2のトランジスタT2は、そのゲートを介して、活性化信号ACTを用いて導電接続され、その結果、データ線対DQiのデータは、通常の読み出し増幅器SAiを介して通常の列CLのビット線対BLに伝送することができ、その列選択信号CSLiは、高いレベルを有している。同様に、これら通常の列CLの各ビット線対から、データが通常の読み出し増幅器SAiを介して4つのデータ線対DQiに伝送することができる。
【0018】
メモリは、各々4つのデータ線対DQiと接続された、所属の通常の列CLを有する各々4つの通常の読み出し増幅器SAiの別の(図示していない)グループを有している。しかし、作動中、通常の列CLの1つしか作動されないので、その結果、そのメモリセルMC内にデータを読み込んだり、又は、メモリセルから読み出したりすることができる。
【0019】
図1のメモリは、更に4つの第1の冗長読み出し増幅器RSA0..3を有しており、冗長読み出し増幅器は、nチャネルタイプの第3のトランジスタT3を介して第1の冗長ビット線対RBL1と接続されている。第1の冗長ビット線対RBL1は、冗長列RCLを形成する。第1の冗長読み出し増幅器RSA0..3は、各々第4の、nチャネルタイプのトランジスタT4(そのゲートは、同様に活性化信号ACTに接続されている)を介して、各データ線対DQiの各々1つに接続されている。第3のトランジスタT3のゲートは、冗長列選択信号RCSL0と接続されている。
【0020】
付加的に、図1の集積メモリは、第2の冗長読み出し増幅器RSA4を有しており、第2の冗長読み出し増幅器は、一方では、4つの第2の冗長ビット線対RBL2と、nチャネルタイプの第5のトランジスタ、一方では、4つの第2の冗長ビット線対RBL2と、nチャネルタイプの第5のトランジスタT5を介して接続されており、他方では、nチャネルタイプの第6のトランジスタT6並びに第2のプログラミング可能な接続要素/Fiを介して、全てのデータ線対DQiと接続されている。各第2の冗長ビット線対RBL2の両第5のトランジスタT5のゲートは、各々1つの別の冗長列選択信号RCSL..4と接続されている。第6のトランジスタT6のゲートは、同様に活性化信号ACTと接続されている。
【0021】
ここで考察しているメモリでは、正常かつ冗長読み出し増幅器SAi,RSAiは、差動読み出し増幅器であり、差動読み出し増幅器は、一方では、ビット線対BL,RBLiと接続されており、他方では、データ線対DQiと接続されている。しかし、本発明は、差動により作動しない読み出し増幅器を有しているメモリにも使用可能であり、このメモリは、書き込みアクセス又は読み出しアクセス時にデータを伝送するために、一方では、ビット線対の代わりに1本のビット線とだけ接続されており、他方では、データ線対の代わりに1本のデータ線と接続されている。
【0022】
図1の冗長列RCLは、冗長時に通常の各列CLの1つを代替するために使用される。通常の列CL内に欠陥が検出されると、この列に配属された列選択信号CSLiがアドレッシング時に、この列を抑制し、その代わりに、冗長列選択信号RCSL0を活性化する。従って、第1の冗長ビット線対RBL1と接続された冗長メモリセルRMCが、通常のメモリセルMCの代わりに選択される。通常の読み出し増幅器SAiは、しかし、更に、それ以外の通常の、欠陥を有していない列CLから伝送、又は、列CLに伝送するのに使用される。
【0023】
第2の冗長読み出し増幅器RSA4は、通常の各読み出し増幅器SAiの1つの修理に使用される。第2の冗長読み出し増幅器RSA4は、この読み出し増幅器を、この読み出し増幅器と共に、第1のトランジスタT1を介して、この読み出し増幅器に接続されたビット線対BLに代替する。このために、各列選択信号CSLiに対して同時に、別の冗長列選択信号RCSL1..4の各々1つが活性化される。例えば、通常の読み出し増幅器SA0が、図1の左側全てに欠陥がある場合、先ず、それと接続された第1の接続要素F1が非導電状態にスイッチング乃至分離されて、それをデータ線対DQ0から切り離す。更に、第2の接続要素/F2,/F3及び/F4が分離され、その結果、第2の冗長読み出し増幅器RSA4は、更にデータ線対DQ0とだけ接続されており、代替すべき通常の読み出し増幅器SA0に配属されている。図1に示されていない冗長列復号器は、別の冗長列選択信号RCSLI1..4を、通常の列選択信号CSLiに依存して形成するようにプログラミングされている。この実施例では、通常の4つの読み出し増幅器SAiの修理のために、冗長列復号器が、別の列選択信号RCSL1..4の各々が列選択信号CSLiの1つと一致するようにプログラミングされる。
【0024】
接続要素Fi,/Fiは、この実施例ではレーザフューズであり、このレーザフューズは、メモリの製造後に初めて導電状態となる。メモリテストの実施後、接続要素の各々を、レーザビームを用いて切り離すことができ、その結果、各接続要素は非導電状態となる。しかし、各接続要素は、他のやり方で形成してもよく、例えば、制御電位が冗長プログラミングに依存してレジスタ内に記憶されるトランジスタによって形成してもよい。従って、リバーシブルプログラミング可能な接続要素である。
【0025】
図2には、図1に示したメモリの本発明の修理方法の実施例が示されている。先ず、通常のメモリセルMCが検査される。これは、データ線対DQi、通常の読み出し増幅器SAi及び通常のビット線対BLを介してデータをメモリセルMC内に書き込み、続いて、このメモリセルから逆方向に読み出すことによって行われる。その際、通常の読み出し増幅器の1つの欠陥が検出されると、この読み出し増幅器が、第2の冗長読み出し増幅器RSA4によって、上述のようにして代替される。それに対して、通常の読み出し増幅器に欠陥はないが、しかし、通常の列CL内に欠陥が検出された場合、当該の通常の列CLが冗長列RCLによって代替され、その際、第1の冗長読み出し増幅器RSA0..3が使用される。
【0026】
図1に示されたメモリは、従って、有利には種々の種類の誤り、即ち、一方では、通常の列の1つの内部の欠陥、他方では、通常の読み出し増幅器SAiの1つの欠陥を最適に修理するのに適している。実際には、冗長読み出し増幅器RSAiは、各々多数の通常の読み出し増幅器SAiに配属されている。従って、極めて僅かな冗長読み出し増幅器RSAi及びそれと接続された冗長ビット線対RBLiが、通常の読み出し増幅器SAi及びそれと接続された通常のビット線BLとして設けられている。
【0027】
図1に示されたメモリでは、通常の各列CLのビット線対BLは、各々相互に隣接して配設されている。従って、通常のビット線対、通常の読み出し増幅器の各々は、それ以外の通常のビット線対と相互に入り組んで配設されている。こうすることによって、有利には、メモリテストの実施後、テスト結果及びその際検出された誤りパターンを用いて、欠陥が通常列CLの1つの内部の欠陥か、又は、通常の読み出し増幅器SAiの1つの欠陥があるかどうか検出される。即ち、実際には、集積メモリの製造プロセスの際に生じた汚染に起因して誤りが生じることが屡々ある。その種の、例えば、塵粒子の形式での汚染により、相互に隣接して配設された複数のビット線に同時に欠陥が生じることが屡々ある。図1に示されたメモリでは、その通常のビット線BLの幾何学的な配置構成に基づいて、上述の誤りが、通常の列CLの1つの内部に生じているのか、通常の読み出し増幅器SAiの1つの誤りが生じているのか容易に区別することができる。後者の場合、つまり、この通常の読み出し増幅器SAiと接続された全てのビット線対BLに誤りが生じる。しかし、この通常の読み出し増幅器は、本発明によると、互いに並列してでなく、それ以外の通常のビット線対と相互に入り組んで配設されているので(通常の列CLのビット線対が、各々相互に隣接して配設されているので)、そのような誤りは、製造プロセスの間、典型的な汚染によって引き起こされることはない。
【図面の簡単な説明】
【図1】 本発明の集積メモリの実施例
【図2】 本発明の修理方法の実施例
Claims (7)
- 集積メモリにおいて、
−通常の2つの読み出し増幅器(SAi)と、
−個別にアドレス可能な、少なくとも2つの通常の列(CL)になるように一緒にまとめられた通常のビット線(BL)とを有しており、前記ビット線の内、通常の各列から、各々少なくとも1つのビット線が、各々1つの第1のスイッチング素子(T1)を介して通常の読み出し増幅器(SAi)の各々1つと接続されており、
−前記第1のスイッチング素子(T1)は、各制御入力側を有しており、その際、前記各通常の列(CL)の内部で全ての前記第1のスイッチング素子の前記各制御入力側は、各々相互に接続されていて、共通の列選択信号(CSLi)を受信するようにされており、
−メモリの外側から、乃至、メモリの外側へデータを伝送するために各データ線(DQi)を有しており、前記各データ線の内、少なくとも各1つが、前記通常の読み出し増幅器(SAi)の各1つと接続されており、
−2つの第1の冗長読み出し増幅器(RSA0..3)と、
−個別にアドレス可能な冗長列(RCL)となるように一緒にまとめられた第1の各冗長ビット線(RBL1)とを有しており、前記各冗長ビット線の内、各々少なくとも1本が、各々1つの第2のスイッチング素子(T3)を介して、前記各冗長読み出し増幅器(RSA0..3)の各1つと接続されており、
−前記第2のスイッチング素子(T3)は、各制御入力側を有しており、前記各制御入力側は、相互に接続されていて、共通の冗長列選択信号(RCSL0)を受信するようにされており、
−前記第1の冗長読み出し増幅器(RSA0..3)並びに前記冗長列(RCL)は、前記通常の両読み出し増幅器(SAi)及び前記通常の列(CL)の1つを代替するために設けられており、
−前記通常のビット線および冗長ビット線には各強誘電メモリセルが接続されている、
ことを特徴とする集積メモリ。 - 集積メモリにおいて、
−通常の2つの読み出し増幅器(SAi)と、
−個別にアドレス可能な、少なくとも2つの通常の列(CL)になるように一緒にまとめられた通常のビット線(BL)とを有しており、前記ビット線の内、通常の各列から、各々少なくとも1つのビット線が、各々1つの第1のスイッチング素子(T1)を介して通常の読み出し増幅器(SAi)の各々1つと接続されており、
−前記第1のスイッチング素子(T1)は、各制御入力側を有しており、その際、前記各通常の列(CL)の内部で全ての前記第1のスイッチング素子の前記各制御入力側は、各々相互に接続されていて、共通の列選択信号(CSLi)を受信するようにされており、
−メモリの外側から、乃至、メモリの外側へデータを伝送するために各データ線(DQi)を有しており、前記各データ線の内、少なくとも各1つが、前記通常の読み出し増幅器(SAi)の各1つと接続されており、
−2つの第1の冗長読み出し増幅器(RSA0..3)と、
−個別にアドレス可能な冗長列(RCL)となるように一緒にまとめられた第1の各冗長ビット線(RBL1)とを有しており、前記各冗長ビット線の内、各々少なくとも1本が、各々1つの第2のスイッチング素子(T3)を介して、前記各冗長読み出し増幅器(RSA0..3)の各1つと接続されており、
−前記第2のスイッチング素子(T3)は、各制御入力側を有しており、前記各制御入力側は、相互に接続されていて、共通の冗長列選択信号(RCSL0)を受信するようにされており、
−前記第1の冗長読み出し増幅器(RSA0..3)並びに前記冗長列(RCL)は、前記通常の両読み出し増幅器(SAi)及び前記通常の列(CL)の1つを代替するために設けられており、
−前記通常のビット線および冗長ビット線には各強誘電メモリセルが接続されており、
−第2の冗長読み出し増幅器(RSA4)が設けられており、該第2の冗長読み出し増幅器(RSA4)は、通常の読み出し増幅器(SAi)の1つ及び当該読み出し増幅器と第1のスイッチング素子(T1)を介して接続された通常のビット線(BL)全ての代替のために、各々1つの第3のスイッチング素子(T5)を介して第2の冗長ビット線(RBL2)と接続されており、
−前記第3のスイッチング素子(T5)は、制御入力側を有しており、該制御入力側は、別の冗長列選択信号(RCSL1..4)の各々1つの受信のために設けられている
ことを特徴とする集積メモリ。 - 第2の冗長読み出し増幅器(RSA4)は、第2の冗長ビット線(RBL2)の1本とデータ線(DQi)の1本との間でのデータ伝送のために、プログラミング状態に依存して導電状態となるプログラミング可能な接続要素(/Fi)を介して全てのデータ線(DQi)と接続されている請求項2記載の集積メモリ。
- 通常の読み出し増幅器(SAi)は、プログラミング状態に依存して導電状態となる、プログラミング可能な接続要素(Fi)を介して、各データ線(DQi)と接続されている請求項1または2記載の集積メモリ。
- 通常の読み出し増幅器(SAi)と接続された通常のビット線(BL)が、他の通常のビット線と共に入り組んで配設されている請求項1〜4迄の何れか1記載の集積メモリ。
- 集積メモリの修理方法であって、
−通常の2つの読み出し増幅器(SAi)と、
−個別にアドレス可能な、少なくとも2つの通常の列(CL)になるように一緒にまとめられた通常のビット線(BL)とを有しており、前記ビット線の内、通常の各列から、各々少なくとも1つのビット線が、各々1つの第1のスイッチング素子(T1)を介して通常の読み出し増幅器(SAi)の各々1つと接続されており、
−前記第1のスイッチング素子(T1)は、各制御入力側を有しており、その際、前記各通常の列(CL)の内部で全ての前記第1のスイッチング素子の前記各制御入力側は、各々相互に接続されていて、共通の列選択信号(CSLi)を受信するようにされており、
−メモリの外側から、乃至、メモリの外側へデータを伝送するために各データ線(DQi)を有しており、前記各データ線の内、少なくとも各1つが、前記通常の読み出し増幅器(SAi)の各1つと接続されており、
−2つの第1の冗長読み出し増幅器(RSA0..3)と、
−個別にアドレス可能な冗長列(RCL)となるように一緒にまとめられた第1の各冗長ビット線(RBL1)とを有しており、前記各冗長ビット線の内、各々少なくとも1本が、各々1つの第2のスイッチング素子(T3)を介して、前記各冗長読み出し増幅器(RSA0..3)の各1つと接続されており、
−前記第2のスイッチング素子(T3)は、各制御入力側を有しており、前記各制御入力側は、相互に接続されていて、共通の冗長列選択信号(RCSL0)を受信するようにされており、
−前記第1の冗長読み出し増幅器(RSA0..3)並びに前記冗長列(RCL)は、前記通常の両読み出し増幅器(SAi)及び前記通常の列(CL)の1つを代替するために設けられており、
−前記通常のビット線および冗長ビット線には各強誘電メモリセルが接続されている集積メモリの修理方法において、
−通常の列(CL)の1つの通常のビット線(BL)の1本に欠陥がある場合、当該ビット線を冗長列(RCL)によって代替する
ことを特徴とする集積メモリの修理方法。 - 集積メモリの修理方法であって、
−通常の2つの読み出し増幅器(SAi)と、
−個別にアドレス可能な、少なくとも2つの通常の列(CL)になるように一緒にまとめられた通常のビット線(BL)とを有しており、前記ビット線の内、通常の各列から、各 々少なくとも1つのビット線が、各々1つの第1のスイッチング素子(T1)を介して通常の読み出し増幅器(SAi)の各々1つと接続されており、
−前記第1のスイッチング素子(T1)は、各制御入力側を有しており、その際、前記各通常の列(CL)の内部で全ての前記第1のスイッチング素子の前記各制御入力側は、各々相互に接続されていて、共通の列選択信号(CSLi)を受信するようにされており、
−メモリの外側から、乃至、メモリの外側へデータを伝送するために各データ線(DQi)を有しており、前記各データ線の内、少なくとも各1つが、前記通常の読み出し増幅器(SAi)の各1つと接続されており、
−2つの第1の冗長読み出し増幅器(RSA0..3)と、
−個別にアドレス可能な冗長列(RCL)となるように一緒にまとめられた第1の各冗長ビット線(RBL1)とを有しており、前記各冗長ビット線の内、各々少なくとも1本が、各々1つの第2のスイッチング素子(T3)を介して、前記各冗長読み出し増幅器(RSA0..3)の各1つと接続されており、
−前記第2のスイッチング素子(T3)は、各制御入力側を有しており、前記各制御入力側は、相互に接続されていて、共通の冗長列選択信号(RCSL0)を受信するようにされており、
−前記第1の冗長読み出し増幅器(RSA0..3)並びに前記冗長列(RCL)は、前記通常の両読み出し増幅器(SAi)及び前記通常の列(CL)の1つを代替するために設けられており、
−前記通常のビット線および冗長ビット線には各強誘電メモリセルが接続されており、
−第2の冗長読み出し増幅器(RSA4)が設けられており、該第2の冗長読み出し増幅器(RSA4)は、通常の読み出し増幅器(SAi)の1つ及び当該読み出し増幅器と第1のスイッチング素子(T1)を介して接続された通常のビット線(BL)全ての代替のために、各々1つの第3のスイッチング素子(T5)を介して第2の冗長ビット線(RBL2)と接続されており、
−前記第3のスイッチング素子(T5)は、制御入力側を有しており、該制御入力側は、別の冗長列選択信号(RCSL1..4)の各々1つの受信のために設けられている集積メモリの修理方法において、
−通常の読み出し増幅器(SAi)の1つに欠陥がある場合、当該読み出し増幅器を、該読み出し増幅器と接続された通常のビット線(BL)と共に第2の冗長読み出し増幅器(RSA4)及び当該第2の冗長読み出し増幅器(RSA4)と接続された第2の冗長ビット線(RBL2)によって代替し、
−又は、通常の列(CL)の1つの通常のビット線(BL)の1本に欠陥がある場合、当該ビット線を冗長列(RCL)によって代替する
ことを特徴とする集積メモリの修理方法。
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