JP3719844B2 - 液晶表示素子 - Google Patents
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Description
【発明の属する技術分野】
本発明は、絵素電極を選択駆動するスイッチング素子として、TFT(Thin Film Transistor)素子等が用いられるアクティブマトリクス型液晶表示素子に関するものである。
【0002】
【従来の技術】
従来、液晶表示素子,EL表示装置,プラズマ表示装置等においては、マトリクス状に配列された表示絵素を選択することにより、画面上に表示パターンを形成している。表示絵素の選択方式としては、個々の絵素を独立した電極で配列し、この絵素電極の各々にスイッチング素子を接続し、該スイッチング素子により絵素電極を選択して表示駆動を行う、アクティブマトリクス駆動方式がある。
このアクティブマトリクス駆動方式によれば、高コントラストの表示が可能であり、液晶テレビ,ワードプロセッサーやコンピュータの端末表示等に実用化されている。
【0003】
近年、液晶表示装置の画素毎に設けるスイッチング素子として、アモルファスシリコンを用いた電界効果型トランジスタ(FET)が一般的に使用されており、絵素電極とこれに対向する対向電極間に印加される電圧をスイッチングすることにより、その間に表示媒体として充填された液晶の光学的変調が表示パターンとして視認される。アモルファスシリコンFETは、透明大型基板に均一に形成できること、及びオン/オフ電流比が大である等の利点を有し、この種の液晶パネルのスイッチング素子として適している。
【0004】
ここで、図を用いて従来技術を説明する。
図5,図6は、従来の方法で製造した液晶表示素子の平面図と断面図を示す。
まず、絶縁性透明基板1にゲート配線膜を成膜し、フォトリソ技術によりゲート電極2,ゲートバスライン20′及び補助容量線15を形成する。次に、ゲート電極2上にゲート絶縁層3,4を形成し、続いて半導体層5,コンタクト層6,7を成膜し、コンタクト層6,7のギャップ部12以外のパターンをフォトリソ技術によりパターニングする。次に、コンタクト6,7のギャップ部12を、フォトリソ技術によりパターニングする。この時、半導体層5とコンタクト層6,7の間のギャップ部12の部分にエッチングストッパー層を設けて、ギャップ部12を形成する製造方法も一般的である。
次に、ソース,ドレイン配線及び絵素電極膜を成膜し、フォトリソ技術によりソース電極8,ソースバスライン10,ドレイン電極11,絵素電極9を形成するが、この際、液晶パネル状態で発生する静電気による不良対策として、液晶パネル周辺部でソースバスラインをつなぐ、いわゆるショートリング構造14′になるようパターニングされている。続いて、絵素電極9以外の層を保護する保護膜13を成膜し、フォトリソ技術によりパターニングする。
【0005】
【発明が解決しようとする課題】
しかしながら、上記ショートリング構造を有する液晶表示素子においても、液晶パネル製造工程において発生する静電気や、各工程での帯電の影響によって、TFT部が破壊されることにより、スイッチング素子としての機能が損なわれ、表示装置としての品位を著しく損ない、また、製品歩留まりの面からも大きな問題となっている。
また、静電気破壊はマトリクス状に形成されたTFTの、ソースバスライン即ち信号線の引出し線に近い部分において、集中的に発生し、特に絵素電極以外の層を保護するための保護膜をフォトリソ技術によりパターニングする際に発生し
ていた。
【0006】
【課題を解決するための手段】
本発明は、上記問題を解決するために、絶縁性基板上に格子状に配線された走査線及び信号線と、該走査線及び該信号線に電気的に接続されたTFTスイッチング素子を備えた液晶表示素子において、全ての前記走査線と全ての前記信号線とを相互接続するショートリング構造と、前記信号線の引出線の表示領域外部に、静電気破壊を集中的に発生させるため、ダミーパターン用ゲート電極と、該ダミーパターン用ゲート電極と前記信号線の間に、該ダミーパターン用ゲート電極上に形成される絶縁層と、該絶縁層上に半導体層、コンタクト層がこの順に積層される積層膜のダミーパターンとを有し、該ダミーパターンは、前記スイッチング素子のTFT部と同じ大きさである液晶表示素子であることを特徴とするものである。
【0007】
削除
【0008】
削除
【0009】
削除
【0010】
削除
【0011】
【発明の実施の形態】
(実施例1)
図1,図2は、本発明の液晶表示素子及びその製造方法を説明するための実施例(実施例1)を示す。
透明絶縁性基板であるガラス基板1上にAl,Mo,Ta等をスパッタリング法にて成膜し、次いでフォトリソグラフィによりゲートバスライン(走査線)20及びゲート電極20a、ならびに補助容量線21を形成する。この際、信号線(ソースバスライン)25の引出線の表示領域外部にダミーパターン用のゲート電極22を同時に形成する。
次に、このゲートバスライン20,ゲート電極20a及びダミーパターン用ゲート電極22表面を、陽極酸化法を用いてゲート材酸化膜3で覆い、さらに絶縁膜4を形成する。
【0012】
本ゲート絶縁膜4に連続して、半導体層及び該半導体層とソースまたはドレイン電極間のオーミックコンタクトを良好にするためにコンタクト層を、各々プラズマCVD法を用いて積層する。ここで、半導体層は真性半導体アモルファスシリコン膜(以下、a−Si(i)層と略記する)であり、コンタクト層はリンを添加したn+型微結晶シリコン(以下、a−Si(μc−n+)層と略記する)である。またこの際、半導体層とコンタント層の間にエッチングストッパー層をパターニングして設けるのも一般的な構造である。
【0013】
次に、このa−Si(i)層及びa−Si(μc−n+)層をフォトリソグラフィによりパターニングし、半導体層−コンタクト層パターン23を形成する。この時、TFTギャップ部31のパターニングは行わない。また、ゲートバスライン20形成時に同時に形成したダミーパターン用のゲート電極22の上に、TFTとほぼ同じ大きさのダミーパターン24を該半導体層−コンタクト層パターン23形成時に同時に形成する。
【0014】
ゲート及びソースバスライン20,25のそれぞれに信号引き出し端子パット部29,30を形成するため、陽極酸化膜/ゲート絶縁膜をフォトリソグラフィにより所定のパターンにエッチングする。
ソース導電体として、後に絵素電極28も兼ねるITO(Indium Tin Oxide)膜及びTi,Al,Cr,Mo等の金属膜を蒸着法,スパッタリング法等によって連続成膜し、フォトリソグラフィによりパターニングし、ソースバスライン25,ソース電極26,ドレイン電極27及び絵素電極28を順次形成する。この時、信号線(ソースバスライン)25の引出線の一部がダミーパターン24にかかるようにパターニングを行う。なお、ソース電極26は透明電極材であるITO膜のみの構造を採ってもよい。
【0015】
TFT部のa−Si(μc−n+)層をドライエッチングによりパターニングし、TFTギャップ部31を形成する。この時、フォトリソグラフィを用いて、あるいはソース電極26−ドレイン電極27をマスクに用いてドライエッチングしても構わない。しかし、ダミーパターン24部はドライエッチングを行わない。
この後、TFTギャップ部31上に、SiNx等からなる保護膜13を形成する。
なお、図中、32はTFTパネルの表示領域を、また、33はTFTパネルの非表示領域であって、信号線25の引出部を示す。
【0016】
(実施例2)
図3,図4は、本発明の液晶表示素子及びその製造方法を説明するための他の実施例(実施例2)を示す。
透明絶縁性基板であるガラス基板1上にAl,Mo,Ta等をスパッタリング法にて成膜し、次いでフォトリソグラフィによりゲートバスライン20及びゲート電極20aを形成する。この際、表示領域外部を遮光するためのパターン(遮光体)41を同時に形成する。
【0017】
次に、このゲートバスライン20及び遮光パターン41表面を、陽極酸化法を用いてゲート材酸化膜3で覆い、さらに絶縁性を高めるため、プラズマCVD法等によりSiNx膜を積層し、ゲート絶縁膜4を形成する。
本ゲート絶縁膜4に連続して、半導体層及び該半導体層とソースまたはドレイン電極間のオーミックコンタクトを良好にするためにコンタクト層を、各々プラズマCVD法を用いて積層する。ここで、半導体層はa−Si(i)層であり、コンタクト層はa−Si(μc−n+)層である。またこの際、半導体層とコンタクト層の間にエッチングストッパー層をパターニングして設けるのも一般的な構造である。
【0018】
次に、このa−Si(i)層及びa−Si(μc−n+)層をフォトリソグラフィによりパターニングし、半導体層−コンタクト層パターン23を形成する。この時、TFTギャップ部31のパターニングは行わない。また、ゲートバスライン20形成時に同時に形成した遮光体41の上に、TFTとほぼ同じ大きさのダミーパターン42を該半導体層−コンタクト層パターン23形成時に同時に形成する。
【0019】
次に、ゲート及びソースバスライン20,25のそれぞれに信号引き出し端子パット部29,30を形成するため、陽極酸化膜/ゲート絶縁膜をフォトリソグラフィにより所定のパターンにエッチングする。
次に、ソース導電体として、後にコンタクト電極となるITO膜及びTi,Al,Cr,Mo等の金属膜を蒸着法,スパッタリング法等によって連続成膜し、フォトリソグラフィによりパターニングし、ソースバスライン25,ソース電極26,ドレイン電極27及び上層絵素電極45とのコンタクトを取るためのコンタクト電極43を順次形成する。
【0020】
次に、TFT部のa−Si(μc−n+)層をドライエッチングによりパターニングし、TFTギャップ部31を形成する。この時、フォトリソグラフィを用いて、あるいはソース電極26−ドレイン電極27をマスクに用いてドライエッチングしても構わない。しかし、ダミーパターン部42はドライエッチングを行わない。
この後、絶縁性樹脂層44を、フォトリソグラフィを用いてパターニングし、絶縁層44の上に絵素電極45となるITO膜を、スパッタリング法によって成膜する。その後、上層絵素電極45をフォトリソグラフィによりパターニングする。
なお、図中、32はTFTパネルの表示領域を、また、33はTFTパネルの非表示領域であって、信号線(ソースバスライン)25の引出部を示す。
【0021】
【発明の効果】
いわゆるショートリング構造を備えた液晶表示素子の場合であっても、静電気や製造の各工程での帯電により発生する静電気破壊が、表示領域外部のダミーパターンで集中的に発生するため、TFT部の静電気破壊がより確実に抑制される。
ダミーパターンはTFT部と同一の膜構成を有するため、また、同時に積層形成されるためダミーパターンのための製造工程を特に増やすことなく、高歩留まり及び高表示品位を達成することができる。
【図面の簡単な説明】
【図1】 本発明の液晶表示素子及びその製造方法を説明するための実施例を示す平面図である。
【図2】 図1のB−B′線に沿ったダミーパターンの断面図である。
【図3】 本発明の液晶表示素子及びその製造方法を説明するための他の実施例を示す平面図である。
【図4】 図3のC−C′線に沿ったダミーパターンの断面図である。
【図5】 従来例の液晶表示素子を示す平面図である。
【図6】 図5のA−A′線に沿ったスイッチング素子の断面図である。
【符号の説明】
1…ガラス基板、2,20a…ゲート電極、3,4…ゲート絶縁膜、5…半導体層、6,7…コンタクト層、8,26…ソース電極、9,28…絵素電極、10,25…ソースバスライン、11,27…ドレイン電極、12…ギャップ部、13…保護膜、14,14′…ショートリング構造、15,21…補助容量線、20,20′…ゲートバスライン、22…ダミーパターン用ゲート電極、23…半導体層−コンタクト層パターン、24,42…ダミーパターン、29…ゲートバスラインの信号引出端子パット部、30…ソースバスラインの信号引出端子パット部、31…TFTのギャップ部、32…TFTパネルの表示領域、33…信号線の引出部、41…遮光パターン、43…コンタクト電極、44…絶縁性樹脂層、45…上層絵素電極。
Claims (1)
- 絶縁性基板上に格子状に配線された走査線及び信号線と、該走査線及び該信号線に電気的に接続されたTFTスイッチング素子を備えた液晶表示素子において、全ての前記走査線と全ての前記信号線とを相互接続するショートリング構造と、前記信号線の引出線の表示領域外部に、静電気破壊を集中的に発生させるため、ダミーパターン用ゲート電極と、該ダミーパターン用ゲート電極と前記信号線の間に、該ダミーパターン用ゲート電極上に形成される絶縁層と、該絶縁層上に半導体層、コンタクト層がこの順に積層される積層膜のダミーパターンとを有し、該ダミーパターンは、前記スイッチング素子のTFT部と同じ大きさであることを特徴とする液晶表示素子。
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JPH11288005A JPH11288005A (ja) | 1999-10-19 |
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