JP3708438B2 - プリント回路基板テスタ - Google Patents
プリント回路基板テスタ Download PDFInfo
- Publication number
- JP3708438B2 JP3708438B2 JP2000580011A JP2000580011A JP3708438B2 JP 3708438 B2 JP3708438 B2 JP 3708438B2 JP 2000580011 A JP2000580011 A JP 2000580011A JP 2000580011 A JP2000580011 A JP 2000580011A JP 3708438 B2 JP3708438 B2 JP 3708438B2
- Authority
- JP
- Japan
- Prior art keywords
- tester
- circuit board
- contact
- bus
- scanning
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
- G01R31/2806—Apparatus therefor, e.g. test stations, drivers, analysers, conveyors
- G01R31/2808—Holding, conveying or contacting devices, e.g. test adapters, edge connectors, extender boards
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
- G01R31/2805—Bare printed circuit boards
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Description
【技術分野】
本発明はプリント回路基板テスタに関する。
【0002】
【背景技術】
本発明は、テストが行われる基板の回路基板テストポイントが電気接続によりテスト接続とコンタクトする、以下のような従来技術に基づくものである。
プリント回路基板は複数の回路を有し、回路基板上のその密度は、電子部品の小型化が進むにつれて、増大の一途にある。よく知られた回路基板テスト用のフィックスチャ又は装置は、各々基本的に2つのクラスに分けられる。第1のクラスに属するものは、いわゆる平行型試験器 (parallel testers) であり、これらの試験装置はアダプターを備えており、全ての回路基板テストポイントに、このアダプターという手段によって同時に接続される。第2のクラスに属するものは、いわゆるフィンガー試験器から構成され、これらは2又はそれ以上のフィンガープローブによって個々の回路基板テストポイントを順次検査 (scan) する装置である。
アダプタータイプの装置は、例えば、ドイツ4237591 A1、ドイツ4406538 A1、ドイツ4323276 A、ヨーロッパ特許公報215146 B1、ドイツ3838413 A1に開示されている。
このようなアダプターは、基本的に、テストを行う基板の回路基板テストポイントの不規則な形状を、電気的試験装置の所定のグリッドパターンに適合させるのに用いられる。テストを行うものが新式の回路基板の場合には、これらのテストポイントは規則的なグリッドパターンではもはや配列されていない。このため、接触するグリッドパターンと回路基板テストポイントとの間の連結を生じさせる接触用ピン( nails) がアダプターの中で傾いていたりあるいは振れていたりして配列され、あるいは、規則的なコンタクトグリッドパターンを回路基板テストポイントの不規則な配置に変換 (translate) するためのいわゆるトランスレータを備えている。
個々の回路を含んでいる装置のタイプに応じて、特定の回路においては開回路のテスト(開回路テスト)が、他の回路において短絡回路(閉回路)のテスト(短絡回路テスト)が行われる。短絡回路テストには、低インピーダンス閉回路と高インピーダンス閉回路の両方を検知することを含むことがありえる。
種々のテスト方法が、開回路と短絡回路の両テストについて知られている。これらのテストにおいては、それぞれの回路が短絡回路としてテストされるか、又は一つの回路の各枝が開回路としてテストされる。このため、複数の回路を持つ最新の回路基板は、対応する数多くの遂行されるべき個々のテスト手順を必要とする。
個々のテスト手順を最も効果的に行うためと、これらのテスト数を最小限にするために数多くの試みがなされ、複数の異なる方法がこの目的のために提案され、実行されてきた。
更に知られているものとしては、例えば、WO96/27136号公報に記載されているような、部品付きの回路基板のテスト装置がある。部品付きの回路基板のテストは、部品無しの回路基板(非実装型の回路基板)のテストとは原則的に異なる。この理由は、部品付きの回路基板の場合は、いわゆる動作試験を実行することができ、通常、回路基板の各回路は1点のみに接続されて、電圧や電流の値が感知され、これらは、予め決定された電圧や電流の関数として変化するからである。部品付きの回路基板の場合には、全ての作動要素(IC、トランジスタ、抵抗、コンデンサ等)が存在し、これらの動作をテストすることができるということである。試験装置とテストを行う基板との間の接続の数は、部品無しの回路基板をテストするときより、部品付きの回路基板をテストするときの方が際立って少ない。
部品付きの回路基板のテストを行う従来型の装置は、動作テストを行うためのアダプターを備え、このアダプターのプローブは複雑な配線を必要としている。このような試験装置に比較するものとして、WO96/27136号公報はグリッドベースを備えたアダプターシステムを提案している。前記グリッドベース上には、テストチャンネルを介して幾つかのコンタクトパッドがお互いに電気的に連結され、これらのコンタクトパッドはこのグリッドベース上に混雑した分布で配置されている。このグリッドベースの各グリッドの中心間距離は通常、1.27mmである。従って、配線はこのグリッドベースの中で集積して行われている。このような装置は、極めて大きい接点密度で接続されることを必要とする部品無しの回路基板には適合しない。
【0003】
【発明の開示】
電子アナライザは、テストのなされる回路基板が設置される、アダプターもしくはトランスレータの取付されたグリッドパターンに電気的に接続されている。アダプターかつ/あるいはトランスレータはテスト中の基板の回路基板テストポイントからグリッドパターンのコンタクトポイントまで電気的接点を作り出す。
【0004】
本願の試験装置は、互いに電気的に接続された少なくとも2つのコンタクトポイントにより特徴づけられる。さらに詳しくいうと、このテスタにおいては、各コンタクトポイントが、直線走査チャネルに沿って相互に電気的に接続されている。個々の走査チャネルは電子アナライザに電気的に接続されている。各走査チャネルがいくつかのコンタクトポイントに接続されているので、従来のテスタの電子アナライザに比較して、電子アナライザのユニットの数が大幅に減じられ、試験装置全体の構造は非常にシンプルなものとなる。
【0005】
この試験装置ではいくつかのテストポイントが単走査チャネルに電気的に接続されているにもかかわらず、驚くべきことに、大多数のアプリケーションにおいて走査チャネルのダブルアサイメントが起こらないか、あるいはそのようなダブルアサイメントは、試験装置のコンタクトポイントに対する回路基板テストポイントアサイメントを指示することで確実に回避できることが分かった。これは、例えば隣接するコンタクトポイント間に平均800μmもしくはこれ以下の間隔を必要とする、比較的複雑ではない方法によって高密度コンタクトポイントを作り出す既知のテスタにより達成が可能である。このような高密度な回路基板テストポイントは有利である。というのは、走査チャネルの二重割当てを確実に回避することが、コンタクトポイント密度によって可能になるため、十分な冗長性が得られ、同時に、同様に高密度な局部回路基板テストポイントとの接続を可能にするからである。
【0006】
本発明は、例えば1000mm×750mmサイズのバックプレーンのような、大型回路基板のテストを行うシンプルかつ低コストのテスタを提供することを目的とする。本発明において意味する大型回路基板とは、少なくとも500mm×500mmのサイズの、すなわち、少なくとも表面積250,000mm2を有する回路基板である。
【0007】
上記目的は、請求項1に記載の特徴を有するプリント回路基板テスタにより達成可能となる。さらに、最良の形態を従属請求項より開示する。
【0008】
本発明の内容について、図面を参照にした以下の実施形態によってその詳細が明らかとなろう。
【0009】
【発明を実施するための最良の形態】
本発明によるテスタ1は、通常のパターンに配列された導電する複数のコンタクトポイント4で構成される上部に配列されたグリッドパターン3を有するグリッドベース2から構成される。
【0010】
グリッドベース2は、望ましくは、積層回路基板に構成される。図1に示す例においては、13の中間層7を間に、最上部を示す層5と低位部を示す層6とから構成される。垂直貫通接続8が、最上部の層5と中間層7全部を通してコンタクトポイント4から垂直に伸びている。貫通接続8は導電金属プレートによりスルーホールと同様のルールにより構成される。貫通接続8とこのようなコンタクトポイント4は、例えば1.27mmの中間スペースを有する通常の四角形パターン、グリッドパターンに配列される。勿論、他のタイプの一般的パターンであってもよい。
【0011】
従い、貫通接続8およびこのコンタクトポイント4は列に並べられる。グリッドベース2において貫通接続8の2つの列の間にはめ込まれているのはコンダクタパス9であり、以下より走査チャネルと呼ぶ。
【0012】
図1に示す例において、貫通接続8の2つの列の間に12個のこのような走査チャネルが配置されている。ペアで配列された走査チャネル9の各々は、2つの中間層7にはさまれている。貫通接続8の列に隣接する12のペアになって配列された走査チャネル9はこの列に配列される。すなわち、貫通接続8、およびいづれか1つの列の各コンタクトポイント4は、この列に配列された走査チャネル9のうちの1つに、分岐コンダクタ10経由で電気的に接続される。本例においては、いずれの列においても、24番目の各コンタクトポイント4は、同一走査チャネル9に電気的に接続される。
【0013】
図2は本発明によるグリッドベース2の平面図であり、グリッドパターンはコンタクトポイント4を省いて、走査チャネル9のランによりかなり簡略化して図式化したものである。図が煩雑にならないように、面に対し平行に配置された走査チャネル9もそのわずかだけを示すものとする。
【0014】
グリッドベース2は、本例においては、おおまかな正方形をなすテストゾーン11とテストゾーン11から伸長している接続ゾーン12とを備える。接続ゾーン12では、テストゾーン11と同様に、図1に示すようなコンタクトポイント4が最上部に配置され、コンタクトポイント13が低位部に配置されている。その各々は、貫通接続8と分岐コンダクタ10により走査チャネル9に電気的に接続している。最上部に直接配置されているものはバスボード15を取付けたバスアダプタ14である。バスボード15は走査チャネル9に直交して配置されたパラレルバスコンダクタ16から構成されている。このバスコンダクタ16は、バスアダプタ14に接するバスボード15の表面にオープンに置かれているか、もしくは、貫通接続8同士の中心間距離と同じ中心間距離にてバスボード15の表面に配列したコンタクトポイントに電気的に接続されているかのいづれかである。
【0015】
バスアダプタ14は複数のコンタクトピン17を備え、その各々は走査チャネル9をバスコンダクタ16に電気的に接続する。コンタクトポイント17によりバスコンダクタ16と電気的に接続した走査チャネル9の交差点は、図2における各サークル18によって示されている。コンタクトピン17はばねコンタクトピンにより構成されることが望ましい。
【0016】
バスアダプタ14とバスボード15とを備えることで、バスコンダクタ16経由で電気的に相互接続するいくつかの走査チャネル9となる。電気的に相互接続した走査チャネル9の各アレーは電子アナライザの電子カード19に電気的に接続している。すなわち、複数の走査チャネルに対して、電子アナライザへの単一の接続のみが必要であり、従って、同数のコンタクトポイントを有する従来のテスタと比較して、電子アナライザのユニット数を大幅に減らすことが可能になる。というのも、従来のテスタは、各コンタクトポイントに対して別々に接続を行う必要があり、従って、接続に割当てられた対応する電子アナライザ処理能力が必要であるためである。
【0017】
電子カードは、例えばDE 196 27 801 C1から知られるような柔軟性のあるコンダクタとばねピンによって、電気的かつ機構的にグリッドベースに接続される。
【0018】
本発明の方法により、直線走査チャネル沿いに配列されたコンタクトポイントのみならず、グリッドベースの表面部分に配置されたコンタクトポイントもまたさらに電気的に接続される。
【0019】
例えばバックプレーンのような大型回路基板の場合、グリッドベースに配置されたコンタクトポイント4の大部分は電気的にコンタクトされず、その結果、テストされる基板の回路基板テストポイントの込合う部分において都合のよい、高密度のコンタクトポイントが可能になる一方、電気的に相互接続される走査チャネル9の多重割当てが簡単に回避されることが、シミュレーションにより分かっている。
【0020】
本発明によるテスタは、例えば1000mm×600mmサイズのバックプレーンのテスト用に構成可能である。このようなバックプレーンでは、例えば、大まかに20,000の回路基板テストポイントにテスタがコンタクトする必要がある。通常のテスタは約2500μmのグリッドスペースから構成されるため、従来のテスタは160,000のコンタクトポイントを有するグリッドパターンから構成されており、その各々をテスタの電子回路に接続する必要がある。なぜならば、これらのテスタは同様に多数の電子カードを必要とする、160,000のコンタクトポイントをテストするための電子回路から構成されるからである。本発明において、テストゾーンのコンタクトポイント4をリンクするため、複数のコンタクトポイントがテスタ電子回路のたった1つの入力にいっしょに接続される。このようにして、テストがなされる回路基板にコンタクトするテスタの全コンタクトポイント4への正確な信号送出が可能になると共に、必要とされる電子カード数を大幅に削減することが可能になる。
【0021】
本発明に基づくテスタの構成により、このような大きなテストゾーンに、例えば電子回路を増やすことなくコンタクトポイント密度を2倍にするといったような、コンタクトポイント密度の増大を可能にする。このようなコンタクトポイント密度の増大は、例えば次世代高集積ICの場合のように、回路基板上に込合う部分を有するコンタクトポイントゾーンが備わっている場合、それが必要な場合に好都合となる。
【0022】
本発明による他の利点として、バスアダプタ14のコンタクトピン17の配列を変えることにより、走査チャネル9間の電気接続を変えることが出来ることから、それにより、テストが行われる回路基板に適応させたテストゾーン11のコンタクトポイント4の異なるリンケージをシングルグリッドベース2に作り出すことが可能なことにある。
【0023】
本発明が上記の実施形態例に制限されるものでなく、例えば、電子カードがバスボードに接続されるといったような実施形態も本発明の範囲内において考えられ得る。それにより、例えばバスアダプタとバスボードはグリッドベース下に配置される。また、接続ゾーン12のカバーされていない構成によるくぼんだテスト接続に直接差し込む挿入ピンをバスボードに備え付けることも可能である。そのような実施形態においては、バスボードが直接グリッドベースに接続されることからアダプターは必要なくなる。また、選択的、かつ電気的に走査チャネルを接続する他の接続技術を用いることも本発明により可能である。例をあげると、バスアダプタはラバーアダプタにて構成されるであろう。そのようなラバーアダプタの1つには、走査チャネルをバスコンダクタに電気的に接続する電気的導電部分を有する弾性ラバーボードが考えられる。
【図面の簡単な説明】
【図1】 走査チャネルを横断した部分、あるいはグリッドベースの断面図である。
【図2】 走査チャネルのアレーといくつかの走査チャネルに接続したバスボードの簡略図である。
【図3】 図2に示すような配列を前から見た(すなわち、図2の矢印Aの方向から見た)正面図である。
Claims (8)
- 大型、非実装回路基板のテストを行うプリント回路基板テスタであって、本テスタは、
所定のパターンで配列されたコンタクトポイント(4)を備えるグリッドパターン(3)において、各コンタクトポイント(4)は直線走査チャネル(9)に電気的に接続されており、アダプタ及び/又はトランスレータが該グリッドパターンに載置されているグリッドパターンと、
該走査チャネル(9)を介して該コンタクトポイント(4)に電気的に接続される電子アナライザとを備え、
該アダプタ及び/又は該トランスレータが、テストされるべき回路基板上の回路基板テストポイントを該グリッドパターン(3)の該コンタクトポイント(4)に電気的にコンタクトさせるように、該アダプタ及び/又はトランスレータが該回路基板に対して適用され、本テスタが、
複数の走査チャネル(9)を電気的に接続して、電気的に接続された走査チャネル(9)のグループを形成する手段を備え、1つのグループの走査チャネルは電子アナライザの1つの入力にのみ接続されることを特徴とするプリント回路基板テスタ。 - 複数の走査チャネル(9)を電気的に接続する上記手段は、上記走査チャネルと選択的にコンタクトされる、望ましくは平行にランさせたいくつかのバスコンダクタ(16)を備えたバスボード(15)から成ることを特徴とする請求項1に記載のテスタ。
- 上記走査チャネル(9)を上記バスコンダクタ(16)に選択的に接続させるバスアダプタ(14)は、上記バスボード(15)と、上記グリッドパターン(3)から成るグリッドベース(2)との間に配置されることを特徴とする請求項2に記載のテスタ。
- 上記バスボード(15)は、例えば上記走査チャネル(9)から成るグリッドベース(2)に直接コンタクトを行うコンタクトピンといったような、コンタクトエレメントを備えることを特徴とする請求項2に記載のテスタ。
- 上記走査チャネル(9)に接続する上記コンタクトポイント(4)が配置されてテストされる回路基板に電気的にコンタクトするテストゾーン(11)と、上記走査チャネル(9)に接続するさらなるコンタクトポイント(4)が配置されて上記バスコンダクタ(16)とコンタクトする接続ゾーン(12)とを備えたグリッドベース(2)から成ることを特徴とする請求項2から請求項4のいずれかに記載のテスタ。
- 上記電子アナライザにコンタクトするコンタクトポイント(4)は、上記バスコンダクタ(16)にコンタクトする上記コンタクトポイント(4)とは反対側の上記グリッドベース(2)の上記接続ゾーン(12)に配置されていることを特徴とする請求項5に記載のテスタ。
- コンタクトポイント(4、13)は、上記グリッドベース(2)において対向する対になって配置され、その各々が走査チャネル(9)に接続していることを特徴とする請求項6に記載のテスタ。
- 上記テストゾーンは少なくとも表面積250,000mm2を有することを特徴とする請求項5から請求項7のいずれかに記載のテスタ。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19850367 | 1998-11-02 | ||
DE19850367.9 | 1998-11-02 | ||
PCT/EP1999/002753 WO2000026681A1 (de) | 1998-11-02 | 1999-04-16 | Vorrichtung zum prüfen von leiterplatten |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002529708A JP2002529708A (ja) | 2002-09-10 |
JP3708438B2 true JP3708438B2 (ja) | 2005-10-19 |
Family
ID=7886354
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000580011A Expired - Fee Related JP3708438B2 (ja) | 1998-11-02 | 1999-04-16 | プリント回路基板テスタ |
Country Status (7)
Country | Link |
---|---|
US (1) | US6441636B1 (ja) |
EP (1) | EP1031042B1 (ja) |
JP (1) | JP3708438B2 (ja) |
CN (1) | CN1219217C (ja) |
DE (1) | DE59900130D1 (ja) |
TW (1) | TW500925B (ja) |
WO (1) | WO2000026681A1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6730055B2 (en) * | 2000-03-09 | 2004-05-04 | Gambro Inc. | Extracorporeal blood processing methods and apparatus |
DE10049301A1 (de) * | 2000-10-04 | 2002-05-02 | Atg Test Systems Gmbh | Modul für eine Prüfvorrichtung zum Testen von Leiterplatten |
CN100357903C (zh) * | 2004-04-01 | 2007-12-26 | 华硕电脑股份有限公司 | 测试装置及连接测试装置的方法 |
US7071717B2 (en) * | 2004-10-28 | 2006-07-04 | Agilent Technologies, Inc. | Universal test fixture |
DE102006059429A1 (de) * | 2006-12-15 | 2008-06-26 | Atg Luther & Maelzer Gmbh | Modul für eine Prüfvorrichtung zum Testen von Leiterplatten |
CN105676111A (zh) * | 2016-01-27 | 2016-06-15 | 系新电子技术(苏州)有限公司 | 一种ict测试治具 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3849872A (en) * | 1972-10-24 | 1974-11-26 | Ibm | Contacting integrated circuit chip terminal through the wafer kerf |
JP2585799B2 (ja) * | 1989-06-30 | 1997-02-26 | 株式会社東芝 | 半導体メモリ装置及びそのバーンイン方法 |
DE69219165T2 (de) * | 1991-01-11 | 1997-08-07 | Texas Instruments Inc | Prüf- und Einbrennsystem für einen Wafer und Methode für deren Herstellung |
US5241266A (en) * | 1992-04-10 | 1993-08-31 | Micron Technology, Inc. | Built-in test circuit connection for wafer level burnin and testing of individual dies |
TW360790B (en) * | 1996-10-28 | 1999-06-11 | Atg Test Systems Gmbh | Printed circuit board test apparatus and method |
-
1999
- 1999-04-16 DE DE59900130T patent/DE59900130D1/de not_active Expired - Fee Related
- 1999-04-16 CN CNB998019801A patent/CN1219217C/zh not_active Expired - Fee Related
- 1999-04-16 US US09/622,391 patent/US6441636B1/en not_active Expired - Fee Related
- 1999-04-16 JP JP2000580011A patent/JP3708438B2/ja not_active Expired - Fee Related
- 1999-04-16 WO PCT/EP1999/002753 patent/WO2000026681A1/de active IP Right Grant
- 1999-04-16 EP EP99923454A patent/EP1031042B1/de not_active Expired - Lifetime
- 1999-09-08 TW TW088115521A patent/TW500925B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
DE59900130D1 (de) | 2001-07-26 |
EP1031042B1 (de) | 2001-06-20 |
CN1302379A (zh) | 2001-07-04 |
WO2000026681A1 (de) | 2000-05-11 |
US6441636B1 (en) | 2002-08-27 |
CN1219217C (zh) | 2005-09-14 |
EP1031042A1 (de) | 2000-08-30 |
JP2002529708A (ja) | 2002-09-10 |
TW500925B (en) | 2002-09-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100288344B1 (ko) | 프린트배선판용검사전극유니트와그것을포함하는검사장치및프린트배선판용의검사방법 | |
US6154863A (en) | Apparatus and method for testing non-componented printed circuit boards | |
US6292004B1 (en) | Universal grid interface | |
US5633598A (en) | Translator fixture with module for expanding test points | |
EP0840130B1 (en) | Standard- and limited-access hybrid test fixture | |
EP0788729A4 (en) | PROGRAMMABLE HIGH DENSITY ELECTRONIC TEST DEVICE | |
US5781021A (en) | Universal fixtureless test equipment | |
US6191601B1 (en) | Test fixture for matched impedance testing | |
US7816933B2 (en) | Semi-generic in-circuit test fixture | |
JP3708438B2 (ja) | プリント回路基板テスタ | |
JP3690909B2 (ja) | 非実装プリント回路基板の試験装置 | |
US5798638A (en) | Apparatus for testing of printed circuit boards | |
US4963821A (en) | Probe and method for testing a populated circuit board | |
US5457380A (en) | Circuit-test fixture that includes shorted-together probes | |
US6784675B2 (en) | Wireless test fixture adapter for printed circuit assembly tester | |
JP2006510026A (ja) | 1つまたは複数の導体アセンブリを試験するためのアダプタ | |
KR102256750B1 (ko) | Dut 맵이 서로 다른 반도체 테스터와 핸들러 사이의 인터페이싱을 위한 장치 및 이를 포함하는 반도체 테스트 장비 | |
US6445173B1 (en) | Printed circuit board tester | |
KR20030048418A (ko) | 인쇄회로기판 시험을 위한 시험장치용 모듈 | |
US6685498B1 (en) | Logic analyzer testing method and configuration and interface assembly for use therewith | |
WO1995023341A1 (en) | Translator fixture with module for expanding test points | |
KR20000056993A (ko) | 프로브카드 | |
US6984997B2 (en) | Method and system for testing multi-chip integrated circuit modules | |
US6448796B1 (en) | Selective netlist to test fine pitch multi-chip semiconductor | |
RU2018212C1 (ru) | Устройство для контроля печатных плат |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040223 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040524 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040531 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040603 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050711 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050803 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080812 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090812 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |