JP3707450B2

JP3707450B2 - 半導体装置の製造工程管理方法

Info

Publication number: JP3707450B2
Application number: JP2002174447A
Authority: JP
Inventors: 曽根　　弘樹; 葛原　　剛
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-06-14
Filing date: 2002-06-14
Publication date: 2005-10-19
Anticipated expiration: 2022-06-14
Also published as: JP2004022740A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造工程管理方法に関するものである。
【０００２】
【従来の技術】
工程内管理（不良解析）を目的にスクライブＴＥＧが用いられているが、不良の検出感度が低いことや、本来の回路形成領域のみで発生するような特異な不良（回路動作に起因したりレイアウトパターンに依存する不良）は解析が困難であるという問題がある。
【０００３】
一方、本来の回路形成領域を検査対象として直接解析する場合においては、欠陥（パーティクル等）の場所特定が困難であるとともに、オープン不良なのかショート不良なのかの層別（区別）が難しいという問題がある。また、工程内の欠陥検出手法として自動外観検査装置等が用いられているが、検出した欠陥がキラー欠陥となるか否かの区別が困難である。
【０００４】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その第１の目的は、不良箇所の特定が容易にできるとともにオープン／ショートの不良モードの層別（区別）ができる半導体装置の製造工程管理方法を提供することにある。第２の目的はこれに加えてキラー欠陥の大きさとその密度も層別（区別）して管理することができるようにすることにある。
【０００５】
【課題を解決するための手段】
請求項１に記載の発明によれば、ウエハにＴＥＧ素子を縦横に多数作り込んでいるので、不良箇所の特定が容易にできる。また、多層配線においてビアホールを通してＴＥＧ素子と電気的に接続した配線済素子と、ビアホールを設けずにＴＥＧ素子と電気的に接続しなかった配線済素子を混在させているので、これらの配線済素子を用いてオープン／ショートの不良モードを層別（区別）することができる。つまり、多層配線でのビアホールを通してＴＥＧ素子と電気的に接続した配線済素子においてその導通状態をチェックすることによりオープン不良を検出でき、また、ビアホールを設けずにＴＥＧ素子と電気的に接続しなかった配線済素子においてその導通状態をチェックすることによりショート不良を検出できる。
【０００６】
ここで、請求項３に記載のように、各ＴＥＧ素子に対する多層配線を形成する際に、ＴＥＧ素子毎に形成されるビアホールの間隔を変えた領域を作り、導通状態のチェックの際に各領域での不良発生素子数を計測することにより、該当のビアホール形成工程（レイヤー）でのキラー欠陥の大きさとその密度も層別（区別）して管理することが可能となる。
【０００７】
また、請求項４に記載の発明のように、各ＴＥＧ素子に対する多層配線を形成する際に、配線の間隔を変えた領域を作り、導通状態のチェックの際に、各領域での不良発生素子数を計測することにより、該当の配線形成工程（レイヤー）でのキラー欠陥の大きさとその密度も層別（区別）して管理することが可能となる。
【０００８】
一方、請求項５に記載のように、導通状態をチェックした後に、不良箇所における検査を行うことにより欠陥発生工程と原因を特定するようにするとよい。
【０００９】
【発明の実施の形態】
以下、この発明を具体化した一実施の形態を図面に従って説明する。
図１は、シリコンウエハ１の平面での一部を拡大した状態を示している。図２は、図１のＡ−Ａ線での縦断面図である。
【００１０】
図２に示すように、シリコンウエハ１においてトランジスタ構造のＴＥＧ素子Ｔｒが縦横に格子状に多数作り込まれている。このＴＥＧ素子ＴｒはＭＯＳトランジスタで構成している。つまり、ＴＥＧ素子（ＭＯＳトランジスタ）Ｔｒに関して、Ｐ型シリコンウエハ１の表層部にはＮ⁺ソース領域２とＮ⁺ドレイン領域３が離間して形成され、ソース・ドレイン領域２，３の間におけるウエハ１の上にはゲート酸化膜４を介してゲート電極５が配置されている。
【００１１】
さらに、図２のシリコンウエハ１上には各ＴＥＧ素子Ｔｒに対する多層配線が形成されている。詳しくは、シリコンウエハ１上にシリコン酸化膜（絶縁膜）６が形成され、このシリコン酸化膜６にはビアホール７が形成されるとともに、ビアホール７内には導体８が充填されている。さらに、シリコン酸化膜６の上には配線パターン（導体パターン）９が形成され、その上にはシリコン酸化膜（絶縁膜）１０が形成されている。このシリコン酸化膜１０にはビアホール１１が形成されるとともに、ビアホール１１内には導体１２が充填されている。シリコン酸化膜１０の上には配線パターン（導体パターン）１３が形成され、その上にはシリコン酸化膜（絶縁膜）１４が形成されている。このシリコン酸化膜１４にはビアホール１５が形成されるとともに、ビアホール１５内には導体１６が充填されている。シリコン酸化膜１４の上には配線パターン（導体パターン）１７が形成されている。
【００１２】
Ｎ⁺ドレイン領域３は、ビアホール７内の導体８と配線パターン９（詳しくは９ｂ）とビアホール１１内の導体１２と配線パターン１３（詳しくは１３ｂ）とビアホール１５内の導体１６を通して最上層の配線パターン１７と接続される。ここで、多層配線においてビアホール１５を通してＴＥＧ素子Ｔｒと電気的に接続した配線済素子Ｑ１と、ビアホール１５を設けずにＴＥＧ素子Ｔｒと電気的に接続しなかった配線済素子Ｑ２を混在させている。詳しくは、図１に示すように、ビアホール１５を通してＴＥＧ素子Ｔｒと電気的に接続した配線済素子Ｑ１と、ビアホール１５を設けずにＴＥＧ素子Ｔｒと電気的に接続しなかった配線済素子Ｑ２は、シリコンウエハ１での平面において縦横に交互に配置し混在させている。
【００１３】
電気的構成は、図３に示すようになっている。図３において、シリコンウエハ１に格子状に配置したＴＥＧ素子Ｔｒ（配線済素子Ｑ１，Ｑ２）に対し、行毎の線Ｗ１，Ｗ２，Ｗ３，…にて各行のＭＯＳトランジスタＴｒのゲート端子が接続され、この線Ｗ１，Ｗ２，Ｗ３，…は行別トランジスタオン回路３０と接続されている。また、シリコンウエハ１に格子状に配置したＴＥＧ素子Ｔｒのうち配線済素子Ｑ１については列毎の線Ｂ１，Ｂ２，Ｂ３，…にて各列のＭＯＳトランジスタＴｒのドレイン端子が接続されている。線Ｂ１，Ｂ２，Ｂ３，…の一端は所定電位Ｖｃが印加されるとともに線Ｂ１，Ｂ２，Ｂ３，…の他端は電圧測定回路２０と接続されている。ウエハ１に格子状に配置したＴＥＧ素子Ｔｒのうち配線済素子Ｑ２についてはビアホール１５を設けていないので、列毎の線Ｂ１，Ｂ２，Ｂ３，…とＭＯＳトランジスタＴｒのドレイン端子とは電気的に遮断された状態になっている。さらに、各ＭＯＳトランジスタＴｒ（配線済素子Ｑ１，Ｑ２）のソース端子はグランド電位にされる。
【００１４】
図２において配線パターン１７にて図３のＢ１線を構成し、図２において配線パターン９ａ，１３ａにて図３のＷ線（Ｗ１，Ｗ２，…）を構成し、図２において配線パターン９ｂ，１３ｂにて図３のドレイン〜Ｂ線間の配線の一部を構成している。
【００１５】
また、図４に示すごとく、ＴＥＧ素子毎に形成されるビアホールの間隔（Ｌ寸法）を変えた第１〜第４領域Ｚ１〜Ｚ４をシリコンウエハ１上に作っている。詳しくは、ビアホールの大きさ（縦横の寸法）は全て同じであり、第１領域Ｚ１においては隣り合うビアホールまでの間隔がＬ１であり、第２領域Ｚ２においてはそれよりも狭く隣り合うビアホールまでの間隔がＬ２（＜Ｌ１）であり、第３領域Ｚ３においてはそれよりも狭く隣り合うビアホールまでの間隔がＬ３（＜Ｌ２）であり、第４領域Ｚ４においてはそれよりも狭く隣り合うビアホールまでの間隔がＬ４（＜Ｌ３）である。単位面積あたりのビアホールの数、即ち、ビアホール密度は（１／（間隔Ｌ＋ホール径））²［ｍｍ^-2］となり、ビアホール間隔が大きいほど密度が小さくなる。よって、図４では第４領域Ｚ４、第３領域Ｚ３、第２領域Ｚ２、第１領域Ｚ１の順にビアホール密度が小さくなっている。
【００１６】
図４に代わり、図５に示すように、配線の間隔（Ｘ寸法）を変えた第１〜第４領域Ａ１〜Ａ４をシリコンウエハ１上に作ってもよい。詳しくは、配線幅は全て同じであり、第１領域Ａ１においては隣の配線までの間隔がＸ１であり、第２領域Ａ２においてはそれよりも狭く隣の配線までの間隔がＸ２（＜Ｘ１）であり、第３領域Ａ３においてはそれよりも狭く隣の配線までの間隔がＸ３（＜Ｘ２）であり、第４領域Ａ４においてはそれよりも狭く隣の配線までの間隔がＸ４（＜Ｘ３）である。単位長さあたりの配線の本数、即ち、配線密度は１／（間隔Ｘ＋配線幅）［ｍｍ^-1］となり、配線間隔が大きいほど密度が小さくなる。よって、図４では第４領域Ａ４、第３領域Ａ３、第２領域Ａ２、第１領域Ａ１の順に配線密度が小さくなっている。
【００１７】
次に、使用方法（製造工程の評価方法）を説明する。
まず、図６（ａ）に示すように、シリコンウエハ１においてトランジスタ構造のＴＥＧ素子Ｔｒを縦横に格子状に多数作り込む。つまり、Ｐ型シリコンウエハ１の上にゲート酸化膜４を介してゲート電極５を配置するとともに、ゲート電極５を挟んでＰ型シリコンウエハ１の表層部にＮ⁺ソース領域２とＮ⁺ドレイン領域３を形成する。
【００１８】
さらに、図６（ｂ）に示すように、シリコンウエハ１上にシリコン酸化膜（絶縁膜）６を形成し、このシリコン酸化膜６にビアホール７を形成する。
その後、図７（ａ）に示すように、ビアホール７内に導体８を充填する。
【００１９】
さらに、図７（ｂ）に示すように、シリコン酸化膜６の上に配線パターン９を形成する。
そして、図８に示すように、配線パターン９を含めたシリコン酸化膜６の上にシリコン酸化膜（絶縁膜）１０を形成する。このシリコン酸化膜１０にビアホール１１を形成するとともに、ビアホール１１内に導体１２を充填する。
【００２０】
さらに、図９に示すように、シリコン酸化膜１０の上に配線パターン１３を形成する。
そして、図１０に示すように、配線パターン１３を含めたシリコン酸化膜１０の上にシリコン酸化膜（絶縁膜）１４を形成する。このシリコン酸化膜１４にビアホール１５を形成するとともに、ビアホール１５内に導体１６を充填する。
【００２１】
さらに、図２に示すように、シリコン酸化膜１４の上に配線パターン１７を形成する。
このようにして、シリコンウエハ１の上において絶縁膜６，１０，１４、ビアホール７，１１，１５、配線パターン９，１３，１７による各ＴＥＧ素子Ｔｒに対する多層配線を形成して、多層配線においてビアホール１５を通してＴＥＧ素子Ｔｒと電気的に接続した配線済素子Ｑ１と、ビアホールを設けずにＴＥＧ素子Ｔｒと電気的に接続しなかった配線済素子Ｑ２を混在させる。
【００２２】
その後、各ＴＥＧ素子Ｔｒをオンさせた時における、当該ＴＥＧ素子Ｔｒによる配線済素子Ｑ１，Ｑ２の導通状態をチェックする。
詳しくは、図３において行別トランジスタオン回路３０により線Ｗ１をＨレベルにしてこの行でのＭＯＳトランジスタＴｒをオン状態にする。この状態において電圧測定回路２０によりこの行での各列の線Ｂ１，Ｂ２，Ｂ３，…の電位を測定する。そして、ビアホール１５の在る配線済素子Ｑ１における線Ｂ１，Ｂ２，Ｂ３，…の電位がグランド電位になっていると、異常は発生していないことが分かり、また、配線済素子Ｑ１での線Ｂ１，Ｂ２，Ｂ３，…の電位がグランド電位になっていないと、断線異常が発生していることが分かる。また、ビアホール１５の無い配線済素子Ｑ２における線Ｂ１，Ｂ２，Ｂ３，…の電位が所定電位Ｖｃになっていると、異常は発生していないことが分かり、また、配線済素子Ｑ２での線Ｂ１，Ｂ２，Ｂ３，…の電位が所定電位Ｖｃになっていないと、ショート異常が発生していることが分かる。
【００２３】
なお、これらの異常判定を行う上で、トランジスタＴｒ自体の動作には異常がないことを前提としており、この前提の下に多層配線工程の異常を検出することとしている。
【００２４】
以下同様にして、他の行の線Ｗ２，Ｗ３，…についても順にＨレベルにしてこの行でのＭＯＳトランジスタＴｒをオン状態にする。この状態において電圧測定回路２０によりこの行での各列の線Ｂ１，Ｂ２，Ｂ３，…の電位を測定して良否を判定する。
【００２５】
このようにして各ＴＥＧ素子Ｔｒの形成領域（配線済素子Ｑ１，Ｑ２の形成領域）において、不良が発生した場合、格子状に多数のトランジスタを配置したことから、欠陥箇所を１ライン内のトランジスタまで特定することができる。そのため、不良原因を同定しやすい。
【００２６】
つまり、図２のビアホール１５の在る配線済素子Ｑ１とビアホールの無い配線済素子Ｑ２を対にしてウエハ内に多数の配線済素子Ｑ１，Ｑ２を配置し、各配線済素子Ｑ１，Ｑ２の導通状態を測定することにより良否判定をする。これにより、不良箇所の特定と不良内容が分かる。
【００２７】
具体的には、ビアホール１５の在る配線済素子Ｑ１においてトランジスタ・オン時の線Ｂ１，Ｂ２，Ｂ３，…の電位（ドレイン電圧）はグランド電位となるはずである。しかしながら、線Ｂ１，Ｂ２，Ｂ３，…の電位（ドレイン電圧）がグランド電位にならないということはこの配線済素子Ｑ１はビアホール導通不良のオープン系の不良であると推定できる。具体的には、例えば、ビアホール形成のためのホト工程あるいはエッチング工程において異常が発生したためにビアホール１５の形成が不十分で導通不良となり、この場合においてオープン不良とその不良箇所の特定が可能となる。
【００２８】
一方、ビアホールの無い配線済素子Ｑ２においてトランジスタ・オン時の線Ｂ１，Ｂ２，Ｂ３，…の電位（ドレイン電圧）は所定電位Ｖｃとなるはずである。しかしながら、線Ｂ１，Ｂ２，Ｂ３，…の電位（ドレイン電圧）が所定電位Ｖｃにならない場合には、配線間ショートなどの不良であると推定できる。例えば、パーティクル等で配線間がショートして不良であると推定でき、その不良箇所の特定が可能である。
【００２９】
このようにして、不良箇所の特定、およびオープン不良とショート不良の区別をすることができ、種々の工程内異常に対する管理がしやすくなる。
また、各配線済素子Ｑ１，Ｑ２（ＴＥＧ素子Ｔｒ）は配線構造が密であるため、配線工程でのパーティクルに対して敏感に不良となり得る。この点を利用し、配線済素子Ｑ１，Ｑ２を用いることで配線工程における欠陥を層別（区別）して管理をすることができる。つまり、図４のごとくビアホールの密度（トランジスタの密度）が異なる第１〜第４領域Ｚ１〜Ｚ４（ビアホール間隔Ｌ１＞Ｌ２＞Ｌ３＞Ｌ４）における不良発生個数（素子数）を図１１に示すように測定する。
【００３０】
ここで、ビアホール密度（１／（間隔Ｌ＋ホール径））²［ｍｍ^-2］は、図４のビアホール間隔Ｌが大きいほど密度が小さくなり、ビアホール工程における欠陥の影響を受け難くなる。例えば、Ｌ１以上の大きさの欠陥のみが第１領域Ｚ１のビアホール間隔に対してキラー欠陥となり得る。従って、第１領域Ｚ１での不良発生素子数（欠陥密度）を検査することで、Ｌ１以上の大きさのキラー欠陥についてのその密度、即ち、単位面積あたりのキラー欠陥の数を求めることが可能である。同様にして、第２，３，４の各領域Ｚ２，Ｚ３，Ｚ４の不良発生素子数（欠陥密度）を検査することで所望の大きさの欠陥に対するキラー欠陥密度を求めることが可能である。
【００３１】
あるいは、ビアホールと同様にして図５のように配線間隔Ｘが異なる第１〜第４領域Ａ１〜Ａ４における不良発生個数（素子数）を図１１に示すように測定する。これにより、配線工程での欠陥を層別（区別）して管理することができる。つまり、配線間隔Ｘが大きいほど配線密度１／（間隔Ｘ＋配線幅）［ｍｍ^-1］が小さくなり配線工程における欠陥の影響を受け難くなり、例えばＸ１以上の大きさの欠陥のみが第１領域Ａ１に対してキラー欠陥となり得る。従って、第１領域Ａ１での不良発生素子数（欠陥密度）を検査することで、Ｘ１以上の大きさのキラー欠陥についてのその密度、即ち、単位長さあたりのキラー欠陥の数を求めることが可能である。同様にして、第２，３，４の各領域Ａ２，Ａ３，Ａ４の不良発生素子数（欠陥密度）を検査することで、所望の大きさの欠陥に対するキラー欠陥密度を求めることが可能である。
【００３２】
その後、電気的に検査した配線済素子Ｑ１，Ｑ２（ＴＥＧ素子Ｔｒ）の欠陥密度（不良素子数）は配線済素子Ｑ１，Ｑ２を構成する各工程におけるキラー欠陥の総和になるため、電気的検査のみでは検出した欠陥がどの工程に起因したものであるかを区別するのは困難である。このため、電気的に欠陥素子を特定した後に、その欠陥素子を直接観察検査することで欠陥発生工程を同定する。具体的には、不良箇所における検査は、例えば断面でのＳＥＭ写真による検査、平面での顕微鏡による検査、ビアホールが開いている部位での電位コントラスト法による検査等を挙げることができる。
【００３３】
以上のように、外観装置などで欠陥数を検査／管理する場合は検出した欠陥がキラー欠陥となるかどうかは不明であるが、本実施形態においてはキラー欠陥となる欠陥のみを管理することになるため、キラー欠陥決定要素（管理指標）としての信頼度が高い。
【００３４】
このように本実施形態は、下記の特徴を有する。
（イ）基板上に多層配線を形成した半導体装置の製造工程を管理するための方法として、図６（ａ）に示すように、シリコンウエハ１にトランジスタ構造のＴＥＧ素子Ｔｒを縦横に多数作り込む。そして、図６（ｂ）、図７（ａ），（ｂ）、図８，９，１０および図２に示すように、シリコンウエハ１の上において絶縁膜６，１０，１４、ビアホール７，１１，１５、配線パターン９，１３，１７による各ＴＥＧ素子Ｔｒに対する多層配線を形成して、多層配線においてビアホール１５を通してＴＥＧ素子Ｔｒと電気的に接続した配線済素子Ｑ１と、ビアホールを設けずにＴＥＧ素子Ｔｒと電気的に接続しなかった配線済素子Ｑ２を混在させる。さらに、各ＴＥＧ素子Ｔｒをオンさせた時における、当該ＴＥＧ素子Ｔｒによる配線済素子Ｑ１，Ｑ２の導通状態をチェックする。この手法においては、シリコンウエハ１に単体のＴＥＧ素子Ｔｒを格子状に配置しており、その一つ一つのＴＥＧ素子Ｔｒの電気的接続を一つのビアホールで行っているために、不良箇所の特定がしやすい。また、多層配線においてビアホール１５を通してＴＥＧ素子Ｔｒと電気的に接続した配線済素子Ｑ１と、ビアホールを設けずにＴＥＧ素子Ｔｒと電気的に接続しなかった配線済素子Ｑ２を混在させているので、これらの配線済素子Ｑ１，Ｑ２を用いてオープン／ショートの不良モードを層別（区別）することができる。つまり、多層配線でのビアホール１５を通してＴＥＧ素子Ｔｒと電気的に接続した配線済素子Ｑ１においてその導通状態をチェックすることによりオープン不良を検出でき、また、ビアホールを設けずにＴＥＧ素子Ｔｒと電気的に接続しなかった配線済素子Ｑ２においてその導通状態をチェックすることによりショート不良を検出できる。
（ロ）各ＴＥＧ素子Ｔｒに対する多層配線を形成する際に、図４に示すように、ＴＥＧ素子毎に形成されるビアホールの間隔Ｌを変えた領域Ｚ１〜Ｚ４を作り、導通状態のチェックの際に図１１のように各領域Ｚ１〜Ｚ４での不良発生素子数を計測する。これにより、該当のビアホール形成工程（レイヤー）でのキラー欠陥の大きさとその密度も層別（区別）して管理することが可能となる。
（ハ）各ＴＥＧ素子Ｔｒに対する多層配線を形成する際に、図５に示すように、配線の間隔Ｘを変えた領域Ａ１〜Ａ４を作り、導通状態のチェックの際に、図１１のように各領域Ａ１〜Ａ４での不良発生素子数を計測する。これにより、該当の配線形成工程（レイヤー）でのキラー欠陥の大きさとその密度も層別（区別）して管理することが可能となる。
（ニ）導通状態をチェックした後に、不良箇所における検査（例えば断面ＳＥＭ写真による検査）を行うことにより欠陥発生工程と原因を特定するようにするとよい。
【図面の簡単な説明】
【図１】実施の形態におけるシリコンウエハの平面図。
【図２】図１のＡ−Ａ線での縦断面図。
【図３】電気的構成を示す図。
【図４】ビアホール間隔の異なる４つの領域を示す平面図。
【図５】配線間隔の異なる４つの領域を示す平面図。
【図６】（ａ），（ｂ）は製造工程を説明するための縦断面図。
【図７】（ａ），（ｂ）は製造工程を説明するための縦断面図。
【図８】製造工程を説明するための縦断面図。
【図９】製造工程を説明するための縦断面図。
【図１０】製造工程を説明するための縦断面図。
【図１１】各領域での不良発生個数を示す図。
【符号の説明】
１…シリコンウエハ、６…シリコン酸化膜、７…ビアホール、９…配線パターン、１０…シリコン酸化膜、１１…ビアホール、１３…配線パターン、１４…シリコン酸化膜、１５…ビアホール、１７…配線パターン、Ａ１〜Ａ４…領域、Ｌ１〜Ｌ４…ビアホールの間隔、Ｔｒ…ＴＥＧ素子（ＭＯＳトランジスタ）、Ｑ１，Ｑ２…配線済素子、Ｘ１〜Ｘ４…配線の間隔、Ｚ１〜Ｚ４…領域。

Claims

基板上に多層配線を形成した半導体装置の製造工程を管理するための方法であって、
ウエハ（１）にトランジスタ構造のＴＥＧ素子（Ｔｒ）を縦横に多数作り込む工程と、
前記ウエハ（１）の上において絶縁膜（６，１０，１４）、ビアホール（７，１１，１５）、配線パターン（９，１３，１７）による前記各ＴＥＧ素子（Ｔｒ）に対する多層配線を形成して、多層配線においてビアホール（１５）を通してＴＥＧ素子（Ｔｒ）と電気的に接続した配線済素子（Ｑ１）と、ビアホールを設けずにＴＥＧ素子（Ｔｒ）と電気的に接続しなかった配線済素子（Ｑ２）を混在させる工程と、
前記各ＴＥＧ素子（Ｔｒ）をオンさせた時における、当該ＴＥＧ素子（Ｔｒ）による配線済素子（Ｑ１，Ｑ２）の導通状態をチェックする工程と、
を有することを特徴とする半導体装置の製造工程管理方法。
前記ビアホール（１５）を通してＴＥＧ素子（Ｔｒ）と電気的に接続した配線済素子（Ｑ１）と、ビアホールを設けずにＴＥＧ素子（Ｔｒ）と電気的に接続しなかった配線済素子（Ｑ２）は、ウエハ（１）での平面において縦横に交互に配置し混在させたことを特徴とする請求項１に記載の半導体装置の製造工程管理方法。
前記各ＴＥＧ素子（Ｔｒ）に対する多層配線を形成する際に、ＴＥＧ素子毎に形成されるビアホールの間隔（Ｌ）を変えた領域（Ｚ１〜Ｚ４）を作り、前記導通状態のチェックの際に前記各領域（Ｚ１〜Ｚ４）での不良発生素子数を計測するようにしたことを特徴とする請求項１または２に記載の半導体装置の製造工程管理方法。
前記各ＴＥＧ素子（Ｔｒ）に対する多層配線を形成する際に、配線の間隔（Ｘ）を変えた領域（Ａ１〜Ａ４）を作り、前記導通状態のチェックの際に、前記各領域（Ａ１〜Ａ４）での不良発生素子数を計測するようにしたことを特徴とする請求項１または２に記載の半導体装置の製造工程管理方法。
前記導通状態をチェックした後に、不良箇所における検査を行うことにより欠陥発生工程と原因を特定するようにしたことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造工程管理方法。