JP3705354B2 - 情報処理システムのioアクセス制御方法およびプログラム - Google Patents
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Description
【発明の属する技術分野】
本発明は、情報処理システムに関し、特に、キャッシュ・共有メモリを使用したIOアクセス制御方法に関する。
【0002】
【従来の技術】
従来、この種の情報処理システムは、キャッシュメモリを内蔵した中央処理装置(CPU)と、このCPUに接続された共有メモリと、CPU上で動作するプログラムで制御される複数台の配下装置と、CPUの制御下で複数台の配下装置を制御するための配下制御部とを備えている。
【0003】
従来の情報処理システムでは、CPU上で動作するプログラムで配下装置を制御する場合、直接、IO(配下装置)をアクセスしている。また、IOアクセスの場合、コヒーレンシを保障する必要がある。
【0004】
本発明に関連する先行技術文献も種々知られている。例えば、特開平5−189359号公報(以下、「第1の先行技術文献」と呼ぶ。)には、高性能なプロセッサシステムにおいて部品点数を増加することなくI/Oコマンド処理を高速に行えるようにした「キャッシュメモリ制御方式」が開示されている。この第1の先行技術文献では、データキャッシュにI/Oコマンドを格納し、I/Oアダプタからのコマンド要求DMAサイクルによりデータキャッシュからパージする際、データキャッシュのキャッシュ状態ビットを無効にする制御回路を設け、一回だけデータパージが起きるようにしている。また、コマンドバッファの設定ページをアクセスしたとき、外部にページアクセス信号を出力する制御回路を設け、この信号によりコマンド要求DMAを起動している。
【0005】
また、特開平6−243083号公報(以下、「第2の先行技術文献」と呼ぶ。)には、IO要素に対応したアドレスレジスタおよび起動レジスタをIO制御部に設けないでIO要素を制御するようにした「IO制御方法および情報処理装置」が開示されている。この第2の先行技術文献において、IO制御部には、アドレスレジスタと起動レジスタの2つのレジスタだけを設けている。さらに、IO要素対応のDMAコマンドデータ構造へのポインタは、DMA要求データ構造としてメモリに書き込み、そのDMA要求データ構造のアドレスをIO制御部のアドレスレジスタに書込む。IO制御部は、アドレスレジスタを基にメモリのDMA要求データおよびDMAコマンドデータ構造を参照して、各IO要素に対するIO処理を実行する。すなわち、第2の先行技術文献では、IO制御部が、IOコマンド情報をメモリから読み出し、入出力装置に対応するIOコマンドの処理を実行させている。
【0006】
さらに、特開平8−115260号公報(以下、「第3の先行技術文献」と呼ぶ。)には、より効率的なI/Oチャネル・コントローラが開示されている。すなわち、第3の先行技術文献では、I/Oチャネル・コントローラはコヒーレンシと同期のメカニズムを適用する。これによりI/Oチャネル・コントローラは、再試行プロトコルを適用せずに、マルチプロセッサ・システム・バスで完全にコヒーレントな直接メモリ・アクセス操作を実現できる。これは、プロセッサとI/O装置の間のリアルタイムのキャッシュ・コヒーレンシ・コンフリクトに対して遅延キャッシュ無効化を実行することによって可能になる。またI/O DMA書込みはメモリ・システムに対してリアルタイムに、従来のRWITM(Read With Intent to Modify)操作なく生じる。プロセッサの実行に対して「シームレス」なI/O同期を実現するためにPIO操作の完了はI/O DMA書込み操作の完了と結びつけられる。これらの手法により、I/Oチャネル・コントローラの形態において、設計を大幅に簡素化することによってメリットが生じる。
【0007】
【発明が解決しようとする課題】
上述したように、従来の情報処理システムでは、CPU上で動作するプログラムで配下装置を制御する場合、直接、IO(配下装置)をアクセスしていたので、制御バスの待ち合わせ時間、制御対象装置の処理時間が直接プログラム上の待ち合わせ時間となってしまう。そのため、配下装置へのアクセス頻度が増すにつれてCPUの処理能力が著しく低下するという問題がある。
【0008】
また、IOアクセスの場合、前述したように、コヒーレンシを保障する必要があるが、CPUがキャッシュメモリを実装していても、通常非キャッシュ使用アクセスを行うことが多い。このため、CPUの持つパフォーマンスを生かしきれないという問題がある。
【0009】
尚、上述した第1の先行技術文献は、キャッシュメモリをコマンドバッファとしても使用できるようにした技術的思想を開示している。したがって、CPU上で動作するプログラムで配下装置を制御する場合、この第1の先行技術文献では、上記従来の情報処理システムと同様に、直接、配下装置をアクセスすることになるので、上述したのと同様の問題が起こると考えられる。
【0010】
また、上述したように、第2の先行技術文献では、IO制御部が、IOコマンド情報をメモリから読み出し、入出力装置(配下装置)に対応するIOコマンドの処理を実行させるようにした技術的思想を開示している。しかしながら、第2の先行技術文献は、キャッシュメモリの利用については何ら開示していない。
【0011】
さらに、第3の先行技術文献は、I/Oチャネル・コントローラに備えられたキャッシュメモリについては記載しているが、CPUに備えられているキャッシュメモリの利用については何ら開示していない。
【0012】
したがって、本発明の目的は、CPUの処理能力の低下を著しく改善することができる、IOアクセス制御方法を提供することにある。
【0013】
本発明の別の目的は、共有メモリのアクセスもキャッシュメモリを用いることが可能な、IOアクセス制御方法を提供することにある。
【0014】
【課題を解決するための手段】
本発明は、上記の目的を達成するために次のような技術的構成を採用する。
【0015】
本発明によれば、キャッシュメモリを内蔵するCPUと、該CPUに接続された共有メモリと、前記CPUに主制御バスを介して接続され、DMA及びコマンド解析機能を持つ配下制御部と、該配下制御部に副制御バスを介して接続される配下装置とを備えた情報処理システムにおけるIOアクセス制御方法であって、前記CPUが、前記キャッシュメモリ上に前記共有メモリ上の領域に前記配下装置を制御するためのIOアクセスコマンドを作成するステップと、前記CPUが、前記IOアクセスコマンドの開始アドレスおよびサイズから前記IOアクセスコマンドが作成されているキャッシュラインの大きさを算出するステップと、前記CPUが、前記IOアクセスコマンドが書込みアクセスコマンドか読出しアクセスコマンドかを判断するステップと、該判断結果に基づいて、前記CPUが、前記キャッシュメモリ上に作成された前記IOアクセスコマンドを前記共有メモリ上に展開し、前記配下制御部のDMAを起動するステップとを含み、前記判断ステップにおいて、前記IOアクセスコマンドが前記書込みアクセスコマンドであると判断された場合、前記展開および起動ステップは、前記CPUが、ライトバック命令を使用して前記キャッシュメモリ上に作成された前記IOアクセスコマンドを前記共有メモリ上に展開するステップと、前記CPUが、前記IOアクセスコマンドの前記共有メモリ上のアドレスを前記主制御バスを介して前記配下制御部に通知し、DMAを起動するステップとを有し、前記判断ステップにおいて、前記IOアクセスコマンドが前記読出しアクセスコマンドであると判断された場合、前記展開および起動ステップは、前記CPUが、ライトバック&無効化命令を使用して前記キャッシュメモリ上に作成された前記IOアクセスコマンドを前記共有メモリ上に展開すると共に該当キャッシュラインを無効化するステップと、前記CPUが、前記IOアクセスコマンドの前記共有メモリ上のアドレスを前記主制御バスを介して前記配下制御部に通知し、DMAを起動するステップと、前記CPUが、前記配下制御部が前記配下装置に対してアクセスを完了させ、結果を前記共有メモリに展開するまで該当処理を中断するステップとを有することを特徴とするIOアクセス制御方法が得られる。
【0016】
このような構成により、前記IOアクセスコマンド発行後は、前記CPUの動作が、前記配下装置等による処理遅延から解放されることになる。
【0017】
これにより、前記共有メモリへのアクセスも前記キャッシュメモリを用いることが可能となり、CPU処理能力の低下を著しく改善することができる。
【0018】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【0019】
図1を参照して、本発明の第1の実施の形態に係るIOアクセス制御方法が適用される情報処理システムについて説明する。図示の情報処理システムは、キャッシュメモリ101を内蔵し、後述する配下装置を制御するための中央処理装置(CPU)100と、このCPU100に接続された共有メモリ102と、配下制御部103と、この配下制御部103に副制御バス111によって接続される複数台の配下装置104、105、106と、配下制御部103の制御用の主制御バス110とから構成される。
【0020】
配下制御部103は、共有メモリ102に対するDMA(Direct Memory Access)機能と、共有メモリ102上に設定されるIO(入出力)アクセスコマンド120を解析し、副制御バス111によって接続される配下装置104〜106のIO(入出力)を制御する機能とを持っている。
【0021】
図2に共有メモリ102上でのIOアクセスコマンドの実現例を示す。IOアクセスコマンド120は、コマンド数分のIOアクセスコマンドから構成されている。
【0022】
図3にCPU100上で動作するプログラム動作のフロー図に示す。以下、この動作フローに従ってCPU100の動作について説明する。
【0023】
先ず、CPU100は、キャッシュメモリ101上に、共有メモリ102上の適当な領域に第1の配下装置104を制御するためのIOアクセスコマンド120を作成する(ステップS301)。但し、この時点では、IOアクセスコマンドは、キャッシュメモリ101上に展開(作成)されるだけである。
【0024】
次に、CPU100は、共有メモリ102上に展開されるIOアクセスコマンド120の開始アドレス及びサイズからIOアクセスコマンドが展開されているキャッシュメモリ101のキャッシュラインの大きさを算出する(ステップS302)。詳述すると、このステップS302で、CPU100は、IOアクセスコマンドの開始アドレスと有効長を判断する処理と、IOアクセスコマンド有効数分を含む最小のキャッシュラインを判定する処理と、この判定された最小のキャッシュラインを制御する処理とを行う。CPU100は、IOアクセスコマンドが書込みアクセスコマンドか読出しアクセスコマンドかを判断する(ステップS303)。
【0025】
IOアクセスコマンドが書込みアクセスコマンドの場合(ステップS303のYes)、CPU100は、CPU100のライトバック命令を使用して、キャッシュメモリ101上に展開(作成)されたIOアクセスコマンド120を共有メモリ102上に展開する(ステップS304)。引続いて、CPU100は、IOアクセスコマンド120の共有メモリ102上のアドレスを主制御バス110を通して配下制御部103に対して通知し、DMAを起動する(ステップS305)。CPU100は、プログラム的には、この時点で制御は完了する。
【0026】
配下制御部103は、DMAにより共有メモリ102上の配下装置制御用のIOアクセスコマンド120を解析し、該当する配下装置に対して副制御バス111を介して制御を実施する。
【0027】
一方、IOアクセスコマンドが読出しアクセスコマンドの場合(ステップS303のNo)、CPU100は、CPU100のライトバック&無効化命令を使用して、キャッシュメモリ101上に展開(作成)されたIOアクセスコマンド120を共有メモリ102上に展開すると共に、キャッシュメモリ101の該当キャッシュラインを無効化する(ステップS404)。次に、CPU100は、IOアクセスコマンド120の共有メモリ102上のアドレスを主制御バス110を通して配下制御部103に対して通知し、DMAを起動する(ステップS405)。
【0028】
CPU100のプログラムは、配下制御部103が配下装置104〜106に対してアクセスを完了させ、結果を共有メモリ102に展開するまで該当処理を中断する(ステップS406)。この場合、CPU100は、他の処理を実行することは可能である。
【0029】
配下制御部103は、DMAにより共有メモリ102上の配下装置制御用のIOアクセスコマンド120を解析し、該当する配下装置に対して制御を実施し、読み出し結果をDMAにて共有メモリ120上に展開する。その後、配下制御部103は、割り込みを使用してCPU100に読み出し完了を通知する(ステップ407)。
【0030】
読み出し完了の通知を受けたCPU100は、中断していた処理を再開し(ステップS408)、キャッシュメモリ101のキャッシュアクセスを通して共有メモリ102上の読み出し結果にアクセスする(ステップS409)。
【0031】
この場合、キャッシュメモリ101上のIOアクセスコマンドに相当する部分は、コマンド起動時に無効化されているため、読み出し完了後のアクセス実行時にミスヒットが発生し、共有メモリ102とキャッシュメモリ101間のコヒーレンシが実現する。
【0032】
図4を参照して、本発明の第2の実施の形態に係るIOアクセス制御方法が適用される情報処理システムについて説明する。図示の情報処理システムは、共有メモリ102A部分のIOアクセスコマンドをリングチェーン構造化した場合の例を示している。
【0033】
共有メモリ102A上に、コマンドのリング状チェーン200を構成し、制御データ201としてCPU100が配下装置制御用のIOアクセスコマンドを書き込むための書込みポインタ301と、配下制御部103が書き込まれたIOアクセスコマンドを読み出すための読出しポインタ300とを持つ。
【0034】
CPU100は、配下制御部103とは、非同期に書込みポインタ301の示すコマンド領域にIOアクセスコマンドを書き込み、書込みポインタ301を更新する。IOアクセスコマンドの積み込みは、書込みポインタ301が読出しポインタ300を示すまで積み込み可能である。
【0035】
また、配下制御部103は、CPU100から独立して読出しポインタ300の示すコマンド領域にコマンドが設定されている間、コマンドをDMAにて取り込み、配下装置へ副制御バス111を介してコマンドで示された制御を実施する。コマンドが設定されているかどうかの判断は、IOコマンド401のコマンド数等で判断可能である。
【0036】
この構成を取った場合、CPU100と配下制御部103とが独立に動作可能であり、CPU100から連続してIOアクセスコマンドを発行することが可能となり、より処理能力の向上が期待できる。
【0037】
図5を参照して、本発明の第3の実施の形態に係るIOアクセス制御方法が適用される情報処理システムについて説明する。図示の情報処理システムは、配下制御部103の配下に2系統の副制御バス111、112を配した例である。
【0038】
この場合は、第1の副制御バス111を介した配下装置104〜106のいずれかの装置制御と並行して、第2の副制御バス112を介した配下装置107〜109のいずれかの装置制御を行うことが可能になり、処理能力の向上が期待できる。
【0039】
尚、本発明は、上述した実施の形態に限定されず、本発明の要旨を逸脱しない範囲内で種々の変更が可能なのはいうまでもない。たとえば、上記第2の実施の形態と上記第3の実施の形態とを組み合わせて実現すれば、より効果が大になることが予測できる。さらに、共有メモリ102上のコマンドチェーン構造、配下制御部の組み合わせを複数配置すれば、処理能力の低下することなく、より大きな規模の配下装置群の制御を行えるシステムへの拡張も可能である。
【0040】
【発明の効果】
以上説明したように、本発明では、CPUがキャッシュメモリを介して共有メモリ上に配下装置制御用のIOアクセスコマンドを作成し展開しているので、次に述べるような効果を奏する。
【0041】
第1の効果は、配下装置へのアクセスをCPUのプログラム処理から切り離すことにより、CPU実行時間から制御バスの待ち合わせ時間、配下装置の応答時間を排除することが可能となり、CPUの処理能力を向上することができることである。
【0042】
第2の効果は、CPUに内蔵したキャッシュメモリを有効に活用することにより、IOアクセスコマンドの発行自体を高速化でき、これによって処理スピードを向上できることである。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態によるIOアクセス制御方法が適用される情報処理システムのハードウェア構成を示すブロック図である。
【図2】図1に示した情報処理システムで使用されるIOアクセスコマンドの構成例を示す図である。
【図3】図1に示した情報処理システムのCPU上で動作するプログラム動作を示すフロー図である。
【図4】本発明の第2の実施の形態によるIOアクセス制御方法が適用される情報処理システムのハードウェア構成を示すブロック図である。
【図5】本発明の第3の実施の形態によるIOアクセス制御方法が適用される情報処理システムのハードウェア構成を示すブロック図である。
【符号の説明】
100 中央処理装置(CPU)
101 キャッシュメモリ
102 共有メモリ
103 配下制御部
104〜109 配下装置
110〜112 制御バス
120 IOアクセスコマンド
200 リングバッファ
201 制御データ
400、401 IOコマンド
402 IOアクセスコマンド
Claims (6)
- キャッシュメモリを内蔵するCPUと、該CPUに接続された共有メモリと、前記CPUに主制御バスを介して接続され、DMA及びコマンド解析機能を持つ配下制御部と、該配下制御部に副制御バスを介して接続される配下装置とを備えた情報処理システムにおけるIOアクセス制御方法であって、
前記CPUが、前記キャッシュメモリ上に前記共有メモリ上の領域に前記配下装置を制御するためのIOアクセスコマンドを作成するステップと、
前記CPUが、前記IOアクセスコマンドの開始アドレスおよびサイズから前記IOアクセスコマンドが作成されているキャッシュラインの大きさを算出するステップと、
前記CPUが、前記IOアクセスコマンドが書込みアクセスコマンドか読出しアクセスコマンドかを判断するステップと、
該判断結果に基づいて、前記CPUが、前記キャッシュメモリ上に作成された前記IOアクセスコマンドを前記共有メモリ上に展開し、前記配下制御部のDMAを起動するステップとを含み、
前記判断ステップにおいて、前記IOアクセスコマンドが前記書込みアクセスコマンドであると判断された場合、前記展開および起動ステップは、
前記CPUが、ライトバック命令を使用して前記キャッシュメモリ上に作成された前記IOアクセスコマンドを前記共有メモリ上に展開するステップと、
前記CPUが、前記IOアクセスコマンドの前記共有メモリ上のアドレスを前記主制御バスを介して前記配下制御部に通知し、DMAを起動するステップとを有し、
前記判断ステップにおいて、前記IOアクセスコマンドが前記読出しアクセスコマンドであると判断された場合、前記展開および起動ステップは、
前記CPUが、ライトバック&無効化命令を使用して前記キャッシュメモリ上に作成された前記IOアクセスコマンドを前記共有メモリ上に展開すると共に該当キャッシュラインを無効化するステップと、
前記CPUが、前記IOアクセスコマンドの前記共有メモリ上のアドレスを前記主制御バスを介して前記配下制御部に通知し、DMAを起動するステップと、
前記CPUが、前記配下制御部が前記配下装置に対してアクセスを完了させ、結果を前記共有メモリに展開するまで該当処理を中断するステップとを有することを特徴とするIOアクセス制御方法。 - 前記判断ステップにおいて、前記IOアクセスコマンドが前記書込みアクセスコマンドであると判断された場合、前記配下制御部は、
前記DMAにより前記共有メモリ上の前記IOアクセスコマンドを解析するステップと、
該当する前記配下装置に対して前記副制御バスを介して制御するステップと
を有する請求項1に記載のIOアクセス制御方法。 - 前記判断ステップにおいて、前記IOアクセスコマンドが前記読出しアクセスコマンドであると判断された場合、前記配下制御部は、
前記DMAにより前記共有メモリ上の前記IOアクセスコマンドを解析するステップと、
該当する前記配下装置に対して前記副制御バスを介して制御を実施するステップと、
結果を前記DMAにて前記共有メモリ上に展開するステップと、
割り込みを使用して前記CPUに読み出し完了を通知するステップと
を有する請求項1に記載のIOアクセス制御方法。 - 前記読み出し完了の通知を受けた前記CPUは、
前記中断していた処理を再開するステップと、
前記キャッシュメモリを介して前記共有メモリ上の読出し結果にアクセスするステップと
を有する請求項3に記載のIOアクセス制御方法。 - キャッシュメモリを内蔵するCPUと、該CPUに接続された共有メモリと、前記CPUに主制御バスを介して接続され、DMA及びコマンド解析機能を持つ配下制御部と、該配下制御部に副制御バスを介して接続される配下装置とを備えた情報処理システムにおいて、前記CPUに、
前記キャッシュメモリ上に前記共有メモリ上の領域に前記配下装置を制御するためのIOアクセスコマンドを作成する処理と、
前記IOアクセスコマンドの開始アドレスおよびサイズから前記IOアクセスコマンドが展開されているキャッシュラインの大きさを算出する処理と、
前記IOアクセスコマンドが書込みアクセスコマンドか読出しアクセスコマンドか判断する処理と、
該判断結果に基づいて、前記キャッシュメモリ上に作成された前記IOアクセスコマンドを前記共有メモリ上に展開し、前記配下制御部のDMAを起動する処理とを実行させ、
前記判断処理において前記IOアクセスコマンドが前記書込みアクセスコマンドであると判断された場合、前記展開および起動処理で、前記CPUに、
ライトバック命令を使用して前記キャッシュメモリ上に作成された前記IOアクセスコマンドを前記共有メモリ上に展開する処理と、
前記IOアクセスコマンドの前記共有メモリ上のアドレスを前記主制御バスを介して前記配下制御部に通知し、DMAを起動する処理とを実行させ、
前記判断処理において前記IOアクセスコマンドが前記読出しアクセスコマンドであると判断された場合、前記展開および起動処理で、前記CPUに、
ライトバック&無効化命令を使用して前記キャッシュメモリ上に作成された前記IOアクセスコマンドを前記共有メモリ上に展開すると共に該当キャッシュラインを無効化する処理と、
前記IOアクセスコマンドの前記共有メモリ上のアドレスを前記主制御バスを介して前記配下制御部に通知し、DMAを起動する処理と、
前記配下制御部が前記配下装置に対してアクセスを完了させ、結果を前記共有メモリに展開するまで該当処理を中断する処理とを実行させるプログラム。 - 前記配下制御部から読み出し完了の通知を受けた前記CPUに、
前記中断していた処理を再開する処理と、
前記キャッシュメモリを介して前記共有メモリ上の読出し結果にアクセスする処理と
を実行させるための請求項5に記載のプログラム。
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