JP3703385B2

JP3703385B2 - 撮像装置

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Publication number: JP3703385B2
Application number: JP2000319630A
Authority: JP
Inventors: 智也米田; 哲伸光地
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2000-10-19
Filing date: 2000-10-19
Publication date: 2005-10-05
Anticipated expiration: 2020-10-19
Also published as: JP2002135795A

Description

【０００１】
【発明の属する技術分野】
本発明は、たとえばディジタルカメラ等の撮像装置に関する。
【０００２】
【従来の技術】
従来の固体撮像素子の構成の一例を図１０に示す。同図において、１０１はフォトダイオード等の光電変換部を有する画素であり、この画素を２次元状に配列することによって、被写体像を撮像する画素領域１００を形成している。
【０００３】
また、１０３は画素１０１からの信号が読み出される垂直信号線、１０４は画素から垂直信号線に読み出された信号を一時蓄積する保持容量、１０５は垂直信号線１０３に読み出された信号を保持容量１０４に転送するための転送ＭＯＳトランジスタ、１０６ａ、１０６ｂは保持容量１０４の信号を水平信号線１０７に転送するための転送ＭＯＳトランジスタである。
【０００４】
さらに、１０８は水平方向の一行の画素１０１毎に、順次垂直方向に走査することによって、一行毎に画素１０１から垂直信号線１０３に信号を読み出すように制御する垂直走査回路、１０９ａ，１０９ｂは転送ＭＯＳトランジスタ１０６ａ，１０６ｂを制御することによって、保持容量１０４に蓄積された信号を順次水平信号線１０７ａ，１０７ｂに順次読み出す水平走査回路、１１０ａ，１１０ｂは水平信号線１０７ａ，１０７ｂをリセットするためのリセットＭＯＳトランジスタである。また、１０７は画素１０１内に含まれるトランジスタとソースフォロワを形成する負荷電流源である。
【０００５】
ここで、従来の固体撮像素子のカラーフィルタの配置について説明する。図１１は、その一例であって、１２１は赤色光を透過する第一のカラーフィルタ、１２２は緑色光を透過する第二のカラーフィルタ、１２３は青色光を透過する第三のカラーフィルタである。
【０００６】
そして、２次元状に配置された画素のそれぞれに対応して、画素１０１の第１列から始まる奇数列には第一のカラーフィルタ１２１と第二のカラーフィルタ１２２とが交互に配置され、画素の第２列から始まる偶数列には第二のカラーフィルタ１２２と第三のカラーフィルタ１２３とが交互に配置されている。さらに奇数列と偶数列では第二のカラーフィルタ１２２が互いに水平方向で隣接しないように配置されている。
【０００７】
【発明が解決しようとする課題】
しかし、従来の固体撮像素子は、画素領域１００は図１１で示したように複数のカラーフィルタを配置しているものの、この方法ではたとえば画素ピッチ１０μｍで画素数が水平６４０画素、垂直４８０画素のような固体撮像素子の場合に、その標準画角を与えるレンズの焦点距離は固体撮像素子の対角長である８ｍｍとなる。
【０００８】
このため、このような固体撮像素子を用いて、たとえばデジタルカメラ等の撮像装置を作製する場合に、薄型化に限界がある。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明は、第１の色成分の信号を出力する、複数の画素が水平方向及び垂直方向に２次元状に配列された第１の画素領域と、第２の色成分の信号を出力する、複数の画素が水平方向及び垂直方向に２次元状に配列されるとともに、前記第１の画素領域に対して垂直方向に設けられた第２の画素領域と、前記第１の画素領域の垂直方向の複数の画素と、前記第２の画素領域の垂直方向の複数の画素とで共通に一つずつ設けられた複数の第１の出力線と、前記第１の画素領域と前記第２の画素領域とに共通に設けられ、前記複数の出力線からの信号が順次出力される出力部と、を同一半導体チップ上に設け、前記第１の画素領域の１ライン目の信号を前記出力部に読み出した後に、前記第２の画素領域の１ライン目の信号を前記出力部に読み出し、その後、前記第１の画素領域の２ライン目の信号を前記出力部に読み出した後に、前記第２の画素領域の２ライン目の信号を前記出力部に読み出すように、前記第１の画素領域と前記第２の画素領域とで、一ライン毎に交互に前記出力部に信号を読み出すように駆動することを特徴とする。
【００１４】
【発明の実施の形態】
（実施形態１）
図１は、本発明の実施形態１の固体撮像素子の構成を示す模式図であり、たとえばＣＭＯＳプロセス等によって同一の半導体チップ上に形成されている。図１において、９０５はフォトダイオードを有する画素、９０１〜９０４は画素９０５が２次元に配列されそれぞれ像を結像させるＲ，Ｇ１，Ｇ２，Ｂフィルタがそれぞれ備えられた撮像領域、９０６ａは撮像領域９０１，９０２の垂直方向の画素走査を制御するために生成した制御信号を外部から入力されるクロック信号ＶＣＬＫ２に従って出力する垂直シフトレジスタ、９０６ｂは撮像領域９０３，９０４の垂直方向の画素走査を制御するために生成した制御信号を外部から入力されるクロック信号ＶＣＬＫ１に従って出力する信号供給手段である垂直シフトレジスタ、９０７は垂直シフトレジスタ９０６ａ，９０６ｂからの出力される制御信号に応じて画素９０５内から電荷又は電荷に基づく増幅信号を読み出す読み出しパルスを含む画素９０５を駆動するパルス信号を出力するパルス信号出力回路、９０９はパルス信号出力回路９０７から出力されるパルス信号を各画素９０５に伝送する水平信号線、９１２は各画素９０５から読み出された電荷等を伝送する垂直信号線、９１０は伝送された電荷等を１行分毎に保持するラインメモリ、９１１ａはラインメモリ９１０に保持された電荷等のうち撮像領域９０１，９０３からの読み出されたものを順次外部の処理回路へ出力させる制御信号を生成して外部から入力されるクロック信号ＨＣＬＫ１に従って出力する水平シフトレジスタ、９１１ｂはラインメモリ９１０に保持された電荷等のうち撮像領域９０２，９０４からの読み出されたものを順次外部の処理回路へ出力させる制御信号を生成して外部から入力されるクロック信号ＨＣＬＫ２に従って出力する読み出し手段である水平シフトレジスタ、９１３はラインメモリ９１０から出力された電荷等を増幅する出力部である増幅器、９１４は増幅された電荷等を処理回路へ出力する出力端子である。
【００１５】
なお、図１では、複雑化を避けるために撮像領域９０１〜９０４には、それぞれ３×３の画素を図示しているが、実際には水平方向及び垂直方向ともに必要とされる解像度に応じた複数の画素が配列されている。また、各画素９０５に付している番号は、後述するように電荷等を読み出す順番を意味している。
【００１６】
図２は、画素９０５、パルス信号出力回路９０７及びラインメモリ９１０の回路図である。図２において、９２１は光を電荷に変換するフォトダイオード、９２２はフォトダイオード９２１で変換された電荷をフローティングディフュージョン領域に転送する転送スイッチ、９２３は転送された電荷に基づく増幅信号を得るためのＭＯＳトランジスタ、９２５は増幅信号を垂直信号線９１２に読み出す画素９０５を選択する選択スイッチ、９２４は増幅信号を読み出した後のフローティングディフュージョン領域及びフォトダイオード９２１の電位をリセットするリセットスイッチである。
【００１７】
また、図２において、９２６〜９２８は選択スイッチ９２５，リセットスイッチ９２４及び転送スイッチ９２２のオン／オフをそれぞれ制御する選択パルス，リセットパルス及び転送パルスを伝送する選択パルス伝送線，リセットパルス伝送線及び転送パルス伝送線、９３１〜９３３は転送パルス伝送線９２８，リセットパルス伝送線９２７及び選択パルス伝送線９２６を伝送する転送パルス，リセットパルス及び選択パルスをそれぞれ生成する生成信号を入力する転送パルス生成信号入力端子，リセットパルス生成信号入力端子及び選択パルス生成信号入力端子、９３０は転送パルス生成信号入力端子９３１，リセットパルス生成信号入力端子９３２及び選択パルス生成信号入力端子９３３から入力される各生成信号と垂直シフトレジスタ９０６から出力される制御信号とを加算するＡＮＤゲート、９３４は垂直出力線９１２に読み出された電荷のラインメモリ９１０への入力を制御する入力制御スイッチ、９３７は入力制御スイッチ９３４のオン／オフを制御する制御パルスを伝送する制御パルス伝送線、９３５は各垂直出力線９１２に読み出された電荷を蓄積する容量、９３６は容量９３５に蓄積されている電荷の出力を制御する出力制御スイッチ、９１５は水平シフトレジスタからの制御信号を入力する入力端子である。
【００１８】
なお、図２に示したようなＭＯＳ型撮像素子を有する画素は、自動露出機構（Auto Exposure）に優れていたり、低消費電力化を実現できたり、１つのチップで形成することができたり、非破壊読み出しができるという利点があるが、図２に示す構成以外にも、たとえば、アンプリファイドＭＯＳイメージャ（ＡＭＩ）撮像素子や、チャージモジュレーションデバイス（ＣＭＤ）、ＣＣＤ撮像素子などを用いることもできる。ちなみに、たとえばＣＣＤ撮像素子を用いると、垂直シフトレジスタ９０６ａ，９０６ｂ、水平シフトレジスタ９１１ａ，９１１ｂに代えて、垂直転送ＣＣＤ、水平転送ＣＣＤを配置すればよい。
【００１９】
なお、水平信号線９０９は、転送パルス伝送線９２８，リセットパルス伝送線９２７及び選択パルス伝送線９２６を備えている。
【００２０】
つぎに、図１，図２の動作について説明する。まず、被写体からの光が撮像レンズによって固体撮像素子に集光される。そして、Ｒ，Ｇ１，Ｇ２，Ｂの各撮像領域９０１〜９０４内の対応する位置に配置されている各フォトダイオード９２１に光が入射すると、電荷が生成される。
【００２１】
本実施形態では、後に図９を用いて説明するように、被写体像は、複数の像に分割され、それぞれの像が各撮像領域９０１〜９０４に結像される。
【００２２】
その後、各垂直シフトレジスタ９０６ｂからクロック信号ＶＫＬＣ１にそれぞれ従って出力された制御信号が各入力端子９２９を通じてパルス信号出力回路９０７に入力されると、パルス信号出力回路９０７では、ＡＮＤゲート９３０によってこの制御信号と転送パルス生成信号入力端子９３１を通じて入力される生成信号とに基づいて各転送スイッチ９２２をオンする転送パルス信号を生成して、転送パルス伝送線９２８を通じて画素９０５側へ伝送する。
【００２３】
すると、たとえばＧ２撮像領域９０３，Ｂ撮像領域９０４の各３行目の画素９０５の転送スイッチ９２２がオンされ、係るフォトダイオード９２１内の電荷は、フローティングディフュージョン領域に転送される。これにより、これらの電荷によって各ＭＯＳトランジスタ９２３のゲートがオンされる。
【００２４】
つぎに、各垂直シフトレジスタ９０６ｂからクロック信号ＶＫＬＣ１に従ってそれぞれ出力された制御信号が各入力端子９２９を通じてパルス信号出力回路９０７に入力されると、パルス信号出力回路９０７では、ＡＮＤゲート９３０によってこの制御信号と選択パルス生成信号入力端子９３３を通じて入力される生成信号とに基づいて、上記電荷に基づく増幅信号が読み出される画素９０５の各選択スイッチ９２５のゲートをオンする選択パルス信号を生成して、選択パルス伝送線９２６を通じて伝送する。
【００２５】
ここでは、各撮像領域９０１〜９０４の３行目の各画素９０５に番号を付しているように、Ｇ２撮像領域９０３の３行１列目の画素９０５、Ｂ撮像領域９０４の３行１列目の画素９０５、Ｇ２撮像領域９０３の３行２列目の画素９０５、Ｂ撮像領域９０４の３行２列目の画素９０５、Ｇ２撮像領域９０３の３行３列目の画素９０５、Ｂ撮像領域９０４の３行３列目の画素９０５の各選択スイッチ９２５のゲートがオンされるようにしている。
【００２６】
こうして、各ＭＯＳトランジスタ９２３によって得られた増幅信号が、各垂直信号線９１２に読み出される。なお、増幅信号が読み出された各画素９０５では、各垂直シフトレジスタ９０６ｂからクロック信号ＶＫＬＣ１に従ってそれぞれ出力された制御信号とリセットパルス生成信号入力端子９３２を通じて入力される生成信号とに基づいてＡＮＤゲート９３０によって生成されたリセットパルス信号によって各リセットスイッチ９２４がオンされ、各フローティングディフュージョン領域及び各フォトダイオード９２１の電位がリセットされる。
【００２７】
一方、各垂直信号線９１２に読み出された増幅信号は、制御パルス伝送線９３７を通じて伝送される信号に応じて入力制御スイッチ９３４がオンされると、ラインメモリ９１０の各容量９３５に蓄積される。
【００２８】
その後、各水平シフトレジスタ９１１ａ，９１１ｂで各容量９３５に蓄積されている増幅信号を順次外部に出力させる制御信号が生成され、クロック信号ＨＣＬＫ１，２に従ってそれぞれラインメモリ９１０へ出力される。ここで、クロック信号ＨＣＬＫ１，２のハイ／ローが相互に交互になるようにすると、各画素９０５の増幅信号の読み出し順で、各出力制御スイッチ９３６が順次オンされ、ラインメモリ９１０に蓄積されている増幅信号が外部へ出力される。
【００２９】
同様に、Ｒ撮像領域９０１，Ｇ１撮像領域９０２の３行目の各画素９０５から増幅信号が読み出される。つづいて、Ｇ２撮像領域９０３，Ｂ撮像領域９０４の２行目の各画素９０５、Ｒ撮像領域９０１，Ｇ１撮像領域９０２の２行目の各画素９０５、Ｇ２撮像領域９０３，Ｂ撮像領域９０４の１行目の各画素９０５、Ｒ撮像領域９０１，Ｇ１撮像領域９０２の１行目の各画素９０５からの増幅信号が、それぞれ外部へ出力される。
【００３０】
以上説明したように、本実施形態では、全ての画素９０５に対して、それぞれ２つずつ垂直シフトレジスタ９０６ａ，９０６ｂと水平シフトレジスタ９１１ａ，９１１ｂとを備えることによって、各撮像領域９０１〜９０４の対応する位置に配置されている画素９０５から読み出された各電荷等を処理回路へ出力する際に、１行分の画素９０５に対して制御信号を出力する分の時間差しか生じないようにしている。
【００３１】
つまり、垂直方向に配置されている撮像領域に対して、１つの撮像領域からの信号が出力された後に、次の撮像領域からの信号を出力する場合には、垂直方向の２つの撮像領域間の光電荷の蓄積時間は、大幅にずれ、最終的な画像に対して悪い影響を与えることになる。
【００３２】
具体的に処理回路で生じる時間のロスは、たとえば各撮像領域に画素がｍ行、すなわち固体撮像素子全体で２ｍ行の画素が配列されている場合には、Ｒ撮像領域のｉ（１≦ｉ≦ｍ）行目の画素に対して制御信号を出力してから、Ｇ２撮像領域のｉ（１≦ｉ≦ｍ）行目の画素に対して制御信号が出力されるまでに、ｍ行分の画素に対して制御信号を出力する分の時間差であったが、本実施形態では上記で説明したような駆動により、垂直方向の２つの撮像領域間の光電荷の蓄積時間のずれがほとんどなくなる。
【００３３】
また、本実施形態では、ラインメモリに蓄積された信号の読み出しに際して、異なる撮像領域から画素毎に交互に信号を出力しているために、後段の処理回路での処理が容易になる。
【００３４】
また、本実施形態では、各撮像領域毎に増幅器等を設けず、４つの撮像領域で共通に設けているため、たとえば増幅器毎のばらつき等がなくなり、良好な画像を得ることが可能となる。
【００３５】
（実施形態２）
図３は、本発明の実施形態２の固体撮像素子の構成を示す模式図であり、ＣＭＯＳプロセス等によって同一半導体チップ上に形成されている。図３において、９１０ａ，９１１ｂはそれぞれＲ撮像領域９０１，Ｇ１撮像領域９０２に配列されている画素９０５から読み出された電荷等を蓄積するラインメモリ、９１１ｃ〜９１１ｆは、それぞれラインメモリ９１０ａ，９１１ｂに保持された電荷等のうちＲ撮像領域９０１，Ｇ１撮像領域９０２，Ｇ２撮像領域９０３，Ｂ撮像領域９０４からの読み出されたものを順次外部の処理回路へ出力する水平シフトレジスタである。なお、図３において、図１に示している部分と同様の部分には同一符号を付している。
【００３６】
また、図３に示す固体撮像素子の動作は、図１に示すものと同様であるが、垂直シフトレジスタ９０６ａ，９０６ｂで生成される制御信号は、図３に番号を付しているように、各撮像領域９０１〜９０４の３行目に配列されている画素９０５に着目すると、たとえばＧ２撮像領域９０３の３行１列目の画素９０５からの増幅信号とＲ撮像領域９０１の３行１列目の画素９０５からの増幅信号とを同時に、つぎにＢ撮像領域９０４の３行１列目の画素９０５からの増幅信号とＧ１撮像領域９０２の３行１列目の画素９０５からの増幅信号とを同時に、つぎにＧ２撮像領域９０３の３行２列目の画素９０５からの増幅信号とＲ撮像領域９０１の３行２列目の画素９０５からの増幅信号とを同時に、つぎにＢ撮像領域９０４の３行２列目の画素９０５からの増幅信号とＧ１撮像領域９０２の３行２列目の画素９０５からの増幅信号とを同時に、という順に処理回路へ出力させている。
【００３７】
さらに、Ｒ撮像領域９０１に配列されている画素９０５から読み出されて、ラインメモリ９１０ａで蓄積されている増幅信号は、水平シフトレジスタ９１１ｃで生成される制御信号に応じて処理回路へ出力される。Ｇ１撮像領域９０２に配列されている画素９０５から読み出されて、ラインメモリ９１０ａで蓄積されている増幅信号は、水平シフトレジスタ９１１ｄで生成される制御信号に応じて処理回路へ出力される。
【００３８】
同様に、Ｇ２撮像領域９０３に配列されている画素９０５から読み出されて、ラインメモリ９０１ｂで蓄積されている増幅信号は、水平シフトレジスタ９１１ｅで生成される制御信号に応じて処理回路へ出力される。Ｂ撮像領域９０４に配列されている画素９０５から読み出されて、ラインメモリ９１０ｆで蓄積されている増幅信号は、水平シフトレジスタ９１１ｄで生成される制御信号に応じて処理回路へ出力される。
【００３９】
以上説明したように、本実施形態では、全ての画素９０５に対して、２つの垂直シフトレジスタ９０６ａ，９０６ｂと４つの水平シフトレジスタ９１１ｃ〜９１１ｆとを備えることによって、各撮像領域９０１〜９０４の対応する位置に配置されている画素９０５から読み出された各電荷等を処理回路へ出力する際に、時間差が生じないようにしている。
【００４０】
つまり、垂直方向に配置されている撮像領域に対して、１つの撮像領域からの信号が出力された後に、次の撮像領域からの信号を出力する場合には、垂直方向の２つの撮像領域間の光電荷の蓄積時間は、大幅にずれ、最終的な画像に対して悪い影響を与えることになる。
【００４１】
具体的に処理回路で生じる時間のロスは、たとえば各撮像領域に画素がｍ行、すなわち固体撮像素子全体で２ｍ行の画素が配列されている場合には、Ｒ撮像領域のｉ（１≦ｉ≦ｍ）行目の画素に対して制御信号を出力してから、Ｇ２撮像領域のｉ（１≦ｉ≦ｍ）行目の画素に対して制御信号が出力されるまでに、ｍ行分の画素に対して制御信号を出力する分の時間差であったが、本実施形態では、垂直方向の２つの撮像領域間の光電荷の蓄積時間のずれが全くなくなる。
【００４２】
また、本実施形態では、ラインメモリに蓄積された信号の読み出しに際して、異なる撮像領域から画素毎に交互に信号を出力しているために、後段の処理回路での処理が容易になる。以上説明した本発明の各実施形態では、撮像領域９０１〜９０４をいわゆるベイヤ配列した場合を例に説明したが、カラーフィルタの設ける位置は他の配列であっても、また、補色フィルタであってもよい。
【００４３】
また、垂直シフトレジスタ９０６ａ等及び水平シフトレジスタ９１１ａ等の数は、図１，図３に示した場合に限られず、たとえば各撮像領域９０１〜９０４毎に４つずつ設けてもよく、また設ける位置もたとえば各撮像領域９０１〜９０４間としてもよい。
【００４４】
図４〜図７は、各撮像領域９０１〜９０４に対する垂直シフトレジスタ９０６ａ等及び水平シフトレジスタ９１１ａ等の配置例を示す図である。なお、図４〜図７にそれぞれ示す固体撮像素子は、たとえば実施形態１，２でそれぞれ説明したいずれかの順や、各撮像領域９０１〜９０４の同行同列の画素９０５から同時に電荷等を処理回路へ出力するようにすればよい。
【００４５】
図４には、４つずつ垂直シフトレジスタ９０６ｃ〜９０６ｆ及び水平シフトレジスタ９１１ｃ〜９１１ｆを設け、各撮像領域９０１〜９０４の左側に垂直シフトレジスタ９０６ｃ〜９０６ｆを配置し、各撮像領域９０１〜９０４の下側に水平シフトレジスタ９１１ｃ〜９１１ｆを配置した様子を図示している。
【００４６】
図４に示す固体撮像素子は、各撮像領域９０１〜９０４に対してそれぞれ垂直シフトレジスタ９０６ｃ〜９０６ｆと、水平シフトレジスタ９１１ｃ〜９１１ｆとが設けられているため、各撮像領域９０１〜９０４の同行同列の画素９０５から同時に電荷等を処理回路へ出力するようにすることができる。
【００４７】
図５には、各撮像領域９０１〜９０４を囲うように、垂直シフトレジスタ９０６ｃ〜９０６ｆ及び水平シフトレジスタ９１１ｃ〜９１１ｆを配置した様子を図示している。
【００４８】
図５に示す固体撮像素子は、図４に示したものと同様に、各撮像領域９０１〜９０４に対してそれぞれ垂直シフトレジスタ９０６ｃ〜９０６ｆと、水平シフトレジスタ９１１ｃ〜９１１ｆとが設けられているため、各撮像領域９０１〜９０４の同行同列の画素９０５から同時に電荷等を処理回路へ出力するようにすることができる。
【００４９】
図６には、４つの垂直シフトレジスタ９０６ｃ〜９０６ｆ等及び２つの水平シフトレジスタ９１１ｅ，９１１ｆを設け、各水平シフトレジスタ９１１ｅ，９１１ｆをそれぞれＲ撮像領域９０１とＧ２撮像領域９０３との間、Ｇ１撮像領域９０２とＢ撮像領域９０４との間に配置した様子を図示している。
【００５０】
図６に示す固体撮像素子は、各水平シフトレジスタ９１１ｅ，９１１ｆを共通させて設けているため、図３又は図４に示したものと同じ順序で各画素９０５から同時に電荷等を処理回路へ出力するようにすることができる。
【００５１】
図７には、各垂直シフトレジスタ９０６ｅ，９１１ｆをそれぞれＲ撮像領域９０１とＧ１撮像領域９０２との間、Ｇ２撮像領域９０３とＢ撮像領域９０４との間に配置し、各水平シフトレジスタ９１１ｅ，９１１ｆをそれぞれＲ撮像領域９０１とＧ２撮像領域９０３との間、Ｇ１撮像領域９０２とＢ撮像領域９０４との間に配置した様子を図示している。
【００５２】
図７に示す固体撮像素子は、各垂直シフトレジスタ９０６ｅ，９１１ｆ及び各水平シフトレジスタ９１１ｅ，９１１ｆを共通させて設けているため、図３又は図４に示したものと同じ順序で各画素９０５から同時に電荷等を処理回路へ出力するようにすることができる。
【００５３】
（実施形態３）
図８は、実施形態１，２において説明した固体撮像素子を用いた撮像装置の構成図である。図８において、１はレンズのプロテクトとメインスイッチを兼ねるバリア、２は被写体の光学像を固体撮像素子４に結像させるレンズであり、図９に示すように、被写体像を複数の像に分割して、実施形態１又は２で説明した各々の撮像領域に結像させる役目を担っている。３はレンズを通った光量を可変するための絞り、４はレンズ２で結像された被写体を画像信号として取り込むための上記の実施形態１又は２で説明した固体撮像素子、５は固体撮像素子４から出力される画像信号に各種の補正、クランプ等の処理を行う撮像信号処理回路、６は固体撮像素子４より出力される画像信号のアナログ−ディジタル変換を行うＡ／Ｄ変換器、７はＡ／Ｄ変換器６より出力された画像データに各種の補正を行ったりデータを圧縮したり、各々の撮像領域からの画像データを合成したりする信号処理部、８は固体撮像素子４，撮像信号処理回路５，Ａ／Ｄ変換器６，信号処理部７に各種タイミング信号を出力する駆動手段であるタイミング発生部、９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、１０は画像データを一時的に記憶するためのメモリ部、１１は記録媒体に記録又は読み出しを行うための記録媒体制御インターフェース部、１２は画像データの記録又は読み出しを行うための半導体メモリ等の着脱可能な記録媒体、１３は外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部である。
【００５４】
つぎに、図８の動作について説明する。バリア１がオープンされるとメイン電源がオンされ、つぎにコントロール系の電源がオンし、さらに、Ａ／Ｄ変換器６などの撮像系回路の電源がオンされる。それから、露光量を制御するために、全体制御・演算部９は絞り３を開放にし、固体撮像素子４から出力された信号は、撮像信号処理回路５をスルーしてＡ／Ｄ変換器６へ出力される。Ａ／Ｄ変換器６は、その信号をＡ／Ｄ変換して、信号処理部７に出力する。信号処理部７は、そのデータを基に露出の演算を全体制御・演算部９で行う。
【００５５】
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部９は絞りを制御する。つぎに、固体撮像素子４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断したときは、再びレンズを駆動し測距を行う。
【００５６】
そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像素子４から出力された画像信号は、撮像信号処理回路５において補正等がされ、さらにＡ／Ｄ変換器６でＡ／Ｄ変換され、信号処理部７を通り全体制御・演算９によりメモリ部１０に蓄積される。その後、メモリ部１０に蓄積されたデータは、全体制御・演算部９の制御により記録媒体制御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体１２に記録される。また外部Ｉ／Ｆ部１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【００５７】
【発明の効果】
以上説明したように、本発明は、撮像領域間で光電荷の蓄積時間のずれを少なくすることができ、良好な画像を形成することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１の固体撮像素子の構成を示す模式図である。
【図２】図１の画素、パルス信号出力回路及びラインメモリの回路図である。
【図３】本発明の実施形態２の固体撮像素子の構成を示す模式図である。
【図４】他の固体撮像素子の構成例を示す模式図である。
【図５】他の固体撮像素子の構成例を示す模式図である。
【図６】他の固体撮像素子の構成例を示す模式図である。
【図７】他の固体撮像素子の構成例を示す模式図である。
【図８】本発明の実施形態３の撮像装置の構成図である。
【図９】図８の撮像装置の一部分の詳細図である。
【図１０】従来の固体撮像素子の構成を示す模式図である。
【図１１】従来の固体撮像素子の一部分を示す図である。
【符号の説明】
１バリア
２レンズ
３絞り
４固体撮像素子
５撮像信号処理回路
６Ａ／Ｄ変換器
７信号処理部
８タイミング発生部
９全体制御・演算部
１０メモリ部
１１記録媒体制御インターフェース（Ｉ／Ｆ）部
１２記録媒体
１３外部インターフェース（Ｉ／Ｆ）部
９０１Ｒ撮像領域
９０２Ｇ１撮像領域
９０３Ｇ２撮像領域
９０４Ｂ撮像領域
９０５画素
９０６ａ〜９０６ｄ垂直シフトレジスタ
９０７パルス信号出力回路
９０９水平信号線
９１０，９１０ａ，９１０ｂラインメモリ
９１１ａ〜９１１ｄ水平シフトレジスタ
９１２垂直信号線
９１３増幅器
９１４出力端子
９２１フォトダイオード
９２２転送スイッチ
９２３ＭＯＳトランジスタ
９２４リセットスイッチ
９２５選択スイッチ

Claims

第１の色成分の信号を出力する、複数の画素が水平方向及び垂直方向に２次元状に配列された第１の画素領域と、
第２の色成分の信号を出力する、複数の画素が水平方向及び垂直方向に２次元状に配列されるとともに、前記第１の画素領域に対して垂直方向に設けられた第２の画素領域と、
前記第１の画素領域の垂直方向の複数の画素と、前記第２の画素領域の垂直方向の複数の画素とで共通に一つずつ設けられた複数の第１の出力線と、
前記第１の画素領域と前記第２の画素領域とに共通に設けられ、前記複数の出力線からの信号が順次出力される出力部と、
を同一半導体チップ上に設け、
前記第１の画素領域の１ライン目の信号を前記出力部に読み出した後に、前記第２の画素領域の１ライン目の信号を前記出力部に読み出し、その後、前記第１の画素領域の２ライン目の信号を前記出力部に読み出した後に、前記第２の画素領域の２ライン目の信号を前記出力部に読み出すように、前記第１の画素領域と前記第２の画素領域とで、一ライン毎に交互に前記出力部に信号を読み出すように駆動することを特徴とする撮像装置。
請求項１に記載の撮像装置において、
さらに、同一半導体チップ上に、
第３の色成分の信号を出力する、複数の画素が水平方向及び垂直方向に２次元状に配列されるとともに、第１の画素領域に対して水平方向に設けられた第３の画素領域と、
前記第１の色成分の信号を出力する、複数の画素が水平方向及び垂直方向に２次元状に配列されるとともに、前記第２の画素領域に対して水平方向に、前記第３の画素領域に対して垂直方向に設けられた第４の画素領域と、
前記第３の画素領域の垂直方向の複数の画素と、前記第４の画素領域の垂直方向の複数の画素とで共通に一つずつ設けられた複数の第２の出力線と、
を有し、
前記出力部は、さらに、前記第３の画素領域と前記第４の画素領域とにも共通に設けられ、前記複数の第１の出力線、第２の出力線からの信号を順次出力し、
前記第１の画素領域及び第３の画素領域の１ライン目の信号を前記出力部に読み出した後に、前記第２の画素領域及び第４の画素領域の１ライン目の信号を前記出力部に読み出し、その後、前記第１の画素領域及び第２の画素領域の２ライン目の信号を前記出力部に読み出した後に、前記第２の画素領域及び第４の画素領域の２ライン目の信号を前記出力部に読み出すように、前記第１の画素領域、前記第３の画素領域と前記第２の画素領域、第４の画素領域とで、一ライン毎に交互に前記出力部に信号を読み出すように駆動するとともに、
前記第１の画素領域の前記１ライン目の１画素目の信号を読み出した後に、前記第３の画素領域の前記１ライン目の１画素目の信号を読み出し、その後、前記第１の画素領域の前記１ライン目の２画素目の信号を読み出した後に、前記第３の画素領域の前記１ライン目の２画素目の信号を読み出すように、前記第１の画素領域と前記第２の画素領域とで１画素毎に交互に前記出力部に信号を読み出し、
前記第２の画素領域の前記１ライン目の１画素目の信号を読み出した後に、前記第４の画素領域の前記１ライン目の１画素目の信号を読み出し、その後、前記第２の画素領域の前記１ライン目の２画素目の信号を読み出した後に、前記第４の画素領域の前記１ライン目の２画素目の信号を読み出すように、前記第２の画素領域と前記第４の画素領域とで１画素毎に交互に前記出力部に信号を読み出すように駆動することを特徴とする撮像装置。
前記各撮像領域へ光を結像する光学系と、前記各撮像領域からの出力信号を処理する信号処理回路とを有することを特徴とする請求項１〜２のいずれか１項記載の撮像装置。
前記光学系は、被写体像を複数の像に分割して、各々の撮像領域に像を結像させることを特徴とする請求項３記載の撮像装置。