JP3702696B2 - Active matrix substrate, electro-optical device, and manufacturing method of active matrix substrate - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス基板、このアクティブマトリクス基板を用いた電気光学装置、およびアクティブマトリクス基板の製造方法に関するものである。さらに詳しくは、トランジスタを構成する膜の膜質検査を行うための膜質検査領域の形成技術に関するものである。
【０００２】
【従来の技術】
基板上にトランジスタおよび信号配線が形成されたアクティブマトリクス基板の代表的なものとしては、電気光学装置に用いられるアクティブマトリクス基板がある。このアクティブマトリクス基板のうち、駆動回路内蔵型のものでは、絶縁基板上に配列された複数の走査線と複数のデータ線との交差点に対応して複数の画素がマトリクス状に構成されている。各々の画素には、走査線およびデータ線に接続する画素スイッチング用の薄膜トランジスタ（以下、ＴＦＴという。）と、画素電極とが形成されている。絶縁基板上における画素部の外側領域には、複数のデータ線のそれぞれに画像信号を供給するデータ線駆動回路と、複数の走査線のそれぞれに走査信号を供給する走査線駆動回路とが構成されている。これらの駆動回路は複数のＴＦＴによって形成されている。
【０００３】
これらのＴＦＴのうち、たとえば、画素スイッチング用のＴＦＴ５０は、図６（Ａ）、（Ｂ）に示すように、走査線と同時形成されたゲート電極３ａと、データ線３０の一部としてのソース電極６ａが第１の層間絶縁膜４の第１のコンタクトホール４ａを介して電気的に接続するソース領域１ｆ、１ｄと、データ線３０と同時形成されたアルミニウム膜などから構成されたドレイン電極６ｄが第１の層間絶縁膜４の第２のコンタクトホール４ｄを介して電気的に接続するドレイン領域１ｇ、１ｅとを有している。第１の層間絶縁膜４の上層側には第２の層間絶縁膜７が形成されており、この第２の層間絶縁膜７に形成された第３のコンタクトホール８ａを介しては、画素電極９ａがドレイン電極６ｄに対して電気的に接続している。このような構造は、基本的には、駆動回路に形成されているＴＦＴも同様である。
【０００４】
ここで、アクティブマトリクス基板２００は、半導体プロセスを利用してＴＦＴ５０などを形成した後、各種の検査が行われ、この検査において、不具合と判定されたものについては各種の解析が行われ、その結果がフィードバックされる。たとえば、ＴＦＴ５０に対してゲート絶縁膜２とチャネル領域１ａの界面の不純物分布などといった膜質を検査する場合には、画素スイッチング用あるいは駆動回路用のＴＦＴ５０に対して表面側からラスターを行い、第２の層間絶縁膜７、第１の層間絶縁膜４、ゲート電極３ａをこの順に除去して、チャネル領域１ａの表面側でゲート絶縁膜２を露出させ、しかる後に、ＳＩＭＳ（二次イオン質量分析）による元素分析を行う。
【０００５】
【発明が解決しようとする課題】
しかしながら、ゲート絶縁膜２とチャネル領域１ａの界面の不純物分布などといった膜質を検査する際に、従来のように、第２の層間絶縁膜７、第１の層間絶縁膜４、ゲート電極３ａを除去していく方法では、その除去にかなりの時間を要するという問題点がある。すなわち、検査対象となる部分の膜厚はたとえば、５００オングストロームから１０００オングストローム程度の厚さであるのにもかかわらず、その膜質検査を行うまでに１μｍもある層間絶縁膜を除去した後、４０００オングストロームのゲート電極３ａを除去する必要がある。また、このような時間をかけてラスターを行っても、ＴＦＴ５０のチャネル領域１ａは、大きくても１００μｍ角程度と小さいので、精度の高い調査を行うことができないという問題点がある。さらに、このような狭い領域では、ラマン散乱分析などを利用してチャネル領域１ａの結晶化度までは検査できないという問題点がある。
【０００６】
以上の問題点に鑑みて、本発明の課題は、ＴＦＴなどといったトランジスタの膜質を容易に、かつ、正確に検査することのできるアクティブマトリクス基板、およびそれを用いた電気光学装置を提供することにある。
【０００７】
また、本発明の課題は、トランジスタのチャネル領域およびゲート絶縁膜と同様な履歴を経た膜質検査領域を形成することにより、より正確な膜質検査を可能とするアクティブマトリクス基板の製造方法を提供することにある。
【０００８】
さらに、本発明の課題は、工程数を増やすことなく、膜質検査領域を形成することのできるアクティブマトリクス基板の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明では、基板上にトランジスタおよび信号配線が形成されたアクティブマトリクス基板において、 前記基板上における前記トランジスタおよび前記信号配線が形成されていない領域の少なくとも一か所では、前記トランジスタのチャネル領域およびゲート絶縁膜とそれぞれ同層の膜質検査用半導体膜および膜質検査用絶縁膜が積層された膜質検査部が形成されてなることを特徴とする。なお、本願明細書におけるＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いた例により説明するが、ＭＩＳトランジスタはゲート電極が金属に限らず、導電化シリコンなどを用いたものも含む。特に、前記膜質検査部が形成された膜質検査領域が、前記トランジスタより上層に形成された層間絶縁膜と同層の検査領域側絶縁膜の開口部から露出していることを特徴とする。
【００１０】
本発明では、トランジスタのチャネル領域およびゲート絶縁膜とそれぞれ同層の膜質検査用半導体膜および膜質検査用絶縁膜がこの順に積層された膜質検査領域が形成されているので、この膜質検査領域で検査を行えば、トランジスタのゲート絶縁膜とチャネル領域の界面の不純物分布などといった膜質を検査することができる。ここで、膜質検査領域は、層間絶縁膜と同層の検査領域側絶縁膜の開口部から露出しているので、すぐに検査に取りかかることができ、トランジスタ側で検査する場合と違って、層間絶縁膜やゲート電極を除去する必要がない。それ故、膜質検査を迅速、かつ容易に行うことができる。また、膜質検査領域であれば大きく形成しても、トランジスタのトランジスタ特性などに影響を及ぼさない。従って、大きな膜質検査領域を形成することにより、ＳＩＭＳによる膜質検査を高い精度で行うことができる。
【００１１】
しかも、前記膜質検査領域は、トランジスタのチャネル領域と比較してかなり大きな面積、たとえば、約１ｍｍ² 以上の面積を有するように形成すると、ＳＩＭＳによる元素検査に加えて、ラマン散乱分析などを利用して膜質検査用半導体膜（チャネル領域）の結晶化度も検査できる。それ故、アモルファス半導体膜に対して結晶化処理を行って得た多結晶性半導体膜から薄膜トランジスタなどのトランジスタを形成した場合に、効果的な検査を行うことができる。
【００１２】
本発明において、前記膜質検査用半導体膜は、前記開口部の形成領域を含む領域に形成される場合がある。また。前記膜質検査用半導体膜は、前記開口部の内側領域に形成される場合もある。
【００１３】
本発明において、トラジスタが薄膜トランジスタであれば、前記基板上に、当該薄膜トランジスタのゲート電極と同層の走査線、およびデータ線に接続する画素スイッチング用の薄膜トランジスタ、および該薄膜トランジスタに接続してなる画素電極がマトリクス状に形成されている画素部と、前記走査線および前記データ線に信号出力する走査線駆動回路およびデータ線駆動回路と、該駆動回路に信号供給する複数の信号配線とを形成すれば、液晶表示装置などといった電気光学装置用のアクティブマトリクス基板を形成できる。すなわち、このアクティブマトリクス基板（アクティブマトリクス基板）と、対向電極が形成された対向基板との間に、液晶などの電気光学物質を挟持させれば液晶表示装置などといった電気光学装置を構成することができる。このような場合には、前記膜質検査領域は、前記基板上における前記画素部、前記走査線駆動回路、前記データ線駆動回路、前記信号配線が形成されていない領域の少なくとも一か所に形成されることになる。
【００１４】
このような構成のアクティブマトリクス基板を製造するにあたっては、前記トランジスタのチャネル領域およびゲート絶縁膜を形成する際に前記膜質検査領域とすべき領域に対して前記膜質検査用半導体膜および前記膜質検査用絶縁膜をこの順に形成した以降、トランジスタのゲート電極を形成するとともに前記膜質検査領域にも導電膜を同時形成する工程と、所定のマスクを介して不純物を導入して前記トランジスタのソース・ドレイン領域を形成する工程と、前記ゲート電極の表面側に前記層間絶縁膜を形成するとともに前記検査領域側には前記導電膜の表面側に前記検査領域側絶縁膜を同時に形成する工程と、前記層間絶縁膜に前記ＭＩＳトランジスタに対するコンタクトホールを形成するとともに前記膜質検査領域に前記開口部を同時に形成して前記導電膜を露出させる工程と、前記開口部を介して前記導電膜をエッチング除去することにより前記開口部から前記膜質検査用絶縁膜を露出させる工程とを行う。
【００１５】
このような製造方法によれば、膜質検査用絶縁膜および膜質検査用半導体膜は、トランジスタのゲート絶縁膜およびチャネル領域と略同様な履歴を辿ることになるので、膜質検査用絶縁膜および膜質検査用半導体膜を検査対象としたときでも、より高い精度で、トランジスタのゲート絶縁膜およびチャネル領域の膜質を検査できる。
【００１６】
また、アクティブマトリクス基板の別の製造方法では、前記薄膜トランジスタのチャネル領域およびゲート絶縁膜を形成する際に前記膜質検査領域とすべき領域に対して前記膜質検査用半導体膜および前記膜質検査用絶縁膜をこの順に形成した以降、前記走査線および前記データ線の少なくともいずれかの配線同士を電気的に接続するための短絡用配線を前記ゲート電極および前記走査線と同時に形成するとともに前記膜質検査領域にも導電膜を同時形成する工程と、所定のマスクを介して不純物を導入して前記薄膜トランジスタのソース・ドレイン領域を形成する工程と、前記ゲート電極および前記走査線の表面側に前記層間絶縁膜を形成するとともに前記検査領域側には前記導電膜の表面側に前記検査領域側絶縁膜を同時に形成する工程と、前記層間絶縁膜に前記短絡用配線の切断予定部分を露出させる切断用孔を前記薄膜トランジスタに対するコンタクトホールと同時に形成するとともに前記膜質検査領域に前記開口部を同時に形成して前記導電膜を露出させる工程と、前記切断用孔を介して前記短絡用配線を前記切断予定部分でエッチングにより切断するとともに前記開口部を介して前記導電膜を同時にエッチング除去することにより前記膜質検査領域で前記膜質検査用半導体膜および前記膜質検査用絶縁膜を露出させる工程とを行う。このような製造方法によれば、静電保護用の短絡線を切断する工程を利用して、膜質検査領域を露出させることができるので、工程数が増えることがない。
【００１７】
【発明の実施の形態】
図面を参照して、本発明の実施の形態を説明する。
【００１８】
［電気光学装置の全体構成］
図１は、本形態に係る電気光学装置を対向基板の側からみた平面図である。図２は、図１のＨ−Ｈ′線で切断したときの電気光学装置の断面図である。
【００１９】
図１および図２に示すように、投射型表示装置などに用いられる電気光学装置３００は、石英ガラスや耐熱ガラスなどの絶縁基板１０の表面に画素電極９ａがマトリクス状に形成されたアクティブマトリクス基板２００と、同じく石英ガラスや耐熱ガラスなどの絶縁基板４１の表面に対向電極３２が形成された対向基板１００と、これらの基板間に電気光学物質として封入、挟持されている液晶３９とから概略構成されている。アクティブマトリクス基板２００と対向基板１００とは、対向基板１００の外周縁に沿って形成されたギャップ材含有のシール材５９によって所定の間隙（セルギャップ）を介して貼り合わされている。また、アクティブマトリクス基板２００と対向基板１００との間には、ギャップ材含有のシール材５９によって液晶封入領域４０が区画形成され、この液晶封入領域４０内に液晶３９が封入されている。
【００２０】
対向基板１００はアクティブマトリクス基板２００よりも小さく、アクティブマトリクス基板２００の周辺部分は、対向基板１００の外周縁よりはみ出た状態に貼り合わされる。従って、アクティブマトリクス基板２００の駆動回路（走査線駆動回路７０やデータ線駆動回路６０）や入出力端子４５は対向基板１００から露出した状態にある。ここで、シール材５９は部分的に途切れているので、この途切れ部分によって、液晶注入口２４１が構成されている。このため、対向基板１００とアクティブマトリクス基板２００とを貼り合わせた後、シール材５９の内側領域を減圧状態にすれば、液晶注入口２４１から液晶３９を減圧注入でき、液晶３９を封入した後、液晶注入口２４１を封止剤２４２で塞げばよい。なお、アクティブマトリクス基板２００には、シール材５９の形成領域の内側において、画面表示領域１１を区切りするための遮光膜５５が形成されている。また、対向基板１００には、アクティブマトリクス基板２００の各画素電極９ａの境界領域に対応する領域に遮光膜５７が形成されている。
【００２１】
また、対向基板１００およびアクティブマトリクス基板２００の光入射側の面あるいは光出射側には、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、偏光板（図示せず。）などが所定の向きに配置される。
【００２２】
このように構成した電気光学装置３００において、アクティブマトリクス基板２００では、データ線（図示せず。）およびＴＦＴ５０を介して画素電極９ａに印加した画像信号によって、画素電極９ａと対向電極３２との間において液晶３９の配向状態を画素毎に制御し、画像信号に対応した所定の画像を表示する。従って、アクティブマトリクス基板２００では、データ線およびＴＦＴ５０を介して画素電極９ａに画像信号を供給するとともに、対向電極３２にも所定の電位を印加する必要がある。そこで、電気光学装置３００では、アクティブマトリクス基板２００の表面のうち、対向基板１００の各コーナー部に対向する部分には、データ線などの形成プロセスを援用してアルミニウム膜などからなる上下導通用の第１の電極４７が形成されている。一方、対向基板１００の各コーナー部には、対向電極３２の形成プロセスを援用してＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜などからなる上下導通用の第２の電極４８が形成されている。さらに、これらの上下導通用の第１の電極４７と第２の電極４８とは、エポキシ樹脂系の接着剤成分に銀粉や金メッキファイバーなどの導電粒子が配合された導通材５６によって電気的に導通している。それ故、電気光学装置３００では、アクティブマトリクス基板２００および対向基板１００のそれぞれにフレキシブル配線基板などを接続しなくても、アクティブマトリクス基板２００のみにフレキシブル配線基板９９を接続するだけで、アクティブマトリクス基板２００および対向基板１００の双方に所定の信号を入力することができる。
【００２３】
［アクティブマトリクス基板の全体構成］
図３は、電気光学装置３００に用いたアクティブマトリクス基板の構成を模式的に示すブロック図である。
【００２４】
図３に示すように、本形態の駆動回路内蔵型のアクティブマトリクス基板２００では、絶縁基板１０上に、互いに交差する複数の走査線２０と複数のデータ線３０とに接続するＴＦＴ５０が形成され、画素電極９ａがマトリクス状に構成されている。走査線２０はタンタル膜、アルミニウム膜、アルミニウムの合金膜などで構成され、データ線３０はアルミニウム膜あるいはアルミニウム合金膜などで構成され、それぞれ単層もしくは積層されている。これらの画素電極９ａが形成されている領域が画面表示領域１１である。
【００２５】
絶縁基板１０上における画面表示領域１１の外側領域（周辺部分）には、複数のデータ線３０のそれぞれに画像信号を供給するデータ線駆動回路６０が構成されている。また、走査線２０の両端部のそれぞれには、各々の走査線２０に画素選択用の走査信号を供給する走査線駆動回路７０が構成されている。
【００２６】
データ線駆動回路６０には、Ｘ側シフトレジスタ回路、Ｘ側シフトレジスタ回路から出力された信号に基づいて動作するアナログスイッチとしてのＴＦＴを備えるサンプルホールド回路６５１、６相に展開された各画像信号に対応する６本の画像信号線６７１などが構成されている。本例において、データ線駆動回路６０は、前記のＸ側シフトレジスタ回路が４相で構成されており、入出力端子４５を介して外部からスタート信号、クロック信号、およびその反転クロック信号がＸ側シフトレジスタ回路に供給され、これらの信号によってデータ線駆動回路６０が駆動される。従って、サンプルホールド回路６５１は、前記のＸ側シフトレジスタ回路から出力された信号に基づいて各ＴＦＴが動作し、画像信号線６７１を介して供給される画像信号を所定のタイミングでデータ線３０に取り込み、各画素電極９ａに供給することが可能である。
【００２７】
一方、走査線駆動回路７０には、端子を介して外部からスタート信号、クロック信号、およびその反転クロック信号が供給され、これらの信号によって走査線駆動回路７０が駆動される。
【００２８】
本形態のアクティブマトリクス基板２００において、絶縁基板１０の辺部分のうち、データ線駆動回路６０の側の辺部分には定電源、変調画像信号（画像信号）、各種駆動信号などが入力されるアルミニウム膜等の金属膜、金属シリサイド膜、あるいはＩＴＯ膜等の導電膜からなる多数の入出力端子４５が構成され、これらの入出力端子からは、走査線駆動回路６０およびデータ線駆動回路７０を駆動するためのアルミニウム膜などの低抵抗の金属膜からなる複数の信号配線７４、７７がそれぞれ引き回されている。また、信号配線７４、７７の途中位置には、後述する静電保護回路６５、７５が形成されている。
【００２９】
［画素およびＴＦＴの構造］
図４は、図３に示すアクティブマトリクス基板の画素部のコーナー部分を拡大して示す平面図である。図５は、図３に示すアクティブマトリクス基板の画素の等価回路図である。図６（Ａ）、（Ｂ）はそれぞれ、図４の画素ＴＦＴ部のＡ−Ａ′線、図７の静電気対策部のＢ−Ｂ′線、図１を参照して後述する膜質検査領域のＣ−Ｃ′線における断面図、およびそれらの一部を拡大して示す断面図である。
【００３０】
図４および図５からわかるように、画素電極９ａには、走査線２０およびデータ線３０に接続する画素スイッチング用のＴＦＴ５０が形成されている。また、各画素電極９ａに向けては容量線７５も形成されている。
【００３１】
ＴＦＴ５０は、図６（Ａ）、（Ｂ）に示すように、走査線２０と同時形成されたゲート電極３ａと、データ線３０の一部としてのソース電極６ａが第１の層間絶縁膜４の第１のコンタクトホール４ａを介して電気的に接続するソース領域１ｆ、１ｄと、データ線３０と同時形成されたアルミニウム膜などから構成されたドレイン電極６ｄが第１の層間絶縁膜４の第２のコンタクトホール４ｄを介して電気的に接続するドレイン領域１ｇ、１ｅとを有している。また、第１の層間絶縁膜４の上層側には第２の層間絶縁膜７が形成されており、この第２の層間絶縁膜７に形成された第３のコンタクトホール８ａを介しては、画素電極９ａがドレイン電極６ｄに対して電気的に接続している。
【００３２】
本形態において、第２の層間絶縁膜７は、ペルヒドロシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜７１と、ＣＶＤ法などにより形成された厚さが約５００オングストローム〜約１５０００オングストロームのシリコン酸化膜からなる絶縁膜７２との２層構造になっている。ここで、ペルヒドロシラザンとは無機ポリシラザンの一種であり、大気中で焼成することによってシリコン酸化膜に転化する塗布型コーティング材料である。たとえば、東燃（株）製のポリシラザンは、−（ＳｉＨ₂ ＮＨ）−を単位とする無機ポリマーであり、キシレンなどの有機溶剤に可溶である。従って、この無機ポリマーの有機溶媒溶液（たとえば、２０％キシレン溶液）を塗布液としてスピンコート法（たとえば、２０００ｌｒｐｍ、２０秒間）で塗布した後、４５０℃の温度で大気中で焼成すると、水分や酸素と反応し、ＣＶＤ法で成膜したシリコン酸化膜と同等以上の緻密なアモルファスのシリコン酸化膜を得ることができる。従って、この方法で成膜した絶縁膜７１（シリコン酸化膜）は、層間絶縁膜として用いることができるとともに、ドレイン電極６ｄに起因する凹凸などを平坦化してくれる。それ故、液晶の配向状態が凹凸に起因して乱れることを防止できる。
【００３３】
［静電気対策］
このような構成を有するアクティブマトリクス基板２００において、前記のＴＦＴ５０、各種の配線、走査線駆動回路７０、およびデータ線駆動回路６０は、半導体プロセスを利用して形成される。ここで、アクティブマトリクス基板２００には絶縁基板１０が用いられていることから、静電気などに起因する不具合が発生しやすいので、本形態では以下の静電気対策を施してある。
【００３４】
まず、本形態では、図３に示すように、走査線２０およびＴＦＴ５０のゲート電極を形成する工程を兼用して、すべての信号配線７４、７７に電気的に接続する第１の短絡用配線９１を形成してある。また、走査線２０およびＴＦＴ５０のゲート電極を形成する工程を兼用して、すべての走査線２０に電気的に接続する第２の短絡用配線９２を形成してある。さらに、走査線２０およびＴＦＴ５０のゲート電極を形成する工程を兼用して、すべてのデータ線３０に電気的に接続する第３の短絡用配線９３を形成してある。
【００３５】
ここで、第１、第２、および第３の短絡用配線９１、９２、９３は、あくまで走査線２０とＴＦＴ５０のゲート電極と一括してゲート絶縁膜２と第１の層間絶縁膜４との層間に形成されたタンタル膜である。これに対して、信号配線７４、７７およびデータ線３０は、第１の層間絶縁膜４と第２の層間絶縁膜７との層間に形成されたアルミニウム膜である。従って、第１および第３の短絡用配線９１、９３は、アルミニウム膜からなる信号配線７４、７７およびデータ線３０とは異なる層間に位置している。
【００３６】
このため、図７および図６（Ａ）に示すように、第１および第３の短絡用配線９１、９３と、配線６ｅ（信号配線７４、７７およびデータ線３０）とは、第１の層間絶縁膜４に形成されたコンタクトホール４ｅを介して電気的に接続している。
【００３７】
このようにして、第１、第２、および第３の短絡用配線９１、９２、９３をそれぞれ信号配線７４、７７、走査線２０、およびデータ線３０に接続しておくと、これらの配線構造を形成した以降行われる工程において静電気などが発生しても、この電荷は第１、第２、および第３の短絡用配線９１、９２、９３を介して基板外周側に拡散し、突発的な過剰な電流が走査線２０、画像表示領域１１、走査線駆動回路７０、サンプルホールド回路、およびデータ線駆動回路６０に流れないので、こられ全ての部分を静電気から保護することができる。
【００３８】
但し、第１、第２、および第３の短絡用配線９１、９２、９３は、アクティブマトリクス基板２００の製造工程が終了した後には不要なので、詳しくは後述するが、図３に「×」印を付した位置で、図６（Ａ）、（Ｂ）に示すように、第１の層間絶縁膜４および第２の層間絶縁膜７に切断用孔８ｂを形成し、この切断用孔８ｂを介して短絡用配線３ｂ（第１、第２、および第３の短絡用配線９１、９２、９３）にエッチングを行うことによって切断してある。このため、図３において、製造工程の途中まで、第１、第２、および第３の短絡用配線９１、９２、９３はそれぞれ信号配線７４、７７、走査線２０、およびデータ線３０に接続しているが、切断用孔を介してのエッチング後は、信号配線７４、７７、走査線２０、およびデータ線３０の各々が電気的に分離されることになる。これにより、アクティブマトリクス基板２００では、第１、第２、および第３の短絡用配線９１、９２、９３を切断した後であれば、電気特性な検査、および液晶表示装置を製造した後の動作に支障はない。
【００３９】
ここで、短絡用配線３ｂ（第１、第２、および第３の短絡用配線９１、９２、９３）は、第１の層間絶縁膜４および第２の層間絶縁膜７から露出させて切断するため、第１の層間絶縁膜４には、短絡用配線３ｂに相当する部分に切断用孔４ｂ（第１の接続用孔）が形成され、第２の層間絶縁膜７には、短絡用配線３ｂに相当する部分には切断用孔８ｂ（第２の切断用孔）が形成されている。切断用孔８ｂは、切断用孔４ｂに重なる位置に切断用孔４ｂより大きな内径をもって形成されている。
【００４０】
［静電保護回路］
図３に示した静電保護回路６５、７５としては、各種回路を利用できるが、図８に示すものでは、保護抵抗６６と、プッシュプル配列されたＰチャネル型ＴＦＴ６７とＮチャネル型ＴＦＴ６８とを利用しており、それぞれの正電源ＶＤＤおよび負電源ＶＳＳとの間にダイオードを構成する。また、本形態では、第１の短絡用配線９１を信号配線７３（または７４）に接続するのは、必ず、入出力端子４５と保護抵抗６６との間であり、これにより、入出力端子４５あるいは第１の短絡用配線９１から入った静電気は、保護抵抗６６および静電気保護回路６５（または７５）を通過しないとデータ線駆動回路６０および走査線駆動回路７０に達しない。このような構成とすることで、静電気は静電気保護回路６５（または７５）に確実に吸収され、データ線駆動回路６０および走査線駆動回路７０を確実に保護することができる。
【００４１】
［膜質検査領域］
このように形成したアクティブマトリクス基板２００については、半導体プロセスを利用して各構成要素を形成した後、図３に「×」印を付した位置で、第１、第２、および第３の短絡用配線９１、９２、９３を切断し、しかる後に、電気的な検査を行う。また、この検査工程において不具合と判定されたものについては、各種の解析が行われ、その結果がフィードバックされる。たとえば、ＴＦＴ５０に対してゲート絶縁膜２とチャネル領域１ａの界面の不純物分布などといった膜質を検査し、その結果がフィードバックされる。
【００４２】
このような検査を行うために、図１および図３に示すように、本形態のアクティブマトリクス基板２００には、画像表示領域１１、走査線駆動回路７０、データ線駆動回路６０、信号配線７４、７７などが形成されていない角部分（図１および図３に向かって右下部分）には、各辺がそれぞれ１ｍｍ程度の矩形の膜質検査領域８０が形成されている。
【００４３】
この膜質検査領域８０では、図６（Ａ）、（Ｂ）に示すように、ＴＦＴ５０のチャネル領域１ａおよびゲート絶縁膜２とそれぞれ同層の膜質検査用半導体膜１ｃ（シリコン膜）および膜質検査用絶縁膜２ｃ（シリコン酸化膜）が積層された膜質検査部が形成されている。この膜質検査用絶縁膜２ｃは、膜質検査領域側に形成された各層間絶縁膜４、７１、７２の開口部８ｃ（開口部４ｃ、７１ｃ、７２ｃ）から露出している。また、開口部８ｃの周りには、後述するように、開口部８ｃを介してエッチングされた導電膜３ｃの残りの部分がある。ここで、膜質検査用半導体膜１ｃは、チャネル領域１ａよりもかなり広い面積をもつように形成されている。また、膜質検査用半導体膜１ｃは、開口部８ｃの形成領域を含む領域に形成され、この開口部８ｃの開口面積と比較してひと回り大きい。
【００４４】
従って、本形態のアクティブマトリクス基板２００には、ＴＦＴ５０のチャネル領域１ａおよびゲート絶縁膜２とぞれぞれ同層の膜質検査用半導体膜１ｃおよび膜質検査用絶縁膜２ｃが積層された膜質検査領域８０が形成されているので、この膜質検査領域８０で検査を行えば、ＴＦＴ５０のゲート絶縁膜２とチャネル領域１ａの界面の不純物分布などといった膜質を検査することができる。ここで、膜質検査領域８０は、層間絶縁膜４、７１、７２の開口部８ｃから露出しているので、すぐに検査に取りかかることができ、ＴＦＴ５０側で検査する場合と違って、層間絶縁膜４、７１、７２やゲート電極３ａを除去する必要がない。それ故、膜質検査を迅速に、かつ、容易に行うことができる。また、このような膜質検査領域８０であれば大きく形成しても、ＴＦＴ５０のトランジスタ特性などに影響を及ぼさない。従って、大きな膜質検査領域８０を形成することにより、ＳＩＭＳによる分析において、膜質検査領域８０の一部をラスターしながら深さ方向における元素分析を高い精度で行うことができる。しかも、膜質検査領域８０は、トランジスタのチャネル領域と比較してかなり大きな面積、たとえば、約１ｍｍ² の面積を有しているので、ＳＩＭＳによる元素分析に加えて、ラマン散乱分析などを利用して膜質検査用半導体膜１ｃ（チャネル領域１ａ）の結晶化度も検査できる。それ故、アモルファス半導体膜に対して結晶化処理を行って得た多結晶性半導体膜から形成したＴＦＴ５０を検査するのに効果的である。
【００４５】
さらに、本形態において、膜質検査領域８０は、図１からわかるように、アクティブマトリクス基板２００のうち、対向基板１００からはみ出した位置に形成されている。従って、アクティブマトリクス基板２００の段階に限らず、アクティブマトリクス基板２００と対向基板１００とを貼り合わせて電気光学装置３００を組み立てて点灯検査などを行った後、膜質検査領域８０での膜質検査を行うこともできる。
【００４６】
［アクティブマトリクス基板２００の製造方法］
このような膜質検査領域８０を形成し、かつ、静電保護対策を行いながら、アクティブマトリクス基板２００を製造する方法を、図９ないし図１１を参照して説明する。これらの図はいずれも、本形態のアクティブマトリクス基板２００の製造方法を示す工程断面図であり、いずれの図においても、その左側部分には図４のＡ−Ａ′線における断面（画素ＴＦＴ部の断面）、中央部分には図７のＢ−Ｂ′線における断面（短絡用配線の切断が行われる静電気対策配線部（図３に「×」印を付した部分）の断面）、右側部分には図１のＣ−Ｃ′線における断面（膜質検査領域８０の断面）を示してある。
【００４７】
まず、図９（Ａ）に示すように、ガラス基板、たとえば無アリカリガラスや石英などからなる透明な絶縁基板１０の表面に直接、あるいは絶縁基板１０の表面に形成した下地保護膜（図示せず。）の表面全体に、減圧ＣＶＤ法などにより厚さが約２００オングストローム〜約２０００オングストローム、好ましくは約１０００オングストロームのポリシリコン膜からなる半導体膜１を形成した後、図９（Ｂ）に示すように、それをフォトリソグラフィ技術を用いて、パターニングし、画素ＴＦＴ部に島状の半導体膜１ｈ（能動層）を形成する。また、膜質検査領域８０に島状の膜質検査用半導体膜１ｃを形成する。これに対して、静電気対策配線部の側では半導体膜１を完全に除去する。
【００４８】
このような半導体膜１の形成は、低温プロセスにてアモルファスシリコン膜を堆積した後、レーザアニールなどの方法で結晶化させてポリシリコン膜を得る。
【００４９】
次に、図９（Ｃ）に示すように、ＣＶＤ法などによりたとえば４００℃程度の温度条件下で絶縁基板１０の全面に厚さが約５００オングストローム〜約１５００オングストロームのシリコン酸化膜を形成する。その結果、画素ＴＦＴ部では島状の半導体膜１ｈの表面にゲート絶縁膜２が形成され、膜質検査領域８０では島状の膜質検査用半導体膜１ｃの表面に膜質検査用絶縁膜２ｃが形成される。
【００５０】
次に、図９（Ｄ）に示すように、ゲート電極などを形成するためのタンタル膜３を絶縁基板１０全面に形成した後、タンタル膜３をフォトリソグラフィ技術を用いて、図９（Ｅ）に示すように、パターニングし、画素ＴＦＴ部の側にゲート電極３ａを形成する。また、膜質検査領域８０に導電膜３ｃを残す。これに対して、静電気対策配線部には、タンタル膜を短絡用配線３ｂ（第１、第２、および第３の短絡用配線９１、９２、９３に相当する。）として残す。
【００５１】
次に、図９（Ｆ）に示すように、画素ＴＦＴ部および駆動回路のＮチャネルＴＦＴ部の側には、ゲート電極３ａをマスクとして、約０．１×１０¹³／ｃｍ² 〜約１０×１０¹³／ｃｍ² のドーズ量で低濃度の不純物イオン（リンイオン）の打ち込みを行い、画素ＴＦＴ部の側には、ゲート電極３ａに対して自己整合的に低濃度のソース領域１ｆ、および低濃度のドレイン領域１ｇを形成する。ここで、ゲート電極３ａの真下に位置しているため、不純物イオンが導入されなかった部分はチャネル領域１ａとなる。このとき、膜質検査領域８０では、チャネル領域１ａと同様、膜質検査用半導体膜１ｃは導電膜３ｃで覆われているので、不純物は導入されない。
【００５２】
次に、図１０（Ａ）に示すように、画素ＴＦＴ部では、ゲート電極３ａよりの幅の広いレジストマスクＲＭ１を形成して高濃度の不純物イオン（リンイオン）を約０．１×１０¹⁵／ｃｍ² 〜約１０×１０¹⁵／ｃｍ² のドーズ量で打ち込み、高濃度のソース領域１ｄおよびドレイン領域１ｅを形成する。このときも、膜質検査領域８０では、チャネル領域１ａと同様、膜質検査用半導体膜１ｃは導電膜３ｃで覆われているので、不純物は導入されない。
【００５３】
これらの不純物導入工程に代えて、低濃度の不純物の打ち込みを行わずにゲート電極３ａより幅の広いレジストマスクＲＭ１を形成した状態で高濃度の不純物（リンイオン）を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。また、ゲート電極３ａの上に高濃度の不純物（リンイオン）を打ち込んで、セルフアライン構造のソース領域およびドレイン領域を形成してもとよいことは勿論である。
【００５４】
また、図示を省略するが、周辺駆動回路のＰチャネルＴＦＴ部を形成するために、前記画素部およびＮチャネルＴＦＴ部をレジストで被覆保護して、ゲート電極をマスクとして、約０．１×１０¹⁵／ｃｍ² 〜約１０×１０１０¹⁵／ｃｍ² のドーズ量でボロンイオンを打ち込むことにより、自己整合的にＰチャネルのソース・ドレイン領域を形成する。なお、ＮチャネルＴＦＴ部の形成時と同様に、ゲート電極をマスクとして、約０．１×１０¹³／ｃｍ² 〜約１０×１０¹³／ｃｍ² のドーズ量で低濃度の不純物（ボロンイオン）を導入して、ポリシリコン膜に低濃度領域を形成した後、ゲート電極よりの幅の広いマスクを形成して高濃度の不純物（ボロンイオン）を約０．１×１０¹⁵／ｃｍ² 〜約１０×１０¹⁵／ｃｍ² のドーズ量で打ち込み、ＬＤＤ構造（ライトリー・ドープト・ドレイン構造）のソース領域およびドレイン領域を形成してもよい。また、低濃度の不純物の打ち込みを行わずに、ゲート電極より幅の広いマスクを形成した状態で高濃度の不純物（リンイオン）を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。これらのイオン打ち込み工程によって、ＣＭＯＳ化が可能になり、周辺駆動回路の同一基板内への内蔵化が可能となる。
【００５５】
次に、図１０（Ｂ）に示すように、ゲート電極３ａ、短絡用配線３ｂおよび導電膜３ｃの表面側にＣＶＤ法などにより、たとえば４００℃程度の温度条件下で酸化シリコン膜やＮＳＧ膜（ボロンやリンを含まないシリケートガラス膜）などからなる第１の層間絶縁膜４を３０００オングストローム〜１５０００オングストローム程度の膜厚で形成する。
【００５６】
次に、フォトリソグラフィ技術を用いて、第１の層間絶縁膜４にコンタクトホール、切断用孔および開口部を形成するためのレジストマスクＲＭ２を形成する。
【００５７】
次に、図１０（Ｃ）に示すように、画素ＴＦＴ部の側では第１の層間絶縁膜４のうち、ソース領域１ｄおよびドレイン領域１ｅに対応する部分、静電気対策配線部の側では第１の層間絶縁膜４のうち、各短絡用配線３ｂに対応する部分の一部、膜質検査領域８０の側では第１の層間絶縁膜４のうち、導電膜３ｃに対応する部分の一部にコンタクトホール４ａ、４ｄ、４ｅ、切断用孔４ｂおよび開口部４ｃをそれぞれ形成する。その結果、静電気対策配線部の側では、短絡用配線３ｂの切断予定部分が露出した状態となる。また、膜質検査領域８０では、導電膜３ｃが露出した状態となる。そして、レジストマスクＲＭ２を除去する。
【００５８】
次に、図１０（Ｄ）に示すように、第１の層間絶縁膜４の表面側に、ソース電極などを構成するためのアルミニウム膜６をスパッタ法などで形成する。
【００５９】
次に、フォトリソグラフィ技術を用いて、アルミニウム膜６をパターニングするためのレジストマスクＲＭ３を形成する。
【００６０】
次に、図１０（Ｅ）に示すように、アルミニウム膜６をパターニングし、画素ＴＦＴ部では、データ線３０の一部としてソース領域１ａに第１のコンタクトホール４ａを介して電気的に接続するアルミニウム膜からなるソース電極６ａと、ドレイン領域１ｅに第２のコンタクトホール４ｄを介して電気的に接続するドレイン電極６ｄとを形成する。また、静電気対策配線部では、アルミニウム膜からなる各種の配線６ｅ（データ線３０や信号配線７４、７７）をコンタクトホール４ｅを介して短絡用配線３ｂに電気的に接続させる。これに対して、膜質検査領域８０ではアルミニウム膜６を完全に除去する。
【００６１】
このように、図１０（Ｃ）〜（Ｅ）の工程を利用して、図７を参照して説明した第１および第３の短絡用配線９１、９３と、信号線７４、７７およびデータ線３０との配線接続を行う。また、静電気対策配線部の側では、短絡用配線３ｂの切断予定部分が露出した状態となる。そして、レジストマスクＲＭ３を除去する。
【００６２】
次に、図１１（Ａ）に示すように、ソース電極６ａ、配線６ｅおよび第２のパッド下配線６ｃの表面側に、ペルヒドロシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜７１を形成する。さらに、この絶縁膜７１の表面に、ＴＥＯＳを用いたＣＶＤ法によりたとえば４００℃程度の温度条件下で厚さが約５００オングストローム〜約１５０００オングストロームのシリコン酸化膜からなる絶縁膜７２を形成する。これらの絶縁膜７１、７２によって第２の層間絶縁膜７が形成される。
【００６３】
次に、フォトリソグラフィ技術を用いて、第２の層間絶縁膜７にコンタクトホール、切断用孔および開口部を形成するためのレジストマスクＲＭ４を形成する。
【００６４】
次に、図１１（Ｂ）に示すように、第２の層間絶縁膜７を構成する絶縁膜７１、７２に対して、ドレイン電極６ｄに対応する部分にコンタクトホール７１ａ、７２ａからなる第３のコンタクトホール８ａを形成する。
【００６５】
このとき、静電気対策配線部において、短絡用配線３ｂ（第１、第２、および第３の短絡用配線９１、９２、９３に相当する。）の切断予定部分では、第２の層間絶縁膜７を構成する絶縁膜７１、７２に対して切断用孔７１ｂ、７２ｂからなる切断用孔８ｂを構成する。従って、短絡用配線３ｂの切断予定部分が露出した状態となる。
【００６６】
また、膜質検査領域８０では、第２の層間絶縁膜７を構成する絶縁膜７１、７２に対して開口部７１ｃ、７２ｃを形成し、導電膜３ｃを露出させる開口部８ｃを形成する。そして、レジストマスクＲＭ４を除去する。
【００６７】
次に、図１１（Ｃ）に示すように、第２の層間絶縁膜７の表面側に、ドレイン電極を構成するための厚さが約４００オングストローム〜約２０００オングストロームのＩＴＯ膜９（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）をスパッタ法などで形成する。
【００６８】
次に、フォトリソグラフィ技術を用いて、ＩＴＯ膜９をパターニングするためのレジストマスクＲＭ５を形成する。
【００６９】
そして、レジストマスクＲＭ５を用いて、ＩＴＯ膜９をパターニングする。その結果、図６（Ａ）、（Ｂ）に示すように、画素ＴＦＴ部には、第３のコンタクトホール８ａを介してドレイン電極６ｄに電気的に接続する画素電極９ａが形成される。静電気対策配線部ではＩＴＯ膜９が完全に除去される。膜質検査領域８０でもＩＴＯ膜９が完全に除去される。
【００７０】
また、本形態では、ＩＴＯ膜９をパターニングした際には、静電気対策配線部の側で短絡用配線３ｂの切断予定部分が切断され、この切断部によって各配線が分離される。このように製造工程の最終工程で短絡用配線３ｂを切断するので、それ以前の多くの工程で発生する静電気に対して有効である。すなわち、信号配線７４、７７（配線６ｅ）を第１の短絡用配線９１（短絡用配線３ｂ）で電気的に接続した状態で各工程を行う。従って、静電気が発生したり、絶縁基板表面に電荷が蓄積されても、かかる電荷を第１の短絡用配線９１を介して基板外周側に拡散させるので、過剰な電流がデータ線駆動回路６０および走査線駆動回路７０に突発的に流れない。それ故、データ線駆動回路６０および走査線駆動回路７０を保護することができる。また、走査線２０の各々に電気的に接続する第２の短絡用配線９２（短絡用配線３ｂ）を利用して過剰な電流が走査線２０に突発的に流れることを防止するので、走査線２０や画面表示領域１１を保護することができる。さらに、データ線３０（配線６ｅ）の各々に電気的に接続する第３の短絡用配線９３（短絡用配線３ｂ）を利用して過剰な電流がデータ線３０に突発的に流れることを防止するので、データ線３０、サンプルホールド回路、および画面表示領域１１を保護することができる。
【００７１】
さらに、膜質検査領域８０では、開口部８ｃから露出していた導電膜３ｃが除去され、膜質検査用絶縁膜２ｃが開口部８ｃから露出した状態となる。従って、以降、開口部８ｃを介して膜質検査用絶縁膜２ｃおよび膜質検査用半導体膜１ｃの膜質検査をすぐに行うことができる。しかも、膜質検査用絶縁膜２ｃおよび膜質検査用半導体膜１ｃは、ＴＦＴ５０のゲート絶縁膜２およびチャネル領域１ａと略同様な履歴を辿ることになるので、膜質検査用絶縁膜２ｃおよび膜質検査用半導体膜１ｈを検査対象としたときでも、より高い精度で、ＴＦＴ５０のゲート絶縁膜２およびチャネル領域の膜質を検査できる。
【００７２】
また、静電保護用の短絡線６ｂを切断する工程を利用して、膜質検査領域８０を露出させるので、工程数が増えることがない。ここで、静電保護を行うにあたっても、短絡用配線３ｂを走査線２０などと同時に形成し、第１の層間絶縁膜４に第１および第２のコンクタクトホール４ａ、４ｄを形成する際に切断用孔４ｂを同時に形成し、さらに第２の層間絶縁膜７に第３のコンクタクトホール８ａを形成する際に切断用孔８ｂを形成する。それ故、画素電極９ａとドレイン領域１ｅとをドレイン電極６ｄを中継して電気的に接続する場合でも、ＴＦＴを製造していく工程の中で第１の層間絶縁膜４および第２の層間絶縁膜７から短絡用配線３ｂを露出させ、切断することができ、最小限の工程数で静電保護を行うことができる。
【００７３】
［その他の実施形態］
なお、上記形態では、膜質検査用半導体膜１ｃは、開口部８ｃの形成領域を含む領域に形成されていたが、図１２に示すように、膜質検査用半導体膜１ｃが開口部８ｃの内側に形成されている構成であってもよい。
【００７４】
また、上記形態では、電気光学装置の組み立てに用いるアクティブマトリクス基板に本発明を適用したが、アクティブマトリクス基板を製造する際に、試験的に流して工程条件を確認するためのテスト基板に本発明を適用してもよい。
【００７５】
さらに、本発明は上記形態に限定されることなく、本発明の要旨の範囲内で種々変形した形態で実施が可能である。たとえば、本発明は上述の各種の液晶表示装置に限らず、エレクトロルミネッセンス、プラズディスプレー装置にも適用できる。さらにまた、本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板やＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）基板を用いた場合にも適用できる。
【００７６】
【発明の効果】
以上説明したように、本発明では、トランジスタのチャネル領域およびゲート絶縁膜のそれぞれと同層の膜質検査用半導体膜および膜質検査用絶縁膜が積層された膜質検査領域が形成されているので、この膜質検査領域で検査を行えば、トランジスタのゲート絶縁膜とチャネル領域の界面の不純物分布などといった膜質を検査することができる。ここで、膜質検査領域は、層間絶縁膜と同層の検査領域側絶縁膜の開口部から露出しているので、すぐに検査に取りかかることができ、トランジスタ側で検査する場合と違って、層間絶縁膜やゲート電極を除去する必要がない。それ故、膜質検査を迅速に行うことができる。また、膜質検査領域であれば大きく形成しても、トランジスタのトランジスタ特性などに影響を及ぼさない。従って、大きな膜質検査領域を形成することにより、ＳＩＭＳによる検査を高い精度で行うことができる。また、ＳＩＭＳによる検査に加えて、ラマン散乱分析などを利用して膜質検査用半導体膜（チャネル領域）の結晶化度も検査できる。
【図面の簡単な説明】
【図１】本発明を適用した電気光学装置を対向基板の側からみた平面図である。
【図２】図１のＨ−Ｈ′線で切断したときの電気光学装置の断面図である。
【図３】図１に示す液晶表示パネルに用いたアクティブマトリクス基板のブロック図である。
【図４】図３に示すアクティブマトリクス基板の画素部のコーナー部分を拡大して示す平面図である。
【図５】図３に示すアクティブマトリクス基板の画素の等価回路図である。
【図６】（Ａ）、（Ｂ）はそれぞれ、図４の画素ＴＦＴ部のＡ−Ａ′線、図７の静電静電気対策部のＢ−Ｂ′線、図１の膜質検査領域のＣ−Ｃ′線における断面図、およびそれらの一部を拡大して示す断面図である。
【図７】図３に示すアクティブマトリクス基板における信号配線と短絡用配線との接続構造を示す平面図である。
【図８】図３に示すアクティブマトリクス基板に構成した静電保護回路の回路図である。
【図９】図３に示すアクティブマトリクス基板の製造方法を示す工程断面図である。
【図１０】図９に示す工程に続いて行う各工程の工程断面図である。
【図１１】図１０に示す工程に続いて行う各工程の工程断面図である。
【図１２】本発明を適用した別のアクティブマトリクス基板に形成した膜質検査領域の構成を示す断面図である。
【符号の説明】
１ 半導体膜
１ａ チャネル領域
１ｄ ソース領域
１ｅ ドレイン領域
１ｆ ＬＤＤ領域
１ｇ ＬＤＤ領域
１ｈ 島状の半導体膜
１ｃ 膜質検査用半導体膜
２ ゲート絶縁膜
２ｃ 膜質検査用絶縁膜
３ ゲート電極
３ａ ゲート電極
３ｂ 短絡用配線
３ｃ 導電膜
４ 第１の層間絶縁膜
４ａ 第１のコンタクトホール
４ｂ 切断用孔（第１の切断用孔）
４ｄ 第２のコンタクトホール
４ｅ 第１の層間絶縁膜に形成されたコンタクトホール
５ｂ、８ｂ 切断用孔
６ａ ソース電極
６ｃ 第２のパット下配線
６ｄ ドレイン電極
６ｅ 配線
７ 第２の層間絶縁膜
８ａ 第３のコンタクトホール
８ｂ 切断用孔（第２の切断用孔）
８ｃ 開口部
９ａ 画素電極
１０ 絶縁基板
１１ 画面表示領域
２０ 走査線
３０ データ線
３２ 対向電極
３９ 液晶層
４０ 液晶封入領域
４１ 絶縁基板
４５ 入出力端子
４７ 上下導通材
４８ 上下導通材
５０ ＴＦＴ
５５ 遮光膜
５６ 導通材
５７ 遮光膜
５９ シール材
６０ データ線駆動回路
６５ 静電保護回路
６６ 保護抵抗
７０ 走査線駆動回路
７５ 静電保護回路
７１ ポリシラザンを用いた絶縁膜
７１ａ コンタクトホール
７１ｂ コンタクトホール
７１ｃ コンタクトホール
７２ ＣＶＤ法で形成した絶縁膜
７２ａ コンタクトホール
７２ｂ コンタクトホール
７３ｃ コンタクトホール
７４、７７ 信号配線
７５ 容量線
８０ 膜質検査領域
９１ 第１の短絡用配線
９２ 第２の短絡用配線
９３ 第３の短絡用配線
１００ 対向基板
２００ アクティブマトリクス基板
３００ 電気光学装置[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an active matrix substrate, an electro-optical device using the active matrix substrate, and a method for manufacturing the active matrix substrate. More specifically, the present invention relates to a technique for forming a film quality inspection region for performing a film quality inspection of a film constituting a transistor.
[0002]
[Prior art]
A typical active matrix substrate in which transistors and signal wirings are formed on a substrate is an active matrix substrate used in an electro-optical device. Among the active matrix substrates, those with a built-in drive circuit have a plurality of pixels arranged in a matrix corresponding to the intersections of the plurality of scanning lines and the plurality of data lines arranged on the insulating substrate. Each pixel is formed with a pixel switching thin film transistor (hereinafter referred to as TFT) connected to the scanning line and the data line, and a pixel electrode. A data line driving circuit for supplying an image signal to each of a plurality of data lines and a scanning line driving circuit for supplying a scanning signal to each of the plurality of scanning lines are configured in an outer region of the pixel portion on the insulating substrate. ing. These drive circuits are formed by a plurality of TFTs.
[0003]
Among these TFTs, for example, the pixel switching TFT 50 includes a gate electrode 3a formed simultaneously with the scanning line and a source as a part of the data line 30, as shown in FIGS. A source region 1f, 1d in which the electrode 6a is electrically connected through the first contact hole 4a of the first interlayer insulating film 4, and a drain electrode 6d composed of an aluminum film or the like formed simultaneously with the data line 30 Have drain regions 1g and 1e electrically connected through the second contact hole 4d of the first interlayer insulating film 4. A second interlayer insulating film 7 is formed on the upper side of the first interlayer insulating film 4, and the pixel electrode is connected via the third contact hole 8 a formed in the second interlayer insulating film 7. 9a is electrically connected to the drain electrode 6d. Such a structure is basically the same for the TFT formed in the drive circuit.
[0004]
Here, the active matrix substrate 200 is subjected to various inspections after forming the TFTs 50 and the like using a semiconductor process, and in this inspection, various analyzes are performed on those determined to be defective. Is fed back. For example, when the TFT 50 is inspected for film quality such as impurity distribution at the interface between the gate insulating film 2 and the channel region 1a, the TFT 50 for pixel switching or driving circuit is rastered from the surface side, and the second The interlayer insulating film 7, the first interlayer insulating film 4, and the gate electrode 3a are removed in this order to expose the gate insulating film 2 on the surface side of the channel region 1a, and thereafter, SIMS (secondary ion mass spectrometry) Elemental analysis by
[0005]
[Problems to be solved by the invention]
However, when inspecting the film quality such as the impurity distribution at the interface between the gate insulating film 2 and the channel region 1a, the second interlayer insulating film 7, the first interlayer insulating film 4 and the gate electrode 3a are removed as in the prior art. However, there is a problem that it takes a considerable time to remove the method. That is, although the film thickness of the portion to be inspected is, for example, about 500 angstroms to 1000 angstroms, after removing the 1 μm interlayer insulating film until the film quality inspection is performed, 4000 angstroms is removed. It is necessary to remove the gate electrode 3a. Further, even when rastering is performed over such a time, the channel region 1a of the TFT 50 is as small as about 100 μm square at most, so that there is a problem that high-accuracy investigation cannot be performed. Furthermore, in such a narrow region, there is a problem that the crystallinity of the channel region 1a cannot be inspected using Raman scattering analysis or the like.
[0006]
In view of the above problems, an object of the present invention is to provide an active matrix substrate capable of easily and accurately inspecting the film quality of a transistor such as a TFT, and an electro-optical device using the active matrix substrate. is there.
[0007]
Another object of the present invention is to provide a method of manufacturing an active matrix substrate that enables a more accurate film quality inspection by forming a film quality inspection area having a history similar to that of a channel region and a gate insulating film of a transistor. It is in.
[0008]
Furthermore, the subject of this invention is providing the manufacturing method of the active-matrix board | substrate which can form a film quality test | inspection area | region, without increasing the number of processes.
[0009]
[Means for Solving the Problems]
In order to solve the above problems, in the present invention, in an active matrix substrate in which transistors and signal wirings are formed on a substrate, at least one of the regions on the substrate where the transistors and signal wirings are not formed. A film quality inspection section is formed by laminating a film quality inspection semiconductor film and a film quality inspection insulating film in the same layer as the channel region and the gate insulating film of the transistor, respectively. Note that although an example using a MIS (Metal Insulator Semiconductor) transistor in this specification will be described, the MIS transistor includes not only a metal but also a conductive silicon or the like. In particular, the film quality inspection region in which the film quality inspection portion is formed is exposed from the opening of the inspection region side insulating film in the same layer as the interlayer insulating film formed above the transistor.
[0010]
In the present invention, the film quality inspection region is formed by laminating the semiconductor film for film quality inspection and the insulating film for film quality inspection in the same layer as the channel region and gate insulating film of the transistor, respectively. Thus, the film quality such as the impurity distribution at the interface between the gate insulating film and the channel region of the transistor can be inspected. Here, since the film quality inspection region is exposed from the opening of the inspection region side insulating film in the same layer as the interlayer insulating film, the inspection can be started immediately. There is no need to remove the insulating film or the gate electrode. Therefore, the film quality inspection can be performed quickly and easily. Further, even if it is formed large in the film quality inspection region, it does not affect the transistor characteristics of the transistor. Therefore, by forming a large film quality inspection region, the film quality inspection by SIMS can be performed with high accuracy.
[0011]
Moreover, the film quality inspection region has a considerably larger area than the channel region of the transistor, for example, about 1 mm. ² When formed so as to have the above-described area, the crystallinity of the semiconductor film for film quality inspection (channel region) can be inspected using Raman scattering analysis in addition to elemental inspection by SIMS. Therefore, when a transistor such as a thin film transistor is formed from a polycrystalline semiconductor film obtained by performing a crystallization process on an amorphous semiconductor film, an effective inspection can be performed.
[0012]
In the present invention, the semiconductor film for film quality inspection may be formed in a region including a region where the opening is formed. Also. The film quality inspection semiconductor film may be formed in an inner region of the opening.
[0013]
In the present invention, if the transistor is a thin film transistor, a thin film transistor for pixel switching connected to a scanning line and a data line on the same layer as the gate electrode of the thin film transistor on the substrate, and a pixel electrode formed by connecting to the thin film transistor Are formed in a matrix, a scanning line driving circuit and a data line driving circuit for outputting signals to the scanning lines and the data lines, and a plurality of signal wirings for supplying signals to the driving circuits. An active matrix substrate for an electro-optical device such as a liquid crystal display device can be formed. That is, an electro-optical device such as a liquid crystal display device can be configured by sandwiching an electro-optical material such as liquid crystal between the active matrix substrate (active matrix substrate) and the counter substrate on which the counter electrode is formed. it can. In such a case, the film quality inspection region is formed in at least one of the regions on the substrate where the pixel portion, the scanning line driving circuit, the data line driving circuit, and the signal wiring are not formed. Will be.
[0014]
In manufacturing the active matrix substrate having such a configuration, the film quality inspection semiconductor film and the film quality inspection for the region to be the film quality inspection region when the channel region and the gate insulating film of the transistor are formed. After forming the insulating film in this order, forming the gate electrode of the transistor and simultaneously forming the conductive film in the film quality inspection region, and introducing the impurity through a predetermined mask, the source / drain region of the transistor Forming the interlayer insulating film on the surface side of the gate electrode, and simultaneously forming the inspection region side insulating film on the surface side of the conductive film on the inspection region side, and the interlayer insulation A contact hole for the MIS transistor is formed in the film, and the opening is formed in the film quality inspection region. A step of exposing the conductive film is formed, and a step of exposing the film quality inspection insulating film from said opening by etching and removing the conductive film through the opening performed.
[0015]
According to such a manufacturing method, since the insulating film for film quality inspection and the semiconductor film for film quality inspection follow the same history as the gate insulating film and the channel region of the transistor, the insulating film for film quality inspection and the film quality inspection Even when the semiconductor film for inspection is used as an inspection object, the film quality of the gate insulating film and the channel region of the transistor can be inspected with higher accuracy.
[0016]
In another method for manufacturing an active matrix substrate, the film quality inspection semiconductor film and the film quality inspection insulating film are formed with respect to a region to be the film quality inspection region when the channel region and the gate insulating film of the thin film transistor are formed. Are formed in this order, and a short-circuit wiring for electrically connecting at least one of the scanning line and the data line is formed simultaneously with the gate electrode and the scanning line, and in the film quality inspection region. A step of simultaneously forming a conductive film, a step of introducing impurities through a predetermined mask to form a source / drain region of the thin film transistor, and an interlayer insulating film on the surface side of the gate electrode and the scanning line. Forming and simultaneously forming the inspection region side insulating film on the surface side of the conductive film on the inspection region side A hole for exposing a portion to be cut of the short-circuit wiring is formed in the interlayer insulating film simultaneously with the contact hole for the thin film transistor, and the opening is simultaneously formed in the film quality inspection region to expose the conductive film. Cutting the short-circuit wiring at the portion to be cut by etching through the cutting hole and simultaneously removing the conductive film through the opening to etch the film in the film quality inspection region. And a step of exposing the semiconductor film and the insulating film for film quality inspection. According to such a manufacturing method, the film quality inspection region can be exposed by using the step of cutting the short circuit wire for electrostatic protection, so that the number of steps does not increase.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described with reference to the drawings.
[0018]
[Overall configuration of electro-optical device]
FIG. 1 is a plan view of the electro-optical device according to the present embodiment as viewed from the counter substrate side. FIG. 2 is a cross-sectional view of the electro-optical device when cut along the line HH ′ in FIG. 1.
[0019]
As shown in FIGS. 1 and 2, an electro-optical device 300 used for a projection display device or the like is an active matrix substrate in which pixel electrodes 9a are formed in a matrix on the surface of an insulating substrate 10 such as quartz glass or heat-resistant glass. 200, a counter substrate 100 having a counter electrode 32 formed on the surface of an insulating substrate 41 such as quartz glass or heat-resistant glass, and a liquid crystal 39 encapsulated and sandwiched as an electro-optical material between these substrates. Has been. The active matrix substrate 200 and the counter substrate 100 are bonded to each other with a predetermined gap (cell gap) by a gap material-containing sealing material 59 formed along the outer periphery of the counter substrate 100. In addition, a liquid crystal sealing region 40 is defined between the active matrix substrate 200 and the counter substrate 100 by a gap material-containing sealing material 59, and the liquid crystal 39 is sealed in the liquid crystal sealing region 40.
[0020]
The counter substrate 100 is smaller than the active matrix substrate 200, and the peripheral portion of the active matrix substrate 200 is bonded so as to protrude from the outer peripheral edge of the counter substrate 100. Therefore, the driving circuit (scanning line driving circuit 70 and data line driving circuit 60) and the input / output terminal 45 of the active matrix substrate 200 are exposed from the counter substrate 100. Here, since the sealing material 59 is partially interrupted, the liquid crystal injection port 241 is configured by the interrupted portion. Therefore, after the counter substrate 100 and the active matrix substrate 200 are bonded together, the liquid crystal 39 can be injected under reduced pressure from the liquid crystal injection port 241 if the inner region of the sealant 59 is in a reduced pressure state. The liquid crystal injection port 241 may be blocked with a sealant 242. In the active matrix substrate 200, a light shielding film 55 for separating the screen display region 11 is formed inside the region where the sealing material 59 is formed. Further, a light shielding film 57 is formed on the counter substrate 100 in a region corresponding to the boundary region of each pixel electrode 9 a of the active matrix substrate 200.
[0021]
Further, on the light incident side surface or the light emitting side of the counter substrate 100 and the active matrix substrate 200, a polarizing plate (not shown) or the like is provided in a predetermined direction according to the normally white mode / normally black mode. Placed in.
[0022]
In the electro-optical device 300 configured as described above, in the active matrix substrate 200, a data line (not shown) and an image signal applied to the pixel electrode 9 a via the TFT 50 are used to connect the pixel electrode 9 a and the counter electrode 32. , The alignment state of the liquid crystal 39 is controlled for each pixel, and a predetermined image corresponding to the image signal is displayed. Therefore, in the active matrix substrate 200, it is necessary to supply an image signal to the pixel electrode 9a via the data line and the TFT 50 and to apply a predetermined potential to the counter electrode 32 as well. Therefore, in the electro-optical device 300, a portion of the surface of the active matrix substrate 200 facing each corner portion of the counter substrate 100 is used for vertical conduction made of an aluminum film or the like with the aid of a data line forming process. A first electrode 47 is formed. On the other hand, in each corner portion of the counter substrate 100, a second electrode 48 for vertical conduction made of an ITO (Indium Tin Oxide) film or the like is formed using the process of forming the counter electrode 32. Further, the first electrode 47 and the second electrode 48 for vertical conduction are electrically connected by a conductive material 56 in which conductive particles such as silver powder or gold-plated fiber are mixed with an epoxy resin adhesive component. are doing. Therefore, in the electro-optical device 300, the active matrix substrate can be obtained by connecting the flexible wiring substrate 99 only to the active matrix substrate 200 without connecting the flexible wiring substrate or the like to each of the active matrix substrate 200 and the counter substrate 100. A predetermined signal can be input to both 200 and the counter substrate 100.
[0023]
[Overall configuration of active matrix substrate]
FIG. 3 is a block diagram schematically showing the configuration of the active matrix substrate used in the electro-optical device 300.
[0024]
As shown in FIG. 3, in the active matrix substrate 200 with a built-in drive circuit according to this embodiment, TFTs 50 connected to a plurality of scanning lines 20 and a plurality of data lines 30 intersecting each other are formed on the insulating substrate 10. The pixel electrodes 9a are configured in a matrix. The scanning line 20 is composed of a tantalum film, an aluminum film, an aluminum alloy film, and the like, and the data line 30 is composed of an aluminum film, an aluminum alloy film, or the like, and each is a single layer or a stacked layer. A region where these pixel electrodes 9 a are formed is a screen display region 11.
[0025]
A data line driving circuit 60 that supplies an image signal to each of the plurality of data lines 30 is configured in an outer region (peripheral portion) of the screen display region 11 on the insulating substrate 10. Further, a scanning line driving circuit 70 that supplies a scanning signal for pixel selection to each scanning line 20 is configured at each of both ends of the scanning line 20.
[0026]
The data line driving circuit 60 includes an X-side shift register circuit, a sample-and-hold circuit 651 including a TFT as an analog switch that operates based on a signal output from the X-side shift register circuit, and each image signal developed in six phases. The six image signal lines 671 corresponding to are configured. In this example, in the data line driving circuit 60, the X-side shift register circuit is configured in four phases, and a start signal, a clock signal, and its inverted clock signal are externally input via the input / output terminal 45 on the X side. The data line driving circuit 60 is driven by these signals supplied to the shift register circuit. Accordingly, in the sample hold circuit 651, each TFT operates based on the signal output from the X side shift register circuit, and the image signal supplied via the image signal line 671 is sent to the data line 30 at a predetermined timing. It is possible to capture and supply to each pixel electrode 9a.
[0027]
On the other hand, the scanning line driving circuit 70 is supplied with a start signal, a clock signal, and its inverted clock signal from the outside through terminals, and the scanning line driving circuit 70 is driven by these signals.
[0028]
In the active matrix substrate 200 of the present embodiment, a constant power source, a modulated image signal (image signal), various drive signals, etc. are input to the side portion of the insulating substrate 10 on the data line drive circuit 60 side. A large number of input / output terminals 45 made of a conductive film such as a metal film such as a film, a metal silicide film, or an ITO film are formed, and the scanning line drive circuit 60 and the data line drive circuit 70 are driven from these input / output terminals. A plurality of signal wirings 74 and 77 made of a low-resistance metal film such as an aluminum film are respectively routed. In addition, electrostatic protection circuits 65 and 75 described later are formed at intermediate positions of the signal wirings 74 and 77.
[0029]
[Pixel and TFT structure]
4 is an enlarged plan view showing a corner portion of the pixel portion of the active matrix substrate shown in FIG. FIG. 5 is an equivalent circuit diagram of a pixel of the active matrix substrate shown in FIG. 6 (A) and 6 (B) respectively show the AA ′ line of the pixel TFT portion of FIG. 4, the BB ′ line of the static electricity countermeasure portion of FIG. 7, and the film quality inspection region described later with reference to FIG. It is sectional drawing in CC 'line, and sectional drawing which expands and shows some of them.
[0030]
As can be seen from FIGS. 4 and 5, a pixel switching TFT 50 connected to the scanning line 20 and the data line 30 is formed on the pixel electrode 9a. A capacitor line 75 is also formed toward each pixel electrode 9a.
[0031]
6A and 6B, the TFT 50 includes a gate electrode 3a formed simultaneously with the scanning line 20 and a source electrode 6a as a part of the data line 30 formed of the first interlayer insulating film 4. The source regions 1 f and 1 d electrically connected via the first contact hole 4 a and the drain electrode 6 d formed of an aluminum film or the like formed simultaneously with the data line 30 are the second interlayer insulating film 4. The drain regions 1g and 1e are electrically connected through the contact hole 4d. Further, a second interlayer insulating film 7 is formed on the upper layer side of the first interlayer insulating film 4, and through the third contact hole 8a formed in the second interlayer insulating film 7, The pixel electrode 9a is electrically connected to the drain electrode 6d.
[0032]
In this embodiment, the second interlayer insulating film 7 includes an insulating film 71 obtained by baking a coating film of perhydrosilazane or a composition containing the same, and a thickness formed by a CVD method or the like of about 500 angstroms to about 15000 angstroms. It has a two-layer structure with an insulating film 72 made of a silicon oxide film. Here, perhydrosilazane is a kind of inorganic polysilazane, and is a coating type coating material that is converted into a silicon oxide film by baking in the atmosphere. For example, polysilazane manufactured by Tonen Corporation is-(SiH ₂ It is an inorganic polymer having NH)-as a unit, and is soluble in an organic solvent such as xylene. Therefore, after applying an organic solvent solution of this inorganic polymer (for example, 20% xylene solution) as a coating solution by spin coating (for example, 2000 lrpm, 20 seconds), and baking in the air at a temperature of 450 ° C., moisture and A dense amorphous silicon oxide film equivalent to or better than a silicon oxide film formed by a CVD method by reacting with oxygen can be obtained. Therefore, the insulating film 71 (silicon oxide film) formed by this method can be used as an interlayer insulating film, and can flatten unevenness caused by the drain electrode 6d. Therefore, it is possible to prevent the alignment state of the liquid crystal from being disturbed due to the unevenness.
[0033]
[Countermeasure against static electricity]
In the active matrix substrate 200 having such a configuration, the TFT 50, various wirings, the scanning line driving circuit 70, and the data line driving circuit 60 are formed using a semiconductor process. Here, since the insulating substrate 10 is used for the active matrix substrate 200, problems due to static electricity or the like are likely to occur. Therefore, in this embodiment, the following countermeasures against static electricity are taken.
[0034]
First, in this embodiment, as shown in FIG. 3, the first short-circuit wiring 91 that is electrically connected to all the signal wirings 74 and 77 is also used as the step of forming the scanning line 20 and the gate electrode of the TFT 50. Is formed. Also, the second short-circuit wiring 92 that is electrically connected to all the scanning lines 20 is formed by using the process of forming the scanning lines 20 and the gate electrodes of the TFTs 50. Further, a third short-circuit wiring 93 that is electrically connected to all the data lines 30 is formed by using the step of forming the scanning line 20 and the gate electrode of the TFT 50.
[0035]
Here, the first, second, and third short-circuit wirings 91, 92, and 93 are collectively connected to the gate insulating film 2 and the first interlayer insulating film 4 together with the scanning line 20 and the gate electrode of the TFT 50. It is a tantalum film formed between the layers. On the other hand, the signal wirings 74 and 77 and the data line 30 are aluminum films formed between the first interlayer insulating film 4 and the second interlayer insulating film 7. Accordingly, the first and third short-circuit wirings 91 and 93 are located between different layers from the signal wirings 74 and 77 made of an aluminum film and the data line 30.
[0036]
Therefore, as shown in FIGS. 7 and 6A, the first and third short-circuit wirings 91 and 93 and the wiring 6e (the signal wirings 74 and 77 and the data line 30) are connected to each other between the first interlayers. Electrical connection is made through a contact hole 4 e formed in the insulating film 4.
[0037]
When the first, second, and third short-circuit wirings 91, 92, and 93 are connected to the signal wirings 74, 77, the scanning line 20, and the data line 30, respectively, in this way, these wiring structures are obtained. Even if static electricity or the like is generated in a process performed after the formation of, this charge is diffused to the outer peripheral side of the substrate through the first, second, and third short-circuiting wires 91, 92, 93, and suddenly occurs. Since an excessive current does not flow through the scanning line 20, the image display area 11, the scanning line driving circuit 70, the sample hold circuit, and the data line driving circuit 60, all these parts can be protected from static electricity.
[0038]
However, the first, second, and third short-circuit wirings 91, 92, 93 are unnecessary after the manufacturing process of the active matrix substrate 200 is completed, and will be described in detail later. 6A and 6B, a cutting hole 8b is formed in the first interlayer insulating film 4 and the second interlayer insulating film 7, and the cutting hole 8b is formed at the position marked with The wiring is cut by etching the shorting wiring 3b (first, second, and third shorting wirings 91, 92, 93). Therefore, in FIG. 3, until the middle of the manufacturing process, the first, second, and third short-circuit wirings 91, 92, 93 are connected to the signal wirings 74, 77, the scanning line 20, and the data line 30, respectively. However, after the etching through the cutting hole, each of the signal wirings 74 and 77, the scanning line 20, and the data line 30 is electrically separated. Thus, in the active matrix substrate 200, after the first, second, and third short-circuiting wires 91, 92, 93 are cut, electrical characteristics inspection and operation after manufacturing the liquid crystal display device are performed. There is no hindrance.
[0039]
Here, the short-circuit wiring 3b (first, second, and third short-circuit wirings 91, 92, 93) is exposed and cut from the first interlayer insulating film 4 and the second interlayer insulating film 7. Therefore, the first interlayer insulating film 4 is provided with a cutting hole 4b (first connecting hole) in a portion corresponding to the shorting wiring 3b, and the second interlayer insulating film 7 has a shorting wiring. A cutting hole 8b (second cutting hole) is formed in a portion corresponding to 3b. The cutting hole 8b is formed with a larger inner diameter than the cutting hole 4b at a position overlapping the cutting hole 4b.
[0040]
[Electrostatic protection circuit]
Although various circuits can be used as the electrostatic protection circuits 65 and 75 shown in FIG. 3, in the case shown in FIG. 8, a protection resistor 66, a P-channel TFT 67 and an N-channel TFT 68 arranged in a push-pull arrangement are provided. A diode is formed between each positive power supply VDD and negative power supply VSS. In the present embodiment, the first short-circuit wiring 91 is always connected to the signal wiring 73 (or 74) between the input / output terminal 45 and the protective resistor 66, whereby the input / output terminal 45 is connected. Alternatively, static electricity entered from the first short-circuit wiring 91 does not reach the data line driving circuit 60 and the scanning line driving circuit 70 unless it passes through the protective resistor 66 and the electrostatic protection circuit 65 (or 75). With this configuration, static electricity is reliably absorbed by the static electricity protection circuit 65 (or 75), and the data line driving circuit 60 and the scanning line driving circuit 70 can be reliably protected.
[0041]
[Film quality inspection area]
For the active matrix substrate 200 formed in this way, after forming each component using a semiconductor process, the first, second, and third short-circuits are located at the positions marked with “x” in FIG. The wirings 91, 92, and 93 are cut, and then an electrical inspection is performed. Moreover, about what was determined to be a defect in this inspection process, various analyzes are performed, and the results are fed back. For example, the TFT 50 is inspected for film quality such as impurity distribution at the interface between the gate insulating film 2 and the channel region 1a, and the result is fed back.
[0042]
In order to perform such an inspection, as shown in FIGS. 1 and 3, the active matrix substrate 200 of this embodiment includes an image display region 11, a scanning line driving circuit 70, a data line driving circuit 60, a signal wiring 74, In the corner portion where 77 or the like is not formed (the lower right portion in FIGS. 1 and 3), rectangular film quality inspection regions 80 each having a side of about 1 mm are formed.
[0043]
In the film quality inspection region 80, as shown in FIGS. 6A and 6B, the film quality inspection semiconductor film 1c (silicon film) and the film quality inspection layer in the same layer as the channel region 1a and the gate insulating film 2 of the TFT 50, respectively. A film quality inspection section in which the insulating film 2c (silicon oxide film) is laminated is formed. The film quality inspection insulating film 2c is exposed from the openings 8c (openings 4c, 71c, 72c) of the interlayer insulating films 4, 71, 72 formed on the film quality inspection region side. Further, around the opening 8c, as will be described later, there is a remaining portion of the conductive film 3c etched through the opening 8c. Here, the semiconductor film 1c for film quality inspection is formed to have a considerably larger area than the channel region 1a. Further, the semiconductor film 1c for film quality inspection is formed in a region including the region where the opening 8c is formed, and is slightly larger than the opening area of the opening 8c.
[0044]
Therefore, in the active matrix substrate 200 of the present embodiment, the film quality inspection region in which the film quality inspection semiconductor film 1c and the film quality inspection insulating film 2c in the same layer as the channel region 1a and the gate insulating film 2 of the TFT 50 are laminated. 80 is formed, the film quality such as the impurity distribution at the interface between the gate insulating film 2 and the channel region 1a of the TFT 50 can be inspected by performing the inspection in the film quality inspection region 80. Here, since the film quality inspection region 80 is exposed from the opening 8c of the interlayer insulating films 4, 71, 72, the inspection can be started immediately, and unlike the case of the inspection on the TFT 50 side, the interlayer insulating film There is no need to remove 4, 71, 72 and the gate electrode 3a. Therefore, the film quality inspection can be performed quickly and easily. Further, even if the film quality inspection region 80 is formed large, it does not affect the transistor characteristics of the TFT 50. Therefore, by forming the large film quality inspection region 80, element analysis in the depth direction can be performed with high accuracy while rastering a part of the film quality inspection region 80 in the analysis by SIMS. In addition, the film quality inspection region 80 has a considerably larger area than the channel region of the transistor, for example, about 1 mm. ² In addition to elemental analysis by SIMS, the crystallinity of the film quality inspection semiconductor film 1c (channel region 1a) can be inspected using Raman scattering analysis or the like. Therefore, it is effective to inspect the TFT 50 formed from the polycrystalline semiconductor film obtained by performing the crystallization process on the amorphous semiconductor film.
[0045]
Furthermore, in this embodiment, the film quality inspection region 80 is formed at a position protruding from the counter substrate 100 in the active matrix substrate 200, as can be seen from FIG. Therefore, not only the stage of the active matrix substrate 200 but also the active matrix substrate 200 and the counter substrate 100 are bonded together to assemble the electro-optical device 300 and perform a lighting inspection and the like, and then perform a film quality inspection in the film quality inspection region 80. You can also
[0046]
[Method for Manufacturing Active Matrix Substrate 200]
A method of manufacturing the active matrix substrate 200 while forming such a film quality inspection region 80 and taking countermeasures for electrostatic protection will be described with reference to FIGS. Each of these figures is a process sectional view showing a manufacturing method of the active matrix substrate 200 of this embodiment, and in each figure, the left side portion is a section taken along line AA ′ of FIG. The cross section taken along the line BB 'in FIG. 7 (the cross section of the anti-static wiring section (the section marked with “x” in FIG. 3) where the short-circuit wiring is cut) and the right part 1 shows a cross section taken along the line CC ′ of FIG. 1 (cross section of the film quality inspection region 80).
[0047]
First, as shown in FIG. 9A, a base protective film (not shown) formed directly on the surface of a transparent insulating substrate 10 made of glass substrate, for example, non-crisp glass or quartz, or on the surface of the insulating substrate 10. 9), a semiconductor film 1 made of a polysilicon film having a thickness of about 200 angstroms to about 2000 angstroms, preferably about 1000 angstroms, is formed on the entire surface by a low pressure CVD method or the like, as shown in FIG. Then, it is patterned by using a photolithography technique to form an island-shaped semiconductor film 1h (active layer) in the pixel TFT portion. Further, an island-shaped film quality inspection semiconductor film 1 c is formed in the film quality inspection region 80. On the other hand, the semiconductor film 1 is completely removed on the static electricity countermeasure wiring part side.
[0048]
The semiconductor film 1 is formed by depositing an amorphous silicon film by a low temperature process and then crystallizing it by a method such as laser annealing to obtain a polysilicon film.
[0049]
Next, as shown in FIG. 9C, a silicon oxide film having a thickness of about 500 angstroms to about 1500 angstroms is formed on the entire surface of the insulating substrate 10 by a CVD method or the like under a temperature condition of about 400 ° C., for example. As a result, the gate insulating film 2 is formed on the surface of the island-shaped semiconductor film 1h in the pixel TFT portion, and the film quality inspection insulating film 2c is formed on the surface of the island-shaped film quality inspection semiconductor film 1c in the film quality inspection region 80. The
[0050]
Next, as shown in FIG. 9D, after a tantalum film 3 for forming a gate electrode or the like is formed on the entire surface of the insulating substrate 10, the tantalum film 3 is formed using a photolithography technique as shown in FIG. As shown in FIG. 4, patterning is performed to form the gate electrode 3a on the pixel TFT portion side. Further, the conductive film 3 c is left in the film quality inspection region 80. On the other hand, the tantalum film is left as the short-circuit wiring 3b (corresponding to the first, second, and third short-circuit wirings 91, 92, and 93) in the static electricity countermeasure wiring portion.
[0051]
Next, as shown in FIG. 9F, on the side of the pixel TFT portion and the N-channel TFT portion of the drive circuit, about 0.1 × 10 6 using the gate electrode 3a as a mask. ¹³ / Cm ² ~ About 10 × 10 ¹³ / Cm ² The low concentration source region 1f and the low concentration drain region 1g are formed in a self-aligned manner with respect to the gate electrode 3a on the pixel TFT portion side. Form. Here, since it is located directly under the gate electrode 3a, the portion where the impurity ions are not introduced becomes the channel region 1a. At this time, in the film quality inspection region 80, as in the channel region 1a, the film quality inspection semiconductor film 1c is covered with the conductive film 3c, so that no impurity is introduced.
[0052]
Next, as shown in FIG. 10A, in the pixel TFT portion, a resist mask RM1 wider than the gate electrode 3a is formed, and high-concentration impurity ions (phosphorus ions) are about 0.1 × 10 × 10. ¹⁵ / Cm ² ~ About 10 × 10 ¹⁵ / Cm ² Then, a high concentration source region 1d and drain region 1e are formed. Also at this time, in the film quality inspection region 80, as in the channel region 1a, the film quality inspection semiconductor film 1c is covered with the conductive film 3c, so that no impurity is introduced.
[0053]
Instead of these impurity introduction steps, a high concentration impurity (phosphorus ion) is implanted in a state where a resist mask RM1 wider than the gate electrode 3a is formed without implanting a low concentration impurity, and a source region having an offset structure and A drain region may be formed. Needless to say, a high concentration impurity (phosphorus ion) may be implanted on the gate electrode 3a to form a source region and a drain region having a self-aligned structure.
[0054]
Although not shown, in order to form a P-channel TFT portion of the peripheral drive circuit, the pixel portion and the N-channel TFT portion are covered and protected with a resist, and the gate electrode is used as a mask to provide about 0.1 × 10 × 10. ¹⁵ / Cm ² ~ About 10 × 1010 ¹⁵ / Cm ² By implanting boron ions at a dose of P, source / drain regions of the P channel are formed in a self-aligned manner. As in the formation of the N-channel TFT portion, the gate electrode is used as a mask and about 0.1 × 10 ¹³ / Cm ² ~ About 10 × 10 ¹³ / Cm ² After introducing a low concentration impurity (boron ion) at a dose of a low concentration region in the polysilicon film, a mask wider than the gate electrode is formed to form a high concentration impurity (boron ion). About 0.1 × 10 ¹⁵ / Cm ² ~ About 10 × 10 ¹⁵ / Cm ² The source region and drain region of the LDD structure (lightly doped drain structure) may be formed by implanting with a dose amount of Alternatively, a source region and a drain region having an offset structure may be formed by implanting high concentration impurities (phosphorus ions) in a state where a mask wider than the gate electrode is formed without implanting low concentration impurities. By these ion implantation processes, CMOS can be realized, and the peripheral drive circuit can be built in the same substrate.
[0055]
Next, as shown in FIG. 10B, a silicon oxide film or an NSG film (on the surface side of the gate electrode 3a, the short-circuit wiring 3b, and the conductive film 3c is formed under a temperature condition of about 400 ° C. by a CVD method or the like. A first interlayer insulating film 4 made of a silicate glass film containing no boron or phosphorus is formed to a thickness of about 3000 angstroms to 15000 angstroms.
[0056]
Next, a resist mask RM2 for forming a contact hole, a cutting hole, and an opening is formed in the first interlayer insulating film 4 by using a photolithography technique.
[0057]
Next, as shown in FIG. 10C, the portion corresponding to the source region 1d and the drain region 1e in the first interlayer insulating film 4 on the pixel TFT portion side, and the first on the static electricity countermeasure wiring portion side. Of the first interlayer insulating film 4 on the side of the film quality inspection region 80, contact with a part of the first interlayer insulating film 4 corresponding to the conductive film 3c. Holes 4a, 4d, 4e, a cutting hole 4b, and an opening 4c are formed, respectively. As a result, the portion to be cut of the short-circuit wiring 3b is exposed on the static electricity countermeasure wiring portion side. In the film quality inspection region 80, the conductive film 3c is exposed. Then, the resist mask RM2 is removed.
[0058]
Next, as shown in FIG. 10D, an aluminum film 6 for forming a source electrode or the like is formed on the surface side of the first interlayer insulating film 4 by sputtering or the like.
[0059]
Next, a resist mask RM3 for patterning the aluminum film 6 is formed using a photolithography technique.
[0060]
Next, as shown in FIG. 10E, the aluminum film 6 is patterned, and in the pixel TFT portion, it is electrically connected to the source region 1a through the first contact hole 4a as a part of the data line 30. A source electrode 6a made of an aluminum film and a drain electrode 6d electrically connected to the drain region 1e through the second contact hole 4d are formed. In the static electricity countermeasure wiring section, various wirings 6e (data lines 30 and signal wirings 74 and 77) made of an aluminum film are electrically connected to the short-circuiting wiring 3b through the contact holes 4e. In contrast, the aluminum film 6 is completely removed in the film quality inspection region 80.
[0061]
As described above, the first and third short-circuiting wires 91 and 93, the signal lines 74 and 77, and the data lines described with reference to FIG. 7 by using the steps of FIGS. Wiring connection with 30 is performed. In addition, on the side of the static electricity countermeasure wiring portion, the portion to be cut of the short-circuit wiring 3b is exposed. Then, the resist mask RM3 is removed.
[0062]
Next, as shown in FIG. 11A, an insulating film 71 obtained by baking a coating film of perhydrosilazane or a composition containing the same on the surface side of the source electrode 6a, the wiring 6e, and the second under-pad wiring 6c. Form. Further, an insulating film 72 made of a silicon oxide film having a thickness of about 500 angstroms to about 15000 angstroms is formed on the surface of the insulating film 71 by a CVD method using TEOS under a temperature condition of about 400 ° C., for example. These insulating films 71 and 72 form a second interlayer insulating film 7.
[0063]
Next, a resist mask RM4 for forming a contact hole, a cutting hole and an opening is formed in the second interlayer insulating film 7 by using a photolithography technique.
[0064]
Next, as shown in FIG. 11B, with respect to the insulating films 71 and 72 constituting the second interlayer insulating film 7, a third portion consisting of contact holes 71a and 72a is formed in a portion corresponding to the drain electrode 6d. Contact hole 8a is formed.
[0065]
At this time, in the anti-static wiring portion, the second interlayer insulating film 7 is to be cut at a portion to be cut of the short-circuit wiring 3b (corresponding to the first, second, and third short-circuit wirings 91, 92, 93). A cutting hole 8b composed of cutting holes 71b and 72b is formed with respect to the insulating films 71 and 72 constituting the structure. Accordingly, the portion to be cut of the short-circuit wiring 3b is exposed.
[0066]
In the film quality inspection region 80, openings 71c and 72c are formed in the insulating films 71 and 72 constituting the second interlayer insulating film 7, and an opening 8c that exposes the conductive film 3c is formed. Then, the resist mask RM4 is removed.
[0067]
Next, as shown in FIG. 11C, an ITO film 9 (Indium Tin Oxide) having a thickness of about 400 angstroms to about 2000 angstroms to form a drain electrode is formed on the surface side of the second interlayer insulating film 7. ) Is formed by sputtering or the like.
[0068]
Next, a resist mask RM5 for patterning the ITO film 9 is formed by using a photolithography technique.
[0069]
Then, the ITO film 9 is patterned using the resist mask RM5. As a result, as shown in FIGS. 6A and 6B, a pixel electrode 9a that is electrically connected to the drain electrode 6d through the third contact hole 8a is formed in the pixel TFT portion. The ITO film 9 is completely removed from the antistatic wiring. In the film quality inspection region 80, the ITO film 9 is completely removed.
[0070]
In the present embodiment, when the ITO film 9 is patterned, a portion to be cut of the short-circuit wiring 3b is cut on the static electricity countermeasure wiring portion side, and each wiring is separated by this cutting portion. Thus, since the short-circuit wiring 3b is cut in the final process of the manufacturing process, it is effective against static electricity generated in many previous processes. That is, each process is performed in a state where the signal wirings 74 and 77 (wiring 6e) are electrically connected by the first shorting wiring 91 (shorting wiring 3b). Therefore, even if static electricity is generated or charges are accumulated on the surface of the insulating substrate, such charges are diffused to the outer peripheral side of the substrate via the first short-circuit wiring 91, so that an excessive current is generated by the data line driving circuit 60 and There is no sudden flow to the scanning line driving circuit 70. Therefore, the data line driving circuit 60 and the scanning line driving circuit 70 can be protected. Further, the second short-circuit wiring 92 (short-circuit wiring 3b) that is electrically connected to each of the scanning lines 20 is used to prevent an excessive current from flowing to the scanning lines 20 unexpectedly. 20 and the screen display area 11 can be protected. Further, excessive current is prevented from suddenly flowing to the data line 30 by using the third short-circuit wiring 93 (short-circuit wiring 3b) electrically connected to each of the data lines 30 (wiring 6e). Therefore, the data line 30, the sample hold circuit, and the screen display area 11 can be protected.
[0071]
Furthermore, in the film quality inspection region 80, the conductive film 3c exposed from the opening 8c is removed, and the film quality inspection insulating film 2c is exposed from the opening 8c. Therefore, thereafter, the film quality inspection of the film quality inspection insulating film 2c and the film quality inspection semiconductor film 1c can be immediately performed through the opening 8c. In addition, since the film quality inspection insulating film 2c and the film quality inspection semiconductor film 1c follow substantially the same history as the gate insulating film 2 and the channel region 1a of the TFT 50, the film quality inspection insulating film 2c and the film quality inspection semiconductor Even when the film 1h is an inspection object, the film quality of the gate insulating film 2 and the channel region of the TFT 50 can be inspected with higher accuracy.
[0072]
Further, since the film quality inspection region 80 is exposed using a process of cutting the electrostatic protection short-circuit wire 6b, the number of processes does not increase. Here, when performing electrostatic protection, the short-circuit wiring 3b is formed at the same time as the scanning line 20 or the like, and the first and second contact holes 4a and 4d are formed in the first interlayer insulating film 4. The cutting hole 4b is formed at the same time, and when the third contact hole 8a is formed in the second interlayer insulating film 7, the cutting hole 8b is formed. Therefore, even when the pixel electrode 9a and the drain region 1e are electrically connected via the drain electrode 6d, the first interlayer insulating film 4 and the second interlayer insulating film are manufactured in the process of manufacturing the TFT. The short-circuit wiring 3b can be exposed and cut from the film 7, and electrostatic protection can be performed with a minimum number of steps.
[0073]
[Other Embodiments]
In the above embodiment, the film quality inspection semiconductor film 1c is formed in the region including the formation region of the opening 8c. However, as shown in FIG. 12, the film quality inspection semiconductor film 1c is located inside the opening 8c. The structure currently formed may be sufficient.
[0074]
In the above embodiment, the present invention is applied to the active matrix substrate used for assembling the electro-optical device. However, when manufacturing the active matrix substrate, the present invention is applied to a test substrate for confirming the process conditions through the test. May be applied.
[0075]
Furthermore, the present invention is not limited to the above-described embodiments, and various modifications can be made within the scope of the gist of the present invention. For example, the present invention can be applied not only to the above-described various liquid crystal display devices but also to electroluminescence and plasm display devices. Furthermore, the present invention can be applied to the case where an SOI (Silicon On Insulator) substrate or an SOS (Silicon On Sapphire) substrate is used.
[0076]
【The invention's effect】
As described above, in the present invention, the film quality inspection region is formed by laminating the film quality inspection semiconductor film and the film quality inspection insulating film in the same layer as the channel region and the gate insulating film of the transistor. If inspection is performed in the film quality inspection region, film quality such as impurity distribution at the interface between the gate insulating film and the channel region of the transistor can be inspected. Here, since the film quality inspection region is exposed from the opening of the inspection region side insulating film in the same layer as the interlayer insulating film, the inspection can be started immediately. There is no need to remove the insulating film or the gate electrode. Therefore, the film quality inspection can be performed quickly. Further, even if it is formed large in the film quality inspection region, it does not affect the transistor characteristics of the transistor. Therefore, the inspection by SIMS can be performed with high accuracy by forming a large film quality inspection region. In addition to the inspection by SIMS, the crystallinity of the semiconductor film for film quality inspection (channel region) can be inspected using Raman scattering analysis or the like.
[Brief description of the drawings]
FIG. 1 is a plan view of an electro-optical device to which the present invention is applied as viewed from a counter substrate side.
2 is a cross-sectional view of the electro-optical device when cut along the line HH ′ of FIG. 1;
3 is a block diagram of an active matrix substrate used in the liquid crystal display panel shown in FIG.
4 is an enlarged plan view showing a corner portion of a pixel portion of the active matrix substrate shown in FIG. 3. FIG.
FIG. 5 is an equivalent circuit diagram of a pixel on the active matrix substrate shown in FIG. 3;
6A and 6B are line AA ′ of the pixel TFT portion of FIG. 4, line BB ′ of the electrostatic static electricity countermeasure portion of FIG. 7, and C of the film quality inspection region of FIG. It is sectional drawing in the -C 'line, and sectional drawing which expands and shows some of them.
7 is a plan view showing a connection structure between a signal wiring and a short-circuit wiring in the active matrix substrate shown in FIG. 3;
8 is a circuit diagram of an electrostatic protection circuit configured on the active matrix substrate shown in FIG. 3;
FIG. 9 is a process cross-sectional view illustrating a method for manufacturing the active matrix substrate shown in FIG. 3;
10 is a process cross-sectional view of each process performed following the process shown in FIG. 9; FIG.
FIG. 11 is a process cross-sectional view of each process performed following the process shown in FIG. 10;
FIG. 12 is a cross-sectional view showing a configuration of a film quality inspection region formed on another active matrix substrate to which the present invention is applied.
[Explanation of symbols]
1 Semiconductor film
1a channel region
1d source area
1e Drain region
1f LDD region
1g LDD region
1h Island-like semiconductor film
1c Semiconductor film for film quality inspection
2 Gate insulation film
2c Insulating film for film quality inspection
3 Gate electrode
3a Gate electrode
3b Short circuit wiring
3c conductive film
4 First interlayer insulating film
4a First contact hole
4b Cutting hole (first cutting hole)
4d second contact hole
4e Contact hole formed in the first interlayer insulating film
5b, 8b Cutting hole
6a Source electrode
6c Second under-pad wiring
6d drain electrode
6e wiring
7 Second interlayer insulating film
8a Third contact hole
8b Cutting hole (second cutting hole)
8c opening
9a Pixel electrode
10 Insulating substrate
11 Screen display area
20 scan lines
30 data lines
32 Counter electrode
39 Liquid crystal layer
40 Liquid crystal sealing area
41 Insulating substrate
45 I / O terminals
47 Vertical conduction material
48 Vertical conduction material
50 TFT
55 Shading film
56 Conductor
57 Light-shielding film
59 Sealing material
60 Data line drive circuit
65 Electrostatic protection circuit
66 Protection resistance
70 Scanning line drive circuit
75 ESD protection circuit
71 Insulating film using polysilazane
71a contact hole
71b contact hole
71c contact hole
72 Insulating film formed by CVD method
72a contact hole
72b Contact hole
73c contact hole
74, 77 Signal wiring
75 capacity line
80 Film quality inspection area
91 First short-circuit wiring
92 Second short-circuit wiring
93 Third short-circuit wiring
100 Counter substrate
200 Active matrix substrate
300 Electro-optical device

Claims (10)

基板上にトランジスタおよび信号配線が形成されたアクティブマトリクス基板において、
前記基板上における前記トランジスタおよび前記信号配線が形成されていない領域の少なくとも一か所に、前記トランジスタのチャネル領域およびゲート絶縁膜とそれぞれ同層の膜質検査用半導体膜および膜質検査用絶縁膜が積層された膜質検査部が形成されてなることを特徴とするアクティブマトリクス基板。In an active matrix substrate in which transistors and signal wirings are formed on a substrate,
A film quality inspection semiconductor film and a film quality inspection insulating film in the same layer as the channel region and the gate insulating film of the transistor are laminated in at least one of the regions where the transistor and the signal wiring are not formed on the substrate. An active matrix substrate characterized in that a film quality inspection section is formed. 請求項１において、前記膜質検査部が形成された膜質検査領域が、前記トランジスタより上層に形成された層間絶縁膜と同層の検査領域側絶縁膜の開口部から露出していることを特徴とするアクティブマトリクス基板。  2. The film quality inspection region in which the film quality inspection portion is formed is exposed from an opening of an inspection region side insulating film in the same layer as the interlayer insulating film formed above the transistor. Active matrix substrate. 請求項１において、前記膜質検査領域は、前記トランジスタのチャネル領域よりも大きな面積を有していることを特徴とするアクティブマトリクス基板。  2. The active matrix substrate according to claim 1, wherein the film quality inspection region has a larger area than a channel region of the transistor. 請求項１又は３のいずれかにおいて、前記膜質検査領域は、１ｍｍ² 以上の面積を有していることを特徴とするアクティブマトリクス基板。4. The active matrix substrate according to claim 1, wherein the film quality inspection region has an area of 1 mm ² or more. 請求項１ないし４のいずれかにおいて、前記膜質検査用半導体膜は、前記開口部の形成領域を含む領域に形成されていることを特徴とするアクティブマトリクス基板。  5. The active matrix substrate according to claim 1, wherein the film quality inspection semiconductor film is formed in a region including a region where the opening is formed. 請求項１ないし４のいずれかにおいて、前記膜質検査用半導体膜は、前記開口部の内側に形成されていることを特徴とするアクティブマトリクス基板。5. The active matrix substrate according to claim 1 , wherein the film quality inspection semiconductor film is formed inside the opening. 請求項１ないし６のいずれかにおいて、前記トラジスタは薄膜トランジスタであり、前記基板上には、当該薄膜トランジスタのゲート電極と同層の走査線、データ線、および該薄膜トランジスタに接続する画素電極が形成されている画像表示領域と、前記走査線および前記データ線に信号出力する走査線駆動回路およびデータ線駆動回路と、該駆動回路に信号を供給する複数の前記信号配線とが形成され、
前記膜質検査領域は、前記基板上における前記画像表示領域、前記走査線駆動回路、前記データ線駆動回路、前記信号配線が形成されていない領域の少なくとも一か所に形成されていることを特徴とするアクティブマトリクス基板。7. The transistor according to claim 1, wherein the transistor is a thin film transistor, and a scanning line and a data line in the same layer as a gate electrode of the thin film transistor and a pixel electrode connected to the thin film transistor are formed on the substrate. An image display area, a scanning line driving circuit and a data line driving circuit for outputting signals to the scanning lines and the data lines, and a plurality of the signal wirings for supplying signals to the driving circuit,
The film quality inspection region is formed in at least one of the image display region, the scanning line driving circuit, the data line driving circuit, and the region where the signal wiring is not formed on the substrate. Active matrix substrate. 請求項７に規定するアクティブマトリクス基板と、対向基板との間に電気光学物質が挟持されていることを特徴とする電気光学装置。  An electro-optical device, wherein an electro-optical material is sandwiched between an active matrix substrate defined in claim 7 and a counter substrate. 請求項１ないし７のいずれかに規定するアクティブマトリクス基板の製造方法において、前記トランジスタのチャネル領域およびゲート絶縁膜を形成する際に前記膜質検査領域とすべき領域に対して前記膜質検査用半導体膜および前記膜質検査用絶縁膜を形成する工程と、
前記トランジスタのゲート電極を形成するとともに前記膜質検査領域にも導電膜を同時に形成する工程と、
所定のマスクを介して不純物を導入して前記トランジスタのソース・ドレイン領域を形成する工程と、
前記ゲート電極の表面側に前記層間絶縁膜を形成するとともに前記検査領域側には前記導電膜の表面側に前記検査領域側絶縁膜を同時に形成する工程と、
前記層間絶縁膜に前記トランジスタに対するコンタクトホールを形成するとともに前記膜質検査領域に前記開口部を同時に形成して前記導電膜を露出させる工程と、
前記開口部を介して前記導電膜をエッチング除去することにより前記開口部から前記膜質検査用絶縁膜を露出させる工程、
とを少なくとも有することを特徴とするアクティブマトリクス基板の製造方法。8. The method of manufacturing an active matrix substrate according to claim 1, wherein the film quality inspection semiconductor film is formed with respect to a region to be the film quality inspection region when the channel region and the gate insulating film of the transistor are formed. And forming the film quality inspection insulating film;
Forming a gate electrode of the transistor and simultaneously forming a conductive film in the film quality inspection region;
A step of introducing impurities through a predetermined mask to form source / drain regions of the transistor;
Forming the interlayer insulating film on the surface side of the gate electrode and simultaneously forming the inspection region side insulating film on the surface side of the conductive film on the inspection region side;
Forming a contact hole for the transistor in the interlayer insulating film and simultaneously forming the opening in the film quality inspection region to expose the conductive film;
Exposing the film quality inspection insulating film from the opening by etching away the conductive film through the opening;
And a method for manufacturing an active matrix substrate. 請求項７に規定するアクティブマトリクス基板の製造方法において、前記薄膜トランジスタのチャネル領域およびゲート絶縁膜を形成する際に前記膜質検査領域とすべき領域に対して前記膜質検査用半導体膜および前記膜質検査用絶縁膜を形成する工程と、
前記走査線および前記データ線の少なくともいずれかの配線同士を電気的に接続するための短絡用配線を前記ゲート電極および前記走査線と同時に形成するとともに前記膜質検査領域にも導電膜を同時形成する工程と、
所定のマスクを介して不純物を導入して前記薄膜トランジスタのソース・ドレイン領域を形成する工程と、
前記ゲート電極および前記走査線の表面側に前記層間絶縁膜を形成するとともに前記検査領域側には前記導電膜の表面側に前記検査領域側絶縁膜を同時に形成する工程と、
前記層間絶縁膜に前記短絡用配線の切断予定部分を露出させる切断用孔を前記薄膜トランジスタに対するコンタクトホールと同時に形成するとともに前記膜質検査領域に前記開口部を同時に形成して前記導電膜を露出させる工程と、
前記切断用孔を介して前記短絡用配線を前記切断予定部分でエッチングにより切断するとともに前記開口部を介して前記導電膜を同時にエッチング除去することにより当該開口部から前記膜質検査用絶縁膜を露出させる工程、
とを少なくとも有することを特徴とするアクティブマトリクス基板の製造方法。8. The method of manufacturing an active matrix substrate as defined in claim 7, wherein the film quality inspection semiconductor film and the film quality inspection for the region to be the film quality inspection region when forming the channel region and the gate insulating film of the thin film transistor. Forming an insulating film;
A short-circuit wiring for electrically connecting at least one of the scanning line and the data line is formed simultaneously with the gate electrode and the scanning line, and a conductive film is simultaneously formed in the film quality inspection region. Process,
A step of introducing impurities through a predetermined mask to form source / drain regions of the thin film transistor;
Forming the interlayer insulating film on the surface side of the gate electrode and the scanning line and simultaneously forming the inspection region side insulating film on the surface side of the conductive film on the inspection region side;
A step of forming a hole for exposing a portion to be cut of the short-circuit wiring in the interlayer insulating film simultaneously with a contact hole for the thin film transistor, and simultaneously forming the opening in the film quality inspection region to expose the conductive film When,
The insulating film for film quality inspection is exposed from the opening by cutting the short-circuit wiring through the cutting hole by etching at the portion to be cut and simultaneously removing the conductive film through the opening. The process of
And a method for manufacturing an active matrix substrate.

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