JP3691601B2 - 半導体メモリのセルフリペア装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリの欠陥メモリセルを検出してリペア(Repair)する回路に係り、特に、パッケージング後にテストで検出された欠陥メモリセルのリペアを一括して行う半導体メモリのセルフリペア(self-repair) 回路に関する。
【０００２】
【従来の技術】
通常、半導体メモリの集積度増加に伴って、欠陥メモリセルを冗長（この分野では“スペア”とも呼ばれる）メモリセルに代えるための冗長回路（或いは“リペア回路”という）がチップコストを節減するために一般的に用いられている。欠陥メモリ（又はビット）セルを検出してスペアメモリセルでリペアするためには、よく知られているように、ウェーハテストか或いはパッケージング後のバーンイン(burn-in) テストなどによってメモリセルアレイ内の欠陥メモリセル（或いは欠陥ビットセル）を検出しなければならない。
【０００３】
大半の半導体メモリのスペアメモリセルは通常(regular) のメモリセルアレイと分離されており、上記のようなテストなどにより通常のメモリセルアレイ内の欠陥が発見されると、この欠陥メモリセルを通常のメモリセルアレイから分離したスペアメモリセルアレイ内のスペアセルに代替する。このように欠陥メモリセルをスペアメモリセルに代替するために一般的なメモリは、ロー(row) スペアメモリセル、カラム(column)スペアメモリセル、そしてロースペアメモリセルを活性化するロー冗長回路、カラムスペアメモリセルを活性化するカラム冗長回路を備える。即ち、汎用の半導体メモリは、特定ビットセルに欠陥が発生した場合にこれを別途のスペアメモリセル（ビットセル）に代えることにより、与えられた全てのアドレスに該当するビットセルを正常に動作させる冗長（リペア）回路が必須的に用いられている。
【０００４】
一般的な半導体メモリに適用されているリペア方法では、ウェーハ上でテストを行って欠陥ビットセルアドレスを検出した後、検出された欠陥アドレスのワードライン又はカラム選択ラインをディスエーブルさせ、一方、スペアセルにおけるスペアワードライン又はスペアカラム選択ラインがエネーブルされるようにヒューズで欠陥アドレスをプログラムする。このような欠陥アドレスのヒューズプログラミングは、欠陥メモリセルのビットに該当するアドレスと関連したヒューズを選択的に切断して、入力されるアドレスとヒューズ切断でプログラムされたアドレスとが一致する場合に、スペアワードライン又はスペアカラム選択ラインをエネーブルさせるものである。欠陥メモリセル（ビットセル）をスペアワードラインとスペアカラム選択ラインのうちいずれかに代替するかは、スペアローメモリセル或いはスペアカラムメモリセルの状態に応じて前もって効率的な方に決定され、ヒューズ切断にはレーザ切断が用いられる。
【０００５】
しかし、上記のリペア方法では、ウェーハテストによって欠陥ビットセルのアドレスを検出した後、その欠陥アドレスに対応するヒューズを切断するようにしているため、ヒューズ切断のための時間や装備が別途に必要になる。そして、パッケージ後ではヒューズ切断が不可能なので、パッケージ後に発生する欠陥メモリセルやバーンイン時に発生する欠陥メモリセルのリペアができないという問題が生じている。
【０００６】
かかる問題点を解決するために、チップにテストプログラム及びセルフリペア装置を搭載して、チップがパワーアップされると同時に欠陥メモリセル（欠陥ビットセル）を検出する組込みセルフテスト(Built-In Self Test ：ＢＩＳＴ) の技術と、検出された欠陥ビットアドレスを別途のメモリ、例えばＳＲＡＭに記憶して欠陥アドレスが入力されるたびに動作する組込みセルフリペア(Built-In Self Repair ：ＢＩＳＲ) の技術などを用いることも可能になってきている。このようなＢＩＳＴ、ＢＩＳＲの手法は、米国で発表された“IEEE Journal of solid state circuit, VOL.27, NO.11, November 1992 ”の第１５２５頁〜第１５３１頁に詳しく記載されている。
【０００７】
しかし、ＢＩＳＴやＢＩＳＲなどの手法は、チップにテストプログラムのためのマイクロプログラム−ＲＯＭが要求されるので別途の工程を必要とし、且つＢＩＳＴ、ＢＩＳＲの回路を設計するための別途のチップ面積を必要とするので、チップエリアオーバヘッド(chip area overhead)が大きくなるという課題がある。
【０００８】
上述以外の冗長技術としては米国特許第4,473,895 号に開示されているようなものもある。この技術は、一般的な冗長構成を保持しながらパッケージ後に発生した単一ビット欠陥を除去することを可能とするために、ＳＲＡＭセルを別途追加し、パッケージ後に電気的ヒューズ切断によって欠陥ビットのアドレスをコーディングしてリペアする。しかし、このような冗長技術でも、ウェーハ上におけるテスト、ヒューズカッティング過程がそのまま残っており、ＳＲＡＭセルと各ＳＲＡＭセルに入力されるアドレスのためのブッシング(Bussing) によって別途のチップ面積が増加するという課題がある。
【０００９】
【発明が解決しようとする課題】
以上のように、メモリ素子の集積度が増加するにつれてテスト時間の減少が重要な課題となり、そしてパッケージング後やバーンイン時の欠陥ビットリペアを解決できる技術が必要となっている。そこで本発明の目的は、第一に、パッケージ完了後に行われるメモリセルテストと同時に欠陥メモリセルをリペアするセルフリペア装置を提供することにある。
【００１０】
第二に、メモリセルテストによってスペアローの容量を超過するローメモリセルの欠陥を検出した場合に、自動的にスペアカラムでリペアする冗長回路を提供することにある。
【００１１】
第三に、ウェーハ上におけるテスト時間及びリペア時間を最小化することができてテストとリペア装備を省略することができるように、パッケージングした半導体メモリの欠陥メモリセルを検出するためのテストとほぼ同時に検出されたメモリセルのリペアを行ない、パッケージングやバーンイン時に発生する欠陥ビットを自動的にリペアするリペア装置を提供することにある。
【００１２】
第四に、多数のスペア回路をもつ半導体メモリにおいて、メモリテスト時に検出された欠陥アドレスを自動的にプログラムする装置を提供することにある。
【００１３】
第五に、メモリテスト時に検出された欠陥アドレスに応じてスペアメモリセルを選択する多数のスペア回路のうち少なくとも１つを自動的に選択し、前記検出された欠陥アドレスを自動的にプログラムして欠陥メモリセルを自動的にリペアする回路を提供することにある。
【００１４】
第六に、多数のスペアロー回路を有する半導体メモリにおいて、メモリテスト時に検出されたロー欠陥アドレスをその多数のスペアロー回路のうち少なくとも１つのスペアロー回路に自動的にプログラムする回路を提供することにある。
【００１５】
第七に、多数のスペアカラム回路を有する半導体メモリにおいて、メモリテスト時に検出されたカラム欠陥アドレスをその多数のスペアカラム回路のうち少なくとも１つのスペアカラム回路に自動的にプログラムする回路を提供することにある。
【００１６】
第八に、スペアロー回路とスペアカラム回路を有する半導体メモリをテストして欠陥メモリセルを検出したときに、スペアローとスペアカラムのどちらにリペアするかを決定する回路を提供することにある。
【００１７】
【課題を解決するための手段】
上記の目的を達成するために本発明は、多数のノーマルメモリセルと多数のスペアメモリセルを備える半導体メモリのセルフリペア装置において、ノーマルメモリセルのアドレス信号を順次供給して欠陥メモリセルを検出し、これに応じた欠陥検出情報及び欠陥アドレス信号を発生する欠陥メモリセル検出手段と、電気的切断可能な多数のヒューズを含み、前記欠陥検出情報の入力と前記欠陥アドレス信号の入力に応答して前記多数のヒューズのうち欠陥メモリセルのアドレスに対応したヒューズを切断して欠陥アドレスを自動的にプログラムするプログラム手段と、を備えることを特徴とする。プログラム手段は、所定のレベルにプリチャージされる第１ノードと、該第１ノードに一端が接続された電気的切断可能な多数のヒューズと、プログラム電圧と前記第１ノードとの間に設けられ、欠陥検出情報の入力に応答して前記第１ノードへプログラム電圧を供給するプログラム電圧供給手段と、前記多数のヒューズの他端とプログラム電圧より低い電源電圧との間に設けられ、欠陥アドレス信号の入力に応答して欠陥アドレスに対応する前記ヒューズを切断する多数のプログラム電流パス手段と、から構成されるものとするとよい。
【００１８】
また、多数のノーマルメモリセルと多数のスペアメモリセルを備える半導体メモリのセルフリペア装置において、ノーマルメモリセルのアドレス信号を順次供給して欠陥メモリセルを検出し、これに応じた欠陥検出情報及び欠陥アドレス信号を発生する欠陥メモリセル検出手段と、電気的切断可能な多数のヒューズを含み、前記欠陥検出情報の入力と前記欠陥アドレス信号の入力に応答して前記多数のヒューズのうち欠陥メモリセルのアドレスに対応したヒューズを切断して欠陥アドレスを自動的にプログラムし、前記欠陥検出情報の抑止後にプログラムした欠陥アドレスが入力されるときに多数のスペアメモリセルのうちその欠陥アドレスに対応したスペアメモリセルに接続されたスペアラインを選択するスペアデコーディング手段と、を備え、ノーマルメモリセルテストと共に欠陥メモリセルのリペア動作を実行することを特徴とする。スペアデコーディング手段は、所定のレベルにプリチャージされる第１ノードと、該第１ノードに一端が接続された電気的切断可能な多数のヒューズと、プログラム電圧と前記第１ノードとの間に設けられ、欠陥検出情報の入力に応答して前記第１ノードへプログラム電圧を供給するプログラム電圧供給手段と、前記多数のヒューズの他端とプログラム電圧より低い電源電圧との間に設けられ、欠陥アドレス信号の入力に応答して欠陥アドレスに対応する前記ヒューズを切断する多数のプログラム電流パス手段と、から構成されるものとするとよい。
【００１９】
或いはまた、多数のノーマルメモリセルと多数のスペアメモリセルを備える半導体メモリのセルフリペア装置において、ノーマルメモリセルのアドレス信号を順次供給して欠陥メモリセルを検出し、これに応じた欠陥検出情報を発生する欠陥メモリセル検出手段と、前記欠陥検出情報とスペア選択信号に応答してリペア制御パルスを発生し、該リペア制御パルスに従い電気的切断可能な多数のヒューズのうち欠陥メモリセルのアドレスに対応したヒューズを切断して欠陥アドレスを自動的にヒューズプログラミングする多数のスペアデコーディング手段と、前記欠陥検出情報に応答して前記多数のスペアデコーディング手段のうちの１つを選択する前記スペア選択信号を発生し、そして前記多数のスペアデコーディング手段からそれぞれ出力される前記リペア制御パルスの活性化に応答して前記スペア選択信号をシフトさせ順次活性化する選択手段と、を備えることを特徴とする。各スペアデコーディング手段は、所定のレベルにプリチャージされる第１ノードと、該第１ノードに一端が接続された多数の電気的切断可能なヒューズと、欠陥検出情報及びスペア選択信号に応じてリペア制御パルスを発生するパルス発生手段と、プログラム電圧と前記第１ノードとの間に設けられ、前記リペア制御パルスに応答して前記第１ノードへプログラム電圧を供給するプログラム電圧供給手段と、前記多数のヒューズの他端とプログラム電圧より低い電源電圧との間に設けられ、欠陥アドレス信号の入力に応じて欠陥アドレスに対応する前記ヒューズを切断する多数のプログラム電流パス手段と、から構成されるものとするとよい。この各スペアデコーディング手段の第１ノードは、スペアメモリセルを活性化するスペアメモリセル選択ラインに接続されるものとしておくとよい。選択手段は、各出力端子が多数のスペアデコーディング手段の各スペア選択信号入力端子に接続され、入力されるフラグパルスをラッチパルス及びリペア制御パルスの入力に応答してシフトするシフトレジスタと、欠陥検出情報に応答して前記フラグパルス及びラッチパルスを発生するパルス発生手段と、から構成されるものとすることができる。この場合、シフトレジスタの最終出力端子から出力されるスペア選択信号の活性化時に応答してリペア不能アラーム信号を発生するアラーム信号発生手段を更に備えるとよい。また、欠陥検出情報に応答してシフトレジスタの全出力をリセットするリセットパルス発生手段を更に備えるとよい。
【００２０】
更にまた、多数のノーマルメモリセルと多数のスペアメモリセルを備える半導体メモリのセルフリペア装置において、ノーマルメモリセルのアドレス信号を順次供給して欠陥メモリセルを検出し、これに応じた欠陥検出情報及び欠陥アドレス信号を発生する欠陥メモリセル検出手段と、前記欠陥検出情報が連続して発生される場合に応答してスペアローモード選択信号の出力からスペアカラムモード選択信号の出力に変更するリペアモード選択手段と、前記欠陥検出情報、前記スペアローモード選択信号、及びスペアロー選択信号に応答してリペアロー制御パルスを発生し、該リペアロー制御パルスに従い電気的切断可能な多数のヒューズのうち欠陥メモリセルのアドレスに対応したヒューズを切断して欠陥アドレスを自動的にプログラムし、前記欠陥検出情報の抑止後にプログラムした欠陥アドレスが入力されるときにこれに対応したスペアワードラインを選択する多数のスペアローデコーダと、前記欠陥検出情報、前記スペアカラムモード選択信号、及びスペアカラム選択信号に応答してリペアカラム制御パルスを発生し、該リペアカラム制御パルスに従い電気的切断可能な多数のヒューズのうち欠陥メモリセルのアドレスに対応したヒューズを切断して欠陥アドレスを自動的にプログラムし、前記欠陥検出情報の抑止後にプログラムした欠陥アドレスが入力されるときにこれに対応したスペアカラム選択ラインを選択する多数のスペアカラムデコーダと、前記欠陥検出情報に応答して前記多数のスペアローデコーダのいずれか（少なくとも１つ）を選択する前記スペアロー選択信号を発生し、前記多数のスペアローデコーダからそれぞれ出力される前記リペアロー制御パルスの活性化に応答して前記スペアロー選択信号をシフトさせ順次活性化するスペアローデコーダ選択手段と、前記欠陥検出情報に応答して前記多数のスペアカラムデコーダのいずれかを選択する前記スペアカラム選択信号を発生し、前記多数のスペアカラムデコーダからそれぞれ出力される前記リペアカラム制御パルスの活性化に応答して前記スペアカラム選択信号をシフトさせ順次活性化するスペアカラムデコーダ選択手段と、を備えることを特徴とする。リペアモード選択手段は、ローアドレスストローブ信号に同期して発生される制御クロックに従って発生した欠陥検出情報をラッチ及びシフトし、シフトエラーパルスを発生するシフトレジスタと、ローアドレスストローブ信号に同期して発生される制御クロックに従って発生した欠陥検出情報と前記シフトエラーパルスとを比較して連続した欠陥カラムアドレスを検出する検出手段と、該検出手段の出力とスペアローデコーダ選択手段及びスペアカラムデコーダ選択手段の各最終出力とを論理演算してスペアローモード選択信号とスペアカラムモード選択信号を選択的に発生するモード選択信号発生手段と、から構成されるものとするとよい。各スペアローデコーダは、所定のレベルにプリチャージされる第１ノードと、該第１ノードに一端が接続された電気的切断可能な多数のヒューズと、欠陥検出情報とスペアロー選択信号及びスペアローモード選択信号に応答してリペアロー制御パルスを発生するパルス発生手段と、プログラム電圧と前記第１ノードとの間に設けられ、前記リペアロー制御パルスに応答して前記第１ノードへプログラム電圧を供給するプログラム電圧供給手段と、前記多数のヒューズの他端とプログラム電圧より低い電源電圧との間に設けられ、欠陥アドレス信号の入力に応じて欠陥アドレスに対応する前記ヒューズを切断するプログラム電流パス手段と、から構成されるものとするとよい。
【００２１】
本発明によれば、半導体メモリのテスト時に欠陥メモリセルが検出されると直ちに、欠陥メモリセル検出手段となる試験装置(Memory tester) からエラーを表すエラーパルスＥＲＲをチップに入力し、該当アドレスに対応したヒューズを電気的に切断してリペアを行う。電気的切断可能なヒューズは一定以上の電流が流れると切れるという原理なので、リペア時だけヒューズを切断させるため、メモリのテスト時に限ってチップ動作電源電圧ＩＶｃｃより一層高い電圧である外部電源電圧ＥＶｃｃが供給されるようにする回路を、スペアロー回路或いはスペアカラム回路内に備えている。本発明によるセルフリペア装置は、メモリテストと同時にリペアを自動的に行うために、テスト時にリペアするスペアワードライン又はスペアカラム選択ラインを選択していなければならない。即ち、１つの欠陥メモリセルに対して多数のスペアワードライン或いはスペアカラム選択ラインのうちいずれか１つが選択されてリペアされなければならない。多数のスペアワードライン及びスペアカラム選択ラインのいずれかを選択するために、シフトレジスタを用いたスペアワードライン選択回路及びスペアカラム選択ライン選択回路を有するリペアモード選択器を更に備え、このリペアモード選択器を用いて欠陥メモリセルをスペアワードラインに代替するか或いはスペアカラム選択ラインに代替するかを決定する。
【００２２】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施形態につき説明する。
【００２３】
図１は、半導体メモリのセルフリペア装置について示したブロック図である。この半導体メモリ１０では、メモリをテストする試験装置１２との間のインタフェース用に３つの信号ラインが接続されている。この３つの信号ラインでそれぞれ伝送される信号は、試験装置１２から半導体メモリ１０へ供給されるリペアエネーブル信号ＲＥ(Repair enable) 及びエラーパルスＥＲＲ(Error pulse) 、そして、半導体メモリ１０から試験装置１２へ提供されるリペア失敗信号ＲＦ(Repair failure)である。従って半導体メモリ１０は、試験装置１２と連動して欠陥メモリセルをリペアするためのこれら３つの信号を入出力するための入出力ターミナル（ピン）を付加しておくとよい。
【００２４】
リペアエネーブル信号ＲＥは、試験装置１２を用いて半導体メモリ１０をテストするときに欠陥メモリセルのリペアも同時に行うことを知らせる信号である。テスト時にリペアエネーブル信号ＲＥが“ロウ”状態を保持するとノーマルなテストだけが行われることになり欠陥メモリセルのリペアは行われないので、欠陥メモリセルをリペアする場合にはリペアエネーブル信号ＲＥを“ハイ”状態にしてテストを実施する。そして試験装置１２から“ハイ”状態のエラーパルスＥＲＲが発生すると、欠陥アドレス該当のワードライン又はカラム選択ラインをスペアワードライン又はスペアカラム選択ラインに代替する。リペア失敗信号ＲＦは、半導体メモリ１０内の全てのスペアワードラインとスペアカラム選択ラインがリペアに用いられた場合に発せられる信号であって、これを試験装置１２へ送ることにより、リペア失敗信号ＲＦが論理“ハイ”になるまでに全てのメモリセルに対するテストが完了していなければ、リペアできないことを識別可能にしてある。
【００２５】
以下の説明においては、上記のように半導体メモリ１０と試験装置１２との間に３つのインタフェースラインを接続した状態で、半導体メモリ１０内のリペアモード選択器１８がスペアローモード選択信号ＰＲＳＥＬを論理“ハイ”に活性化出力して多数のスペアロー回路(Spare Row Circuit：ＳＲＣ) １４ａ〜１４ｎが動作可能な状態におかれており、そして、スペアロー選択器２０とスペアカラム選択器２２はリペアエネーブル信号ＲＥの活性化に応答して最初にスペアロー選択信号ＳＲＯＷ１とスペアカラム選択信号ＳＣＯＬ１を“ハイ”の状態に活性化出力するという状況の下で説明する。尚、この例のスペアロー回路は通常のスペアローデコーダである。
【００２６】
試験装置１２がノーマルメモリセルの欠陥検出動作を開始すると、リペアエネーブル信号ＲＥは論理“ハイ”に活性化されて多数のＳＲＣ１４ａ〜１４ｎ、多数のスペアカラム回路(Spare Column Circuit ：ＳＣＣ) １６ａ〜１６ｎ、リペアモード選択器１８、スペアロー選択器２０、スペアカラム選択器２２へ供給される。このような状態で半導体メモリ１０内のノーマルメモリセルの欠陥が検出されると、試験装置１２からエラーパルスＥＲＲが論理“ハイ”に活性化出力される。このとき、多数のＳＲＣ１４ａ〜１４ｎのうち、リペアモード選択器１８から“ハイ”状態で出力されるスペアローモード選択信号ＰＲＳＥＬ及びスペアロー選択器２０から“ハイ”状態で出力されるスペアロー選択信号ＳＲＯＷ１を入力するＳＲＣ１４ａのみが、リペアエネーブル信号ＲＥとエラーパルスＥＲＲに応じて、試験装置１２から供給される欠陥アドレス信号に対応した欠陥アドレスのヒューズプログラミングを自動的に行う。
【００２７】
この最初のヒューズプログラムが行われるとＳＲＣ１４ａは、ローリペアシフトクロックＰＲＳ１（リペアロー制御パルス）をスペアロー選択器２０へ供給する。スペアロー選択器２０はそのローリペアシフトクロックＰＲＳ１の入力に応答してスペアロー選択信号ＳＲＯＷｉ（ｉは自然数）をシフトさせ、２番目のＳＲＣ１４ｂへ供給するスペアロー選択信号ＳＲＯＷ２を活性化させる。従って、次の欠陥メモリセルが検出された場合にはＳＲＣ１４ｂにより、その欠陥アドレスに対するヒューズプログラミングが自動的に実行される。
【００２８】
このようにして欠陥アドレスに対応のヒューズプログラミングが完了した後に半導体メモリ１０がアクティブモードで動作すると、リペアエネーブル信号ＲＥが“ロウ”状態にディスエーブルとなることにより、欠陥アドレス信号の半導体メモリ１０への入力でＳＲＣ１４ａ〜１４ｎが作動して欠陥アドレス該当のスペアローワードラインが活性化されリペアされる。
【００２９】
もし、リペアモード選択器１８からスペアローモード選択信号ＰＲＳＥＬが非活性化且つスペアカラムモード選択信号ＰＣＳＥＬが活性化で出力されるのであれば、試験装置１２による欠陥メモリセル検出で、その欠陥アドレスはＳＣＣ１６ａ〜１６ｎにより自動的にプログラムされてスペアカラム選択ラインでリペアされる。例えば、スペアカラム選択器２２から出力される多数のＳＣＯＬ１〜ＳＣＯＬｎのうちスペアカラム選択信号ＳＣＯＬ１のみが活性化されたとすれば、ＳＣＣ１６ａだけがリペアエネーブル信号ＲＥとエラーパルスＥＲＲに応じて、試験装置１２から供給される欠陥アドレス信号に対応した欠陥アドレスのヒューズプログラミングを自動的に行う。ヒューズプログラミングが行われたＳＣＣ１６ａからはカラムリペアシフトクロックＰＣＳ１（リペアカラム制御パルス）がスペアカラム選択器２２へ供給され、これに応じるスペアカラム選択器２２はスペアカラム選択信号ＳＣＯＬｉをシフトさせ、２番目のＳＲＣ１６ｂへ供給するスペアカラム選択信号ＳＣＯＬ２を活性化する。従って、次に検出された欠陥メモリセルのアドレスは、ＳＣＣ１６ｂのヒューズプログラミングで自動的に記憶される。このようにして欠陥アドレス対応のヒューズプログラミングが完了した状態で半導体メモリ１０がアクティブモードで動作すると、リペアエネーブル信号ＲＥが論理“ロウ”にディスエーブルされることにより、欠陥アドレス信号の半導体メモリ１０への入力でＳＣＣ１６ａ〜１６ｎが作動し欠陥アドレス該当のスペアカラム選択ラインが活性化されリペアされる。
【００３０】
上記のように動作する多数のＳＲＣ１４ａ〜１４ｎと多数のＳＣＣ１６ａ〜１６ｎのそれぞれは、一定量以上の電流が流れると切断される多数の電気的ヒューズと、欠陥検出情報及び欠陥アドレス信号の入力によって多数の電気的ヒューズのうち欠陥アドレスに対応するヒューズのみを選択的に切断して欠陥アドレスをヒューズプログラミングする手段と、を含む。その詳細構成は図２に示す回路図のようなものである。これは電気的切断ヒューズを使用してウェーハテスト時でも同時に欠陥メモリセルのローリペアが可能となるように構成された回路を示す。
【００３１】
図示の回路は、一端が内部ノードＮ１に共通に接続された多数の電気的ヒューズＦ１〜Ｆ４ｎと、ソースが接地電圧Ｖｓｓに共通に接続され、多数の電気的ヒューズＦ１〜Ｆ４ｎの各他端にドレインがそれぞれ接続され、代替可能な領域のデコードされたローアドレス信号ＤＲＡ１，ＤＲＡ１Ｂ〜ＤＲＡｉ，ＤＲＡｉＢを各ゲートにそれぞれ入力する多数のＮＭＯＳトランジスタＮＭＯＳ１〜ＮＭＯＳ４ｎと、内部電源電圧ＩＶｃｃと内部ノードＮ１との間にチャネルが接続され、プリチャージ制御信号ＰＰＲＥの“ロウ”活性化に応じて内部ノードＮ１を内部電源電圧ＩＶｃｃでプリチャージする第１ＰＭＯＳトランジスタＰＭＯＳ１と、欠陥検出情報の入力に応じて、プリチャージされてスペアワードラインへ接続された内部ノードＮ１にプログラム電圧を供給するプログラム電圧供給部と、から構成される。
【００３２】
プログラム電圧供給部は、試験装置１２から出力されるリペアエネーブル信号ＲＥ、エラーパルス信号ＥＲＲ、多数のスペアローのうち１つのみがリペアされるように指定するスペアロー選択信号ＳＲＯＷｉ、検出された欠陥メモリセルをスペアロー回路で代替するかどうかを知らせるスペアローモード選択信号ＰＲＳＥＬからなる欠陥検出情報を論理演算し、これに応じてスペアローシフトクロックＰＲＳｉを活性化するＮＡＮＤゲート２８と、外部電源電圧ＥＶｃｃと内部ノードＮ１との間に接続され、スペアローシフトクロックＰＲＳｉに応じて内部ノードＮ１へ外部電源電圧ＥＶｃｃつまりプログラム電圧を供給する第２ＰＭＯＳトランジスタＰＭＯＳ２と、で構成されている。
【００３３】
このように構成されたスペアロー回路（或いはスペアローデコーダ）は、欠陥メモリセルの欠陥アドレスプログラミングのために一定量以上の電流が流れると切断される電気的ヒューズと、この電気的ヒューズを切断する回路とが追加される特徴的な構成をもつ。多数の電気的ヒューズＦ１〜Ｆ４ｎは電気的に切断されるものであって、これは図３のような構成をもつ。
【００３４】
図３に示すのは電気的切断ヒューズの一例であり、これは、２つの金属端子Ｍ間に瓶の首状のビットラインポリＢＬＰ（ポリシリコン）を接続した構成をもつ。瓶の首状としたビットラインポリＢＬＰの抵抗容量によって切断電圧が異なってくるので、メモリセルテスト時の外部電源電圧ＥＶｃｃのレベルに応じて抵抗の大きさを決定しておけばよい。尚、ＭＣはメタルコンタクトを意味する。
【００３５】
次に、メモリセルの欠陥を検出するためのテストと同時に検出された欠陥メモリセルを自動的にリペアする動作過程を説明する。テスト時にリペアも行われるように、試験装置１２から出力されるリペアエネーブル信号ＲＥは“ハイ”に活性化される。そして、メモリセルテストによって欠陥メモリセルが検出されると、試験装置１２から出力されるエラーパルスＥＲＲが論理“ハイ”に活性化されて半導体メモリ１０内の各ブロックへ供給される。この際、スペアローとスペアカラムのうちスペアローでリペアする場合、リペアモード選択器１８からスペアローモード選択信号ＰＲＳＥＬが“ハイ”に活性化出力され、リペアを行うように指定されたスペアロー選択器２０からのスペアロー選択信号ＳＲＯＷｉが“ハイ”となる。
【００３６】
このような動作によって欠陥検出情報の全ての信号ＲＥ，ＥＲＲ，ＳＲＯＷｉ，ＰＲＳＥＬが論理“ハイ”になると、外部電源電圧ＥＶｃｃによって動作するＮＡＮＤゲート２８は、論理“ロウ”のローリペアシフトクロックＰＲＳｉとして用いられる信号を第２ＰＭＯＳトランジスタＰＭＯＳ２のゲートへ供給する。つまり、４入力ＮＡＮＤゲート２８に入力される全ての制御信号が論理“ハイ”に活性化されると第２ＰＭＯＳトランジスタＰＭＯＳ２がオンし、内部ノードＮ１のレベルは外部電源電圧ＥＶｃｃのレベルへ上昇する。
【００３７】
一方このとき、多数のＮＭＯＳトランジスタＮＭＯＳ１〜ＮＭＯＳ４ｎのゲートに入力されるデコードされたローアドレス信号ＤＲＡ１，ＤＲＡ１Ｂ〜ＤＲＡｉ，ＤＲＡｉＢのうち、欠陥メモリセルに該当するアドレス信号が論理“ハイ”で入力されることにより、欠陥アドレスに対応するＮＭＯＳトランジスタのみがターンオンする。例えば、ローアドレスＲＡ１〜ＲＡｉが全て“０”のときに選択されるメモリセルが欠陥である場合、多数のＮＭＯＳトランジスタＮＭＯＳ１〜ＮＭＯＳ４ｎのうち、プリデコードにより論理“ハイ”に活性化されたデコードローアドレスＤＲＡ１Ｂ，ＤＲＡ２Ｂ，…，ＤＲＡｉＢをゲートへ入力するＮＭＯＳトランジスタＮＭＯＳ２，ＮＭＯＳ４，…，ＮＭＯＳ４ｎのみがターンオンする。すると、ＰＭＯＳトランジスタＰＭＯＳ２がオンしているので、外部電源電圧ＥＶｃｃから接地電圧Ｖｓｓへの電流パスがターンオンしたＮＭＯＳトランジスタのチャネルを通じて形成されることになり、欠陥アドレスに対応する電気的ヒューズが自動的に切断される。尚、この場合、外部電源電圧ＥＶｃｃから内部電源電圧ＩＶｃｃへの電流パスを遮断するために、第１ＰＭＯＳトランジスタＰＭＯＳ１のゲートへ供給されるプリチャージ制御信号ＰＰＲＥの“ハイ”のレベルは外部電源電圧ＥＶｃｃのレベルとなるようにしておく。
【００３８】
このような動作によって、メモリセルの不良有無をチェックするメモリセルテストで欠陥メモリセルが検出されると同時に、その欠陥アドレスに該当するヒューズが自動的に切断されて欠陥アドレスがプログラムされる。欠陥アドレスに対応するヒューズが自動的にプログラムされて半導体メモリ１０がアクティブ動作するときになると、試験装置１２が分離されてインタフェースラインのリペアエネーブル信号ＲＥが“ロウ”入力される。従って、ＮＡＮＤゲート２８の出力が“ハイ”に非活性化され、第２ＰＭＯＳトランジスタＰＭＯＳ２はターンオフする。そして、スペアロー回路（スペアローデコーダ）の動作によりスペアワードラインが選択されることになるが、その過程は次のようになる。
【００３９】
メモリ装置１０がプリチャージモードへ移行すると、内部ノードＮ１は第１ＰＭＯＳトランジスタＰＭＯＳ１のオンにより内部電源電圧ＩＶｃｃのレベルにプリチャージされる。この状態で、リペアされた欠陥アドレス信号とは違うアドレス信号、即ちノーマルセルのビットを指定するためのアドレス信号が入力されると、並列接続された多数のＮＭＯＳトランジスタＮＭＯＳ１〜ＮＭＯＳ４ｎのうちの切断されていないヒューズに接続されたＮＭＯＳトランジスタがターンオンすることにより、内部ノードＮ１が“ロウ”とされ、スペアワードラインドライバ（図示せず）をエネーブルさせるロー冗長エネーブル信号ＰＲＲＥが“ロウ”になる。従って、スペアワードラインドライバはエネーブルされず、スペアワードラインが選択されることはない。
【００４０】
一方、多数のヒューズＦ１〜Ｆ４ｎのうちの切断されたヒューズに対応する欠陥アドレス信号が入力されると、該入力アドレスに対応するヒューズが全て切断された状態にあるので、内部ノードＮ１は第１ＰＭＯＳトランジスタＰＭＯＳ１によってプリチャージされた“ハイ”状態を維持する。これによってロー冗長エネーブル信号ＰＲＲＥが“ハイ”になり、ノーマルメモリセルアレイの欠陥メモリセルをもつノーマルワードラインがディスエーブルされると共にこれに対応したスペアワードラインがエネーブルされる。
【００４１】
図２のように構成されたスペアロー回路１４が図１のように多数ある場合、欠陥メモリセルの検出時に多数のスペアロー回路の中から１つが選択されて当該スペアロー回路内のヒューズが切断されることにより、欠陥アドレスに対応したヒューズプログラミングが実施さる。そして、試験装置１２から出力されるエラーパルスＥＲＲの“ハイ”に応じて、欠陥メモリセルに該当するプリデコードされたローアドレスをゲートに入力するＮＭＯＳトランジスタのドレインに接続されたヒューズが切断された後、その次のメモリセルの動作をテストする前に他のスペアロー回路が選択される。このとき、一度選択されてリペアに用いられたスペアロー回路はテストが完了するまで再選択されないようになっている。このようなスペアロー回路の選択は、図１に示したスペアロー選択器２０の動作によって実行されるが、その構成を図４に示す。即ち図４はスペアロー選択器の詳細図であり、これは多数のスペアローデコーダのうちの１つを選択するための回路である。
【００４２】
図４に示すのは、多数のフリップフロップ３４〜３８ｎを縦列接続して構成したＮステージのシフトレジスタによって、Ｎ個のスペアロー回路を選択するためのＮ個のスペアロー選択信号ＳＲＯＷｉを発生する構成例である。シフトレジスタを構成する多数のフリップフロップ３４〜３８ｎの各出力ノードから発生するスペアロー選択信号ＳＲＯＷｉは、試験装置１２のテスト進行につれて１つずつ順に“ハイ”活性化される。そして、“ハイ”に活性化されたスペアロー選択信号ＳＲＯＷｉを受けたスペアロー回路が欠陥アドレスをヒューズプログラミングしてスペアローリペアの動作を行う。図５には、この回路の動作を説明するための動作タイミング図を示してある。
【００４３】
試験装置１２から出力されるリペアエネーブル信号ＲＥが図５のように“ハイ”に活性化されると、リセットパルス発生器ＲＰＧ、フラグパルス発生器ＦＰＧ、及びローラッチパルス発生器ＲＬＰＧへそれぞれ供給される。
【００４４】
リセットパルス発生器ＲＰＧは、リペアエネーブル信号ＲＥの“ハイ”に応答して図５のような“ハイ”状態のリセットパルスＳＲＰを発生し、多数のＮＭＯＳトランジスタＮＭＯＳ５〜ＮＭＯＳ７ｎのゲートに供給する。これらＮＭＯＳトランジスタＮＭＯＳ５〜ＮＭＯＳ７ｎの各ソースは接地電圧Ｖｓｓへつながれており、各ドレインはそれぞれ多数のフリップフロップ３４〜３８ｎの出力端子と図１に示した多数のスペアロー回路１４ａ〜１４ｎの入力端子との間を接続するラインに接続されている。従って、リセットパルス発生器ＲＰＧからリセットパルスＳＲＰが発生するとＮＭＯＳトランジスタＮＭＯＳ５〜ＮＭＯＳ７ｎがターンオンすることにより、全てのフリップフロップ３４〜３８ｎの出力が“ロウ”にリセットされる。即ち、全てのスペアロー選択信号ＳＲＯＷｉが“ロウ”になっていずれのスペアロー回路も選択されていない状態になる。
【００４５】
フラグパルス発生器ＦＰＧは、リペアエネーブル信号ＲＥの“ハイ”に応答して図５のような“ハイ”状態のフラグパルスＳＦＰを発生する。このフラグパルスＳＦＰはシフトレジスタの最初のフリップフロップ３４の遅延端子Ｄに供給される“ハイ”情報であり、ローリペアシフトクロックＰＲＳ（図４及び図６）の発生ごとに次段へ１ずつシフトされ、多数のスペアロー選択信号ＳＲＯＷｉのうちの１つの状態を論理“ハイ”に活性化する情報として用いられる。
【００４６】
ローラッチパルス発生器ＲＬＰＧは、リペアエネーブル信号ＲＥの“ハイ”に応答して図５のような周期を有する“ハイ”状態のローラッチパルスＲＬＰを発生する。
【００４７】
これら３つのパルスはリペアエネーブル信号ＲＥの立ち上がりエッジを基にして発生されるが、各パルスの遅延及び幅は後述する図７〜図１０でより詳しく説明する。
【００４８】
ローラッチパルス発生器ＲＬＰＧから図５のように発生するローラッチパルスＲＬＰは、ＮＯＲゲート３０の一入力として提供される。このＮＯＲゲート３０の他の入力はローリペアシフトクロックＰＲＳで、出力はインバータ３２を介してシフトレジスタの最初のフリップフロップ３４のクロック端子ＣＬＫへ印加される。従って、試験装置１２からリペアエネーブル信号ＲＥが“ハイ”活性化出力されると、まず最初に、一番目のフリップフロップ３４が図５のように発生するフラグパルスＳＦＰをローラッチパルスＲＬＰに従ってラッチすることにより、スペアロー選択信号ＳＲＯＷ１が“ハイ”に活性化される。
【００４９】
スペアロー選択信号ＳＲＯＷ１によって図２のスペアロー回路１４ａが動作してリペアを行うことになるとローリペアシフトクロックＰＲＳ１が発生し、このローリペアシフトクロックＰＲＳ１は“ロウ”アクティブなので、これに応じてローリペアシフトクロックＰＲＳが遷移する（図６参照）ことにより、フリップフロップ３４が出力しているフラグパルスＳＦＰは次段のフリップフロップ３６へシフトされる。このようなシフト動作がローリペアシフトクロックＰＲＳｉの活性化ごとに次段へ進んでいく。つまり、多数のスペアロー選択信号ＳＲＯＷ１〜ＳＲＯＷｎは、スペアローリペアが行われたことを知らせるローリペアシフトクロックＰＲＳがシフトレジスタのクロックとして入力され、これに応じてフラグパルスＳＦＰがシフトされていくことにより、順次発生する。そして、スペアロー選択信号ＳＲＯＷｉのシフトが進んで最終のフリップフロップ３８ｎの出力が“ハイ”に変化すると、該フリップフロップ３８ｎの出力端子に接続されたラッチ回路がそれをラッチし、ローリペア失敗信号ＰＲＲＦを“ハイ”状態で発生する。
【００５０】
このローリペア失敗信号ＰＲＲＦを発生するラッチ回路は、転送ゲートとインバータを用いて構成される。フリップフロップ３８ｎと“ロウ”の初期状態とされる内部ノードＮ２との間に転送ゲートＴＧが接続され、該転送ゲートＴＧのＰＭＯＳトランジスタのゲートを内部ノードＮ２で制御すると共に転送ゲートＴＧのＮＭＯＳトランジスタのゲートを内部ノードＮ２に接続したインバータ３２ａにより制御している。従って転送ゲートＴＧは、内部ノードＮ２が初期状態にあればフリップフロップ３８ｎの出力を内部ノードＮ２へ転送することができる。内部ノードＮ２には対向並列接続の２つのインバータからなるラッチ３９が接続されており、そしてラッチ３９の出力ノードＮ３にインバー３２ｃが接続されている。
【００５１】
このような構成をもつラッチ回路は、最終フリップフロップ３８ｎの出力が“ハイ”になるとこれを受けてローリペア失敗信号ＰＲＲＦを“ハイ”出力するので、これにより全てのスペアロー回路１４ａ〜１４ｎが選択されてリペアに使用されたことを知ることができる。即ち、ローリペア失敗信号ＰＲＲＦが“ハイ”出力されると、それ以上ローリペアができないことを意味する。そして、ローリペア失敗信号ＰＲＲＦが一旦“ハイ”出力されると、内部ノードＮ２の論理“ハイ”により転送ゲートＴＧが閉じるので、ラッチ３９によりその状態が維持されることになる。またこのとき、全てのスペアロー選択信号ＳＲＯＷｉが論理“ロウ”になって更なるスペアローリペアは無くなる。
【００５２】
図４のようなスペアロー選択器２０の構成によって、多数の欠陥メモリセルのロー性欠陥のために設けられた多数のスペアロー回路１４ａ〜１４ｎを順次選択し、欠陥アドレスを自動的にプログラムしてリペアできることが分かる。
【００５３】
図６の回路はローリペアシフトクロックＲＰＳを発生する回路で、多数のスペアロー回路１４ａ〜１４ｎからそれぞれ発生するローリペアシフトクロックＰＲＳｉ（ＰＲＳ１，ＰＲＳ２，…，ＰＲＳｎ）をＮＡＮＤ演算するＮＡＮＤゲート４０と、このＮＡＮＤゲート４０の出力を遅延する遅延器４２と、から構成されている。これにより、いずれかのスペアロー回路内のＮＡＮＤゲート２８の出力が論理“ロウ”になると、図４のシフトレジスタのシフトクロックを供給可能であることが分かる。
【００５４】
図７は、リセットパルス発生器ＲＰＧの回路図である。このリセットパルス発生器ＲＰＧは、リペアエネーブル信号ＲＥの“ハイ”遷移を遅延する遅延器４４と、遅延器４４の出力及びリペアエネーブル信号ＲＥを論理演算するＮＡＮＤゲート４６と、ＮＡＮＤゲート４６に直列接続されたインバータ４８と、から構成される。この回路に対し図５のように“ハイ”に活性化されるリペアエネーブル信号ＲＥが入力されると、ＮＡＮＤゲート４６は遅延器４４の遅延時間ＴＤ１だけ“ロウ”の信号をインバータ４８へ供給する。その後リペアエネーブル信号ＲＥの“ハイ”活性化状態が時間ＴＤ１以上持続するとＮＡＮＤゲート４６は“ハイ”の信号を出力し、これにより図５のようなリセットパルスＳＲＰが発生する。このようなリセットパルスＳＲＰの周期ＴＤ１は、ＮＭＯＳトランジスタＮＭＯＳ５〜ＮＭＯＳ７ｎが充分にオンするように設定ていおく。
【００５５】
図８は、フラグパルス発生器ＦＰＧの回路図である。このフラグパルス発生器ＦＰＧは、リペアエネーブル信号ＲＥを遅延するための直列接続された２つの遅延器５０，５２と、遅延器５０の出力及び遅延器５２の出力を論理演算してフラグパルスＳＦＰを発生するＮＡＮＤゲート５４及びインバータ５６と、から構成されている。このフラグパルス発生器ＦＰＧに対し図５及び図９のように“ハイ”に活性化されるリペアエネーブル信号ＲＥが入力されると、遅延器５０に設定された遅延時間ＴＤ２及び遅延器５２に設定された遅延時間ＴＤ３に従って、ＮＡＮＤゲート５４は遅延器５２の遅延時間に対応する周期だけ論理“ロウ”の信号を発生する。このＮＡＮＤゲート５４の出力がインバータ５６によって反転されることにより、図５及び図９のように時間ＴＤ３だけ“ハイ”状態を有するフラグパルスＳＦＰが発生され、これがシフトレジスタによってシフトされて多数のスペアロー回路のうち１つを選択する信号として用いられる。遅延器５０の遅延時間ＴＤ２は、図７に示した遅延器４４の遅延時間ＴＤ１よりも長く設定され、必ずリセットパルスＳＲＰが発生してから充分な時間を保った後にフラグパルスＳＦＰが発生するようになっている。
【００５６】
図１０は、ラッチパルス発生器ＲＬＰＧの回路図で、その全体的構成は図８のフラグパルス発生回路ＦＰＧの構成と同様になっている。但し、遅延器５８に設定された遅延時間ＴＤ４は図８の遅延器５０の遅延時間より長く設定され、必ずフラグパルスＳＦＰが発生してから充分な時間を保った後にローラッチパルスＲＬＰやカラムラッチパルスＣＬＰが発生するようになっている。
【００５７】
図７、図８、図１０に示された各パルス発生器はリペアエネーブル信号ＲＥの活性化に応答して動作するものであって、これら同様の構成の回路が後述の図１５に示す回路でも用いられる。
【００５８】
図１１に示すのは、スペアカラム回路、ＳＣＣ１６ａ〜ＳＣＣ１６ｎの回路図であり、これは電気的切断ヒューズを使用してウェーハテストでも同時に欠陥メモリセルのカラムリペアが可能となるように構成された回路である。図示のように、多数のカラムヒューズ回路(Column fuse circuit：ＣＡＦ）８８〜９２ｎが備えられている。各ＣＡＦ８８〜９２ｎは電気的に切断可能なカラムアドレスプログラム用のヒューズを持っており、これらＣＡＦ８８〜９２ｎ内のヒューズは、カラムアドレスプログラム電圧供給部から供給されるプログラム電圧によって電気的に切断される。
【００５９】
カラムアドレスプログラム電圧供給部は、試験装置１２から出力されるリペアエネーブル信号ＲＥ及びエラーパルスＥＲＲ、そして、多数のスペアカラム選択ラインの中からいずれかをリペア用に指定するスペアカラム選択信号ＳＣＯＬｉ、欠陥メモリセルをスペアカラム回路に代替するかどうかを知らせるスペアカラムモード選択信号ＰＣＳＥＬの欠陥検出情報を論理演算し、スペアカラムシフトクロックＰＣＳｉを活性化するＮＡＮＤゲート６６と、そのスペアカラムシフトクロックＰＣＳｉに応答してＣＡＦ８８〜９２ｎへ外部電源電圧ＥＶｃｃつまりプログラム電圧を供給する第３ＰＭＯＳトランジスタＰＭＯＳ３と、を備える。このカラムアドレスプログラム電圧供給部の動作によってＣＡＦ８８〜９２ｎ内のヒューズを自動的に切断する構成を除いたその他のカラム冗長回路の部分は、米国特許第4,829,480 号に開示のものと同様である。
【００６０】
図１２は、ＣＡＦ８８〜９２ｎの詳細回路図である。各ＣＡＦ８８〜９２ｎは、一端がノードＣに接続され、デコードされた１つのカラムアドレス信号ＣＡｊ，ＣＡｊＢ（ｊは自然数）に対応するヒューズＦ５，Ｆ６と、カラムアドレス信号ＣＡｊ及び相補カラムアドレス信号ＣＡｊＢの各入力ノードと各ヒューズＦ５，Ｆ６の他端との間に接続された各転送ゲートＴＧ２，ＴＧ３と、から構成されている。転送ゲートＴＧ２，ＴＧ３のＮＭＯＳトランジスタのゲートは図１１の内部ノードＢに接続され、ＰＭＯＳトランジスタのゲートはノードＡに接続されている。
【００６１】
図１１〜図１３を参照してＳＣＣ（スペアカラム回路）の動作を説明する。図１３は、ＳＣＣ１６ａ〜１６ｎの動作を説明するための動作タイミング図である。
【００６２】
図１３に示すように、リペアエネーブル信号ＲＥ、エラーパルスＥＲＲ、スペアカラム選択信号ＳＣＯＬｉ、及びリペアモード選択器１８からのカラムモード選択信号ＰＣＳＥＬが全て“ハイ”になると、ＮＡＮＤゲート６６の出力は“ロウ”に活性化される。このＮＡＮＤゲート６６から出力される“ロウ”の信号はカラムリペアシフトクロックＰＣＳｉであって、第３ＰＭＯＳトランジスタＰＭＯＳ３のゲートに入力されると共にインバータ６８へ入力される。これにより第３ＰＭＯＳトランジスタＰＭＯＳ３が、ヒューズプログラム電圧＝外部電源電圧ＥＶｃｃをドレインに接続されたＣＡＦ８８〜９２ｎの各ノードＣへ図１３のように供給する。一方、インバータ６８の出力“ハイ”がＮＭＯＳトランジスタ７２のゲートへ供給されるので、エラーパルスＥＲＲによってリペアモード選択器１８がスペアカラムノード選択信号ＰＣＳＥＬを“ハイ”の状態に活性化した状態で欠陥検出情報があれば、ＮＭＯＳトランジスタ７２がターンオンすることになる。ＮＭＯＳトランジスタ７２がターンオンすると、該トランジスタのドレインに接続された電気的ヒューズのメインヒューズ７０に外部電源電圧ＥＶｃｃによる高電流が流れ切断される。このメインヒューズ７０も図３のような構成をもつ。メインヒューズ７０が切断されると図１３に示すように、内部ノードＢは論理“ハイ”、内部ノードＡは論理“ロウ”になり、図１２のように構成されたＣＡＦ８８〜９２ｎの転送ゲートＴＧ２，ＴＧ３がターンオンする。
【００６３】
この状態で欠陥メモリセル該当のデコードされたカラムアドレス信号ＣＡ１，ＣＡ１Ｂ，…, ＣＡｊ，ＣＡｊＢが入力されると、図１２のように構成されたＣＡＦ８８〜９２ｎ内のヒューズＦ５，Ｆ６のうち欠陥カラムアドレスに対応するヒューズが切断される。例えば、カラムアドレス信号ＣＡ１，ＣＡ２，…, ＣＡｊが欠陥アドレスである場合には、ＣＡＦ８８〜９２ｎ内のヒューズＦ６が切断される。即ち、この場合の欠陥カラムアドレスの相補アドレス信号ＣＡ１Ｂ，ＣＡ２Ｂ，…, ＣＡｊＢは論理“ロウ”のレベルで入力されるので、ノードＣの外部電源電圧ＥＶｃｃによる高電流がヒューズＦ６及び転送ゲートＴＧ３を介して“ロウ”レベルのカラムアドレス信号側へ流れるためである。このようにして、メモリセルの不良有無をチェックするメモリセルテストと同時に欠陥メモリセルのカラムアドレスが検出されると、その欠陥カラムアドレスに該当するヒューズが自動的に切断されて欠陥アドレスがプログラムされる。
【００６４】
この場合、テスト時にカラムアドレス信号ＣＡ１，ＣＡ１Ｂ，…, ＣＡｊ，ＣＡｊＢの“ハイ”レベルが内部電源電圧ＩＶｃｃのレベルであれば、内部ノードＣへ供給される外部電源電圧ＥＶｃｃとの電圧差による電流が当該“ハイ”レベルのデコードカラムアドレス信号ＣＡ１，ＣＡ１Ｂ，…，ＣＡｊ，ＣＡｊＢが入力されるアドレスターミナル側へ流れることになる。従って、テスト時及びリペアモードの場合、カラムアドレス信号ＣＡ１，ＣＡ１Ｂ，…，ＣＡｊ，ＣＡｊＢの“ハイ”を外部供給電圧ＥＶｃｃのレベルとしなければならない。これは、図１４に示すリペアカラムアドレス発生器によって実行される。この回路はスペアカラム回路に含めるようにしておいてよい。
【００６５】
図１４を参照すると、カラムアドレスバッファから２つのパス（信号経路）が形成されていることが分かる。ノーマルアクティブ動作時つまりリペアエネーブル信号ＲＥが“ロウ”である場合は、カラムアドレスバッファから出力されるカラムアドレス信号ＣＡｊ（又はＣＡｊＢ）は転送ゲートＴＧ４を介してＣＡＦ８８〜９２ｎ内の転送ゲートＴＧ２，ＴＧ３へ供給される。一方、リペアエネーブル信号ＲＥが“ハイ”で供給されるリペアモード時には、カラムアドレスバッファの出力はレベルシフタ９８によって内部電源電圧ＩＶｃｃのレベルから外部供給電圧ＥＶｃｃのレベルに変換され、転送ゲートＴＧ５へ入力される。転送ゲートＴＧ５は、試験装置１２から図１３のように出力されるエラーパルスＥＲＲに応じてインバータ１０４，１０６からなるラッチへ転送を行う。このようにエラーパルスＥＲＲによってカラムアドレス信号ＣＡｊ，ＣＡｊＢをラッチ回路へ伝送する理由は、無効アドレス(Invalid address) が入力されるのを防止するためである。ラッチ１０４，１０６に入ったカラムアドレスは反転ラッチされ、その反転したカラムアドレス信号ＣＡｊ（又はＣＡｊＢ）が転送ゲートＴＧ６へ入力される。転送ゲートＴＧ６は、リペアエネーブル信号ＲＥの“ハイ”に従って転送を行いＣＡＦ８８〜９２ｎへカラムアドレス信号を供給する。尚、各インバータは外部電源電圧ＥＶｃｃを動作電源とする。
【００６６】
従って、図１２及び図１４に示す回路構成によって図１１のＳＣＣ１６ａ〜１６ｎは、試験装置１２からエラーパルスＥＲＲが図１３のように発生するときに、欠陥メモリセルに該当のカラムアドレス信号ＣＡｊ，ＣＡｊＢに従って対応するヒューズを切断し、欠陥メモリセルのカラムアドレスをヒューズプログラミングする。
【００６７】
上記動作によって欠陥メモリセルのカラムアドレスがプログラミングされた状態でチップがアクティブ動作する際には、リペアエネーブル信号ＲＥが“ロウ”なので、ＮＡＮＤゲート６６は“ハイ”を出力して第３ＰＭＯＳトランジスタＰＭＯＳ３をターンオフとし、インバータ６８の出力が“ロウ”になるのでＮＭＯＳトランジスタ７２はターンオフとなる。このとき、メインヒューズ７０が切断されていなければ、即ちカラムリペアを行わないＳＣＣの場合、ＮＭＯＳトランジスタ７２のドレインノードがメインヒューズ７０によって“ハイ”を維持するので、ノードＡとノードＢはそれぞれ“ハイ”と“ロウ”のレベルとなる。従って、ＮＡＮＤゲート９４にドレインの接続されたプルダウントランジスタＰＤＮがターンオンし、ＮＡＮＤゲート９４は“ハイ”、インバータ９６は論理“ロウ”をそれぞれ出力することになり、そのスペアカラム冗長エネーブル信号ＰＣＲＥの“ロウ”に従いスペアカラム選択ラインを活性化する信号が“ロウ”状態に維持されてスペアカラムはエネーブルされない。
【００６８】
一方、メインヒューズ７０が切断され、ＣＡＦ８８〜９２ｎのアドレスプログラミングヒューズＦ５，Ｆ６が欠陥カラムアドレスに対応して切断されている場合、ＮＭＯＳトランジスタ７２のドレインノードのレベルは“ロウ”状態に遷移する。このときにＮＭＯＳトランジスタ７２のドレインノードのレベルが“ロウ”に遷移するのは、デコードされたローアドレスＤＲＡｉ，ＤＲＡｊの情報によって活性化されるリセット信号ＲＥＳＥＴが論理“ハイ”になるためである。従って、内部ノードＢは論理“ハイ”、内部ノードＡは論理“ロウ”になってカラムアドレス信号ＣＡｊ，ＣＡｊＢがＮＡＮＤゲート９４の入力として伝達される。これにより、ヒューズ切断でコーディングされたカラムアドレスと入力カラムアドレス信号とが一致する場合にはＮＡＮＤゲート９４の全入力が論理“ロウ”になり、スペアカラム冗長エネーブル信号ＰＣＲＥの論理“ハイ”でスペアカラム選択ラインはエネーブルされ且つノーマルカラム選択ラインはディスエーブルされる。
【００６９】
図１１〜図１４のような回路構成からなるスペアカラム回路（スペアカラムデコーダ）が図１のように多数個ある場合、欠陥メモリセルの検出時に多数のスペアカラム回路のうちの１つが選択されて当該スペアカラム回路内のヒューズが切断され、欠陥アドレスに対応するヒューズプログラミングが実施される。そして、試験装置１２から出力されるエラーパルスＥＲＲが論理“ハイ”で入力されて欠陥メモリセル該当の欠陥アドレス、即ちデコードされたカラムアドレスを入力するヒューズの切断が完了した後、次のメモリセルの不良有無のテストを始める前には他のスペアカラム回路が選択されなければならない。また、一度選択されてリペアに用いられたスペアカラム回路は、テストが完了するまで再選択されてはならない。このようなスペアカラム回路の選択制御は、図１に示したスペアカラム選択器２２の動作によって実行され、その構成を図１５に示す。即ち、図１５はスペアカラム選択器２２の回路図であり、これは多数のスペアカラムデコーダのうち１つを選択するための回路である。
【００７０】
この図１５に示すスペアカラム選択器の構成及びその動作は図４に示したスペアロー選択器とほぼ同じであるが、図４との混同を避けるためにその参照符号だけは変えて表記してある。例えば図１５中のカラムラッチパルス発生器ＣＬＰＧは図１０同様の構成を有し、リペアカラムシフトクロックＰＣＳは図４中のローリペアシフトクロックＰＲＳと同様の機能をもつもので、図１１のＮＡＮＤゲート６６から出力されるリペアカラムシフトクロックＰＣＳｉをの図１６のような構成によって論理演算して発生するものである。
【００７１】
その動作は、図４の回路の動作説明と図１７の動作タイミング図を参照することにより容易に理解することができる。即ち、まずリセットパルスＳＲＰの発生によってスペアカラム選択信号ＳＣＯＬｉを全て“ロウ”状態にリセットする。そして、“ハイ”のフラグパルスＳＦＰがカラムラッチパルス信号ＣＬＰに従い入力されてスペアカラム選択信号ＳＣＯＬ１が活性化し、以後、リペアカラムシフトクロックＰＣＳによってシフトが行われることでスペアカラム選択信号ＳＣＯＬｉが１つずつ順次活性化されていく。最終のスペアカラム選択信号ＳＣＯＬｎが論理“ハイ”になると、図示を省略した図４同様のラッチ回路によってカラムリペア失敗信号ＰＣＲＦが活性化され、図１のＮＡＮＤゲート２４へ供給される。
【００７２】
図１に示したＮＡＮＤゲート２４は、カラムリペア失敗信号ＰＣＲＦとローリペア失敗信号ＰＲＲＦの両者が論理“ハイ”になるまでにセルアレイの全てのビットに対するテストが完了しなければ、これ以上代替するスペアワードラインやスペアカラム選択ラインがないことを表すリペア失敗信号ＲＦを試験装置１２へ出力してリペア不可能を知らせる。
【００７３】
上述したようにこの実施形態のセルフリペア装置は、メモリセルテスト中に特定ビットの欠陥が検出された場合、これをスペアワードラインで代替するかスペアカラム選択ラインで代替するかを即座に判断するリペアモード選択器１８を備えている。このようなリペアモード選択器１８は、基本的にローラインつまりワードラインを優先的にリペアするが、カラムで連続的に２つの欠陥ビットがあった場合にはスペアカラムへ代替するように動作する。その構成は図１８に示すようになっている。即ち、図１８はリペアモード選択器１８の回路図であり、これは図１に示したリペアモード選択器の一例である。
【００７４】
この回路は、ローアドレスストローブ信号ＲＡＳＢ（＝バーＲＡＳ）に同期して発生するクロックＰＲによって試験装置１２から発生したエラーパルスＥＲＲをラッチ及びシフトしてシフトエラーパルスＥＲＲＦを発生するシフトレジスタと、エラーパルスＥＲＲとシフトエラーパルスＥＲＲＦとを比較して欠陥カラムアドレスの連続状態を検出する検出器と、該検出器の出力とカラムリペア失敗信号ＰＣＲＦ及びローリペア失敗信号ＰＰＲＦとを論理演算し、スペアローモード選択信号ＰＲＳＥＬとスペアカラムモード選択信号ＰＣＳＥＬを選択的に発生するモード選択信号発生器と、から構成される。図１８において、インバータ１２２、転送ゲートＴＧ７，ＴＧ８、インバータ１２４，１２６からなるラッチ及びインバータ１２８，１３０からなるラッチの構成がシフトレジスタに相当し、ＮＡＮＤゲート１３２が検出器に相当し、ＮＯＲゲート１３６，１４０及びインバータ１３４，１３８，１４２がモード選択信号発生器に相当する。
【００７５】
図１９はリペアモード選択器１８の動作を説明するためのタイミング図である。図示のようにローアドレスが変化する状態で試験装置１２からエラーパルスＥＲＲが発生すると、該エラーパルスＥＲＲはローアドレスストローブ信号ＲＡＳＢに同期したクロックＰＲに従いインバータ１２４，１２６からなるラッチに貯蔵される。次いで、同じカラムアドレスのメモリセルから連続的に欠陥が検出されてエラーパルスＥＲＲが連続的に発生するとき、先にインバータ１２４，１２６からなるラッチに貯蔵されたエラーパルスＥＲＲは、転送ゲートＴＧ８を介してインバータ１２８，１３０からなる次のラッチにシフトされ、シフトエラーパルスＥＲＲＦとして貯蔵されている。従って、エラーパルスＥＲＲ及びシフトエラーパルスＥＲＲＦを入力するＮＡＮＤゲート１３２の出力は論理“ロウ”になり、これに従ってインバータ１４２から出力されるスペアカラムモード選択信号ＰＣＳＥＬが論理“ハイ”に活性化される。即ち、連続してカラム方向に２以上のビット欠陥がある場合にはスペアカラム選択ラインによって代替し、カラム方向に連続した２以上のビット欠陥でなければスペアワードラインによって代替するようにしている。本実施形態の回路の場合、カラム方向にテストを行うようにすることで、リペア時モードのテストパターンをマーチパターン(March Pattern) にする。
【００７６】
このように構成されたリペアモード選択器１８は、ローメモリセルの欠陥を優先的にリペアするが、スペアワードラインが全て用いられると、即ちローリペア失敗信号ＰＲＲＦが論理“ハイ”になると、選択対象のスペアロー回路の無い満杯状態を示すので、スペアカラムモード選択信号ＰＣＳＥＬを“ハイ”としてカラムリペア動作を実行すべくスペアカラム選択ラインによるリペアを行う。但し、カラムで連続欠陥があった場合には、スペアローモード選択信号ＰＲＳＥＬが論理“ハイ”でも論理“ロウ”でもカラムリペアを行う。また、スペアカラムデコーダが全て用いられた場合、即ちカラムリペア失敗信号ＰＣＲＦが“ハイ”の場合であっても、スペアローモード選択信号ＰＲＳＥＬが“ロウ”を維持していれば、欠陥がカラムによるものであってもローによって引き続きリペアを実施する。このように、メモリテストによって検出された欠陥メモリセルのロー或いはカラム状態に従ってリペアローモード、リペアカラムモードが自動的に実行される。
【００７７】
【発明の効果】
本発明によれば、パッケージング後のバーンインテストで検出されるメモリセルのビット性欠陥に適応してスペアロー回路、スペアカラム回路内のヒューズを電気的に自動プログラムし、スペアメモリセルのスペアロー或いはスペアカラムで即時リペアすることが可能になる。従って、冗長を迅速に行えるうえに歩留りの向上を図ることができ、更に、スペアロー或いはスペアカラムによるリペアモードを自動的に最適選択し、冗長効率を上げることができる。
【図面の簡単な説明】
【図１】本発明による半導体メモリのセルフリペア装置のブロック図。
【図２】図１に示すスペアロー回路（ＳＲＣ）１４の回路図。
【図３】電気的切断ヒューズの構造例を示す平面図。
【図４】図１に示すスペアロー選択器２０の回路図。
【図５】図４の回路の動作タイミングを説明する信号波形図。
【図６】図４に示すローリペアシフトクロックＰＲＳを発生する回路の回路図。
【図７】 図４に示すリセットパルス発生器ＲＰＧの回路図。
【図８】図４に示すフラグパルス発生器ＦＰＧの回路図。
【図９】図８の回路の動作タイミングを説明する信号波形図。
【図１０】図４に示すローラッチパルス発生器ＲＬＰＧの回路図。
【図１１】図１に示すスペアカラム回路（ＳＣＣ）１６の回路図。
【図１２】図１１に示すカラムアドレスヒューズ回路（ＣＡＦ）の回路図。
【図１３】 図１１の回路の動作タイミングを説明する信号波形図。
【図１４】リペアカラムアドレス発生器の回路図。
【図１５】図１に示すスペアカラム選択器２２の回路。
【図１６】図１５に示すカラムリペアシフトクロックＰＣＳを発生する回路の回路図。
【図１７】図１５の回路の動作タイミングを説明する信号波形図。
【図１８】 図１に示すリペアモード選択器１８の回路図。
【図１９】図１８に示す回路の動作タイミングを説明する信号波形図。
【符号の説明】
１２ 試験装置
１４ スペアロー回路（ＳＲＣ）
１６ スペアカラム回路（ＳＣＣ）
１８ リペアモード選択器
２０ スペアロー選択器
２２ スペアカラム選択器
ＰＲＳＥＬ スペアローモード選択信号
ＰＣＳＥＬ スペアカラムモード選択信号
ＰＲＲＦ ローリペア失敗信号（リペア不能アラーム）
ＰＣＲＦ カラムリペア失敗信号（リペア不能アラーム）
ＰＲＳｉ ローリペアシフトクロック（リペア制御パルス）
ＰＣＳｉ カラムリペアシフトクロック（リペア制御パルス）
ＳＲＯＷ スペアロー選択信号（スペア選択信号）
ＳＣＯＬ スペアカラム選択信号（スペア選択信号）
ＲＦ リペア失敗信号（リペア不能アラーム）
ＲＥ リペアエネーブル信号
ＥＲＲ エラーパルス
【発明の属する技術分野】
本発明は、半導体メモリの欠陥メモリセルを検出してリペア(Repair)する回路に係り、特に、パッケージング後にテストで検出された欠陥メモリセルのリペアを一括して行う半導体メモリのセルフリペア(self-repair) 回路に関する。
【０００２】
【従来の技術】
通常、半導体メモリの集積度増加に伴って、欠陥メモリセルを冗長（この分野では“スペア”とも呼ばれる）メモリセルに代えるための冗長回路（或いは“リペア回路”という）がチップコストを節減するために一般的に用いられている。欠陥メモリ（又はビット）セルを検出してスペアメモリセルでリペアするためには、よく知られているように、ウェーハテストか或いはパッケージング後のバーンイン(burn-in) テストなどによってメモリセルアレイ内の欠陥メモリセル（或いは欠陥ビットセル）を検出しなければならない。
【０００３】
大半の半導体メモリのスペアメモリセルは通常(regular) のメモリセルアレイと分離されており、上記のようなテストなどにより通常のメモリセルアレイ内の欠陥が発見されると、この欠陥メモリセルを通常のメモリセルアレイから分離したスペアメモリセルアレイ内のスペアセルに代替する。このように欠陥メモリセルをスペアメモリセルに代替するために一般的なメモリは、ロー(row) スペアメモリセル、カラム(column)スペアメモリセル、そしてロースペアメモリセルを活性化するロー冗長回路、カラムスペアメモリセルを活性化するカラム冗長回路を備える。即ち、汎用の半導体メモリは、特定ビットセルに欠陥が発生した場合にこれを別途のスペアメモリセル（ビットセル）に代えることにより、与えられた全てのアドレスに該当するビットセルを正常に動作させる冗長（リペア）回路が必須的に用いられている。
【０００４】
一般的な半導体メモリに適用されているリペア方法では、ウェーハ上でテストを行って欠陥ビットセルアドレスを検出した後、検出された欠陥アドレスのワードライン又はカラム選択ラインをディスエーブルさせ、一方、スペアセルにおけるスペアワードライン又はスペアカラム選択ラインがエネーブルされるようにヒューズで欠陥アドレスをプログラムする。このような欠陥アドレスのヒューズプログラミングは、欠陥メモリセルのビットに該当するアドレスと関連したヒューズを選択的に切断して、入力されるアドレスとヒューズ切断でプログラムされたアドレスとが一致する場合に、スペアワードライン又はスペアカラム選択ラインをエネーブルさせるものである。欠陥メモリセル（ビットセル）をスペアワードラインとスペアカラム選択ラインのうちいずれかに代替するかは、スペアローメモリセル或いはスペアカラムメモリセルの状態に応じて前もって効率的な方に決定され、ヒューズ切断にはレーザ切断が用いられる。
【０００５】
しかし、上記のリペア方法では、ウェーハテストによって欠陥ビットセルのアドレスを検出した後、その欠陥アドレスに対応するヒューズを切断するようにしているため、ヒューズ切断のための時間や装備が別途に必要になる。そして、パッケージ後ではヒューズ切断が不可能なので、パッケージ後に発生する欠陥メモリセルやバーンイン時に発生する欠陥メモリセルのリペアができないという問題が生じている。
【０００６】
かかる問題点を解決するために、チップにテストプログラム及びセルフリペア装置を搭載して、チップがパワーアップされると同時に欠陥メモリセル（欠陥ビットセル）を検出する組込みセルフテスト(Built-In Self Test ：ＢＩＳＴ) の技術と、検出された欠陥ビットアドレスを別途のメモリ、例えばＳＲＡＭに記憶して欠陥アドレスが入力されるたびに動作する組込みセルフリペア(Built-In Self Repair ：ＢＩＳＲ) の技術などを用いることも可能になってきている。このようなＢＩＳＴ、ＢＩＳＲの手法は、米国で発表された“IEEE Journal of solid state circuit, VOL.27, NO.11, November 1992 ”の第１５２５頁〜第１５３１頁に詳しく記載されている。
【０００７】
しかし、ＢＩＳＴやＢＩＳＲなどの手法は、チップにテストプログラムのためのマイクロプログラム−ＲＯＭが要求されるので別途の工程を必要とし、且つＢＩＳＴ、ＢＩＳＲの回路を設計するための別途のチップ面積を必要とするので、チップエリアオーバヘッド(chip area overhead)が大きくなるという課題がある。
【０００８】
上述以外の冗長技術としては米国特許第4,473,895 号に開示されているようなものもある。この技術は、一般的な冗長構成を保持しながらパッケージ後に発生した単一ビット欠陥を除去することを可能とするために、ＳＲＡＭセルを別途追加し、パッケージ後に電気的ヒューズ切断によって欠陥ビットのアドレスをコーディングしてリペアする。しかし、このような冗長技術でも、ウェーハ上におけるテスト、ヒューズカッティング過程がそのまま残っており、ＳＲＡＭセルと各ＳＲＡＭセルに入力されるアドレスのためのブッシング(Bussing) によって別途のチップ面積が増加するという課題がある。
【０００９】
【発明が解決しようとする課題】
以上のように、メモリ素子の集積度が増加するにつれてテスト時間の減少が重要な課題となり、そしてパッケージング後やバーンイン時の欠陥ビットリペアを解決できる技術が必要となっている。そこで本発明の目的は、第一に、パッケージ完了後に行われるメモリセルテストと同時に欠陥メモリセルをリペアするセルフリペア装置を提供することにある。
【００１０】
第二に、メモリセルテストによってスペアローの容量を超過するローメモリセルの欠陥を検出した場合に、自動的にスペアカラムでリペアする冗長回路を提供することにある。
【００１１】
第三に、ウェーハ上におけるテスト時間及びリペア時間を最小化することができてテストとリペア装備を省略することができるように、パッケージングした半導体メモリの欠陥メモリセルを検出するためのテストとほぼ同時に検出されたメモリセルのリペアを行ない、パッケージングやバーンイン時に発生する欠陥ビットを自動的にリペアするリペア装置を提供することにある。
【００１２】
第四に、多数のスペア回路をもつ半導体メモリにおいて、メモリテスト時に検出された欠陥アドレスを自動的にプログラムする装置を提供することにある。
【００１３】
第五に、メモリテスト時に検出された欠陥アドレスに応じてスペアメモリセルを選択する多数のスペア回路のうち少なくとも１つを自動的に選択し、前記検出された欠陥アドレスを自動的にプログラムして欠陥メモリセルを自動的にリペアする回路を提供することにある。
【００１４】
第六に、多数のスペアロー回路を有する半導体メモリにおいて、メモリテスト時に検出されたロー欠陥アドレスをその多数のスペアロー回路のうち少なくとも１つのスペアロー回路に自動的にプログラムする回路を提供することにある。
【００１５】
第七に、多数のスペアカラム回路を有する半導体メモリにおいて、メモリテスト時に検出されたカラム欠陥アドレスをその多数のスペアカラム回路のうち少なくとも１つのスペアカラム回路に自動的にプログラムする回路を提供することにある。
【００１６】
第八に、スペアロー回路とスペアカラム回路を有する半導体メモリをテストして欠陥メモリセルを検出したときに、スペアローとスペアカラムのどちらにリペアするかを決定する回路を提供することにある。
【００１７】
【課題を解決するための手段】
上記の目的を達成するために本発明は、多数のノーマルメモリセルと多数のスペアメモリセルを備える半導体メモリのセルフリペア装置において、ノーマルメモリセルのアドレス信号を順次供給して欠陥メモリセルを検出し、これに応じた欠陥検出情報及び欠陥アドレス信号を発生する欠陥メモリセル検出手段と、電気的切断可能な多数のヒューズを含み、前記欠陥検出情報の入力と前記欠陥アドレス信号の入力に応答して前記多数のヒューズのうち欠陥メモリセルのアドレスに対応したヒューズを切断して欠陥アドレスを自動的にプログラムするプログラム手段と、を備えることを特徴とする。プログラム手段は、所定のレベルにプリチャージされる第１ノードと、該第１ノードに一端が接続された電気的切断可能な多数のヒューズと、プログラム電圧と前記第１ノードとの間に設けられ、欠陥検出情報の入力に応答して前記第１ノードへプログラム電圧を供給するプログラム電圧供給手段と、前記多数のヒューズの他端とプログラム電圧より低い電源電圧との間に設けられ、欠陥アドレス信号の入力に応答して欠陥アドレスに対応する前記ヒューズを切断する多数のプログラム電流パス手段と、から構成されるものとするとよい。
【００１８】
また、多数のノーマルメモリセルと多数のスペアメモリセルを備える半導体メモリのセルフリペア装置において、ノーマルメモリセルのアドレス信号を順次供給して欠陥メモリセルを検出し、これに応じた欠陥検出情報及び欠陥アドレス信号を発生する欠陥メモリセル検出手段と、電気的切断可能な多数のヒューズを含み、前記欠陥検出情報の入力と前記欠陥アドレス信号の入力に応答して前記多数のヒューズのうち欠陥メモリセルのアドレスに対応したヒューズを切断して欠陥アドレスを自動的にプログラムし、前記欠陥検出情報の抑止後にプログラムした欠陥アドレスが入力されるときに多数のスペアメモリセルのうちその欠陥アドレスに対応したスペアメモリセルに接続されたスペアラインを選択するスペアデコーディング手段と、を備え、ノーマルメモリセルテストと共に欠陥メモリセルのリペア動作を実行することを特徴とする。スペアデコーディング手段は、所定のレベルにプリチャージされる第１ノードと、該第１ノードに一端が接続された電気的切断可能な多数のヒューズと、プログラム電圧と前記第１ノードとの間に設けられ、欠陥検出情報の入力に応答して前記第１ノードへプログラム電圧を供給するプログラム電圧供給手段と、前記多数のヒューズの他端とプログラム電圧より低い電源電圧との間に設けられ、欠陥アドレス信号の入力に応答して欠陥アドレスに対応する前記ヒューズを切断する多数のプログラム電流パス手段と、から構成されるものとするとよい。
【００１９】
或いはまた、多数のノーマルメモリセルと多数のスペアメモリセルを備える半導体メモリのセルフリペア装置において、ノーマルメモリセルのアドレス信号を順次供給して欠陥メモリセルを検出し、これに応じた欠陥検出情報を発生する欠陥メモリセル検出手段と、前記欠陥検出情報とスペア選択信号に応答してリペア制御パルスを発生し、該リペア制御パルスに従い電気的切断可能な多数のヒューズのうち欠陥メモリセルのアドレスに対応したヒューズを切断して欠陥アドレスを自動的にヒューズプログラミングする多数のスペアデコーディング手段と、前記欠陥検出情報に応答して前記多数のスペアデコーディング手段のうちの１つを選択する前記スペア選択信号を発生し、そして前記多数のスペアデコーディング手段からそれぞれ出力される前記リペア制御パルスの活性化に応答して前記スペア選択信号をシフトさせ順次活性化する選択手段と、を備えることを特徴とする。各スペアデコーディング手段は、所定のレベルにプリチャージされる第１ノードと、該第１ノードに一端が接続された多数の電気的切断可能なヒューズと、欠陥検出情報及びスペア選択信号に応じてリペア制御パルスを発生するパルス発生手段と、プログラム電圧と前記第１ノードとの間に設けられ、前記リペア制御パルスに応答して前記第１ノードへプログラム電圧を供給するプログラム電圧供給手段と、前記多数のヒューズの他端とプログラム電圧より低い電源電圧との間に設けられ、欠陥アドレス信号の入力に応じて欠陥アドレスに対応する前記ヒューズを切断する多数のプログラム電流パス手段と、から構成されるものとするとよい。この各スペアデコーディング手段の第１ノードは、スペアメモリセルを活性化するスペアメモリセル選択ラインに接続されるものとしておくとよい。選択手段は、各出力端子が多数のスペアデコーディング手段の各スペア選択信号入力端子に接続され、入力されるフラグパルスをラッチパルス及びリペア制御パルスの入力に応答してシフトするシフトレジスタと、欠陥検出情報に応答して前記フラグパルス及びラッチパルスを発生するパルス発生手段と、から構成されるものとすることができる。この場合、シフトレジスタの最終出力端子から出力されるスペア選択信号の活性化時に応答してリペア不能アラーム信号を発生するアラーム信号発生手段を更に備えるとよい。また、欠陥検出情報に応答してシフトレジスタの全出力をリセットするリセットパルス発生手段を更に備えるとよい。
【００２０】
更にまた、多数のノーマルメモリセルと多数のスペアメモリセルを備える半導体メモリのセルフリペア装置において、ノーマルメモリセルのアドレス信号を順次供給して欠陥メモリセルを検出し、これに応じた欠陥検出情報及び欠陥アドレス信号を発生する欠陥メモリセル検出手段と、前記欠陥検出情報が連続して発生される場合に応答してスペアローモード選択信号の出力からスペアカラムモード選択信号の出力に変更するリペアモード選択手段と、前記欠陥検出情報、前記スペアローモード選択信号、及びスペアロー選択信号に応答してリペアロー制御パルスを発生し、該リペアロー制御パルスに従い電気的切断可能な多数のヒューズのうち欠陥メモリセルのアドレスに対応したヒューズを切断して欠陥アドレスを自動的にプログラムし、前記欠陥検出情報の抑止後にプログラムした欠陥アドレスが入力されるときにこれに対応したスペアワードラインを選択する多数のスペアローデコーダと、前記欠陥検出情報、前記スペアカラムモード選択信号、及びスペアカラム選択信号に応答してリペアカラム制御パルスを発生し、該リペアカラム制御パルスに従い電気的切断可能な多数のヒューズのうち欠陥メモリセルのアドレスに対応したヒューズを切断して欠陥アドレスを自動的にプログラムし、前記欠陥検出情報の抑止後にプログラムした欠陥アドレスが入力されるときにこれに対応したスペアカラム選択ラインを選択する多数のスペアカラムデコーダと、前記欠陥検出情報に応答して前記多数のスペアローデコーダのいずれか（少なくとも１つ）を選択する前記スペアロー選択信号を発生し、前記多数のスペアローデコーダからそれぞれ出力される前記リペアロー制御パルスの活性化に応答して前記スペアロー選択信号をシフトさせ順次活性化するスペアローデコーダ選択手段と、前記欠陥検出情報に応答して前記多数のスペアカラムデコーダのいずれかを選択する前記スペアカラム選択信号を発生し、前記多数のスペアカラムデコーダからそれぞれ出力される前記リペアカラム制御パルスの活性化に応答して前記スペアカラム選択信号をシフトさせ順次活性化するスペアカラムデコーダ選択手段と、を備えることを特徴とする。リペアモード選択手段は、ローアドレスストローブ信号に同期して発生される制御クロックに従って発生した欠陥検出情報をラッチ及びシフトし、シフトエラーパルスを発生するシフトレジスタと、ローアドレスストローブ信号に同期して発生される制御クロックに従って発生した欠陥検出情報と前記シフトエラーパルスとを比較して連続した欠陥カラムアドレスを検出する検出手段と、該検出手段の出力とスペアローデコーダ選択手段及びスペアカラムデコーダ選択手段の各最終出力とを論理演算してスペアローモード選択信号とスペアカラムモード選択信号を選択的に発生するモード選択信号発生手段と、から構成されるものとするとよい。各スペアローデコーダは、所定のレベルにプリチャージされる第１ノードと、該第１ノードに一端が接続された電気的切断可能な多数のヒューズと、欠陥検出情報とスペアロー選択信号及びスペアローモード選択信号に応答してリペアロー制御パルスを発生するパルス発生手段と、プログラム電圧と前記第１ノードとの間に設けられ、前記リペアロー制御パルスに応答して前記第１ノードへプログラム電圧を供給するプログラム電圧供給手段と、前記多数のヒューズの他端とプログラム電圧より低い電源電圧との間に設けられ、欠陥アドレス信号の入力に応じて欠陥アドレスに対応する前記ヒューズを切断するプログラム電流パス手段と、から構成されるものとするとよい。
【００２１】
本発明によれば、半導体メモリのテスト時に欠陥メモリセルが検出されると直ちに、欠陥メモリセル検出手段となる試験装置(Memory tester) からエラーを表すエラーパルスＥＲＲをチップに入力し、該当アドレスに対応したヒューズを電気的に切断してリペアを行う。電気的切断可能なヒューズは一定以上の電流が流れると切れるという原理なので、リペア時だけヒューズを切断させるため、メモリのテスト時に限ってチップ動作電源電圧ＩＶｃｃより一層高い電圧である外部電源電圧ＥＶｃｃが供給されるようにする回路を、スペアロー回路或いはスペアカラム回路内に備えている。本発明によるセルフリペア装置は、メモリテストと同時にリペアを自動的に行うために、テスト時にリペアするスペアワードライン又はスペアカラム選択ラインを選択していなければならない。即ち、１つの欠陥メモリセルに対して多数のスペアワードライン或いはスペアカラム選択ラインのうちいずれか１つが選択されてリペアされなければならない。多数のスペアワードライン及びスペアカラム選択ラインのいずれかを選択するために、シフトレジスタを用いたスペアワードライン選択回路及びスペアカラム選択ライン選択回路を有するリペアモード選択器を更に備え、このリペアモード選択器を用いて欠陥メモリセルをスペアワードラインに代替するか或いはスペアカラム選択ラインに代替するかを決定する。
【００２２】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施形態につき説明する。
【００２３】
図１は、半導体メモリのセルフリペア装置について示したブロック図である。この半導体メモリ１０では、メモリをテストする試験装置１２との間のインタフェース用に３つの信号ラインが接続されている。この３つの信号ラインでそれぞれ伝送される信号は、試験装置１２から半導体メモリ１０へ供給されるリペアエネーブル信号ＲＥ(Repair enable) 及びエラーパルスＥＲＲ(Error pulse) 、そして、半導体メモリ１０から試験装置１２へ提供されるリペア失敗信号ＲＦ(Repair failure)である。従って半導体メモリ１０は、試験装置１２と連動して欠陥メモリセルをリペアするためのこれら３つの信号を入出力するための入出力ターミナル（ピン）を付加しておくとよい。
【００２４】
リペアエネーブル信号ＲＥは、試験装置１２を用いて半導体メモリ１０をテストするときに欠陥メモリセルのリペアも同時に行うことを知らせる信号である。テスト時にリペアエネーブル信号ＲＥが“ロウ”状態を保持するとノーマルなテストだけが行われることになり欠陥メモリセルのリペアは行われないので、欠陥メモリセルをリペアする場合にはリペアエネーブル信号ＲＥを“ハイ”状態にしてテストを実施する。そして試験装置１２から“ハイ”状態のエラーパルスＥＲＲが発生すると、欠陥アドレス該当のワードライン又はカラム選択ラインをスペアワードライン又はスペアカラム選択ラインに代替する。リペア失敗信号ＲＦは、半導体メモリ１０内の全てのスペアワードラインとスペアカラム選択ラインがリペアに用いられた場合に発せられる信号であって、これを試験装置１２へ送ることにより、リペア失敗信号ＲＦが論理“ハイ”になるまでに全てのメモリセルに対するテストが完了していなければ、リペアできないことを識別可能にしてある。
【００２５】
以下の説明においては、上記のように半導体メモリ１０と試験装置１２との間に３つのインタフェースラインを接続した状態で、半導体メモリ１０内のリペアモード選択器１８がスペアローモード選択信号ＰＲＳＥＬを論理“ハイ”に活性化出力して多数のスペアロー回路(Spare Row Circuit：ＳＲＣ) １４ａ〜１４ｎが動作可能な状態におかれており、そして、スペアロー選択器２０とスペアカラム選択器２２はリペアエネーブル信号ＲＥの活性化に応答して最初にスペアロー選択信号ＳＲＯＷ１とスペアカラム選択信号ＳＣＯＬ１を“ハイ”の状態に活性化出力するという状況の下で説明する。尚、この例のスペアロー回路は通常のスペアローデコーダである。
【００２６】
試験装置１２がノーマルメモリセルの欠陥検出動作を開始すると、リペアエネーブル信号ＲＥは論理“ハイ”に活性化されて多数のＳＲＣ１４ａ〜１４ｎ、多数のスペアカラム回路(Spare Column Circuit ：ＳＣＣ) １６ａ〜１６ｎ、リペアモード選択器１８、スペアロー選択器２０、スペアカラム選択器２２へ供給される。このような状態で半導体メモリ１０内のノーマルメモリセルの欠陥が検出されると、試験装置１２からエラーパルスＥＲＲが論理“ハイ”に活性化出力される。このとき、多数のＳＲＣ１４ａ〜１４ｎのうち、リペアモード選択器１８から“ハイ”状態で出力されるスペアローモード選択信号ＰＲＳＥＬ及びスペアロー選択器２０から“ハイ”状態で出力されるスペアロー選択信号ＳＲＯＷ１を入力するＳＲＣ１４ａのみが、リペアエネーブル信号ＲＥとエラーパルスＥＲＲに応じて、試験装置１２から供給される欠陥アドレス信号に対応した欠陥アドレスのヒューズプログラミングを自動的に行う。
【００２７】
この最初のヒューズプログラムが行われるとＳＲＣ１４ａは、ローリペアシフトクロックＰＲＳ１（リペアロー制御パルス）をスペアロー選択器２０へ供給する。スペアロー選択器２０はそのローリペアシフトクロックＰＲＳ１の入力に応答してスペアロー選択信号ＳＲＯＷｉ（ｉは自然数）をシフトさせ、２番目のＳＲＣ１４ｂへ供給するスペアロー選択信号ＳＲＯＷ２を活性化させる。従って、次の欠陥メモリセルが検出された場合にはＳＲＣ１４ｂにより、その欠陥アドレスに対するヒューズプログラミングが自動的に実行される。
【００２８】
このようにして欠陥アドレスに対応のヒューズプログラミングが完了した後に半導体メモリ１０がアクティブモードで動作すると、リペアエネーブル信号ＲＥが“ロウ”状態にディスエーブルとなることにより、欠陥アドレス信号の半導体メモリ１０への入力でＳＲＣ１４ａ〜１４ｎが作動して欠陥アドレス該当のスペアローワードラインが活性化されリペアされる。
【００２９】
もし、リペアモード選択器１８からスペアローモード選択信号ＰＲＳＥＬが非活性化且つスペアカラムモード選択信号ＰＣＳＥＬが活性化で出力されるのであれば、試験装置１２による欠陥メモリセル検出で、その欠陥アドレスはＳＣＣ１６ａ〜１６ｎにより自動的にプログラムされてスペアカラム選択ラインでリペアされる。例えば、スペアカラム選択器２２から出力される多数のＳＣＯＬ１〜ＳＣＯＬｎのうちスペアカラム選択信号ＳＣＯＬ１のみが活性化されたとすれば、ＳＣＣ１６ａだけがリペアエネーブル信号ＲＥとエラーパルスＥＲＲに応じて、試験装置１２から供給される欠陥アドレス信号に対応した欠陥アドレスのヒューズプログラミングを自動的に行う。ヒューズプログラミングが行われたＳＣＣ１６ａからはカラムリペアシフトクロックＰＣＳ１（リペアカラム制御パルス）がスペアカラム選択器２２へ供給され、これに応じるスペアカラム選択器２２はスペアカラム選択信号ＳＣＯＬｉをシフトさせ、２番目のＳＲＣ１６ｂへ供給するスペアカラム選択信号ＳＣＯＬ２を活性化する。従って、次に検出された欠陥メモリセルのアドレスは、ＳＣＣ１６ｂのヒューズプログラミングで自動的に記憶される。このようにして欠陥アドレス対応のヒューズプログラミングが完了した状態で半導体メモリ１０がアクティブモードで動作すると、リペアエネーブル信号ＲＥが論理“ロウ”にディスエーブルされることにより、欠陥アドレス信号の半導体メモリ１０への入力でＳＣＣ１６ａ〜１６ｎが作動し欠陥アドレス該当のスペアカラム選択ラインが活性化されリペアされる。
【００３０】
上記のように動作する多数のＳＲＣ１４ａ〜１４ｎと多数のＳＣＣ１６ａ〜１６ｎのそれぞれは、一定量以上の電流が流れると切断される多数の電気的ヒューズと、欠陥検出情報及び欠陥アドレス信号の入力によって多数の電気的ヒューズのうち欠陥アドレスに対応するヒューズのみを選択的に切断して欠陥アドレスをヒューズプログラミングする手段と、を含む。その詳細構成は図２に示す回路図のようなものである。これは電気的切断ヒューズを使用してウェーハテスト時でも同時に欠陥メモリセルのローリペアが可能となるように構成された回路を示す。
【００３１】
図示の回路は、一端が内部ノードＮ１に共通に接続された多数の電気的ヒューズＦ１〜Ｆ４ｎと、ソースが接地電圧Ｖｓｓに共通に接続され、多数の電気的ヒューズＦ１〜Ｆ４ｎの各他端にドレインがそれぞれ接続され、代替可能な領域のデコードされたローアドレス信号ＤＲＡ１，ＤＲＡ１Ｂ〜ＤＲＡｉ，ＤＲＡｉＢを各ゲートにそれぞれ入力する多数のＮＭＯＳトランジスタＮＭＯＳ１〜ＮＭＯＳ４ｎと、内部電源電圧ＩＶｃｃと内部ノードＮ１との間にチャネルが接続され、プリチャージ制御信号ＰＰＲＥの“ロウ”活性化に応じて内部ノードＮ１を内部電源電圧ＩＶｃｃでプリチャージする第１ＰＭＯＳトランジスタＰＭＯＳ１と、欠陥検出情報の入力に応じて、プリチャージされてスペアワードラインへ接続された内部ノードＮ１にプログラム電圧を供給するプログラム電圧供給部と、から構成される。
【００３２】
プログラム電圧供給部は、試験装置１２から出力されるリペアエネーブル信号ＲＥ、エラーパルス信号ＥＲＲ、多数のスペアローのうち１つのみがリペアされるように指定するスペアロー選択信号ＳＲＯＷｉ、検出された欠陥メモリセルをスペアロー回路で代替するかどうかを知らせるスペアローモード選択信号ＰＲＳＥＬからなる欠陥検出情報を論理演算し、これに応じてスペアローシフトクロックＰＲＳｉを活性化するＮＡＮＤゲート２８と、外部電源電圧ＥＶｃｃと内部ノードＮ１との間に接続され、スペアローシフトクロックＰＲＳｉに応じて内部ノードＮ１へ外部電源電圧ＥＶｃｃつまりプログラム電圧を供給する第２ＰＭＯＳトランジスタＰＭＯＳ２と、で構成されている。
【００３３】
このように構成されたスペアロー回路（或いはスペアローデコーダ）は、欠陥メモリセルの欠陥アドレスプログラミングのために一定量以上の電流が流れると切断される電気的ヒューズと、この電気的ヒューズを切断する回路とが追加される特徴的な構成をもつ。多数の電気的ヒューズＦ１〜Ｆ４ｎは電気的に切断されるものであって、これは図３のような構成をもつ。
【００３４】
図３に示すのは電気的切断ヒューズの一例であり、これは、２つの金属端子Ｍ間に瓶の首状のビットラインポリＢＬＰ（ポリシリコン）を接続した構成をもつ。瓶の首状としたビットラインポリＢＬＰの抵抗容量によって切断電圧が異なってくるので、メモリセルテスト時の外部電源電圧ＥＶｃｃのレベルに応じて抵抗の大きさを決定しておけばよい。尚、ＭＣはメタルコンタクトを意味する。
【００３５】
次に、メモリセルの欠陥を検出するためのテストと同時に検出された欠陥メモリセルを自動的にリペアする動作過程を説明する。テスト時にリペアも行われるように、試験装置１２から出力されるリペアエネーブル信号ＲＥは“ハイ”に活性化される。そして、メモリセルテストによって欠陥メモリセルが検出されると、試験装置１２から出力されるエラーパルスＥＲＲが論理“ハイ”に活性化されて半導体メモリ１０内の各ブロックへ供給される。この際、スペアローとスペアカラムのうちスペアローでリペアする場合、リペアモード選択器１８からスペアローモード選択信号ＰＲＳＥＬが“ハイ”に活性化出力され、リペアを行うように指定されたスペアロー選択器２０からのスペアロー選択信号ＳＲＯＷｉが“ハイ”となる。
【００３６】
このような動作によって欠陥検出情報の全ての信号ＲＥ，ＥＲＲ，ＳＲＯＷｉ，ＰＲＳＥＬが論理“ハイ”になると、外部電源電圧ＥＶｃｃによって動作するＮＡＮＤゲート２８は、論理“ロウ”のローリペアシフトクロックＰＲＳｉとして用いられる信号を第２ＰＭＯＳトランジスタＰＭＯＳ２のゲートへ供給する。つまり、４入力ＮＡＮＤゲート２８に入力される全ての制御信号が論理“ハイ”に活性化されると第２ＰＭＯＳトランジスタＰＭＯＳ２がオンし、内部ノードＮ１のレベルは外部電源電圧ＥＶｃｃのレベルへ上昇する。
【００３７】
一方このとき、多数のＮＭＯＳトランジスタＮＭＯＳ１〜ＮＭＯＳ４ｎのゲートに入力されるデコードされたローアドレス信号ＤＲＡ１，ＤＲＡ１Ｂ〜ＤＲＡｉ，ＤＲＡｉＢのうち、欠陥メモリセルに該当するアドレス信号が論理“ハイ”で入力されることにより、欠陥アドレスに対応するＮＭＯＳトランジスタのみがターンオンする。例えば、ローアドレスＲＡ１〜ＲＡｉが全て“０”のときに選択されるメモリセルが欠陥である場合、多数のＮＭＯＳトランジスタＮＭＯＳ１〜ＮＭＯＳ４ｎのうち、プリデコードにより論理“ハイ”に活性化されたデコードローアドレスＤＲＡ１Ｂ，ＤＲＡ２Ｂ，…，ＤＲＡｉＢをゲートへ入力するＮＭＯＳトランジスタＮＭＯＳ２，ＮＭＯＳ４，…，ＮＭＯＳ４ｎのみがターンオンする。すると、ＰＭＯＳトランジスタＰＭＯＳ２がオンしているので、外部電源電圧ＥＶｃｃから接地電圧Ｖｓｓへの電流パスがターンオンしたＮＭＯＳトランジスタのチャネルを通じて形成されることになり、欠陥アドレスに対応する電気的ヒューズが自動的に切断される。尚、この場合、外部電源電圧ＥＶｃｃから内部電源電圧ＩＶｃｃへの電流パスを遮断するために、第１ＰＭＯＳトランジスタＰＭＯＳ１のゲートへ供給されるプリチャージ制御信号ＰＰＲＥの“ハイ”のレベルは外部電源電圧ＥＶｃｃのレベルとなるようにしておく。
【００３８】
このような動作によって、メモリセルの不良有無をチェックするメモリセルテストで欠陥メモリセルが検出されると同時に、その欠陥アドレスに該当するヒューズが自動的に切断されて欠陥アドレスがプログラムされる。欠陥アドレスに対応するヒューズが自動的にプログラムされて半導体メモリ１０がアクティブ動作するときになると、試験装置１２が分離されてインタフェースラインのリペアエネーブル信号ＲＥが“ロウ”入力される。従って、ＮＡＮＤゲート２８の出力が“ハイ”に非活性化され、第２ＰＭＯＳトランジスタＰＭＯＳ２はターンオフする。そして、スペアロー回路（スペアローデコーダ）の動作によりスペアワードラインが選択されることになるが、その過程は次のようになる。
【００３９】
メモリ装置１０がプリチャージモードへ移行すると、内部ノードＮ１は第１ＰＭＯＳトランジスタＰＭＯＳ１のオンにより内部電源電圧ＩＶｃｃのレベルにプリチャージされる。この状態で、リペアされた欠陥アドレス信号とは違うアドレス信号、即ちノーマルセルのビットを指定するためのアドレス信号が入力されると、並列接続された多数のＮＭＯＳトランジスタＮＭＯＳ１〜ＮＭＯＳ４ｎのうちの切断されていないヒューズに接続されたＮＭＯＳトランジスタがターンオンすることにより、内部ノードＮ１が“ロウ”とされ、スペアワードラインドライバ（図示せず）をエネーブルさせるロー冗長エネーブル信号ＰＲＲＥが“ロウ”になる。従って、スペアワードラインドライバはエネーブルされず、スペアワードラインが選択されることはない。
【００４０】
一方、多数のヒューズＦ１〜Ｆ４ｎのうちの切断されたヒューズに対応する欠陥アドレス信号が入力されると、該入力アドレスに対応するヒューズが全て切断された状態にあるので、内部ノードＮ１は第１ＰＭＯＳトランジスタＰＭＯＳ１によってプリチャージされた“ハイ”状態を維持する。これによってロー冗長エネーブル信号ＰＲＲＥが“ハイ”になり、ノーマルメモリセルアレイの欠陥メモリセルをもつノーマルワードラインがディスエーブルされると共にこれに対応したスペアワードラインがエネーブルされる。
【００４１】
図２のように構成されたスペアロー回路１４が図１のように多数ある場合、欠陥メモリセルの検出時に多数のスペアロー回路の中から１つが選択されて当該スペアロー回路内のヒューズが切断されることにより、欠陥アドレスに対応したヒューズプログラミングが実施さる。そして、試験装置１２から出力されるエラーパルスＥＲＲの“ハイ”に応じて、欠陥メモリセルに該当するプリデコードされたローアドレスをゲートに入力するＮＭＯＳトランジスタのドレインに接続されたヒューズが切断された後、その次のメモリセルの動作をテストする前に他のスペアロー回路が選択される。このとき、一度選択されてリペアに用いられたスペアロー回路はテストが完了するまで再選択されないようになっている。このようなスペアロー回路の選択は、図１に示したスペアロー選択器２０の動作によって実行されるが、その構成を図４に示す。即ち図４はスペアロー選択器の詳細図であり、これは多数のスペアローデコーダのうちの１つを選択するための回路である。
【００４２】
図４に示すのは、多数のフリップフロップ３４〜３８ｎを縦列接続して構成したＮステージのシフトレジスタによって、Ｎ個のスペアロー回路を選択するためのＮ個のスペアロー選択信号ＳＲＯＷｉを発生する構成例である。シフトレジスタを構成する多数のフリップフロップ３４〜３８ｎの各出力ノードから発生するスペアロー選択信号ＳＲＯＷｉは、試験装置１２のテスト進行につれて１つずつ順に“ハイ”活性化される。そして、“ハイ”に活性化されたスペアロー選択信号ＳＲＯＷｉを受けたスペアロー回路が欠陥アドレスをヒューズプログラミングしてスペアローリペアの動作を行う。図５には、この回路の動作を説明するための動作タイミング図を示してある。
【００４３】
試験装置１２から出力されるリペアエネーブル信号ＲＥが図５のように“ハイ”に活性化されると、リセットパルス発生器ＲＰＧ、フラグパルス発生器ＦＰＧ、及びローラッチパルス発生器ＲＬＰＧへそれぞれ供給される。
【００４４】
リセットパルス発生器ＲＰＧは、リペアエネーブル信号ＲＥの“ハイ”に応答して図５のような“ハイ”状態のリセットパルスＳＲＰを発生し、多数のＮＭＯＳトランジスタＮＭＯＳ５〜ＮＭＯＳ７ｎのゲートに供給する。これらＮＭＯＳトランジスタＮＭＯＳ５〜ＮＭＯＳ７ｎの各ソースは接地電圧Ｖｓｓへつながれており、各ドレインはそれぞれ多数のフリップフロップ３４〜３８ｎの出力端子と図１に示した多数のスペアロー回路１４ａ〜１４ｎの入力端子との間を接続するラインに接続されている。従って、リセットパルス発生器ＲＰＧからリセットパルスＳＲＰが発生するとＮＭＯＳトランジスタＮＭＯＳ５〜ＮＭＯＳ７ｎがターンオンすることにより、全てのフリップフロップ３４〜３８ｎの出力が“ロウ”にリセットされる。即ち、全てのスペアロー選択信号ＳＲＯＷｉが“ロウ”になっていずれのスペアロー回路も選択されていない状態になる。
【００４５】
フラグパルス発生器ＦＰＧは、リペアエネーブル信号ＲＥの“ハイ”に応答して図５のような“ハイ”状態のフラグパルスＳＦＰを発生する。このフラグパルスＳＦＰはシフトレジスタの最初のフリップフロップ３４の遅延端子Ｄに供給される“ハイ”情報であり、ローリペアシフトクロックＰＲＳ（図４及び図６）の発生ごとに次段へ１ずつシフトされ、多数のスペアロー選択信号ＳＲＯＷｉのうちの１つの状態を論理“ハイ”に活性化する情報として用いられる。
【００４６】
ローラッチパルス発生器ＲＬＰＧは、リペアエネーブル信号ＲＥの“ハイ”に応答して図５のような周期を有する“ハイ”状態のローラッチパルスＲＬＰを発生する。
【００４７】
これら３つのパルスはリペアエネーブル信号ＲＥの立ち上がりエッジを基にして発生されるが、各パルスの遅延及び幅は後述する図７〜図１０でより詳しく説明する。
【００４８】
ローラッチパルス発生器ＲＬＰＧから図５のように発生するローラッチパルスＲＬＰは、ＮＯＲゲート３０の一入力として提供される。このＮＯＲゲート３０の他の入力はローリペアシフトクロックＰＲＳで、出力はインバータ３２を介してシフトレジスタの最初のフリップフロップ３４のクロック端子ＣＬＫへ印加される。従って、試験装置１２からリペアエネーブル信号ＲＥが“ハイ”活性化出力されると、まず最初に、一番目のフリップフロップ３４が図５のように発生するフラグパルスＳＦＰをローラッチパルスＲＬＰに従ってラッチすることにより、スペアロー選択信号ＳＲＯＷ１が“ハイ”に活性化される。
【００４９】
スペアロー選択信号ＳＲＯＷ１によって図２のスペアロー回路１４ａが動作してリペアを行うことになるとローリペアシフトクロックＰＲＳ１が発生し、このローリペアシフトクロックＰＲＳ１は“ロウ”アクティブなので、これに応じてローリペアシフトクロックＰＲＳが遷移する（図６参照）ことにより、フリップフロップ３４が出力しているフラグパルスＳＦＰは次段のフリップフロップ３６へシフトされる。このようなシフト動作がローリペアシフトクロックＰＲＳｉの活性化ごとに次段へ進んでいく。つまり、多数のスペアロー選択信号ＳＲＯＷ１〜ＳＲＯＷｎは、スペアローリペアが行われたことを知らせるローリペアシフトクロックＰＲＳがシフトレジスタのクロックとして入力され、これに応じてフラグパルスＳＦＰがシフトされていくことにより、順次発生する。そして、スペアロー選択信号ＳＲＯＷｉのシフトが進んで最終のフリップフロップ３８ｎの出力が“ハイ”に変化すると、該フリップフロップ３８ｎの出力端子に接続されたラッチ回路がそれをラッチし、ローリペア失敗信号ＰＲＲＦを“ハイ”状態で発生する。
【００５０】
このローリペア失敗信号ＰＲＲＦを発生するラッチ回路は、転送ゲートとインバータを用いて構成される。フリップフロップ３８ｎと“ロウ”の初期状態とされる内部ノードＮ２との間に転送ゲートＴＧが接続され、該転送ゲートＴＧのＰＭＯＳトランジスタのゲートを内部ノードＮ２で制御すると共に転送ゲートＴＧのＮＭＯＳトランジスタのゲートを内部ノードＮ２に接続したインバータ３２ａにより制御している。従って転送ゲートＴＧは、内部ノードＮ２が初期状態にあればフリップフロップ３８ｎの出力を内部ノードＮ２へ転送することができる。内部ノードＮ２には対向並列接続の２つのインバータからなるラッチ３９が接続されており、そしてラッチ３９の出力ノードＮ３にインバー３２ｃが接続されている。
【００５１】
このような構成をもつラッチ回路は、最終フリップフロップ３８ｎの出力が“ハイ”になるとこれを受けてローリペア失敗信号ＰＲＲＦを“ハイ”出力するので、これにより全てのスペアロー回路１４ａ〜１４ｎが選択されてリペアに使用されたことを知ることができる。即ち、ローリペア失敗信号ＰＲＲＦが“ハイ”出力されると、それ以上ローリペアができないことを意味する。そして、ローリペア失敗信号ＰＲＲＦが一旦“ハイ”出力されると、内部ノードＮ２の論理“ハイ”により転送ゲートＴＧが閉じるので、ラッチ３９によりその状態が維持されることになる。またこのとき、全てのスペアロー選択信号ＳＲＯＷｉが論理“ロウ”になって更なるスペアローリペアは無くなる。
【００５２】
図４のようなスペアロー選択器２０の構成によって、多数の欠陥メモリセルのロー性欠陥のために設けられた多数のスペアロー回路１４ａ〜１４ｎを順次選択し、欠陥アドレスを自動的にプログラムしてリペアできることが分かる。
【００５３】
図６の回路はローリペアシフトクロックＲＰＳを発生する回路で、多数のスペアロー回路１４ａ〜１４ｎからそれぞれ発生するローリペアシフトクロックＰＲＳｉ（ＰＲＳ１，ＰＲＳ２，…，ＰＲＳｎ）をＮＡＮＤ演算するＮＡＮＤゲート４０と、このＮＡＮＤゲート４０の出力を遅延する遅延器４２と、から構成されている。これにより、いずれかのスペアロー回路内のＮＡＮＤゲート２８の出力が論理“ロウ”になると、図４のシフトレジスタのシフトクロックを供給可能であることが分かる。
【００５４】
図７は、リセットパルス発生器ＲＰＧの回路図である。このリセットパルス発生器ＲＰＧは、リペアエネーブル信号ＲＥの“ハイ”遷移を遅延する遅延器４４と、遅延器４４の出力及びリペアエネーブル信号ＲＥを論理演算するＮＡＮＤゲート４６と、ＮＡＮＤゲート４６に直列接続されたインバータ４８と、から構成される。この回路に対し図５のように“ハイ”に活性化されるリペアエネーブル信号ＲＥが入力されると、ＮＡＮＤゲート４６は遅延器４４の遅延時間ＴＤ１だけ“ロウ”の信号をインバータ４８へ供給する。その後リペアエネーブル信号ＲＥの“ハイ”活性化状態が時間ＴＤ１以上持続するとＮＡＮＤゲート４６は“ハイ”の信号を出力し、これにより図５のようなリセットパルスＳＲＰが発生する。このようなリセットパルスＳＲＰの周期ＴＤ１は、ＮＭＯＳトランジスタＮＭＯＳ５〜ＮＭＯＳ７ｎが充分にオンするように設定ていおく。
【００５５】
図８は、フラグパルス発生器ＦＰＧの回路図である。このフラグパルス発生器ＦＰＧは、リペアエネーブル信号ＲＥを遅延するための直列接続された２つの遅延器５０，５２と、遅延器５０の出力及び遅延器５２の出力を論理演算してフラグパルスＳＦＰを発生するＮＡＮＤゲート５４及びインバータ５６と、から構成されている。このフラグパルス発生器ＦＰＧに対し図５及び図９のように“ハイ”に活性化されるリペアエネーブル信号ＲＥが入力されると、遅延器５０に設定された遅延時間ＴＤ２及び遅延器５２に設定された遅延時間ＴＤ３に従って、ＮＡＮＤゲート５４は遅延器５２の遅延時間に対応する周期だけ論理“ロウ”の信号を発生する。このＮＡＮＤゲート５４の出力がインバータ５６によって反転されることにより、図５及び図９のように時間ＴＤ３だけ“ハイ”状態を有するフラグパルスＳＦＰが発生され、これがシフトレジスタによってシフトされて多数のスペアロー回路のうち１つを選択する信号として用いられる。遅延器５０の遅延時間ＴＤ２は、図７に示した遅延器４４の遅延時間ＴＤ１よりも長く設定され、必ずリセットパルスＳＲＰが発生してから充分な時間を保った後にフラグパルスＳＦＰが発生するようになっている。
【００５６】
図１０は、ラッチパルス発生器ＲＬＰＧの回路図で、その全体的構成は図８のフラグパルス発生回路ＦＰＧの構成と同様になっている。但し、遅延器５８に設定された遅延時間ＴＤ４は図８の遅延器５０の遅延時間より長く設定され、必ずフラグパルスＳＦＰが発生してから充分な時間を保った後にローラッチパルスＲＬＰやカラムラッチパルスＣＬＰが発生するようになっている。
【００５７】
図７、図８、図１０に示された各パルス発生器はリペアエネーブル信号ＲＥの活性化に応答して動作するものであって、これら同様の構成の回路が後述の図１５に示す回路でも用いられる。
【００５８】
図１１に示すのは、スペアカラム回路、ＳＣＣ１６ａ〜ＳＣＣ１６ｎの回路図であり、これは電気的切断ヒューズを使用してウェーハテストでも同時に欠陥メモリセルのカラムリペアが可能となるように構成された回路である。図示のように、多数のカラムヒューズ回路(Column fuse circuit：ＣＡＦ）８８〜９２ｎが備えられている。各ＣＡＦ８８〜９２ｎは電気的に切断可能なカラムアドレスプログラム用のヒューズを持っており、これらＣＡＦ８８〜９２ｎ内のヒューズは、カラムアドレスプログラム電圧供給部から供給されるプログラム電圧によって電気的に切断される。
【００５９】
カラムアドレスプログラム電圧供給部は、試験装置１２から出力されるリペアエネーブル信号ＲＥ及びエラーパルスＥＲＲ、そして、多数のスペアカラム選択ラインの中からいずれかをリペア用に指定するスペアカラム選択信号ＳＣＯＬｉ、欠陥メモリセルをスペアカラム回路に代替するかどうかを知らせるスペアカラムモード選択信号ＰＣＳＥＬの欠陥検出情報を論理演算し、スペアカラムシフトクロックＰＣＳｉを活性化するＮＡＮＤゲート６６と、そのスペアカラムシフトクロックＰＣＳｉに応答してＣＡＦ８８〜９２ｎへ外部電源電圧ＥＶｃｃつまりプログラム電圧を供給する第３ＰＭＯＳトランジスタＰＭＯＳ３と、を備える。このカラムアドレスプログラム電圧供給部の動作によってＣＡＦ８８〜９２ｎ内のヒューズを自動的に切断する構成を除いたその他のカラム冗長回路の部分は、米国特許第4,829,480 号に開示のものと同様である。
【００６０】
図１２は、ＣＡＦ８８〜９２ｎの詳細回路図である。各ＣＡＦ８８〜９２ｎは、一端がノードＣに接続され、デコードされた１つのカラムアドレス信号ＣＡｊ，ＣＡｊＢ（ｊは自然数）に対応するヒューズＦ５，Ｆ６と、カラムアドレス信号ＣＡｊ及び相補カラムアドレス信号ＣＡｊＢの各入力ノードと各ヒューズＦ５，Ｆ６の他端との間に接続された各転送ゲートＴＧ２，ＴＧ３と、から構成されている。転送ゲートＴＧ２，ＴＧ３のＮＭＯＳトランジスタのゲートは図１１の内部ノードＢに接続され、ＰＭＯＳトランジスタのゲートはノードＡに接続されている。
【００６１】
図１１〜図１３を参照してＳＣＣ（スペアカラム回路）の動作を説明する。図１３は、ＳＣＣ１６ａ〜１６ｎの動作を説明するための動作タイミング図である。
【００６２】
図１３に示すように、リペアエネーブル信号ＲＥ、エラーパルスＥＲＲ、スペアカラム選択信号ＳＣＯＬｉ、及びリペアモード選択器１８からのカラムモード選択信号ＰＣＳＥＬが全て“ハイ”になると、ＮＡＮＤゲート６６の出力は“ロウ”に活性化される。このＮＡＮＤゲート６６から出力される“ロウ”の信号はカラムリペアシフトクロックＰＣＳｉであって、第３ＰＭＯＳトランジスタＰＭＯＳ３のゲートに入力されると共にインバータ６８へ入力される。これにより第３ＰＭＯＳトランジスタＰＭＯＳ３が、ヒューズプログラム電圧＝外部電源電圧ＥＶｃｃをドレインに接続されたＣＡＦ８８〜９２ｎの各ノードＣへ図１３のように供給する。一方、インバータ６８の出力“ハイ”がＮＭＯＳトランジスタ７２のゲートへ供給されるので、エラーパルスＥＲＲによってリペアモード選択器１８がスペアカラムノード選択信号ＰＣＳＥＬを“ハイ”の状態に活性化した状態で欠陥検出情報があれば、ＮＭＯＳトランジスタ７２がターンオンすることになる。ＮＭＯＳトランジスタ７２がターンオンすると、該トランジスタのドレインに接続された電気的ヒューズのメインヒューズ７０に外部電源電圧ＥＶｃｃによる高電流が流れ切断される。このメインヒューズ７０も図３のような構成をもつ。メインヒューズ７０が切断されると図１３に示すように、内部ノードＢは論理“ハイ”、内部ノードＡは論理“ロウ”になり、図１２のように構成されたＣＡＦ８８〜９２ｎの転送ゲートＴＧ２，ＴＧ３がターンオンする。
【００６３】
この状態で欠陥メモリセル該当のデコードされたカラムアドレス信号ＣＡ１，ＣＡ１Ｂ，…, ＣＡｊ，ＣＡｊＢが入力されると、図１２のように構成されたＣＡＦ８８〜９２ｎ内のヒューズＦ５，Ｆ６のうち欠陥カラムアドレスに対応するヒューズが切断される。例えば、カラムアドレス信号ＣＡ１，ＣＡ２，…, ＣＡｊが欠陥アドレスである場合には、ＣＡＦ８８〜９２ｎ内のヒューズＦ６が切断される。即ち、この場合の欠陥カラムアドレスの相補アドレス信号ＣＡ１Ｂ，ＣＡ２Ｂ，…, ＣＡｊＢは論理“ロウ”のレベルで入力されるので、ノードＣの外部電源電圧ＥＶｃｃによる高電流がヒューズＦ６及び転送ゲートＴＧ３を介して“ロウ”レベルのカラムアドレス信号側へ流れるためである。このようにして、メモリセルの不良有無をチェックするメモリセルテストと同時に欠陥メモリセルのカラムアドレスが検出されると、その欠陥カラムアドレスに該当するヒューズが自動的に切断されて欠陥アドレスがプログラムされる。
【００６４】
この場合、テスト時にカラムアドレス信号ＣＡ１，ＣＡ１Ｂ，…, ＣＡｊ，ＣＡｊＢの“ハイ”レベルが内部電源電圧ＩＶｃｃのレベルであれば、内部ノードＣへ供給される外部電源電圧ＥＶｃｃとの電圧差による電流が当該“ハイ”レベルのデコードカラムアドレス信号ＣＡ１，ＣＡ１Ｂ，…，ＣＡｊ，ＣＡｊＢが入力されるアドレスターミナル側へ流れることになる。従って、テスト時及びリペアモードの場合、カラムアドレス信号ＣＡ１，ＣＡ１Ｂ，…，ＣＡｊ，ＣＡｊＢの“ハイ”を外部供給電圧ＥＶｃｃのレベルとしなければならない。これは、図１４に示すリペアカラムアドレス発生器によって実行される。この回路はスペアカラム回路に含めるようにしておいてよい。
【００６５】
図１４を参照すると、カラムアドレスバッファから２つのパス（信号経路）が形成されていることが分かる。ノーマルアクティブ動作時つまりリペアエネーブル信号ＲＥが“ロウ”である場合は、カラムアドレスバッファから出力されるカラムアドレス信号ＣＡｊ（又はＣＡｊＢ）は転送ゲートＴＧ４を介してＣＡＦ８８〜９２ｎ内の転送ゲートＴＧ２，ＴＧ３へ供給される。一方、リペアエネーブル信号ＲＥが“ハイ”で供給されるリペアモード時には、カラムアドレスバッファの出力はレベルシフタ９８によって内部電源電圧ＩＶｃｃのレベルから外部供給電圧ＥＶｃｃのレベルに変換され、転送ゲートＴＧ５へ入力される。転送ゲートＴＧ５は、試験装置１２から図１３のように出力されるエラーパルスＥＲＲに応じてインバータ１０４，１０６からなるラッチへ転送を行う。このようにエラーパルスＥＲＲによってカラムアドレス信号ＣＡｊ，ＣＡｊＢをラッチ回路へ伝送する理由は、無効アドレス(Invalid address) が入力されるのを防止するためである。ラッチ１０４，１０６に入ったカラムアドレスは反転ラッチされ、その反転したカラムアドレス信号ＣＡｊ（又はＣＡｊＢ）が転送ゲートＴＧ６へ入力される。転送ゲートＴＧ６は、リペアエネーブル信号ＲＥの“ハイ”に従って転送を行いＣＡＦ８８〜９２ｎへカラムアドレス信号を供給する。尚、各インバータは外部電源電圧ＥＶｃｃを動作電源とする。
【００６６】
従って、図１２及び図１４に示す回路構成によって図１１のＳＣＣ１６ａ〜１６ｎは、試験装置１２からエラーパルスＥＲＲが図１３のように発生するときに、欠陥メモリセルに該当のカラムアドレス信号ＣＡｊ，ＣＡｊＢに従って対応するヒューズを切断し、欠陥メモリセルのカラムアドレスをヒューズプログラミングする。
【００６７】
上記動作によって欠陥メモリセルのカラムアドレスがプログラミングされた状態でチップがアクティブ動作する際には、リペアエネーブル信号ＲＥが“ロウ”なので、ＮＡＮＤゲート６６は“ハイ”を出力して第３ＰＭＯＳトランジスタＰＭＯＳ３をターンオフとし、インバータ６８の出力が“ロウ”になるのでＮＭＯＳトランジスタ７２はターンオフとなる。このとき、メインヒューズ７０が切断されていなければ、即ちカラムリペアを行わないＳＣＣの場合、ＮＭＯＳトランジスタ７２のドレインノードがメインヒューズ７０によって“ハイ”を維持するので、ノードＡとノードＢはそれぞれ“ハイ”と“ロウ”のレベルとなる。従って、ＮＡＮＤゲート９４にドレインの接続されたプルダウントランジスタＰＤＮがターンオンし、ＮＡＮＤゲート９４は“ハイ”、インバータ９６は論理“ロウ”をそれぞれ出力することになり、そのスペアカラム冗長エネーブル信号ＰＣＲＥの“ロウ”に従いスペアカラム選択ラインを活性化する信号が“ロウ”状態に維持されてスペアカラムはエネーブルされない。
【００６８】
一方、メインヒューズ７０が切断され、ＣＡＦ８８〜９２ｎのアドレスプログラミングヒューズＦ５，Ｆ６が欠陥カラムアドレスに対応して切断されている場合、ＮＭＯＳトランジスタ７２のドレインノードのレベルは“ロウ”状態に遷移する。このときにＮＭＯＳトランジスタ７２のドレインノードのレベルが“ロウ”に遷移するのは、デコードされたローアドレスＤＲＡｉ，ＤＲＡｊの情報によって活性化されるリセット信号ＲＥＳＥＴが論理“ハイ”になるためである。従って、内部ノードＢは論理“ハイ”、内部ノードＡは論理“ロウ”になってカラムアドレス信号ＣＡｊ，ＣＡｊＢがＮＡＮＤゲート９４の入力として伝達される。これにより、ヒューズ切断でコーディングされたカラムアドレスと入力カラムアドレス信号とが一致する場合にはＮＡＮＤゲート９４の全入力が論理“ロウ”になり、スペアカラム冗長エネーブル信号ＰＣＲＥの論理“ハイ”でスペアカラム選択ラインはエネーブルされ且つノーマルカラム選択ラインはディスエーブルされる。
【００６９】
図１１〜図１４のような回路構成からなるスペアカラム回路（スペアカラムデコーダ）が図１のように多数個ある場合、欠陥メモリセルの検出時に多数のスペアカラム回路のうちの１つが選択されて当該スペアカラム回路内のヒューズが切断され、欠陥アドレスに対応するヒューズプログラミングが実施される。そして、試験装置１２から出力されるエラーパルスＥＲＲが論理“ハイ”で入力されて欠陥メモリセル該当の欠陥アドレス、即ちデコードされたカラムアドレスを入力するヒューズの切断が完了した後、次のメモリセルの不良有無のテストを始める前には他のスペアカラム回路が選択されなければならない。また、一度選択されてリペアに用いられたスペアカラム回路は、テストが完了するまで再選択されてはならない。このようなスペアカラム回路の選択制御は、図１に示したスペアカラム選択器２２の動作によって実行され、その構成を図１５に示す。即ち、図１５はスペアカラム選択器２２の回路図であり、これは多数のスペアカラムデコーダのうち１つを選択するための回路である。
【００７０】
この図１５に示すスペアカラム選択器の構成及びその動作は図４に示したスペアロー選択器とほぼ同じであるが、図４との混同を避けるためにその参照符号だけは変えて表記してある。例えば図１５中のカラムラッチパルス発生器ＣＬＰＧは図１０同様の構成を有し、リペアカラムシフトクロックＰＣＳは図４中のローリペアシフトクロックＰＲＳと同様の機能をもつもので、図１１のＮＡＮＤゲート６６から出力されるリペアカラムシフトクロックＰＣＳｉをの図１６のような構成によって論理演算して発生するものである。
【００７１】
その動作は、図４の回路の動作説明と図１７の動作タイミング図を参照することにより容易に理解することができる。即ち、まずリセットパルスＳＲＰの発生によってスペアカラム選択信号ＳＣＯＬｉを全て“ロウ”状態にリセットする。そして、“ハイ”のフラグパルスＳＦＰがカラムラッチパルス信号ＣＬＰに従い入力されてスペアカラム選択信号ＳＣＯＬ１が活性化し、以後、リペアカラムシフトクロックＰＣＳによってシフトが行われることでスペアカラム選択信号ＳＣＯＬｉが１つずつ順次活性化されていく。最終のスペアカラム選択信号ＳＣＯＬｎが論理“ハイ”になると、図示を省略した図４同様のラッチ回路によってカラムリペア失敗信号ＰＣＲＦが活性化され、図１のＮＡＮＤゲート２４へ供給される。
【００７２】
図１に示したＮＡＮＤゲート２４は、カラムリペア失敗信号ＰＣＲＦとローリペア失敗信号ＰＲＲＦの両者が論理“ハイ”になるまでにセルアレイの全てのビットに対するテストが完了しなければ、これ以上代替するスペアワードラインやスペアカラム選択ラインがないことを表すリペア失敗信号ＲＦを試験装置１２へ出力してリペア不可能を知らせる。
【００７３】
上述したようにこの実施形態のセルフリペア装置は、メモリセルテスト中に特定ビットの欠陥が検出された場合、これをスペアワードラインで代替するかスペアカラム選択ラインで代替するかを即座に判断するリペアモード選択器１８を備えている。このようなリペアモード選択器１８は、基本的にローラインつまりワードラインを優先的にリペアするが、カラムで連続的に２つの欠陥ビットがあった場合にはスペアカラムへ代替するように動作する。その構成は図１８に示すようになっている。即ち、図１８はリペアモード選択器１８の回路図であり、これは図１に示したリペアモード選択器の一例である。
【００７４】
この回路は、ローアドレスストローブ信号ＲＡＳＢ（＝バーＲＡＳ）に同期して発生するクロックＰＲによって試験装置１２から発生したエラーパルスＥＲＲをラッチ及びシフトしてシフトエラーパルスＥＲＲＦを発生するシフトレジスタと、エラーパルスＥＲＲとシフトエラーパルスＥＲＲＦとを比較して欠陥カラムアドレスの連続状態を検出する検出器と、該検出器の出力とカラムリペア失敗信号ＰＣＲＦ及びローリペア失敗信号ＰＰＲＦとを論理演算し、スペアローモード選択信号ＰＲＳＥＬとスペアカラムモード選択信号ＰＣＳＥＬを選択的に発生するモード選択信号発生器と、から構成される。図１８において、インバータ１２２、転送ゲートＴＧ７，ＴＧ８、インバータ１２４，１２６からなるラッチ及びインバータ１２８，１３０からなるラッチの構成がシフトレジスタに相当し、ＮＡＮＤゲート１３２が検出器に相当し、ＮＯＲゲート１３６，１４０及びインバータ１３４，１３８，１４２がモード選択信号発生器に相当する。
【００７５】
図１９はリペアモード選択器１８の動作を説明するためのタイミング図である。図示のようにローアドレスが変化する状態で試験装置１２からエラーパルスＥＲＲが発生すると、該エラーパルスＥＲＲはローアドレスストローブ信号ＲＡＳＢに同期したクロックＰＲに従いインバータ１２４，１２６からなるラッチに貯蔵される。次いで、同じカラムアドレスのメモリセルから連続的に欠陥が検出されてエラーパルスＥＲＲが連続的に発生するとき、先にインバータ１２４，１２６からなるラッチに貯蔵されたエラーパルスＥＲＲは、転送ゲートＴＧ８を介してインバータ１２８，１３０からなる次のラッチにシフトされ、シフトエラーパルスＥＲＲＦとして貯蔵されている。従って、エラーパルスＥＲＲ及びシフトエラーパルスＥＲＲＦを入力するＮＡＮＤゲート１３２の出力は論理“ロウ”になり、これに従ってインバータ１４２から出力されるスペアカラムモード選択信号ＰＣＳＥＬが論理“ハイ”に活性化される。即ち、連続してカラム方向に２以上のビット欠陥がある場合にはスペアカラム選択ラインによって代替し、カラム方向に連続した２以上のビット欠陥でなければスペアワードラインによって代替するようにしている。本実施形態の回路の場合、カラム方向にテストを行うようにすることで、リペア時モードのテストパターンをマーチパターン(March Pattern) にする。
【００７６】
このように構成されたリペアモード選択器１８は、ローメモリセルの欠陥を優先的にリペアするが、スペアワードラインが全て用いられると、即ちローリペア失敗信号ＰＲＲＦが論理“ハイ”になると、選択対象のスペアロー回路の無い満杯状態を示すので、スペアカラムモード選択信号ＰＣＳＥＬを“ハイ”としてカラムリペア動作を実行すべくスペアカラム選択ラインによるリペアを行う。但し、カラムで連続欠陥があった場合には、スペアローモード選択信号ＰＲＳＥＬが論理“ハイ”でも論理“ロウ”でもカラムリペアを行う。また、スペアカラムデコーダが全て用いられた場合、即ちカラムリペア失敗信号ＰＣＲＦが“ハイ”の場合であっても、スペアローモード選択信号ＰＲＳＥＬが“ロウ”を維持していれば、欠陥がカラムによるものであってもローによって引き続きリペアを実施する。このように、メモリテストによって検出された欠陥メモリセルのロー或いはカラム状態に従ってリペアローモード、リペアカラムモードが自動的に実行される。
【００７７】
【発明の効果】
本発明によれば、パッケージング後のバーンインテストで検出されるメモリセルのビット性欠陥に適応してスペアロー回路、スペアカラム回路内のヒューズを電気的に自動プログラムし、スペアメモリセルのスペアロー或いはスペアカラムで即時リペアすることが可能になる。従って、冗長を迅速に行えるうえに歩留りの向上を図ることができ、更に、スペアロー或いはスペアカラムによるリペアモードを自動的に最適選択し、冗長効率を上げることができる。
【図面の簡単な説明】
【図１】本発明による半導体メモリのセルフリペア装置のブロック図。
【図２】図１に示すスペアロー回路（ＳＲＣ）１４の回路図。
【図３】電気的切断ヒューズの構造例を示す平面図。
【図４】図１に示すスペアロー選択器２０の回路図。
【図５】図４の回路の動作タイミングを説明する信号波形図。
【図６】図４に示すローリペアシフトクロックＰＲＳを発生する回路の回路図。
【図７】 図４に示すリセットパルス発生器ＲＰＧの回路図。
【図８】図４に示すフラグパルス発生器ＦＰＧの回路図。
【図９】図８の回路の動作タイミングを説明する信号波形図。
【図１０】図４に示すローラッチパルス発生器ＲＬＰＧの回路図。
【図１１】図１に示すスペアカラム回路（ＳＣＣ）１６の回路図。
【図１２】図１１に示すカラムアドレスヒューズ回路（ＣＡＦ）の回路図。
【図１３】 図１１の回路の動作タイミングを説明する信号波形図。
【図１４】リペアカラムアドレス発生器の回路図。
【図１５】図１に示すスペアカラム選択器２２の回路。
【図１６】図１５に示すカラムリペアシフトクロックＰＣＳを発生する回路の回路図。
【図１７】図１５の回路の動作タイミングを説明する信号波形図。
【図１８】 図１に示すリペアモード選択器１８の回路図。
【図１９】図１８に示す回路の動作タイミングを説明する信号波形図。
【符号の説明】
１２ 試験装置
１４ スペアロー回路（ＳＲＣ）
１６ スペアカラム回路（ＳＣＣ）
１８ リペアモード選択器
２０ スペアロー選択器
２２ スペアカラム選択器
ＰＲＳＥＬ スペアローモード選択信号
ＰＣＳＥＬ スペアカラムモード選択信号
ＰＲＲＦ ローリペア失敗信号（リペア不能アラーム）
ＰＣＲＦ カラムリペア失敗信号（リペア不能アラーム）
ＰＲＳｉ ローリペアシフトクロック（リペア制御パルス）
ＰＣＳｉ カラムリペアシフトクロック（リペア制御パルス）
ＳＲＯＷ スペアロー選択信号（スペア選択信号）
ＳＣＯＬ スペアカラム選択信号（スペア選択信号）
ＲＦ リペア失敗信号（リペア不能アラーム）
ＲＥ リペアエネーブル信号
ＥＲＲ エラーパルス
Claims (14)
- 多数のノーマルメモリセルと多数のスペアメモリセルを備える半導体メモリのセルフリペア装置において、
ノーマルメモリセルのアドレス信号を順次供給して欠陥メモリセルを検出し、これに応じた欠陥検出情報及び欠陥アドレス信号を発生する欠陥メモリセル検出手段と、
電気的切断可能な多数のヒューズを含み、前記欠陥検出情報の入力と前記欠陥アドレス信号の入力に応答して前記多数のヒューズのうち欠陥メモリセルのアドレスに対応したヒューズを切断して欠陥アドレスを自動的にプログラムするプログラム手段と、を備え、
前記プログラム手段は、
所定のレベルにプリチャージされる第１ノードと、
該第１ノードに一端が接続された電気的切断可能な多数のヒューズと、
プログラム電圧と前記第１ノードとの間に設けられ、前記欠陥検出情報の入力に応答して前記第１ノードへプログラム電圧を供給するプログラム電圧供給手段と、
前記多数のヒューズの他端とプログラム電圧より低い電源電圧との間に設けられ、前記欠陥アドレス信号の入力に応答して欠陥アドレスに対応する前記ヒューズを切断する多数のプログラム電流パス手段と、
を含むことを特徴とするセルフリペア装置。 - 前記多数のヒューズは、瓶の首状のポリシリコンで形成されて高電流が流れることにより切断される電気的ヒューズである請求項１記載のセルフリペア装置。
- 多数のノーマルメモリセルと多数のスペアメモリセルを備える半導体メモリのセルフリペア装置において、
ノーマルメモリセルのアドレス信号を順次供給して欠陥メモリセルを検出し、これに応じた欠陥検出情報及び欠陥アドレス信号を発生する欠陥メモリセル検出手段と、
電気的切断可能な多数のヒューズを含み、前記欠陥検出情報の入力と前記欠陥アドレス信号の入力に応答して前記多数のヒューズのうち欠陥メモリセルのアドレスに対応したヒューズを切断して欠陥アドレスを自動的にプログラムし、前記欠陥検出情報の抑止後にプログラムした欠陥アドレスが入力されるときに多数のスペアメモリセルのうちその欠陥アドレスに対応したスペアメモリセルに接続されたスペアラインを選択するスペアデコーディング手段と、を備え、
前記スペアデコーディング手段は、
所定のレベルにプリチャージされる第１ノードと、
該第１ノードに一端が接続された電気的切断可能な多数のヒューズと、
プログラム電圧と前記第１ノードとの間に設けられ、前記欠陥検出情報の入力に応答して前記第１ノードへプログラム電圧を供給するプログラム電圧供給手段と、
前記多数のヒューズの他端とプログラム電圧より低い電源電圧との間に設けられ、
前記欠陥アドレス信号の入力に応答して欠陥アドレスに対応する前記ヒューズを切断する多数のプログラム電流パス手段と、
を含み、
ノーマルメモリセルテストと共に欠陥メモリセルのリペア動作を実行することを特徴とするセルフリペア装置。 - 前記多数のヒューズは、瓶の首状のポリシリコンで形成されて高電流が流れることにより切断される電気的ヒューズである請求項３記載のセルフリペア装置。
- 多数のノーマルメモリセルと多数のスペアメモリセルを備える半導体メモリのセルフリペア装置において、
ノーマルメモリセルのアドレス信号を順次供給して欠陥メモリセルを検出し、これに応じた欠陥検出情報を発生する欠陥メモリセル検出手段と、
前記欠陥検出情報とスペア選択信号に応答してリペア制御パルスを発生し、該リペア制御パルスに従い電気的切断可能な多数のヒューズのうち欠陥メモリセルのアドレスに対応したヒューズを切断して欠陥アドレスを自動的にヒューズプログラミングする多数のスペアデコーディング手段と、
前記欠陥検出情報に応答して前記多数のスペアデコーディング手段のうちの１つを選択する前記スペア選択信号を発生し、そして前記多数のスペアデコーディング手段からそれぞれ出力される前記リペア制御パルスの活性化に応答して前記スペア選択信号をシフトさせ順次活性化する選択手段と、を備え、
各スペアデコーディング手段は、
所定のレベルにプリチャージされる第１ノードと、
該第１ノードに一端が接続された多数の電気的切断可能なヒューズと、
前記欠陥検出情報及びスペア選択信号に応じてリペア制御パルスを発生するパルス発生手段と、
プログラム電圧と前記第１ノードとの間に設けられ、前記リペア制御パルスに応答して前記第１ノードへプログラム電圧を供給するプログラム電圧供給手段と、
前記多数のヒューズの他端とプログラム電圧より低い電源電圧との間に設けられ、欠陥アドレス信号の入力に応じて欠陥アドレスに対応する前記ヒューズを切断する多数のプログラム電流パス手段と、
を含むことを特徴とするセルフリペア装置。 - 前記多数のヒューズは、瓶の首状のポリシリコンで形成されて高電流が流れることにより切断される電気的ヒューズである請求項５記載のセルフリペア装置。
- 各スペアデコーディング手段の第１ノードは、スペアメモリセルを活性化するスペアメモリセル選択ラインに接続される請求項５記載のセルフリペア装置。
- 前記選択手段は、
各出力端子が前記多数のスペアデコーディング手段の各スペア選択信号入力端子に接続され、入力されるフラグパルスをラッチパルス及びリペア制御パルスの入力に応答してシフトするシフトレジスタと、
前記欠陥検出情報に応答して前記フラグパルス及びラッチパルスを発生するパルス発生手段と、
を含む請求項５記載のセルフリペア装置。 - 前記シフトレジスタの最終出力端子から出力されるスペア選択信号の活性化時に応答してリペア不能アラーム信号を発生するアラーム信号発生手段を更に備える請求項８記載のセルフリペア装置。
- 前記欠陥検出情報に応答して前記シフトレジスタの全出力をリセットするリセットパルス発生手段を更に備える請求項８又は請求項９記載のセルフリペア装置。
- 多数のノーマルメモリセルと多数のスペアメモリセルを備える半導体メモリのセルフリペア装置において、
ノーマルメモリセルのアドレス信号を順次供給して欠陥メモリセルを検出し、これに応じた欠陥検出情報及び欠陥アドレス信号を発生する欠陥メモリセル検出手段と、
前記欠陥検出情報が連続して発生される場合に応答してスペアローモード選択信号の出力からスペアカラムモード選択信号の出力に変更するリペアモード選択手段と、
前記欠陥検出情報、前記スペアローモード選択信号、及びスペアロー選択信号に応答してリペアロー制御パルスを発生し、該リペアロー制御パルスに従い電気的切断可能な多数のヒューズのうち欠陥メモリセルのアドレスに対応したヒューズを切断して欠陥アドレスを自動的にプログラムし、前記欠陥検出情報の抑止後にプログラムした欠陥アドレスが入力されるときにこれに対応したスペアワードラインを選択する多数のスペアローデコーダと、
前記欠陥検出情報、前記スペアカラムモード選択信号、及びスペアカラム選択信号に応答してリペアカラム制御パルスを発生し、該リペアカラム制御パルスに従い電気的切断可能な多数のヒューズのうち欠陥メモリセルのアドレスに対応したヒューズを切断して欠陥アドレスを自動的にプログラムし、前記欠陥検出情報の抑止後にプログラムした欠陥アドレスが入力されるときにこれに対応したスペアカラム選択ラインを選択する多数のスペアカラムデコーダと、
前記欠陥検出情報に応答して前記多数のスペアローデコーダのいずれかを選択する前記スペアロー選択信号を発生し、前記多数のスペアローデコーダからそれぞれ出力される前記リペアロー制御パルスの活性化に応答して前記スペアロー選択信号をシフトさせ順次活性化するスペアローデコーダ選択手段と、
前記欠陥検出情報に応答して前記多数のスペアカラムデコーダのいずれかを選択する前記スペアカラム選択信号を発生し、前記多数のスペアカラムデコーダからそれぞれ出力される前記リペアカラム制御パルスの活性化に応答して前記スペアカラム選択信号をシフトさせ順次活性化するスペアカラムデコーダ選択手段と、
を備えることを特徴とするセルフリペア装置。 - 前記リペアモード選択手段は、
ローアドレスストローブ信号に同期して発生される制御クロックに従って発生した欠陥検出情報をラッチ及びシフトし、シフトエラーパルスを発生するシフトレジスタと、
ローアドレスストローブ信号に同期して発生される制御クロックに従って発生した欠陥検出情報と前記シフトエラーパルスとを比較して連続した欠陥カラムアドレスを検出する検出手段と、
該検出手段の出力と前記スペアローデコーダ選択手段及びスペアカラムデコーダ選択手段の各最終出力とを論理演算してスペアローモード選択信号とスペアカラムモード選択信号を選択的に発生するモード選択信号発生手段と、
を含む請求項１１記載のセルフリペア装置。 - 各スペアローデコーダは、
所定のレベルにプリチャージされる第１ノードと、
該第１ノードに一端が接続された電気的切断可能な多数のヒューズと、
欠陥検出情報とスペアロー選択信号及びスペアローモード選択信号に応答してリペアロー制御パルスを発生するパルス発生手段と、
プログラム電圧と前記第１ノードとの間に設けられ、前記リペアロー制御パルスに応答して前記第１ノードへプログラム電圧を供給するプログラム電圧供給手段と、
前記多数のヒューズの他端とプログラム電圧より低い電源電圧との間に設けられ、欠陥アドレス信号の入力に応じて欠陥アドレスに対応する前記ヒューズを切断するプログラム電流パス手段と、
を含む請求項１１記載のセルフリペア装置。 - 前記多数のヒューズは、瓶の首状のポリシリコンで形成されて高電流が流れることにより切断される電気的ヒューズである請求項１２又は請求項１３記載のセルフリペア装置。
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