JP3687046B2 - 電子装置 - Google Patents
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Description
技術分野
本発明は、アナログ信号処理技術さらにはアナログデータ信号をディジタルデータ信号に変換する信号処理システムに関し、例えば磁気ディスクから読み出した信号を処理するハードディスクドライブ装置に利用して有効な技術に係わり、特に読み出し信号や書き込み信号を生成するリードチャネルの高速化かつ低消費電力化、さらには図１１に示されるように、ハードディスク装置を含む電子装置の高速化、小型化、経済化に有効な技術に関するものである。
背景技術
近年の情報化社会の進展に対応して、各種情報やデータをディジタル化して記録するための記録装置には、より一層の高速化と大容量化が求められている。このような要求に応える記録装置の一つにハードディスク装置がある。
ハードディスク装置は、例えば図１２に示されているように、磁気ヘッドＨＤを駆動して２値化されたディジタルデータを磁気記録ディスクに書き込むためのパルス電流を生成するライトアンプと磁気ヘッドＨＤを介して読み出したデータ信号を増幅するリードアンプを含むリード／ライト実行部１１、該リード／ライト実行部１１により読み出されたデータの照合等を行なう信号処理部１２、データを外部装置とのデータ授受に適した形式にフォーマット変換する等の機能を有したフォーマット制御部１３、ディスク回転軸を駆動するスピンドルモータＳＰＭや磁気ヘッドを保持するアーム（ピックアップ）を移動させるボイスコイルモータＶＣＭを制御してディスク回転数やヘッドの位置を調整するサーボ制御部１４、ホストコンピュータ２０等の外部装置との接続やディスク装置全体の制御を行なうディスクコントロール部１５等から成る。
このうちディスクから読み出されたデータの照合等を行う信号処理部１２は、ディスクの読み出し／書き込み速度を左右するため特に高速信号処理が要求されるので、アンプやフィルタ、アナログ／ディジタル変換器（以下、Ａ／Ｄ変換器と記す）などからなるアナログ信号処理回路（リードチャネルと呼ばれる）とディジタル信号処理回路とを最適に混載させた半導体集積回路（以下、リードチャネルＬＳＩと称する）で実現される。
図１３は、リードチャネルＬＳＩに内蔵されている機能ブロックのうちリード処理側の概略構成例を示す。
可変利得増幅回路ＶＧＡは読み出し信号の増幅回路で、磁気ヘッド等が持つ非線形の電磁気特性で劣化減衰した読み出し信号の振幅を、所定の振幅レベルに可変増幅する機能回路である。
フィルタ回路ＦＩＬは、後段のＡ／Ｄ変換器ＡＤＣにおけるＡ／Ｄ変換動作に伴って生じる折り返し雑音を前もって除去するとともに、読み出し信号から最大限の有効情報を引き出すために、ディスクの内周部と外周部とで異なるデータレートに応じてカットオフ周波数をこまめに、具体的には概略１ＭＨｚ程度の間隔で切り替えることが要求される。
ディジタル信号処理部ＤＳＰでは、読み出した信号の振幅レベルやデータ速度等の検出を行ない、書込みデータと読み出した信号との照合がとれるように上記可変利得増幅回路ＶＧＡやフィルタ回路ＦＩＬへの制御情報、Ａ／Ｄ変換器のサンプリングクロック等のタイミング情報を生成して、同一半導体集積回路内のタイミングコントロール回路部ＴＧＣ又は外部のマイコン等のコントロールＬＳＩに供給し、これらを介して例えば検出されたレベルが所望の値になるように、利得可変増幅回路ＶＧＡがフィードバック制御される。
また、Ａ／Ｄ変換器ＡＤＣのサンプリングクロックの周波数や位相は、上記データレート検出信号に基づいて上記タイミングコントロール回路部ＴＧＣに設けたシンセサイザ又は位相ロックトループ（ＰＬＬ：Phase Locked Loop）回路を制御することによって調整される。
ところで、上記した機能回路を含む従来のリードチャネルＬＳＩは、各機能回路が電圧入力・電圧出力の回路構成で実現されている。例えば、Ａ／Ｄ変換回路について言えば、第１の文献；アイ・エス・エス・シー・シー９８、ダイジェスト オブ テクニカル ペーパー、セッション９に発表された３件、エフ・エー９．６〜９．８、１９９８年２月（ISSCC98，Digest of Technical Papers，February 1998，FA 9.6-9.8）に示されているように、いずれも入力アナログ信号は電圧である。
一方、フィルタ回路に関しては、高周波特性に優れ、低電源電圧を用いて低消費電力で実現できる非サンプリング（コンティニュアス・タイム）型電流駆動フィルタ回路が近年多く用いられている。しかし、その多くは入力・電圧を電流に変換し、その電流をキャパシタＣに充放電させて電圧に変換するいわゆるｇｍ−Ｃ回路又はＯＴＡ（Operational Transconductance Amplifier）−Ｃ回路で実現されている。この例としては第２の文献；アイ・イー・イー・イー、ジャーナル オブ ソリッドステートサーキッツ、３２巻４号、４９９ページから５１２ページ、１９９７年４月（IEEE Journal of Solid-State Circuits，ＶOL．32，NO．4，April 1997，pp．499-513）等がある。
また、電流駆動タイプのフィルタ回路の他の方式としては、電流ミラー回路を１次完全積分回路及び係数回路として用いたものが提案されており、該１次完全積分回路又は係数回路の入力信号及び出力信号は電流とされている。
しかし、それらの基本回路を組み合わせて構成したリードチャネルＬＳＩに必要な高次フィルタ、具体的には７次のローパス・フィルタ等に対する入力信号としては電圧信号が用いられており、電圧／電流変換回路を上記フィルタの前段に付加している。この例としては、第３の文献；アイ・イー・イー・イー、ジャーナル オブ ソリッドステートサーキット、３３巻３号、４２７ページから４３８ページ、１９９８年３月（IEEE Journal of Solid-State Circuits，ＶOL．33，NO．3，March 1998，pp．427-438）等がある。
さらに、上記公知文献には記載されていないが、フィルタ回路からの電流出力信号を前述の電圧入力型のＡ／Ｄ変換回路に供給するには、フィルタ回路とＡ／Ｄ変換回路との間に電流／電圧変換回路が不可欠である。
しかしながら、上記した従来のアナログ・フロント・エンド部の構成には、次のような問題がある。すなわち、各機能回路内部又は回路間に電圧／電流変換又は電流／電圧変換回路を複数個設ける必要があり、それによって、回路規模並びに消費電力の増加を招く。しかも、さらに大きな問題となるのは、電圧／電流変換に伴なって信号振幅及び周波数帯域の劣化、信号の位相ずれが生じ、今後さらに要求が高まるハードディスクドライブ装置の高速化に対応することが難しくなることである。
さらに、フィルタ回路に用いられる完全積分回路は、電源電圧で制限されない範囲においてその入出力電流利得が信号周波数に逆比例する特性を有するため、フィルタ回路の設計は比較的容易である。しかし反面、完全積分回路は、例えば直流電流の入力または意図しない入力オフセットの発生があると、利得が無限大になって出力信号が飽和するため、単独ではフィルタ回路として使用できず、安定化のためには別に帰還回路が必要である。したがって、１次の完全電流積分回路はその内部に帰還パスを有するほか、１次フィルタ回路としても別に帰還回路を有するため、高次のフィルタを実現するにはより多数のトランジスタと消費電力が必要となる。
本発明の目的は、回路規模並びに消費電力の増加を招くことなく高速・高周波動作でアナログ信号処理が可能な電子装置を実現し、例えば磁気ディスクのリード・ライト信号を処理する高速・低消費電力のリードチャネルＬＳＩを提供することにある。
また、本発明の他の目的は、上記した高速動作のリードチャネルＬＳＩを用いて、市場の高速化要求に応えることができるハードディスクドライブ装置、ひいてはハードディスク装置の実現に寄与することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、アナログデータ信号をディジタルデータ信号に変換する信号処理システムにおいて、システムを構成するフィルタ回路として電流入力・電流出力型の回路を、またＡ／Ｄ変換器として電流入力型の回路を用いるとともに、フィルタ回路の前段には受信したアナログ入力信号を電流に変換して出力する電圧／電流変換回路（もしくは電圧入力・電流出力型増幅回路）を設けるようにした。さらに、上記フィルタ回路は、不完全電流積分回路を用いて構成するようにした。
上記した手段によれば、電圧入力・電圧出力型のフィルタ回路および電圧入力型のＡ／Ｄ変換器を用いたシステムに比べて高周波数特性が向上する。また、フィルタ回路の前段に電圧／電流変換回路を設けるとともに、フィルタ回路を電流出力型とし、Ａ／Ｄ変換器を電流入力型としているため、フィルタ回路とＡ／Ｄ変換器との間に電圧／電流変換回路を設ける必要がなく、システム全体を簡略化することができ、消費電力を低減することができる。しかも、従来のように電流入力・電圧出力型のフィルタ回路を用いるシステムでは高次のフィルタ回路を構成する場合に１次や２次の低次のフィルタを組み合せて構成するが、その場合各フィルタ間に電圧／電流変換回路が必要になるのに対し、本発明では電流入力・電流出力型のフィルタ回路を用いているため高次フィルタ回路を構成する場合に電圧／電流変換回路が不要となり、その分消費電力が少なくて済むようになる。
また、本発明をハードディスクドライブ装置に適用する場合には、図１に例示されるように、リードアンプの出力信号すなわちリードチャネルＬＳＩへの入力信号が電圧信号であることを前提に、リードチャネルＬＳＩのアナログ信号処理部の初段に設けられる可変利得増幅回路ＶＧＡに電圧／電流変換手段を設け、可変利得増幅回路ＶＧＡの出力電流信号の振幅を上記した外部のマイクロコンピュータ等からレジスタＲＥＧの設定値を書き換えることによって制御できるようにし、かつ可変利得増幅回路ＶＧＡの出力電流信号を後段の電流入力・電流出力型フィルタ回路の入力端子に直接入力できるようにした。
また、高速Ａ／Ｄ変換回路の変換精度劣化を最小限に抑えるために必要とされるトラック・ホールド回路（サンプル・ホールド回路とも呼ばれる）を電流信号トラック・ホールド回路とし、前段の電流入力・電流出力型フィルタ回路の出力電流信号をＡ／Ｄ変換回路に直接入力できるようにした。これらにより、上記各機能回路からの出力信号の振幅や周波数帯域の劣化を最小限に抑えることが可能である。
また、上記電流入力・電流出力型フィルタ回路を、内部に帰還パスを有しない１次不完全積分回路を係数回路として用いて構成した。不完全積分回路は、受動型素子である抵抗と容量からなるローパスフィルタと同様に、直流電流入力に対しては出力が一定値に収束するから単体でも安定な１次フィルタを実現できる。これにより、高次のフィルタを実現するのに、従来のフィルタ回路のように積分回路内に帰還パスを有する１次完全積分回路を用いるのに比較して、大幅にトランジスタ数を減少させ、かつ消費電力を低減することが可能である。
なお、上記した手段の説明に含まれる可変利得回路、電圧／電流変換回路、電流積分回路、フィルタ回路及び電流信号トラック・ホールド回路の具体的な構成例は、後述の実施形態の説明の中において明らかにされる。
【図面の簡単な説明】
図１は、本発明に係るハードディスク装置に用いられるリードチャネルＬＳＩのブロック構成図、
図２は、リードチャネルＬＳＩを構成する電圧／電流変換回路を示す回路図、
図３は、リードチャネルＬＳＩを構成する電圧／電流変換回路の実施例とバイアス電流回路を示す回路図、
図４は、リードチャネルＬＳＩを構成する電圧／電流変換回路の電流オフセット補償回路を示す回路図
図５は、図３に示した電圧／電流変換回路のシミュレーション結果を示す入力・電圧−ドレイン電流特性図、
図６は、不完全電流積分回路を用いて構成される２次フィルタ回路のブロック構成図、
図７は、不完全電流積分回路を用いて構成される１次フィルタ回路のブロック構成図、
図８は、不完全電流積分回路を用いて構成される等リップル７次ローパスフィルタ回路のブロック構成図、
図９は、図８に示されている７次ローパスフィルタ回路の解析シミュレーション結果を示す群遅延および電流利得の周波数特性図、
図１０は、Ａ／Ｄ変換器用電流トラック・ホールド回路の回路図、
図１１は、本発明に係る電子装置のブロック構成図、
図１２は、本発明に係るハードディスクドライブ装置の構成例を示すブロック図、
図１３は、従来のハードディスク用リードチャネルの機能を示すブロック構成図、
図１４は、従来の電圧／電流変換回路の一例を示す回路図、
図１５は、従来の電圧／電流変換回路の他の例を示す回路図、
図１６は、本発明装置を構成する電流入力・電流出力型フィルタに用いた不完全積分回路の回路図、
図１７は、従来の完全電流積分回路の一例を示す回路図、
図１８は、完全電流積分回路を用いて構成される従来の２次フィルタ回路のブロック構成図、
図１９は、完全電流積分回路を用いて構成される従来の１次フィルタ回路のブロック構成図である。
発明を実施するための最良の形態
図１は本発明を適用して有効なハードディスク装置に用いられるリードチャネルＬＳＩ１０の構成の一例をブロック図で示したものである。
ＶＧＡは磁気ディスクからの読み出し信号を増幅する可変利得増幅回路で、磁気ヘッド等が持つ非線形の電磁気特性で劣化減衰した読み出し信号の振幅を、所定の振幅レベルに可変増幅する機能を有する。ＦＩＬは、後段のＡ／Ｄ変換器ＡＤＣにおけるＡ／Ｄ変換動作に伴って生じる折り返し雑音を前もって除去するとともに、読み出し信号から最大限の有効情報を引き出すためのフィルタ回路である。
ＤＳＰは、読出し信号レベルやデータレート等の検出を行ない、書込みデータと読み出した信号との照合がとれるように上記可変利得増幅回路ＶＧＡやフィルタ回路ＦＩＬへの制御情報、Ａ／Ｄ変換器ＡＤＣのサンプリングクロック等のタイミング情報を生成するディジタル信号処理回路である。
また、ＴＧＣは上記ディジタル信号処理回路ＤＳＰからの制御情報に基づいて上記可変利得増幅回路ＶＧＡやフィルタ回路ＦＩＬ、Ａ／Ｄ変換器ＡＤＣに対する制御信号を形成し出力するタイミングコントロール回路部で、その制御信号により例えば利得可変増幅回路ＶＧＡは検出されたレベルが所望の値になるようにフィードバック制御される。一方、フィルタ回路ＦＩＬは、タイミングコントロール回路部ＴＧＣからの制御信号によりディスクの内周部と外周部とで異なるデータレートに応じてカットオフ周波数が概略１ＭＨｚ程度の間隔で切り替えられる。
さらに、Ａ／Ｄ変換器ＡＤＣは、タイミングコントロール回路部ＴＧＣによりサンプリングクロックφｓのタイミングが調整されることによって読出し信号波形のサンプリングポイントのずれが補正される。
また、この実施例では、上記可変利得増幅回路ＶＧＡに付随してレジスタＲＥＧが設けられており、可変利得増幅回路ＶＧＡは、その出力電流信号の振幅が、外部のマイコン等からレジスタＲＥＧの設定値を書き換えることによって制御されるように構成されている。同様に、上記フィルタ回路ＦＩＬに対しても外部のマイコン等から設定値を書き換えることができるレジスタを設けて、そのレジスタの設定値によりフィルタ回路のカットオフ周波数等の周波数特性を変えることができるように構成してもよい。
特に制限されるものではないが、上記可変利得増幅回路ＶＧＡとレジスタＲＥＧ、フィルタ回路ＦＩＬ、Ａ／Ｄ変換器ＡＤＣ、ディジタル信号処理部ＤＳＰおよびタイミングコントロール回路部ＴＧＣは、単結晶シリコン基板のような１個の半導体チップ上において半導体集積回路として形成される。また、図示しないが、上記リード系の回路の他、磁気ヘッドＨＤを駆動してディスクに対する書込みを行なうライトアンプに供給する書込み信号を形成して出力するライト系の回路も同一の半導体チップ上に形成される。
図１のシステムにおいては、磁気記録されたディスクの情報は、例えば磁気抵抗素子を用いた磁気ヘッド（以下、ＭＲヘッドと称する）ＨＤによって電気信号に変換され、リードアンプ１１によって増幅される。このリードアンプ１１の出力信号は一般に電圧信号である。
この実施例のリードチャネルＬＳＩでは、上記リードアンプ１１の出力信号すなわちリードチャネルＬＳＩの入力信号が電圧信号であるのに対応して、その信号が入力される可変利得増幅回路ＶＧＡとして、例えば図２〜図４に示すような電圧入力・電流出力型増幅回路を用い、可変利得増幅回路ＶＧＡの出力電流信号を後段のフィルタ回路ＦＩＬに直接入力できるように構成されている。また、フィルタ回路ＦＩＬとして図６〜図８に示すような電流入力・電流出力型のフィルタ回路を用いている。
さらに、Ａ／Ｄ変換器ＡＤＣは、高速動作時における回路の変換精度劣化を最小限に抑えるために、図１０に示すような電流信号トラック・ホールド回路を用い、前段の電流入力・電流出力型のフィルタ回路ＦＩＬの出力電流信号をＡ／Ｄ変換器ＡＤＣに直接入力できるように構成されている。
以上のように電流入力・電流出力型の増幅回路とフィルタ回路を用いることにより、上記各機能回路からの出力信号の振幅や周波数帯域の劣化、信号の位相ずれを最小限に抑えることが可能となる。
なお、可変利得増幅回路ＶＧＡとして図２に示されているような電圧入力・電流出力型増幅回路を用いる代わりに、利得可変な電流増幅回路の前段に電圧／電流変換回路を設けた構成とすることも可能である。
ところで、電圧／電流変換回路としては、以下のような従来技術が知られている。
図１４は従来技術による電圧／電流変換回路の第１の例である。この回路は、正負対称の電圧入力信号Ｖin+，Ｖin-に対して、それぞれドレイン端子がカレントミラー回路ＣＭに接続され互いにゲート・ソース間のバイアス動作点が異なり飽和領域動作する２つのＭＯＳトランジスタＭ１とＭ３、Ｍ２とＭ４のドレイン電流をそれぞれ合成し、正電圧入力信号Ｖin+に対応してＭ１，Ｍ３に流れる電流から負電圧入力信号Ｖin-に対応してＭ４，Ｍ２に流れる電流を差し引くように構成されている。これによって、電圧入力信号Ｖin+，Ｖin-に対する線形の電流出力信号Ｉoutを得ることができる。
なお、電流出力信号Ｉoutの振幅は、Ｍ１，Ｍ３のゲート間およびＭ２，Ｍ４のゲート間のバイアス電位差ＶＢの値で制御される。このような回路に関しては、第４の文献-ＩEEE JOURNAL OF SOLID-STATE CIRCUITS，ＶOL.26，NO.9，SEPTEMBER 1991，pp1293-1301等に記載がある。
また、図１５は前記第３の文献に記載された従来技術による電圧／電流変換回路の第２の例である。
この回路は、正負対称の電圧入力信号Ｖin+，Ｖin-に対して、それぞれ互いにドレイン・ソース間のバイアス動作点が異なりトライオード領域（非飽和領域）で動作する２つのＭＯＳトランジスタＭ１とＭ２、Ｍ３とＭ４のドレイン電流を合成し、正入力・電圧信号Ｖin+に対応してＭ１，Ｍ４に流れる電流から負入力・電圧信号Ｖin-に対応してＭ２，Ｍ３に流れる電流を差し引くことによって、電圧入力信号に対する線形の電流出力信号Ｉoutを得ることができる。なお、出力電流の振幅は、Ｍ１〜Ｍ４のドレイン側に直列形態に挿入されたＭＯＳトランジスタＭ５〜Ｍ８のゲート端子に印加されているバイアス電圧ＶwpとＶwnの差電圧値で制御される。
しかしながら、上記従来の電圧／電流変換回路は、いずれも線形出力電流信号は正負対称の電圧入力信号に対するドレイン電流の差分として得られるものであり、単相の電圧入力信号では十分な線形性が得られない。電流の差分を得るためには、正負電流信号のいずれか一方を反転して加算する必要がある。例えば、電流反転加算の最も簡易で実用的な回路はカレントミラー回路を用いる形式であるが、信号の一方のみを反転することは、交流信号、特に高周波領域の信号に対しては信号間の遅延差を生じ、正負電流信号間の正確な差分を得ることができない。そこで、図１４および図１５の回路では、差動入力形式としているが、それによって回路の構成素子数が多くなる。
また、高速・高周波回路をＭＯＳトランジスタで実現する場合、可能な限りＰチャネルトランジスタより高速のＮチャネルトランジスタのみを用いて構成するのが一般的であるが、上記した従来回路では正負信号の差分をとるための反転加算回路としてのカレントミラー回路にＰチャネルトランジスタを用いらざるを得ないため、高周波領域での適用に制限がある。つまり、回路の動作帯域が制限されてしまう。
図２は上記した従来技術の問題点を解決するためになされた本発明に係る電圧／電流変換回路の第１の実施例である。第１の定電流源（電流値ＩB）と、ゲートに固定電位（ＶGC）が印加された第１のＭＯＳトランジスタＭ１と、ゲートが上記ＭＯＳトランジスタＭ１のドレインに接続された第２のＭＯＳトランジスタＭ２が電源電位と接地電位間に直列形態に接続されている。そして、上記第１の定電流源およびトランジスタＭ１，Ｍ２と並列に、第２の定電流源（電流値ＩB）と、ゲートに上記と同じ固定電位（ＶGC）が印加された第３のＭＯＳトランジスタＭ３と、ゲートが上記ＭＯＳトランジスタＭ２のゲートに接続された第４のＭＯＳトランジスタＭ４が電源電位と接地電位間に直列形態に接続されてカスコード・ミラー回路が構成されている。
このカスコード・ミラー回路に対して、上記ＭＯＳトランジスタＭ２と並列に接続されゲートに電圧入力信号Ｖinが入力されるようにされた第５のＭＯＳトランジスタＭ５を設けることにより、ＭＯＳトランジスタＭ３のドレインから入力信号Ｖinに対応した電流信号Ｉoutを得るように構成されている。ここで、ゲートにバイアス電圧ＶGCが印加されたＭＯＳトランジスタＭ１とＭ３は、回路の周波数特性を伸ばす働きがある。
上記のカスコード・ミラー回路は、例えば図１６に示されているような電流積分回路への応用例として、前記第３の公知文献において紹介されている。すなわち、図１６の積分回路では、図２のＭＯＳトランジスタＭ２に対応したトランジスタＭ２のゲートと接地電位間に容量Ｃ1が接続され、ＭＯＳトランジスタＭ１のドレインに入力された電流Ｉinが上記容器Ｃ1によって積分され、ＭＯＳトランジスタＭ３のドレインから電流出力Ｉoutを得るようにしている。
この従来の電流積分回路では、入力電流ＩinがＭＯＳトランジスタＭ１のドレイン側に入力されており、この入力電流Ｉinの変化によってＭＯＳトランジスタＭ１のドレイン電位が例えば高い値に変動すると、Ｍ２のドレイン電圧すなわちＭＯＳトランジスタＭ１のソース電位が低くなり、このフィードバック作用によりＭＯＳトランジスタＭ１のドレイン電位の変化を減少させるように動作することによって、電流入力部のインピーダンスを小さくできる。言い換えると、ＭＯＳトランジスタＭ１とＭ２からなる入力部のコンダクタンスを大きくすることができ、これによって高周波特性が改善される。ここで、上記回路の積分容量Ｃ1を除けば電流反転アンプとして使用できることが分かる。
図２の実施例の電圧／電流変換回路は、ＭＯＳトランジスタＭ１のソース電位がドレイン電位よりも低インピーダンスで安定した値に維持される。しかも、前記公知例（図１６）のような積分回路として使用する場合には、ＭＯＳトランジスタＭ１のソース電位が低過ぎるため電流入力点としては使用しにくいが、そのＭ１のソース電位が低いという特徴が電圧／電流変換回路には好適である。
つまり、図２の実施例回路においては、ＭＯＳトランジスタＭ２と並列に接続されたＭＯＳトランジスタＭ５のゲートに電圧入力信号Ｖinが入力されており、このＭＯＳトランジスタＭ５のゲート電圧信号Ｖinは、ＭＯＳトランジスタＭ５をリニア特性を示す非飽和領域（トライオード領域）で動作させるのに必要十分な範囲で比較的高めの電圧であることを必要とするが、ドレイン電位が低いほどゲート電圧信号を低くすることができる。そのため、本発明の目的を達成する上では最適である。すなわち、図２の回路形式によれば、電圧／電流変換回路全体、ひいてはこの電圧／電流変換回路を含んで構成されるリードチャネルＬＳＩ全体の電源電圧を下げて消費電力を低減することができる。
ところで、非飽和領域で動作する上記ＭＯＳトランジスタＭ５のドレイン電流ＩD5とドレイン電圧ＶD5、ゲート電圧Ｖinの関係は次式、
-ＩD5＝Ｋ5｛（Ｖin−Ｖth5）ＶD5−ＶD52／２｝
＝Ｋ5ＶD5Ｖin−Ｋ5ＶD5（Ｖth5＋ＶD5／２）−−（１）
で表わされる。ここで、Ｖth5はトランジスタＭ５のしきい値電圧、Ｋ5はトランジスタＭ５のトランスコンダクタンス定数である。この定数Ｋ5は、Ｍ５のチャネルコンダクタンス・フィッティングパラメータをβo、ゲート幅をＷ、ゲート長をＬで表わしたときに、Ｋ5＝βo・(W/L)で与えられる。
一方、トランジスタＭ２のドレイン電流ＩD2は
-ＩD2＝ＩB-ＩD5 −−−−−−−−（２）
である。この電流ＩD2は、Ｍ２とＭ４が同一サイズで同一特性のトランジスタのとき、ミラー電流としてＭ４にコピーされるから-ＩD2＝ＩD4であり、式（２）より
-Ｉout＝ＩB-ＩD4＝ＩD5 −−−−−−−−（３）
となることが分かる。さらに、Ｖin＝ＶIB＋ｖin（ただしＶIBは直流バイアス電圧、ｖinを交流信号成分）とすれば、対応する電流信号ＩD5は、上記式（１）より次式のように書き表せる。
ＩD5B+iD5＝Ｋ5ＶD5(ＶIB−Ｖth5−ＶD5／２)＋Ｋ5ＶD5ｖin−−（４）
したがって、Ｍ５のドレイン電圧ＶD5が一定値ならば、ドレイン電流ＩD5の交流信号成分ｉD5はゲート電圧Ｖinの交流信号成分ｖinに完全に比例することが分かる。すなわち、
-iD5＝Ｋ5ＶD5ｖin −−−−−−−−（５）
である。また、Ｍ５のドレイン電圧ＶD5はＭ１のゲート電位ＶGCを変化させることによって任意に変えることができるので、図２の電圧／電流変換回路の利得はバイアス電圧ＶGCによって所望の値に可変することが出来る。
以上より、図２の電圧／電流変換回路は、正負入力電流信号の差分をとることなく、単相電圧入力信号でも十分な線形性の電流出力を得ることができ、かつ高速・高周波動作が可能となる。
すなわち、カスコード・ミラー回路を用いることにより、上記第１のＭＯＳトランジスタＭ１のソースを低インピーダンスに、つまり、電流の変化に対して電位の変化を小さく抑えることができるので、非飽和領域で動作する第５のＭＯＳトランジスタＭ５のゲート電圧信号をＶinを直接的かつ線形的に電流信号Ｉoutに変換できる。
また、それによって、正負対称の電流信号を反転加算させるためのカレントミラー回路等が不要となり、かつ信号経路のトランジスタはＮチャネルＭＯＳトランジスタだけで構成されるので、高速・高周波領域への適用が容易である。さらにまた、この実施例の電流／電圧変換回路はＭＯＳトランジスタのみで構成できるから、安価な論理専用ＬＳＩプロセスで実現することができる。
なお、図２には示されていないが、バイアス電圧ＶGCを変える手段は容易に得ることができる。例えば外部からの制御信号によってレジスタの値を変更し、その値に対応した電圧を発生させるディジタル／アナログ変換回路を用いて構成することができる。あるいは、複数の定電流源の電流ＩBを、選択スイッチ等を介して所定の抵抗回路に供給して電圧を発生させて上記バイアス電圧ＶGCとするとともに、レジスタの設定値に対応して上記
電流ＩBの値を選択することでＶGCを変えるように構成してもよい。また、電圧／電流変換回路の利得制御は、ＭＯＳトランジスタＭ１のゲート電圧ＶGC以外に、バイアス電流ＩBを変えることによっても実現できる。
図３は、図２の基本構成回路を応用して正負対称の電圧／電流変換信号すなわち作動出力電流を得ることができる具体的な回路構成例を示したものである。図２の基本構成回路では、前記式（４）からも分かるように、出力電流Ｉoutには直流成分ＩD5Bが含まれており、この直流成分は式（４）および式（５）より次式、
ＩD5B＝Ｋ5ＶD5(ＶIB−Ｖth5−ＶD5/２) −−−−−（６）
にて表わされることが分かる。かかる直流成分は次段の回路（図１のシステムではフィルタ回路）に対して入力オフセットとなる。
そこで、図３の実施例では、図２における電圧／電流変換回路の定電流ＩBを流す定電流用トランジスタ（ＭＢ８〜ＭＢ１１，ＭＢ１４〜ＭＢ１７）のバイアス電圧を発生するバイアス回路部２１を工夫することにより、出力電流Ｉoutの直流成分をなくすようにした。
すなわち、図３の実施例においては、電源電圧端子間に直列形態に接続されたＭＯＳトランジスタＭＢ１〜ＭＢ３からなるプリバイアス段と、同じく電源電圧端子間に直列形態に接続されたＭＯＳトランジスタＭＢ４〜ＭＢ７からなり前記ＭＢ１とＭＢ４とがカレントミラー接続された主バイアス段と、ＭＢ４のドレイン電圧が反転入力端子に印加されＭＢ１ドレイン電圧が非反転入力端子に印加されてＭＢ５のゲート電圧を発生する作動アンプＡＭＰＢとによって、バイアス回路部２１が構成されている。そして、ＭＢ１のドレイン端子と接地端子との間にバイアス定電流ＩB2を流す定電流源を設けるとともに、ゲートにＶGCが印加された定電流用トランジスタＭＢ２とゲートにＶIBが印加された定電流用トランジスタＭＢ３のカスコード構成により、ＭＢ３のドレイン電位が概ね入力トランジスタＭ５のドレイン電位と等しくなるようにして、上記の式（６）で表わされた直流電流を出力電流+Ｉout及び-Ｉoutから差し引いてキャンセルできるようにしている。
なお、上記作動アンプＡＭＰＢと主バイアス段（トランジスタＭＢ４〜ＭＢ７）は、特に限定されるものではないが、電源電圧ＡＶＤＤの変動や周囲温度の変化及び入力電流信号に対して、信号変換部２２，２３とオフセット調整部２４，２５の定電流源Ｍ８〜Ｍ１９の電流値を安定化させるためのものである。この実施例においては、図２の電圧／電流変換回路の定電流源を、各々直列形態に接続された２個のＰチャネルＭＯＳトランジスタにより構成して定電流特性を向上させている。
信号変換部は、正信号変換部２２と負信号変換部２３とからなり、これらの信号変換部は、それぞれ前述した図２の電圧／電流変換回路に対応した構成を有する。また、オフセット調整部２４，２５は、後述する図４の電流オフセット補償回路と組み合わせて、出力電流Ｉoutの直流成分をさらに高精度にキャンセルするためのものである。このキャンセル動作については、以下に詳細に述べる。
オフセット調整部２４は電源電圧端子間に直列形態に接続された４個のＭＯＳトランジスタＭＢ１２，ＭＢ１３，Ｍ６，Ｍ７により構成され、各々信号変換部２２を構成するＭＯＳトランジスタＭＢ１０，ＭＢ１１，Ｍ３，Ｍ４のゲート電圧と同一の電圧がゲートに印加されており、これによってＭ６のドレインからは正信号変換部２２の出力電流+Ｉoutと同じ電流が出力される。また、Ｍ１６のドレインからは負信号変換部の出力電流-Ｉoutと同じ電流が出力される。また、オフセット調整部２５は電源電圧端子間に直列形態に接続された４個のＭＯＳトランジスタＭＢ１８，ＭＢ１９，Ｍ１６，Ｍ１７により構成され、各々信号変換部２３を構成するＭＯＳトランジスタＭＢ１６，Ｍ１７，Ｍ１３，Ｍ１４のゲート電圧と同一の電圧がゲートに印加されており、これによってＭ１６のドレインからは負信号変換部２３の出力電流-Ｉoutと同じ電流が出力される。
これらの出力はともに直流オフセットのモニター電流+Ｉofs，-Ｉofsとして、それぞれ図４の電流オフセット補償回路に供給される。上記各出力電流+Ｉout，-Ｉout，+Ｉofs，-Ｉofsが出力される端子と接地端子との間には、上記電流オフセット補償回路からのオフセット調整信号＋ＶＯＦ，−ＶＯＦによりゲートが制御されるＭＯＳトランジスタＭ１８〜Ｍ２１が接続されている。
図４の電流オフセット補償回路は、ＭＯＳトランジスタＭＣ１〜ＭＣ７で構成された第１のカスコード・ミラー回路３１と、ＭＣ８〜ＭＣ１４で構成された第２のカスコード・ミラー回路３２と、ＭＯＳトランジスタＭＣ１５と定電流源ＩＣで構成されたバイアス回路３３と、ＭＯＳトランジスタＭＣ１６〜ＭＣ２０からなる差動アンプ３４とによって構成されている。そして、この差動アンプ３４は、上記バイアス回路３３のＭＯＳトランジスタＭＣ１５とカレントミラー接続されて定電流源ＩＣに流れる電流と同一のバイアス電流が流されるＭＯＳトランジスタＭＣ１６と、ソース共通結合されたＭＯＳトランジスタＭＣ１７，ＭＣ１８と、カレントミラー結合されたＭＯＳトランジスタＭＣ１９，ＭＣ２０とによって構成されている。
第１のカスコード・ミラー回路３１において、トランジスタＭＣ３のドレインと接地電位との間に接続された素子ＭＣ２１は、ＭＯＳトランジスタのゲート容量を利用した容量素子で、モニター電流+Ｉofsまたは-Ｉofsに含まれる交流信号成分を除去する素子として機能する。また、第１及び第２のカスコード・ミラー回路３１，３２は、前述した図１６の電流積分回路とは異なって、ＭＣ５及びＭＣ１２のドレイン電圧ＶＣ５、ＶＣ１２を、それぞれ差動アンプ３４を構成する入力ＭＯＳトランジスタＭＣ１７，ＭＣ１８のゲートに出力する。
図３の回路において、正負の出力電流+Ｉout及び-Ｉoutに直流オフセット電流が含まれていると、オフセット調整部２４，２５の出力+Ｉofs及び-Ｉofsは出力電流+Ｉout及び-Ｉoutに含まれる直流オフセット電流の値となる。図４の第１のカスコード・ミラー回路３１にはこのオフセット電流+Ｉofsまたは-Ｉofsが入力され、一方、第２のカスコード・ミラー回路３２には入力が無い、つまり入力電流が０であるため、差動アンプ３４の入力ＭＯＳトランジスタＭＳ１７とＭＳ１８のゲート間に電位差が生じる。
今仮に、オフセット電流+Ｉofsが正の場合を考えると、ＭＣ５及びＭＣ１２のドレイン電圧はＶＣ５＜ＶＣ１２となり、差動アンプ３４の出力であるＭＣ１９のドレイン電位＋ＶＯＦはＭＣ２０のドレイン電位より高い値となる。この出力電位＋ＶＯＦは、図３の回路のオフセット調整用ＭＯＳトランジスタＭ１８とＭ２０のゲートにフィードバックされ、各出力電流+Ｉoutと+Ｉofsから出力電位＋ＶＯＦの電位に応じた電流が引かれることによって差動アンプ３４の入力電位が等しくなる。つまりＶＣ５＝ＶＣ１２となるように動作する。オフセット電流+Ｉofsが負の場合には、上記とは逆にフィードバックにより各出力電流+Ｉoutと+Ｉofsに出力電位＋ＶＯＦの電位に応じた電流を流し込むことによって差動アンプ３４の入力電位が等しくなるように動作する。出力電流-Ｉout及び-Ｉofsについても上記と同様である。
図５には、図３の電圧／電流変換回路のゲート電圧ＶGCを変化させて利得を変化させたときの入力電圧Ｖinと出力電流Ｉoutを確認したシミュレーション結果が示されている。図５において、実線Ａは利得が７２μＳ（マイクロジーメンス）のときの入出力特性、破線Ｂは利得が５９μＳのときの入出力特性、点線Ｃは利得が４２μＳのときの入出力特性、一点鎖線Ｄは利得が２７．５μＳのときの入出力特性、二点鎖線Ｅは利得が７．４μＳのときの入出力特性である。同図より、実施例の電圧／電流変換回路は、利得が０〜４５μＳ以上の範囲に亘って良好な変換特性（直線性）が得られることが分かる。
なお、電圧／電流変換回路の利得制御は、ゲート電圧ＶGC以外に、バイアス電流ＩB2を変えることによっても実現できる。つまり、図３の回路において、信号変換部２２，２３のバイアス電流（図２の定電流ＩBに相当）はＭＯＳトランジスタＭＢ８，ＭＢ１０，ＭＢ１４，ＭＢ１６によって与えられるが、これらのトランジスタはバイアス回路部２１のＭＯＳトランジスタＭＢ１とカレントミラー接続されており、このＭＢ１に流れる電流はこれと直列に接続されたＭＯＳトランジスタＭＢ２のドレイン電流と上記バイアス電流ＩB2との和であるので、ＭＢ２のゲート電圧ＶGCを変えなくてもバイアス電流ＩB2を変えることによってＭＢ１の電流すなわち信号変換部２２，２３のバイアス電流を変えることができる。その結果、電圧／電流変換回路の利得を変えることができる。
次に、図１のリードチャネルを構成するフィルタ回路ＦＩＬについて説明する。
図１７は前記第３の文献に紹介されている公知の完全電流積分回路を示す。この完全電流積分回路は、図１６の不完全電流積分回路を２つ設け、正負対称の電流入力信号+Ｉin，-Ｉinを用いてそれぞれの積分回路のキャパシタＣIで積分し、各々その第１のミラー電流出力+Ｉf，-Ｉfを反対側の入力ノードに互いにフィードバックさせるように構成したものである。これによって、各積分回路の第２のミラー電流出力+Ｉout，-Ｉoutは入力電流に対して完全に積分されたものとなる。
すなわち、ＭＯＳトランジスタＭ１とＭ３とＭ５、Ｍ２とＭ４とＭ６のサイズをそれぞれ等しくし、かつトランジスタＭ１とＭ３とＭ５を介して供給される各定電流バイアス値ＩBを等しくすると、上記ＭＯＳトランジスタＭ２、Ｍ４及びＭ６のチャネルコンダクタンスｇｍは等しい値になる。従って、フィードバック電流Ｉfと出力電流Ｉoutの入力電流Ｉinに対する電流利得は等しくなり、次式
Ｉout／Ｉin＝−ｇｍ／ｓＣ＝−α／ｓ −−−−（７）
で表わされる。ここで、α＝ｇｍ／Ｃは積分時定数であり、ｓはｊωで表わされる複素角周波数である。
上記式（７）では、入出力利得がｓに反比例、すなわち信号周波数に反比例しており、これは図１７の回路が完全電流積分回路であることを表わしている。また、一般にＭＯＳトランジスタのチャネルコンダクタンスｇｍはバイアス電流ＩBの値の平方根に比例することから、バイアス電流ＩBを変化させて積分時定数αを可変することができ、カットオフ周波数が可変なフィルタ回路が実現される。
ハードディスクドライブ装置に必要とされるフィルタ回路は、ディスクから読み出したデータのレートに対応してカットオフ周波数を可変させる必要があるが、さらに重要な特性として、データ波形に含まれる各周波数成分に対して位相遅れ、すなわち群遅延特性がカットオフ周波数の２倍近くの周波数まで平坦であることが要求される。そのような特性を実現するのに適したフィルタ回路として、一般には、等リップル（Equi-ripple）特性の５次以上の伝達関数が用いられる。
高次のフィルタ回路は、２次フィルタと１次フィルタを多段に接続して実現できる。図１８に、図１７の完全電流積分回路を用いて高次のローパスフィルタを実現するために用いられる２次フィルタのブロック構成を示す。ここで、各係数を正の数値とすると伝達関数は次のように表わされる。
同様に、図１９に示す１次フィルタの伝達関数は次の通りとなる。
図１８及び図１９における各係数Ａ，Ｂは、前記不完全電流積分回路の中のＭＯＳトランジスタのサイズ比(すなわち電流ミラー比)を適当に設定してやることにより所望の係数を実現できる。
以上、従来技術の完全積分回路を用いて高次のフィルタを構成する場合について説明したが、この従来技術には以下の問題がある。すなわち、積分回路内にフィードバックのためのミラー電流出力段を必要とする。また、完全積分回路は、角周波数ｓが０のときすなわち直流入力に対して原理上無限大の利得を有するため、それ単体では用いることができない。したがって、図１９及び式（９）が示すように、１次フィルタを実現するにも係数回路を設けてフィードバックループを構成する必要があり、結果として回路規模及び消費電流が増加するとともに、回路規模の増加が動作周波数帯域の劣化を生じさせる。
一方、図１６の積分回路は、入出力電流利得が次式（１０）のように表わされ、不完全電流積分回路であることが分かる。
Ｉout／Ｉin＝−ｇｍ／（ｓＣ＋ｇｍ）
＝−α／（ｓ＋α） −−−−−（１０）
かかる不完全電流積分回路は、受動素子の抵抗−容量回路と同様に、直流電流入力に対しては有限の利得を有するため、それ単体でもフィルタとして用いることができる。この不完全電流積分回路を用いた２次のフィルタ及び１次のフィルタはそれぞれ図６、図７のようなブロック構成になり、２次フィルタの伝達関数は次のように表わされる。
ただし、α＝gm/Cである。
ここでＡ’＝Ａ−２、
Ｂ’＝Ａ−Ｂ−１ −−−−−−−（１２）
となる係数を用いれば、式（１１）は前記の式（８）と同じになり、同じ特性が実現できることが分かる。
また、１次フィルタは不完全積分回路単独で構成することができ、係数回路は必要ない。帰還パスも不要である。そして、その伝達関数は式（１０）と同じく次の通りとなる。
以上に説明したように、従来は一般的に設計が難しいために用いられなかった不完全電流積分回路を用いると、不完全電流積分回路単体で１次フィルタを実現でき、かつ積分回路内に帰還パスが不要である。また、上記式（１２）から明らかなように、不完全電流積分回路を用いた２次フィルタは、その係数が前述の完全積分回路を用いた場合（図１８，図１９）の係数よりも一般的に小さくできる。
そこで、本実施例のリードチャネルＬＳＩにおいては、フィルタ回路ＦＩＬとして、図１６に示されている不完全電流積分回路を用いることとした。これによって、従来技術（図１７）のように完全積分回路を用いてフィルタを構成するのに比較して大幅にトランジスタ数を減少させ、かつ消費電力を低減することができる。
なお、図１６に示されている不完全電流積分回路は、２つの定電流源ＩBの電流値を、制御装置により選択されるレジスタに設定された情報に対応して同時に可変することにより入力段のＭＯＳトランジスタＭ２のチャネルコンダクタンスを変えて出力電流Ｉoutのカットオフ周波数を制御するように構成することも可能である。
図８は上記したＣＭＯＳ不完全電流積分回路を用いた１次および２次のフィルタ（図６、図７）を組み合せて設計した７次等リップルローパスフィルタのブロック構成を示すもので、図１に示されているリードチャネルＬＳＩのフィルタ回路ＦＩＬとして用いられる。
図８において、ブロック内に伝達関数が記載されているものは不完全電流積分回路、ブロック内に「−１」が記載されているのは反転電流アンプである。反転電流アンプは、図１６に示されている回路と基本構造は類似であり、ただ単に積分キャパシタＣIを除くことで得られる。なお、図８において、各不完全積分回路及び反転電流アンプの各出力端に付記した数値は、ミラー電流利得を表わす。
本実施例におけるローパスフィルタ全体のバイアス電流源の総数は、各積分回路及び反転電流アンプの入力部バイアスを単体バイアス電流値としたときの３０．３２倍であり、最大カットオフ周波数を１２７ＭＨｚに設定した時の単位バイアス電流値は０．２ｍＡである。
ところで、リードチャネルＬＳＩには、一般的に少なくない規模の高速ディジタル信号処理部が一緒に内蔵されるから、ディジタル雑音の干渉を避けるためにアナログ回路部は正負作動的かつ対称的に設けることが望ましい。そこで、本実施例のフィルタ回路ＦＩＬにおいても、前段の電圧／電流変換回路ＶＧＡからの正電流入力と負電流入力のそれぞれに対応して図１６の不完全積分回路を設けるのが良い。この場合、半導体プロセスの製造ばらつきと周囲温度変動等による影響を無視したときのフィルタ回路全体の最大消費電流は、正側と負側の両方を合わせて１２．１ｍＡとなる。これは図１７の従来の完全積分回路を用いて別途設計したフィルタ回路の消費電流値の約７割以下の値である。
図９は、上記７次等リップルローパスフィルタに関して計算機によるシミュレーションの結果得られた群遅延（位相）および電流利得の周波数特性を示す。図９より、群遅延リップルは、カットオフ周波数ｆｃ（１２７ＭＨｚ）の１．７倍以上の周波数まで４±０．１ｎＳであり、変動は３％以下に抑えられている。つまり、信号をこのフィルタに通してもカットオフ周波数を超えても位相がほとんどずれることがないことが分かる。その結果、ハードディスク装置では、このフィルタを通った信号の位相と後段のＡ／Ｄ変換器ＡＤＣのサンプリングクロックφｓとの位相のずれが少なくなって、読出し信号波形の特徴点でタイミング良くサンプリングすることができる。
次に、図１のリードチャネルを構成するＡ／Ｄ変換回路について説明する。図１０は本発明に係るリードチャネルを構成する６ビットのＡ／Ｄ変換回路用電流トラック・ホールド回路（サンプル・ホールド回路）を示す。
基準定電流源ＩBとＮ−ＭＯＳトランジスタＭ１及びＭ２が電源電位ＡＶＤＤと接地電位ＡＧＮＤ間に直列に接続され、上記ＭＯＳトランジスタＭ１のドレインが入力電流信号Ｉinの入力ノードとされている。このＭＯＳトランジスタＭ１のドレイン電位変化は、Ｎ−ＭＯＳトランジスタＭ５およびそのソースと接地電位との間に接続された定電流源Ｉｓから成るソースフォロアを介して上記ＭＯＳトランジスタＭ２のゲート電極に伝達されるように構成されている。
また、上記基準定電流源ＩBとＭＯＳトランジスタＭ１，Ｍ２と同様に、電源電位ＡＶＤＤと接地電位ＡＧＮＤ間に直列に接続された定電流源ＩRi(i=1~63)とＮ−ＭＯＳトランジスタＭ３ｉ，Ｍ４ｉとからなる電流ミラー回路が設けられている。上記ＭＯＳトランジスタＭ３ｉのドレイン側からそれぞれ出力電流Ｉciが取り出され、図示しない後段の６３個の電流比較回路のそれぞれに供給されるように構成されている。
そして、上記ＭＯＳトランジスタＭ301〜Ｍ363のゲートにはＭＯＳトランジスタＭ１のゲート電圧と同一のバイアス電圧ＶＢが印加されているとともに、ＭＯＳトランジスタＭ２のゲート電位は、Ｎ−ＭＯＳトランジスタＭ６とＰ−ＭＯＳトランジスタＭ７とから成るＣＭＯＳ伝送スイッチのオン期間中に、並列に設けられた６３個のＮ−ＭＯＳトランジスタＭ401〜Ｍ463のゲート電極に伝達されるように構成されている。従って、上記ＭＯＳトランジスタＭ１と並列に設けられたＭ301〜Ｍ363、及びＭ２とＭ401〜Ｍ463のサイズをそれぞれ等しくすれば、Ｍ２に流れる電流がＭ401〜Ｍ463にコピーされる。
一方、上記ＣＭＯＳ伝送スイッチＭ６，Ｍ７のオフ期間中は、オフにされた時点の電位が上記ＭＯＳトランジスタＭ401〜Ｍ463の各ゲートとソース電極間及びゲートとドレイン電極間の寄生容量（ゲート容量）Ｃｓに保持され、Ｍ401〜Ｍ463にはその保持電位に応じたドレイン電流が流されるようになる。
また、ＭＯＳトランジスタＭ301〜Ｍ363の各ドレインと電源電位との間に接続された定電流源ＩR1〜ＩR63のそれぞれの電流値は、上記入力電流信号Ｉinの振幅に対する参照電流値に設定される。例えばＡ／Ｄ変換回路の構成を６ビットとし-ＩB＝８０μＡ，-Ｉin＝＋３２μＡ〜−３２μＡとすれば、ＩR1〜ＩR63は以下のように設定される。
定電流源ＩR1〜ＩR63の電流値が上記のように設定された場合、入力電流信号Ｉinが＋３２μＡ〜−３２μＡに変化したときの各出力電流Ｉc1〜Ｉc63は、それぞれ下記範囲の値に変化する。ただし、「＋」は図１０には示されていない後段の並列６３個の電流比較回路への各吐き出し電流、「−」は逆に同電流比較回路からの吸い込み電流を表わす。
従って、上記各電流Ｉc1〜Ｉc63が後段の並列６３個の電流比較回路で参照電流値「０」と比較されれば、入力電流値Ｉinに対する変換結果のディジタル出力を得ることができる。
また、特に制限されるものではないが、前段のフィルタ回路からの入力電流が正負の差動入力電流である場合には、図１０に示したトラック・ホールド回路を正入力電流+Ｉinと負入力電流信号-Ｉinのそれぞれに対して設ける。そして、その場合、正入力電流信号+Ｉinに対する出力電流Ｉc1が供給される第１の電流比較回路には、負入力電流信号-Ｉinに対する出力電流Ｉc63が供給されてその大小を比較するように構成される。同様に、第２の電流比較回路は正信号入力側のＩc2と負信号入力側のＩc62に相当した電流の大小を、第３２の電流比較回路は正信号入力側のＩc32と負信号入力側のＩc33に相当した電流の大小をそれぞれ比較するように構成される。
なお、上記の説明では、入力電流信号Ｉinと参照電流ＩR1〜ＩR63との差出力Ｉc1〜Ｉc63が、アナロググランドＡＧＮＤに対して正と負の側にそれぞれ変化するように設定されていたが、後段に設ける電流比較回路の構成に応じて、その構成に合わせるように上記各参照電流値を変更して、出力信号が常に正あるいは常に負となるように構成されてもよい。
また、上記電流比較回路の具体例としては、例えば本発明の発明者らがアイ・エス・エス・シー・シー９９、ダイジェスト オブ テクニカル ペーパー、セッション１８、ダブリュ・エー１８．５、１９９９年２月（ISSCC99，Digest of Technical Papers，February 1999，WA 18.5）で提案した回路等、公知の任意の電流比較回路を用いることができる。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記説明では、図２〜図４及び図１０では電流源をＰチャネルＭＯＳトランジスタにより構成し、カスコード・ミラー回路をＮチャネルＭＯＳトランジスタで構成するとしたが、目標仕様によってはＭＯＳトランジスタの導電型を入れ替えても同様に実現できる。また、図８のフィルタの実施例では、２次フィルタ３段の後に１次フィルタを接続したが、各フィルタは任意の順番で配置することが可能である。つまり、２次フィルタ間あるいは２次フィルタの前に１次フィルタを配置しても良い。
また、上記実施例では、本発明をハードディスク装置のリードチャネルに適用した場合について説明したが、そのような信号処理システムのみならず、受信信号の振幅値が時間的に大きく変化する電圧信号であって、その信号を増幅、フィルタリング、Ａ／Ｄ変換およびディジタル信号処理する一連の機能は、ハードディスクドライブ装置以外にも、例えば情報を電圧信号として信号伝送路を介して送受信する図１１に示されているような通信装置等の電子装置においても必要とされるので、本発明をそれらに適用しても、同様な効果を得ることができる。なお、図１１において、１００は電圧信号の送信源、２００は電圧信号が伝送される信号伝送路、Ｖ／Ｉは電圧信号を増幅して電流信号に変換する電圧／電流変換回路である。
産業上の利用可能性
本発明は、ハードディスク装置のリードチャネルのような信号処理システムのみならず、受信シリアルデータを処理する通信系における信号処理システムなどに広く利用することができる。
本発明は、アナログ信号処理技術さらにはアナログデータ信号をディジタルデータ信号に変換する信号処理システムに関し、例えば磁気ディスクから読み出した信号を処理するハードディスクドライブ装置に利用して有効な技術に係わり、特に読み出し信号や書き込み信号を生成するリードチャネルの高速化かつ低消費電力化、さらには図１１に示されるように、ハードディスク装置を含む電子装置の高速化、小型化、経済化に有効な技術に関するものである。
背景技術
近年の情報化社会の進展に対応して、各種情報やデータをディジタル化して記録するための記録装置には、より一層の高速化と大容量化が求められている。このような要求に応える記録装置の一つにハードディスク装置がある。
ハードディスク装置は、例えば図１２に示されているように、磁気ヘッドＨＤを駆動して２値化されたディジタルデータを磁気記録ディスクに書き込むためのパルス電流を生成するライトアンプと磁気ヘッドＨＤを介して読み出したデータ信号を増幅するリードアンプを含むリード／ライト実行部１１、該リード／ライト実行部１１により読み出されたデータの照合等を行なう信号処理部１２、データを外部装置とのデータ授受に適した形式にフォーマット変換する等の機能を有したフォーマット制御部１３、ディスク回転軸を駆動するスピンドルモータＳＰＭや磁気ヘッドを保持するアーム（ピックアップ）を移動させるボイスコイルモータＶＣＭを制御してディスク回転数やヘッドの位置を調整するサーボ制御部１４、ホストコンピュータ２０等の外部装置との接続やディスク装置全体の制御を行なうディスクコントロール部１５等から成る。
このうちディスクから読み出されたデータの照合等を行う信号処理部１２は、ディスクの読み出し／書き込み速度を左右するため特に高速信号処理が要求されるので、アンプやフィルタ、アナログ／ディジタル変換器（以下、Ａ／Ｄ変換器と記す）などからなるアナログ信号処理回路（リードチャネルと呼ばれる）とディジタル信号処理回路とを最適に混載させた半導体集積回路（以下、リードチャネルＬＳＩと称する）で実現される。
図１３は、リードチャネルＬＳＩに内蔵されている機能ブロックのうちリード処理側の概略構成例を示す。
可変利得増幅回路ＶＧＡは読み出し信号の増幅回路で、磁気ヘッド等が持つ非線形の電磁気特性で劣化減衰した読み出し信号の振幅を、所定の振幅レベルに可変増幅する機能回路である。
フィルタ回路ＦＩＬは、後段のＡ／Ｄ変換器ＡＤＣにおけるＡ／Ｄ変換動作に伴って生じる折り返し雑音を前もって除去するとともに、読み出し信号から最大限の有効情報を引き出すために、ディスクの内周部と外周部とで異なるデータレートに応じてカットオフ周波数をこまめに、具体的には概略１ＭＨｚ程度の間隔で切り替えることが要求される。
ディジタル信号処理部ＤＳＰでは、読み出した信号の振幅レベルやデータ速度等の検出を行ない、書込みデータと読み出した信号との照合がとれるように上記可変利得増幅回路ＶＧＡやフィルタ回路ＦＩＬへの制御情報、Ａ／Ｄ変換器のサンプリングクロック等のタイミング情報を生成して、同一半導体集積回路内のタイミングコントロール回路部ＴＧＣ又は外部のマイコン等のコントロールＬＳＩに供給し、これらを介して例えば検出されたレベルが所望の値になるように、利得可変増幅回路ＶＧＡがフィードバック制御される。
また、Ａ／Ｄ変換器ＡＤＣのサンプリングクロックの周波数や位相は、上記データレート検出信号に基づいて上記タイミングコントロール回路部ＴＧＣに設けたシンセサイザ又は位相ロックトループ（ＰＬＬ：Phase Locked Loop）回路を制御することによって調整される。
ところで、上記した機能回路を含む従来のリードチャネルＬＳＩは、各機能回路が電圧入力・電圧出力の回路構成で実現されている。例えば、Ａ／Ｄ変換回路について言えば、第１の文献；アイ・エス・エス・シー・シー９８、ダイジェスト オブ テクニカル ペーパー、セッション９に発表された３件、エフ・エー９．６〜９．８、１９９８年２月（ISSCC98，Digest of Technical Papers，February 1998，FA 9.6-9.8）に示されているように、いずれも入力アナログ信号は電圧である。
一方、フィルタ回路に関しては、高周波特性に優れ、低電源電圧を用いて低消費電力で実現できる非サンプリング（コンティニュアス・タイム）型電流駆動フィルタ回路が近年多く用いられている。しかし、その多くは入力・電圧を電流に変換し、その電流をキャパシタＣに充放電させて電圧に変換するいわゆるｇｍ−Ｃ回路又はＯＴＡ（Operational Transconductance Amplifier）−Ｃ回路で実現されている。この例としては第２の文献；アイ・イー・イー・イー、ジャーナル オブ ソリッドステートサーキッツ、３２巻４号、４９９ページから５１２ページ、１９９７年４月（IEEE Journal of Solid-State Circuits，ＶOL．32，NO．4，April 1997，pp．499-513）等がある。
また、電流駆動タイプのフィルタ回路の他の方式としては、電流ミラー回路を１次完全積分回路及び係数回路として用いたものが提案されており、該１次完全積分回路又は係数回路の入力信号及び出力信号は電流とされている。
しかし、それらの基本回路を組み合わせて構成したリードチャネルＬＳＩに必要な高次フィルタ、具体的には７次のローパス・フィルタ等に対する入力信号としては電圧信号が用いられており、電圧／電流変換回路を上記フィルタの前段に付加している。この例としては、第３の文献；アイ・イー・イー・イー、ジャーナル オブ ソリッドステートサーキット、３３巻３号、４２７ページから４３８ページ、１９９８年３月（IEEE Journal of Solid-State Circuits，ＶOL．33，NO．3，March 1998，pp．427-438）等がある。
さらに、上記公知文献には記載されていないが、フィルタ回路からの電流出力信号を前述の電圧入力型のＡ／Ｄ変換回路に供給するには、フィルタ回路とＡ／Ｄ変換回路との間に電流／電圧変換回路が不可欠である。
しかしながら、上記した従来のアナログ・フロント・エンド部の構成には、次のような問題がある。すなわち、各機能回路内部又は回路間に電圧／電流変換又は電流／電圧変換回路を複数個設ける必要があり、それによって、回路規模並びに消費電力の増加を招く。しかも、さらに大きな問題となるのは、電圧／電流変換に伴なって信号振幅及び周波数帯域の劣化、信号の位相ずれが生じ、今後さらに要求が高まるハードディスクドライブ装置の高速化に対応することが難しくなることである。
さらに、フィルタ回路に用いられる完全積分回路は、電源電圧で制限されない範囲においてその入出力電流利得が信号周波数に逆比例する特性を有するため、フィルタ回路の設計は比較的容易である。しかし反面、完全積分回路は、例えば直流電流の入力または意図しない入力オフセットの発生があると、利得が無限大になって出力信号が飽和するため、単独ではフィルタ回路として使用できず、安定化のためには別に帰還回路が必要である。したがって、１次の完全電流積分回路はその内部に帰還パスを有するほか、１次フィルタ回路としても別に帰還回路を有するため、高次のフィルタを実現するにはより多数のトランジスタと消費電力が必要となる。
本発明の目的は、回路規模並びに消費電力の増加を招くことなく高速・高周波動作でアナログ信号処理が可能な電子装置を実現し、例えば磁気ディスクのリード・ライト信号を処理する高速・低消費電力のリードチャネルＬＳＩを提供することにある。
また、本発明の他の目的は、上記した高速動作のリードチャネルＬＳＩを用いて、市場の高速化要求に応えることができるハードディスクドライブ装置、ひいてはハードディスク装置の実現に寄与することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、アナログデータ信号をディジタルデータ信号に変換する信号処理システムにおいて、システムを構成するフィルタ回路として電流入力・電流出力型の回路を、またＡ／Ｄ変換器として電流入力型の回路を用いるとともに、フィルタ回路の前段には受信したアナログ入力信号を電流に変換して出力する電圧／電流変換回路（もしくは電圧入力・電流出力型増幅回路）を設けるようにした。さらに、上記フィルタ回路は、不完全電流積分回路を用いて構成するようにした。
上記した手段によれば、電圧入力・電圧出力型のフィルタ回路および電圧入力型のＡ／Ｄ変換器を用いたシステムに比べて高周波数特性が向上する。また、フィルタ回路の前段に電圧／電流変換回路を設けるとともに、フィルタ回路を電流出力型とし、Ａ／Ｄ変換器を電流入力型としているため、フィルタ回路とＡ／Ｄ変換器との間に電圧／電流変換回路を設ける必要がなく、システム全体を簡略化することができ、消費電力を低減することができる。しかも、従来のように電流入力・電圧出力型のフィルタ回路を用いるシステムでは高次のフィルタ回路を構成する場合に１次や２次の低次のフィルタを組み合せて構成するが、その場合各フィルタ間に電圧／電流変換回路が必要になるのに対し、本発明では電流入力・電流出力型のフィルタ回路を用いているため高次フィルタ回路を構成する場合に電圧／電流変換回路が不要となり、その分消費電力が少なくて済むようになる。
また、本発明をハードディスクドライブ装置に適用する場合には、図１に例示されるように、リードアンプの出力信号すなわちリードチャネルＬＳＩへの入力信号が電圧信号であることを前提に、リードチャネルＬＳＩのアナログ信号処理部の初段に設けられる可変利得増幅回路ＶＧＡに電圧／電流変換手段を設け、可変利得増幅回路ＶＧＡの出力電流信号の振幅を上記した外部のマイクロコンピュータ等からレジスタＲＥＧの設定値を書き換えることによって制御できるようにし、かつ可変利得増幅回路ＶＧＡの出力電流信号を後段の電流入力・電流出力型フィルタ回路の入力端子に直接入力できるようにした。
また、高速Ａ／Ｄ変換回路の変換精度劣化を最小限に抑えるために必要とされるトラック・ホールド回路（サンプル・ホールド回路とも呼ばれる）を電流信号トラック・ホールド回路とし、前段の電流入力・電流出力型フィルタ回路の出力電流信号をＡ／Ｄ変換回路に直接入力できるようにした。これらにより、上記各機能回路からの出力信号の振幅や周波数帯域の劣化を最小限に抑えることが可能である。
また、上記電流入力・電流出力型フィルタ回路を、内部に帰還パスを有しない１次不完全積分回路を係数回路として用いて構成した。不完全積分回路は、受動型素子である抵抗と容量からなるローパスフィルタと同様に、直流電流入力に対しては出力が一定値に収束するから単体でも安定な１次フィルタを実現できる。これにより、高次のフィルタを実現するのに、従来のフィルタ回路のように積分回路内に帰還パスを有する１次完全積分回路を用いるのに比較して、大幅にトランジスタ数を減少させ、かつ消費電力を低減することが可能である。
なお、上記した手段の説明に含まれる可変利得回路、電圧／電流変換回路、電流積分回路、フィルタ回路及び電流信号トラック・ホールド回路の具体的な構成例は、後述の実施形態の説明の中において明らかにされる。
【図面の簡単な説明】
図１は、本発明に係るハードディスク装置に用いられるリードチャネルＬＳＩのブロック構成図、
図２は、リードチャネルＬＳＩを構成する電圧／電流変換回路を示す回路図、
図３は、リードチャネルＬＳＩを構成する電圧／電流変換回路の実施例とバイアス電流回路を示す回路図、
図４は、リードチャネルＬＳＩを構成する電圧／電流変換回路の電流オフセット補償回路を示す回路図
図５は、図３に示した電圧／電流変換回路のシミュレーション結果を示す入力・電圧−ドレイン電流特性図、
図６は、不完全電流積分回路を用いて構成される２次フィルタ回路のブロック構成図、
図７は、不完全電流積分回路を用いて構成される１次フィルタ回路のブロック構成図、
図８は、不完全電流積分回路を用いて構成される等リップル７次ローパスフィルタ回路のブロック構成図、
図９は、図８に示されている７次ローパスフィルタ回路の解析シミュレーション結果を示す群遅延および電流利得の周波数特性図、
図１０は、Ａ／Ｄ変換器用電流トラック・ホールド回路の回路図、
図１１は、本発明に係る電子装置のブロック構成図、
図１２は、本発明に係るハードディスクドライブ装置の構成例を示すブロック図、
図１３は、従来のハードディスク用リードチャネルの機能を示すブロック構成図、
図１４は、従来の電圧／電流変換回路の一例を示す回路図、
図１５は、従来の電圧／電流変換回路の他の例を示す回路図、
図１６は、本発明装置を構成する電流入力・電流出力型フィルタに用いた不完全積分回路の回路図、
図１７は、従来の完全電流積分回路の一例を示す回路図、
図１８は、完全電流積分回路を用いて構成される従来の２次フィルタ回路のブロック構成図、
図１９は、完全電流積分回路を用いて構成される従来の１次フィルタ回路のブロック構成図である。
発明を実施するための最良の形態
図１は本発明を適用して有効なハードディスク装置に用いられるリードチャネルＬＳＩ１０の構成の一例をブロック図で示したものである。
ＶＧＡは磁気ディスクからの読み出し信号を増幅する可変利得増幅回路で、磁気ヘッド等が持つ非線形の電磁気特性で劣化減衰した読み出し信号の振幅を、所定の振幅レベルに可変増幅する機能を有する。ＦＩＬは、後段のＡ／Ｄ変換器ＡＤＣにおけるＡ／Ｄ変換動作に伴って生じる折り返し雑音を前もって除去するとともに、読み出し信号から最大限の有効情報を引き出すためのフィルタ回路である。
ＤＳＰは、読出し信号レベルやデータレート等の検出を行ない、書込みデータと読み出した信号との照合がとれるように上記可変利得増幅回路ＶＧＡやフィルタ回路ＦＩＬへの制御情報、Ａ／Ｄ変換器ＡＤＣのサンプリングクロック等のタイミング情報を生成するディジタル信号処理回路である。
また、ＴＧＣは上記ディジタル信号処理回路ＤＳＰからの制御情報に基づいて上記可変利得増幅回路ＶＧＡやフィルタ回路ＦＩＬ、Ａ／Ｄ変換器ＡＤＣに対する制御信号を形成し出力するタイミングコントロール回路部で、その制御信号により例えば利得可変増幅回路ＶＧＡは検出されたレベルが所望の値になるようにフィードバック制御される。一方、フィルタ回路ＦＩＬは、タイミングコントロール回路部ＴＧＣからの制御信号によりディスクの内周部と外周部とで異なるデータレートに応じてカットオフ周波数が概略１ＭＨｚ程度の間隔で切り替えられる。
さらに、Ａ／Ｄ変換器ＡＤＣは、タイミングコントロール回路部ＴＧＣによりサンプリングクロックφｓのタイミングが調整されることによって読出し信号波形のサンプリングポイントのずれが補正される。
また、この実施例では、上記可変利得増幅回路ＶＧＡに付随してレジスタＲＥＧが設けられており、可変利得増幅回路ＶＧＡは、その出力電流信号の振幅が、外部のマイコン等からレジスタＲＥＧの設定値を書き換えることによって制御されるように構成されている。同様に、上記フィルタ回路ＦＩＬに対しても外部のマイコン等から設定値を書き換えることができるレジスタを設けて、そのレジスタの設定値によりフィルタ回路のカットオフ周波数等の周波数特性を変えることができるように構成してもよい。
特に制限されるものではないが、上記可変利得増幅回路ＶＧＡとレジスタＲＥＧ、フィルタ回路ＦＩＬ、Ａ／Ｄ変換器ＡＤＣ、ディジタル信号処理部ＤＳＰおよびタイミングコントロール回路部ＴＧＣは、単結晶シリコン基板のような１個の半導体チップ上において半導体集積回路として形成される。また、図示しないが、上記リード系の回路の他、磁気ヘッドＨＤを駆動してディスクに対する書込みを行なうライトアンプに供給する書込み信号を形成して出力するライト系の回路も同一の半導体チップ上に形成される。
図１のシステムにおいては、磁気記録されたディスクの情報は、例えば磁気抵抗素子を用いた磁気ヘッド（以下、ＭＲヘッドと称する）ＨＤによって電気信号に変換され、リードアンプ１１によって増幅される。このリードアンプ１１の出力信号は一般に電圧信号である。
この実施例のリードチャネルＬＳＩでは、上記リードアンプ１１の出力信号すなわちリードチャネルＬＳＩの入力信号が電圧信号であるのに対応して、その信号が入力される可変利得増幅回路ＶＧＡとして、例えば図２〜図４に示すような電圧入力・電流出力型増幅回路を用い、可変利得増幅回路ＶＧＡの出力電流信号を後段のフィルタ回路ＦＩＬに直接入力できるように構成されている。また、フィルタ回路ＦＩＬとして図６〜図８に示すような電流入力・電流出力型のフィルタ回路を用いている。
さらに、Ａ／Ｄ変換器ＡＤＣは、高速動作時における回路の変換精度劣化を最小限に抑えるために、図１０に示すような電流信号トラック・ホールド回路を用い、前段の電流入力・電流出力型のフィルタ回路ＦＩＬの出力電流信号をＡ／Ｄ変換器ＡＤＣに直接入力できるように構成されている。
以上のように電流入力・電流出力型の増幅回路とフィルタ回路を用いることにより、上記各機能回路からの出力信号の振幅や周波数帯域の劣化、信号の位相ずれを最小限に抑えることが可能となる。
なお、可変利得増幅回路ＶＧＡとして図２に示されているような電圧入力・電流出力型増幅回路を用いる代わりに、利得可変な電流増幅回路の前段に電圧／電流変換回路を設けた構成とすることも可能である。
ところで、電圧／電流変換回路としては、以下のような従来技術が知られている。
図１４は従来技術による電圧／電流変換回路の第１の例である。この回路は、正負対称の電圧入力信号Ｖin+，Ｖin-に対して、それぞれドレイン端子がカレントミラー回路ＣＭに接続され互いにゲート・ソース間のバイアス動作点が異なり飽和領域動作する２つのＭＯＳトランジスタＭ１とＭ３、Ｍ２とＭ４のドレイン電流をそれぞれ合成し、正電圧入力信号Ｖin+に対応してＭ１，Ｍ３に流れる電流から負電圧入力信号Ｖin-に対応してＭ４，Ｍ２に流れる電流を差し引くように構成されている。これによって、電圧入力信号Ｖin+，Ｖin-に対する線形の電流出力信号Ｉoutを得ることができる。
なお、電流出力信号Ｉoutの振幅は、Ｍ１，Ｍ３のゲート間およびＭ２，Ｍ４のゲート間のバイアス電位差ＶＢの値で制御される。このような回路に関しては、第４の文献-ＩEEE JOURNAL OF SOLID-STATE CIRCUITS，ＶOL.26，NO.9，SEPTEMBER 1991，pp1293-1301等に記載がある。
また、図１５は前記第３の文献に記載された従来技術による電圧／電流変換回路の第２の例である。
この回路は、正負対称の電圧入力信号Ｖin+，Ｖin-に対して、それぞれ互いにドレイン・ソース間のバイアス動作点が異なりトライオード領域（非飽和領域）で動作する２つのＭＯＳトランジスタＭ１とＭ２、Ｍ３とＭ４のドレイン電流を合成し、正入力・電圧信号Ｖin+に対応してＭ１，Ｍ４に流れる電流から負入力・電圧信号Ｖin-に対応してＭ２，Ｍ３に流れる電流を差し引くことによって、電圧入力信号に対する線形の電流出力信号Ｉoutを得ることができる。なお、出力電流の振幅は、Ｍ１〜Ｍ４のドレイン側に直列形態に挿入されたＭＯＳトランジスタＭ５〜Ｍ８のゲート端子に印加されているバイアス電圧ＶwpとＶwnの差電圧値で制御される。
しかしながら、上記従来の電圧／電流変換回路は、いずれも線形出力電流信号は正負対称の電圧入力信号に対するドレイン電流の差分として得られるものであり、単相の電圧入力信号では十分な線形性が得られない。電流の差分を得るためには、正負電流信号のいずれか一方を反転して加算する必要がある。例えば、電流反転加算の最も簡易で実用的な回路はカレントミラー回路を用いる形式であるが、信号の一方のみを反転することは、交流信号、特に高周波領域の信号に対しては信号間の遅延差を生じ、正負電流信号間の正確な差分を得ることができない。そこで、図１４および図１５の回路では、差動入力形式としているが、それによって回路の構成素子数が多くなる。
また、高速・高周波回路をＭＯＳトランジスタで実現する場合、可能な限りＰチャネルトランジスタより高速のＮチャネルトランジスタのみを用いて構成するのが一般的であるが、上記した従来回路では正負信号の差分をとるための反転加算回路としてのカレントミラー回路にＰチャネルトランジスタを用いらざるを得ないため、高周波領域での適用に制限がある。つまり、回路の動作帯域が制限されてしまう。
図２は上記した従来技術の問題点を解決するためになされた本発明に係る電圧／電流変換回路の第１の実施例である。第１の定電流源（電流値ＩB）と、ゲートに固定電位（ＶGC）が印加された第１のＭＯＳトランジスタＭ１と、ゲートが上記ＭＯＳトランジスタＭ１のドレインに接続された第２のＭＯＳトランジスタＭ２が電源電位と接地電位間に直列形態に接続されている。そして、上記第１の定電流源およびトランジスタＭ１，Ｍ２と並列に、第２の定電流源（電流値ＩB）と、ゲートに上記と同じ固定電位（ＶGC）が印加された第３のＭＯＳトランジスタＭ３と、ゲートが上記ＭＯＳトランジスタＭ２のゲートに接続された第４のＭＯＳトランジスタＭ４が電源電位と接地電位間に直列形態に接続されてカスコード・ミラー回路が構成されている。
このカスコード・ミラー回路に対して、上記ＭＯＳトランジスタＭ２と並列に接続されゲートに電圧入力信号Ｖinが入力されるようにされた第５のＭＯＳトランジスタＭ５を設けることにより、ＭＯＳトランジスタＭ３のドレインから入力信号Ｖinに対応した電流信号Ｉoutを得るように構成されている。ここで、ゲートにバイアス電圧ＶGCが印加されたＭＯＳトランジスタＭ１とＭ３は、回路の周波数特性を伸ばす働きがある。
上記のカスコード・ミラー回路は、例えば図１６に示されているような電流積分回路への応用例として、前記第３の公知文献において紹介されている。すなわち、図１６の積分回路では、図２のＭＯＳトランジスタＭ２に対応したトランジスタＭ２のゲートと接地電位間に容量Ｃ1が接続され、ＭＯＳトランジスタＭ１のドレインに入力された電流Ｉinが上記容器Ｃ1によって積分され、ＭＯＳトランジスタＭ３のドレインから電流出力Ｉoutを得るようにしている。
この従来の電流積分回路では、入力電流ＩinがＭＯＳトランジスタＭ１のドレイン側に入力されており、この入力電流Ｉinの変化によってＭＯＳトランジスタＭ１のドレイン電位が例えば高い値に変動すると、Ｍ２のドレイン電圧すなわちＭＯＳトランジスタＭ１のソース電位が低くなり、このフィードバック作用によりＭＯＳトランジスタＭ１のドレイン電位の変化を減少させるように動作することによって、電流入力部のインピーダンスを小さくできる。言い換えると、ＭＯＳトランジスタＭ１とＭ２からなる入力部のコンダクタンスを大きくすることができ、これによって高周波特性が改善される。ここで、上記回路の積分容量Ｃ1を除けば電流反転アンプとして使用できることが分かる。
図２の実施例の電圧／電流変換回路は、ＭＯＳトランジスタＭ１のソース電位がドレイン電位よりも低インピーダンスで安定した値に維持される。しかも、前記公知例（図１６）のような積分回路として使用する場合には、ＭＯＳトランジスタＭ１のソース電位が低過ぎるため電流入力点としては使用しにくいが、そのＭ１のソース電位が低いという特徴が電圧／電流変換回路には好適である。
つまり、図２の実施例回路においては、ＭＯＳトランジスタＭ２と並列に接続されたＭＯＳトランジスタＭ５のゲートに電圧入力信号Ｖinが入力されており、このＭＯＳトランジスタＭ５のゲート電圧信号Ｖinは、ＭＯＳトランジスタＭ５をリニア特性を示す非飽和領域（トライオード領域）で動作させるのに必要十分な範囲で比較的高めの電圧であることを必要とするが、ドレイン電位が低いほどゲート電圧信号を低くすることができる。そのため、本発明の目的を達成する上では最適である。すなわち、図２の回路形式によれば、電圧／電流変換回路全体、ひいてはこの電圧／電流変換回路を含んで構成されるリードチャネルＬＳＩ全体の電源電圧を下げて消費電力を低減することができる。
ところで、非飽和領域で動作する上記ＭＯＳトランジスタＭ５のドレイン電流ＩD5とドレイン電圧ＶD5、ゲート電圧Ｖinの関係は次式、
-ＩD5＝Ｋ5｛（Ｖin−Ｖth5）ＶD5−ＶD52／２｝
＝Ｋ5ＶD5Ｖin−Ｋ5ＶD5（Ｖth5＋ＶD5／２）−−（１）
で表わされる。ここで、Ｖth5はトランジスタＭ５のしきい値電圧、Ｋ5はトランジスタＭ５のトランスコンダクタンス定数である。この定数Ｋ5は、Ｍ５のチャネルコンダクタンス・フィッティングパラメータをβo、ゲート幅をＷ、ゲート長をＬで表わしたときに、Ｋ5＝βo・(W/L)で与えられる。
一方、トランジスタＭ２のドレイン電流ＩD2は
-ＩD2＝ＩB-ＩD5 −−−−−−−−（２）
である。この電流ＩD2は、Ｍ２とＭ４が同一サイズで同一特性のトランジスタのとき、ミラー電流としてＭ４にコピーされるから-ＩD2＝ＩD4であり、式（２）より
-Ｉout＝ＩB-ＩD4＝ＩD5 −−−−−−−−（３）
となることが分かる。さらに、Ｖin＝ＶIB＋ｖin（ただしＶIBは直流バイアス電圧、ｖinを交流信号成分）とすれば、対応する電流信号ＩD5は、上記式（１）より次式のように書き表せる。
ＩD5B+iD5＝Ｋ5ＶD5(ＶIB−Ｖth5−ＶD5／２)＋Ｋ5ＶD5ｖin−−（４）
したがって、Ｍ５のドレイン電圧ＶD5が一定値ならば、ドレイン電流ＩD5の交流信号成分ｉD5はゲート電圧Ｖinの交流信号成分ｖinに完全に比例することが分かる。すなわち、
-iD5＝Ｋ5ＶD5ｖin −−−−−−−−（５）
である。また、Ｍ５のドレイン電圧ＶD5はＭ１のゲート電位ＶGCを変化させることによって任意に変えることができるので、図２の電圧／電流変換回路の利得はバイアス電圧ＶGCによって所望の値に可変することが出来る。
以上より、図２の電圧／電流変換回路は、正負入力電流信号の差分をとることなく、単相電圧入力信号でも十分な線形性の電流出力を得ることができ、かつ高速・高周波動作が可能となる。
すなわち、カスコード・ミラー回路を用いることにより、上記第１のＭＯＳトランジスタＭ１のソースを低インピーダンスに、つまり、電流の変化に対して電位の変化を小さく抑えることができるので、非飽和領域で動作する第５のＭＯＳトランジスタＭ５のゲート電圧信号をＶinを直接的かつ線形的に電流信号Ｉoutに変換できる。
また、それによって、正負対称の電流信号を反転加算させるためのカレントミラー回路等が不要となり、かつ信号経路のトランジスタはＮチャネルＭＯＳトランジスタだけで構成されるので、高速・高周波領域への適用が容易である。さらにまた、この実施例の電流／電圧変換回路はＭＯＳトランジスタのみで構成できるから、安価な論理専用ＬＳＩプロセスで実現することができる。
なお、図２には示されていないが、バイアス電圧ＶGCを変える手段は容易に得ることができる。例えば外部からの制御信号によってレジスタの値を変更し、その値に対応した電圧を発生させるディジタル／アナログ変換回路を用いて構成することができる。あるいは、複数の定電流源の電流ＩBを、選択スイッチ等を介して所定の抵抗回路に供給して電圧を発生させて上記バイアス電圧ＶGCとするとともに、レジスタの設定値に対応して上記
電流ＩBの値を選択することでＶGCを変えるように構成してもよい。また、電圧／電流変換回路の利得制御は、ＭＯＳトランジスタＭ１のゲート電圧ＶGC以外に、バイアス電流ＩBを変えることによっても実現できる。
図３は、図２の基本構成回路を応用して正負対称の電圧／電流変換信号すなわち作動出力電流を得ることができる具体的な回路構成例を示したものである。図２の基本構成回路では、前記式（４）からも分かるように、出力電流Ｉoutには直流成分ＩD5Bが含まれており、この直流成分は式（４）および式（５）より次式、
ＩD5B＝Ｋ5ＶD5(ＶIB−Ｖth5−ＶD5/２) −−−−−（６）
にて表わされることが分かる。かかる直流成分は次段の回路（図１のシステムではフィルタ回路）に対して入力オフセットとなる。
そこで、図３の実施例では、図２における電圧／電流変換回路の定電流ＩBを流す定電流用トランジスタ（ＭＢ８〜ＭＢ１１，ＭＢ１４〜ＭＢ１７）のバイアス電圧を発生するバイアス回路部２１を工夫することにより、出力電流Ｉoutの直流成分をなくすようにした。
すなわち、図３の実施例においては、電源電圧端子間に直列形態に接続されたＭＯＳトランジスタＭＢ１〜ＭＢ３からなるプリバイアス段と、同じく電源電圧端子間に直列形態に接続されたＭＯＳトランジスタＭＢ４〜ＭＢ７からなり前記ＭＢ１とＭＢ４とがカレントミラー接続された主バイアス段と、ＭＢ４のドレイン電圧が反転入力端子に印加されＭＢ１ドレイン電圧が非反転入力端子に印加されてＭＢ５のゲート電圧を発生する作動アンプＡＭＰＢとによって、バイアス回路部２１が構成されている。そして、ＭＢ１のドレイン端子と接地端子との間にバイアス定電流ＩB2を流す定電流源を設けるとともに、ゲートにＶGCが印加された定電流用トランジスタＭＢ２とゲートにＶIBが印加された定電流用トランジスタＭＢ３のカスコード構成により、ＭＢ３のドレイン電位が概ね入力トランジスタＭ５のドレイン電位と等しくなるようにして、上記の式（６）で表わされた直流電流を出力電流+Ｉout及び-Ｉoutから差し引いてキャンセルできるようにしている。
なお、上記作動アンプＡＭＰＢと主バイアス段（トランジスタＭＢ４〜ＭＢ７）は、特に限定されるものではないが、電源電圧ＡＶＤＤの変動や周囲温度の変化及び入力電流信号に対して、信号変換部２２，２３とオフセット調整部２４，２５の定電流源Ｍ８〜Ｍ１９の電流値を安定化させるためのものである。この実施例においては、図２の電圧／電流変換回路の定電流源を、各々直列形態に接続された２個のＰチャネルＭＯＳトランジスタにより構成して定電流特性を向上させている。
信号変換部は、正信号変換部２２と負信号変換部２３とからなり、これらの信号変換部は、それぞれ前述した図２の電圧／電流変換回路に対応した構成を有する。また、オフセット調整部２４，２５は、後述する図４の電流オフセット補償回路と組み合わせて、出力電流Ｉoutの直流成分をさらに高精度にキャンセルするためのものである。このキャンセル動作については、以下に詳細に述べる。
オフセット調整部２４は電源電圧端子間に直列形態に接続された４個のＭＯＳトランジスタＭＢ１２，ＭＢ１３，Ｍ６，Ｍ７により構成され、各々信号変換部２２を構成するＭＯＳトランジスタＭＢ１０，ＭＢ１１，Ｍ３，Ｍ４のゲート電圧と同一の電圧がゲートに印加されており、これによってＭ６のドレインからは正信号変換部２２の出力電流+Ｉoutと同じ電流が出力される。また、Ｍ１６のドレインからは負信号変換部の出力電流-Ｉoutと同じ電流が出力される。また、オフセット調整部２５は電源電圧端子間に直列形態に接続された４個のＭＯＳトランジスタＭＢ１８，ＭＢ１９，Ｍ１６，Ｍ１７により構成され、各々信号変換部２３を構成するＭＯＳトランジスタＭＢ１６，Ｍ１７，Ｍ１３，Ｍ１４のゲート電圧と同一の電圧がゲートに印加されており、これによってＭ１６のドレインからは負信号変換部２３の出力電流-Ｉoutと同じ電流が出力される。
これらの出力はともに直流オフセットのモニター電流+Ｉofs，-Ｉofsとして、それぞれ図４の電流オフセット補償回路に供給される。上記各出力電流+Ｉout，-Ｉout，+Ｉofs，-Ｉofsが出力される端子と接地端子との間には、上記電流オフセット補償回路からのオフセット調整信号＋ＶＯＦ，−ＶＯＦによりゲートが制御されるＭＯＳトランジスタＭ１８〜Ｍ２１が接続されている。
図４の電流オフセット補償回路は、ＭＯＳトランジスタＭＣ１〜ＭＣ７で構成された第１のカスコード・ミラー回路３１と、ＭＣ８〜ＭＣ１４で構成された第２のカスコード・ミラー回路３２と、ＭＯＳトランジスタＭＣ１５と定電流源ＩＣで構成されたバイアス回路３３と、ＭＯＳトランジスタＭＣ１６〜ＭＣ２０からなる差動アンプ３４とによって構成されている。そして、この差動アンプ３４は、上記バイアス回路３３のＭＯＳトランジスタＭＣ１５とカレントミラー接続されて定電流源ＩＣに流れる電流と同一のバイアス電流が流されるＭＯＳトランジスタＭＣ１６と、ソース共通結合されたＭＯＳトランジスタＭＣ１７，ＭＣ１８と、カレントミラー結合されたＭＯＳトランジスタＭＣ１９，ＭＣ２０とによって構成されている。
第１のカスコード・ミラー回路３１において、トランジスタＭＣ３のドレインと接地電位との間に接続された素子ＭＣ２１は、ＭＯＳトランジスタのゲート容量を利用した容量素子で、モニター電流+Ｉofsまたは-Ｉofsに含まれる交流信号成分を除去する素子として機能する。また、第１及び第２のカスコード・ミラー回路３１，３２は、前述した図１６の電流積分回路とは異なって、ＭＣ５及びＭＣ１２のドレイン電圧ＶＣ５、ＶＣ１２を、それぞれ差動アンプ３４を構成する入力ＭＯＳトランジスタＭＣ１７，ＭＣ１８のゲートに出力する。
図３の回路において、正負の出力電流+Ｉout及び-Ｉoutに直流オフセット電流が含まれていると、オフセット調整部２４，２５の出力+Ｉofs及び-Ｉofsは出力電流+Ｉout及び-Ｉoutに含まれる直流オフセット電流の値となる。図４の第１のカスコード・ミラー回路３１にはこのオフセット電流+Ｉofsまたは-Ｉofsが入力され、一方、第２のカスコード・ミラー回路３２には入力が無い、つまり入力電流が０であるため、差動アンプ３４の入力ＭＯＳトランジスタＭＳ１７とＭＳ１８のゲート間に電位差が生じる。
今仮に、オフセット電流+Ｉofsが正の場合を考えると、ＭＣ５及びＭＣ１２のドレイン電圧はＶＣ５＜ＶＣ１２となり、差動アンプ３４の出力であるＭＣ１９のドレイン電位＋ＶＯＦはＭＣ２０のドレイン電位より高い値となる。この出力電位＋ＶＯＦは、図３の回路のオフセット調整用ＭＯＳトランジスタＭ１８とＭ２０のゲートにフィードバックされ、各出力電流+Ｉoutと+Ｉofsから出力電位＋ＶＯＦの電位に応じた電流が引かれることによって差動アンプ３４の入力電位が等しくなる。つまりＶＣ５＝ＶＣ１２となるように動作する。オフセット電流+Ｉofsが負の場合には、上記とは逆にフィードバックにより各出力電流+Ｉoutと+Ｉofsに出力電位＋ＶＯＦの電位に応じた電流を流し込むことによって差動アンプ３４の入力電位が等しくなるように動作する。出力電流-Ｉout及び-Ｉofsについても上記と同様である。
図５には、図３の電圧／電流変換回路のゲート電圧ＶGCを変化させて利得を変化させたときの入力電圧Ｖinと出力電流Ｉoutを確認したシミュレーション結果が示されている。図５において、実線Ａは利得が７２μＳ（マイクロジーメンス）のときの入出力特性、破線Ｂは利得が５９μＳのときの入出力特性、点線Ｃは利得が４２μＳのときの入出力特性、一点鎖線Ｄは利得が２７．５μＳのときの入出力特性、二点鎖線Ｅは利得が７．４μＳのときの入出力特性である。同図より、実施例の電圧／電流変換回路は、利得が０〜４５μＳ以上の範囲に亘って良好な変換特性（直線性）が得られることが分かる。
なお、電圧／電流変換回路の利得制御は、ゲート電圧ＶGC以外に、バイアス電流ＩB2を変えることによっても実現できる。つまり、図３の回路において、信号変換部２２，２３のバイアス電流（図２の定電流ＩBに相当）はＭＯＳトランジスタＭＢ８，ＭＢ１０，ＭＢ１４，ＭＢ１６によって与えられるが、これらのトランジスタはバイアス回路部２１のＭＯＳトランジスタＭＢ１とカレントミラー接続されており、このＭＢ１に流れる電流はこれと直列に接続されたＭＯＳトランジスタＭＢ２のドレイン電流と上記バイアス電流ＩB2との和であるので、ＭＢ２のゲート電圧ＶGCを変えなくてもバイアス電流ＩB2を変えることによってＭＢ１の電流すなわち信号変換部２２，２３のバイアス電流を変えることができる。その結果、電圧／電流変換回路の利得を変えることができる。
次に、図１のリードチャネルを構成するフィルタ回路ＦＩＬについて説明する。
図１７は前記第３の文献に紹介されている公知の完全電流積分回路を示す。この完全電流積分回路は、図１６の不完全電流積分回路を２つ設け、正負対称の電流入力信号+Ｉin，-Ｉinを用いてそれぞれの積分回路のキャパシタＣIで積分し、各々その第１のミラー電流出力+Ｉf，-Ｉfを反対側の入力ノードに互いにフィードバックさせるように構成したものである。これによって、各積分回路の第２のミラー電流出力+Ｉout，-Ｉoutは入力電流に対して完全に積分されたものとなる。
すなわち、ＭＯＳトランジスタＭ１とＭ３とＭ５、Ｍ２とＭ４とＭ６のサイズをそれぞれ等しくし、かつトランジスタＭ１とＭ３とＭ５を介して供給される各定電流バイアス値ＩBを等しくすると、上記ＭＯＳトランジスタＭ２、Ｍ４及びＭ６のチャネルコンダクタンスｇｍは等しい値になる。従って、フィードバック電流Ｉfと出力電流Ｉoutの入力電流Ｉinに対する電流利得は等しくなり、次式
Ｉout／Ｉin＝−ｇｍ／ｓＣ＝−α／ｓ −−−−（７）
で表わされる。ここで、α＝ｇｍ／Ｃは積分時定数であり、ｓはｊωで表わされる複素角周波数である。
上記式（７）では、入出力利得がｓに反比例、すなわち信号周波数に反比例しており、これは図１７の回路が完全電流積分回路であることを表わしている。また、一般にＭＯＳトランジスタのチャネルコンダクタンスｇｍはバイアス電流ＩBの値の平方根に比例することから、バイアス電流ＩBを変化させて積分時定数αを可変することができ、カットオフ周波数が可変なフィルタ回路が実現される。
ハードディスクドライブ装置に必要とされるフィルタ回路は、ディスクから読み出したデータのレートに対応してカットオフ周波数を可変させる必要があるが、さらに重要な特性として、データ波形に含まれる各周波数成分に対して位相遅れ、すなわち群遅延特性がカットオフ周波数の２倍近くの周波数まで平坦であることが要求される。そのような特性を実現するのに適したフィルタ回路として、一般には、等リップル（Equi-ripple）特性の５次以上の伝達関数が用いられる。
高次のフィルタ回路は、２次フィルタと１次フィルタを多段に接続して実現できる。図１８に、図１７の完全電流積分回路を用いて高次のローパスフィルタを実現するために用いられる２次フィルタのブロック構成を示す。ここで、各係数を正の数値とすると伝達関数は次のように表わされる。
以上、従来技術の完全積分回路を用いて高次のフィルタを構成する場合について説明したが、この従来技術には以下の問題がある。すなわち、積分回路内にフィードバックのためのミラー電流出力段を必要とする。また、完全積分回路は、角周波数ｓが０のときすなわち直流入力に対して原理上無限大の利得を有するため、それ単体では用いることができない。したがって、図１９及び式（９）が示すように、１次フィルタを実現するにも係数回路を設けてフィードバックループを構成する必要があり、結果として回路規模及び消費電流が増加するとともに、回路規模の増加が動作周波数帯域の劣化を生じさせる。
一方、図１６の積分回路は、入出力電流利得が次式（１０）のように表わされ、不完全電流積分回路であることが分かる。
Ｉout／Ｉin＝−ｇｍ／（ｓＣ＋ｇｍ）
＝−α／（ｓ＋α） −−−−−（１０）
かかる不完全電流積分回路は、受動素子の抵抗−容量回路と同様に、直流電流入力に対しては有限の利得を有するため、それ単体でもフィルタとして用いることができる。この不完全電流積分回路を用いた２次のフィルタ及び１次のフィルタはそれぞれ図６、図７のようなブロック構成になり、２次フィルタの伝達関数は次のように表わされる。
ここでＡ’＝Ａ−２、
Ｂ’＝Ａ−Ｂ−１ −−−−−−−（１２）
となる係数を用いれば、式（１１）は前記の式（８）と同じになり、同じ特性が実現できることが分かる。
また、１次フィルタは不完全積分回路単独で構成することができ、係数回路は必要ない。帰還パスも不要である。そして、その伝達関数は式（１０）と同じく次の通りとなる。
そこで、本実施例のリードチャネルＬＳＩにおいては、フィルタ回路ＦＩＬとして、図１６に示されている不完全電流積分回路を用いることとした。これによって、従来技術（図１７）のように完全積分回路を用いてフィルタを構成するのに比較して大幅にトランジスタ数を減少させ、かつ消費電力を低減することができる。
なお、図１６に示されている不完全電流積分回路は、２つの定電流源ＩBの電流値を、制御装置により選択されるレジスタに設定された情報に対応して同時に可変することにより入力段のＭＯＳトランジスタＭ２のチャネルコンダクタンスを変えて出力電流Ｉoutのカットオフ周波数を制御するように構成することも可能である。
図８は上記したＣＭＯＳ不完全電流積分回路を用いた１次および２次のフィルタ（図６、図７）を組み合せて設計した７次等リップルローパスフィルタのブロック構成を示すもので、図１に示されているリードチャネルＬＳＩのフィルタ回路ＦＩＬとして用いられる。
図８において、ブロック内に伝達関数が記載されているものは不完全電流積分回路、ブロック内に「−１」が記載されているのは反転電流アンプである。反転電流アンプは、図１６に示されている回路と基本構造は類似であり、ただ単に積分キャパシタＣIを除くことで得られる。なお、図８において、各不完全積分回路及び反転電流アンプの各出力端に付記した数値は、ミラー電流利得を表わす。
本実施例におけるローパスフィルタ全体のバイアス電流源の総数は、各積分回路及び反転電流アンプの入力部バイアスを単体バイアス電流値としたときの３０．３２倍であり、最大カットオフ周波数を１２７ＭＨｚに設定した時の単位バイアス電流値は０．２ｍＡである。
ところで、リードチャネルＬＳＩには、一般的に少なくない規模の高速ディジタル信号処理部が一緒に内蔵されるから、ディジタル雑音の干渉を避けるためにアナログ回路部は正負作動的かつ対称的に設けることが望ましい。そこで、本実施例のフィルタ回路ＦＩＬにおいても、前段の電圧／電流変換回路ＶＧＡからの正電流入力と負電流入力のそれぞれに対応して図１６の不完全積分回路を設けるのが良い。この場合、半導体プロセスの製造ばらつきと周囲温度変動等による影響を無視したときのフィルタ回路全体の最大消費電流は、正側と負側の両方を合わせて１２．１ｍＡとなる。これは図１７の従来の完全積分回路を用いて別途設計したフィルタ回路の消費電流値の約７割以下の値である。
図９は、上記７次等リップルローパスフィルタに関して計算機によるシミュレーションの結果得られた群遅延（位相）および電流利得の周波数特性を示す。図９より、群遅延リップルは、カットオフ周波数ｆｃ（１２７ＭＨｚ）の１．７倍以上の周波数まで４±０．１ｎＳであり、変動は３％以下に抑えられている。つまり、信号をこのフィルタに通してもカットオフ周波数を超えても位相がほとんどずれることがないことが分かる。その結果、ハードディスク装置では、このフィルタを通った信号の位相と後段のＡ／Ｄ変換器ＡＤＣのサンプリングクロックφｓとの位相のずれが少なくなって、読出し信号波形の特徴点でタイミング良くサンプリングすることができる。
次に、図１のリードチャネルを構成するＡ／Ｄ変換回路について説明する。図１０は本発明に係るリードチャネルを構成する６ビットのＡ／Ｄ変換回路用電流トラック・ホールド回路（サンプル・ホールド回路）を示す。
基準定電流源ＩBとＮ−ＭＯＳトランジスタＭ１及びＭ２が電源電位ＡＶＤＤと接地電位ＡＧＮＤ間に直列に接続され、上記ＭＯＳトランジスタＭ１のドレインが入力電流信号Ｉinの入力ノードとされている。このＭＯＳトランジスタＭ１のドレイン電位変化は、Ｎ−ＭＯＳトランジスタＭ５およびそのソースと接地電位との間に接続された定電流源Ｉｓから成るソースフォロアを介して上記ＭＯＳトランジスタＭ２のゲート電極に伝達されるように構成されている。
また、上記基準定電流源ＩBとＭＯＳトランジスタＭ１，Ｍ２と同様に、電源電位ＡＶＤＤと接地電位ＡＧＮＤ間に直列に接続された定電流源ＩRi(i=1~63)とＮ−ＭＯＳトランジスタＭ３ｉ，Ｍ４ｉとからなる電流ミラー回路が設けられている。上記ＭＯＳトランジスタＭ３ｉのドレイン側からそれぞれ出力電流Ｉciが取り出され、図示しない後段の６３個の電流比較回路のそれぞれに供給されるように構成されている。
そして、上記ＭＯＳトランジスタＭ301〜Ｍ363のゲートにはＭＯＳトランジスタＭ１のゲート電圧と同一のバイアス電圧ＶＢが印加されているとともに、ＭＯＳトランジスタＭ２のゲート電位は、Ｎ−ＭＯＳトランジスタＭ６とＰ−ＭＯＳトランジスタＭ７とから成るＣＭＯＳ伝送スイッチのオン期間中に、並列に設けられた６３個のＮ−ＭＯＳトランジスタＭ401〜Ｍ463のゲート電極に伝達されるように構成されている。従って、上記ＭＯＳトランジスタＭ１と並列に設けられたＭ301〜Ｍ363、及びＭ２とＭ401〜Ｍ463のサイズをそれぞれ等しくすれば、Ｍ２に流れる電流がＭ401〜Ｍ463にコピーされる。
一方、上記ＣＭＯＳ伝送スイッチＭ６，Ｍ７のオフ期間中は、オフにされた時点の電位が上記ＭＯＳトランジスタＭ401〜Ｍ463の各ゲートとソース電極間及びゲートとドレイン電極間の寄生容量（ゲート容量）Ｃｓに保持され、Ｍ401〜Ｍ463にはその保持電位に応じたドレイン電流が流されるようになる。
また、ＭＯＳトランジスタＭ301〜Ｍ363の各ドレインと電源電位との間に接続された定電流源ＩR1〜ＩR63のそれぞれの電流値は、上記入力電流信号Ｉinの振幅に対する参照電流値に設定される。例えばＡ／Ｄ変換回路の構成を６ビットとし-ＩB＝８０μＡ，-Ｉin＝＋３２μＡ〜−３２μＡとすれば、ＩR1〜ＩR63は以下のように設定される。
また、特に制限されるものではないが、前段のフィルタ回路からの入力電流が正負の差動入力電流である場合には、図１０に示したトラック・ホールド回路を正入力電流+Ｉinと負入力電流信号-Ｉinのそれぞれに対して設ける。そして、その場合、正入力電流信号+Ｉinに対する出力電流Ｉc1が供給される第１の電流比較回路には、負入力電流信号-Ｉinに対する出力電流Ｉc63が供給されてその大小を比較するように構成される。同様に、第２の電流比較回路は正信号入力側のＩc2と負信号入力側のＩc62に相当した電流の大小を、第３２の電流比較回路は正信号入力側のＩc32と負信号入力側のＩc33に相当した電流の大小をそれぞれ比較するように構成される。
なお、上記の説明では、入力電流信号Ｉinと参照電流ＩR1〜ＩR63との差出力Ｉc1〜Ｉc63が、アナロググランドＡＧＮＤに対して正と負の側にそれぞれ変化するように設定されていたが、後段に設ける電流比較回路の構成に応じて、その構成に合わせるように上記各参照電流値を変更して、出力信号が常に正あるいは常に負となるように構成されてもよい。
また、上記電流比較回路の具体例としては、例えば本発明の発明者らがアイ・エス・エス・シー・シー９９、ダイジェスト オブ テクニカル ペーパー、セッション１８、ダブリュ・エー１８．５、１９９９年２月（ISSCC99，Digest of Technical Papers，February 1999，WA 18.5）で提案した回路等、公知の任意の電流比較回路を用いることができる。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記説明では、図２〜図４及び図１０では電流源をＰチャネルＭＯＳトランジスタにより構成し、カスコード・ミラー回路をＮチャネルＭＯＳトランジスタで構成するとしたが、目標仕様によってはＭＯＳトランジスタの導電型を入れ替えても同様に実現できる。また、図８のフィルタの実施例では、２次フィルタ３段の後に１次フィルタを接続したが、各フィルタは任意の順番で配置することが可能である。つまり、２次フィルタ間あるいは２次フィルタの前に１次フィルタを配置しても良い。
また、上記実施例では、本発明をハードディスク装置のリードチャネルに適用した場合について説明したが、そのような信号処理システムのみならず、受信信号の振幅値が時間的に大きく変化する電圧信号であって、その信号を増幅、フィルタリング、Ａ／Ｄ変換およびディジタル信号処理する一連の機能は、ハードディスクドライブ装置以外にも、例えば情報を電圧信号として信号伝送路を介して送受信する図１１に示されているような通信装置等の電子装置においても必要とされるので、本発明をそれらに適用しても、同様な効果を得ることができる。なお、図１１において、１００は電圧信号の送信源、２００は電圧信号が伝送される信号伝送路、Ｖ／Ｉは電圧信号を増幅して電流信号に変換する電圧／電流変換回路である。
産業上の利用可能性
本発明は、ハードディスク装置のリードチャネルのような信号処理システムのみならず、受信シリアルデータを処理する通信系における信号処理システムなどに広く利用することができる。
Claims (12)
- 磁気ディスクに記録されたデータを読み出しヘッドを介して読み出してその出力を電気信号に変換するリードアンプと、該リードアンプの出力信号を増幅する可変利得増幅回路と、その出力信号に含まれる不要な周波数成分を抑圧するフィルタ回路と、そのフィルタ出力信号の振幅をそれに対応したディジタル信号に変換するアナログ／ディジタル変換回路と、そのディジタル信号を処理して読み出した信号の照合及びその照合に必要な信号処理を行なうディジタル信号処理回路とを含むハードディスクドライブ装置において、
上記リードアンプの出力は電圧信号であり、上記可変利得増幅回路は上記電圧信号をそれに比例した電流信号に変換する電圧／電流変換手段を備え、上記フィルタ回路は電流信号を入力としかつ電流信号を出力するよう構成され、上記アナログ／ディジタル変換回路はその入力部に上記フィルタ回路からの電流をトラック・ホールドする手段を備え、
上記フィルタ回路は等位相リップル特性を有するフィルタであって、かつ該フィルタを構成する電流積分回路は直流信号入力に対して出力が一定値に制限される不完全積分回路であることを特徴とするハードディスクドライブ装置。 - 請求項１において、
上記フィルタ回路の周波数特性が、制御装置により選択されるレジスタに設定された情報に対応して可変されるように構成されていることを特徴とするハードディスクドライブ装置。 - 磁気ディスクに記録されたデータを読み出しヘッドを介して読み出してその出力を電気信号に変換するリードアンプと、該リードアンプの出力信号を増幅する可変利得増幅回路と、その出力信号に含まれる不要な周波数成分を抑圧するフィルタ回路と、そのフィルタ出力信号の振幅をそれに対応したディジタル信号に変換するアナログ／ディジタル変換回路と、そのディジタル信号を処理して読み出した信号の照合及びその照合に必要な信号処理を行なうディジタル信号処理回路とを含むハードディスクドライブ装置において、
上記リードアンプの出力は電圧信号であり、上記可変利得増幅回路は上記電圧信号をそれに比例した電流信号に変換する電圧／電流変換手段を備え、上記フィルタ回路は電流信号を入力としかつ電流信号を出力するよう構成され、上記アナログ／ディジタル変換回路はその入力部に上記フィルタ回路からの電流をトラック・ホールドする手段を備え、
上記可変利得増幅回路に具備された電圧／電流変換手段は、
第１の定電流源と、ゲートに固定電位が印加された第１の絶縁ゲート形電界効果トランジスタと、ゲートが上記第１の絶縁ゲート形電界効果トランジスタのドレインに接続された第２の絶縁ゲート形電界効果トランジスタとが、電源電位と接地電位間に直列形態に接続され、
これと並列に、第２の定電流源と、ゲートに上記と同じ固定電位が印加された第３の絶縁ゲート形電界効果トランジスタと、ゲートが上記第２の絶縁ゲート形電界効果トランジスタのゲートに接続された第４の絶縁ゲート形電界効果トランジスタが電源電位と接地電位間に直列形態に接続されてなるカスコード・ミラー回路を有し、
このカスコード・ミラー回路の上記第２の絶縁ゲート形電界効果トランジスタと並列に第５の絶縁ゲート形電界効果トランジスタを接続し、該第５の絶縁ゲート形電界効果トランジスタのゲートに印加される電圧信号を入力とし、上記第３の絶縁ゲート形電界効果トランジスタのドレインから入力信号に対応した出力電流信号を得るよう構成され、上記固定電位が、制御装置により選択されるレジスタに設定された情報に対応して可変されることによって上記入力・電圧と出力電流の変換利得が可変される可変利得増幅回路を用いたことを特徴とするハードディスクドライブ装置。 - 請求項１または２において、
上記可変利得増幅回路に具備された電圧／電流変換手段は、
第１の定電流源と、ゲートに固定電位が印加された第１の絶縁ゲート形電界効果トランジスタと、ゲートが上記第１の絶縁ゲート形電界効果トランジスタのドレインに接続された第２の絶縁ゲート形電界効果トランジスタとが、電源電位と接地電位間に直列形態に接続され、
これと並列に、第２の定電流源と、ゲートに上記と同じ固定電位が印加された第３の絶縁ゲート形電界効果トランジスタと、ゲートが上記第２の絶縁ゲート形電界効果トランジスタのゲートに接続された第４の絶縁ゲート形電界効果トランジスタが電源電位と接地電位間に直列形態に接続されてなるカスコード・ミラー回路を有し、
このカスコード・ミラー回路の上記第２の絶縁ゲート形電界効果トランジスタと並列に第５の絶縁ゲート形電界効果トランジスタを接続し、該第５の絶縁ゲート形電界効果トランジスタのゲートに印加される電圧信号を入力とし、上記第３の絶縁ゲート形電界効果トランジスタのドレインから入力信号に対応した出力電流信号を得るよう構成され、上記固定電位が、制御装置により選択されるレジスタに設定された情報に対応して可変されることによって上記入力・電圧と出力電流の変換利得が可変される可変利得増幅回路を用いたことを特徴とするハードディスクドライブ装置。 - 磁気ディスクに記録されたデータを読み出しヘッドを介して読み出してその出力を電気信号に変換するリードアンプと、該リードアンプの出力信号を増幅する可変利得増幅回路と、その出力信号に含まれる不要な周波数成分を抑圧するフィルタ回路と、そのフィルタ出力信号の振幅をそれに対応したディジタル信号に変換するアナログ／ディジタル変換回路と、そのディジタル信号を処理して読み出した信号の照合及びその照合に必要な信号処理を行なうディジタル信号処理回路とを含むハードディスクドライブ装置において、
上記リードアンプの出力は電圧信号であり、上記可変利得増幅回路は上記電圧信号をそれに比例した電流信号に変換する電圧／電流変換手段を備え、上記フィルタ回路は電流信号を入力としかつ電流信号を出力するよう構成され、上記アナログ／ディジタル変換回路はその入力部に上記フィルタ回路からの電流をトラック・ホールドする手段を備え、
前記フィルタ回路は、
第１の定電流源と、ゲートに固定電位が印加された第１の絶縁ゲート形電界効果トランジスタと、ゲートが該第１の絶縁ゲート形電界効果トランジスタのドレインに接続された第２の絶縁ゲート形電界効果トランジスタとが、電源電位と接地電位間に直列形態に接続されて成る電流入力段と、
これと並列に、第２の定電流源と、ゲートに上記と同じ固定電位が印加された第３の絶縁ゲート形電界効果トランジスタと、ゲートが上記第２の絶縁ゲート形電界効果トランジスタのゲートに接続された第４の絶縁ゲート形電界効果トランジスタが電源電位と接地電位間に直列形態に接続されて成る電流出力段と、
上記第２の絶縁ゲート形電界効果トランジスタのゲートと接地電位間に接続された容量素子と、
を備え、上記第１の絶縁ゲート形電界効果トランジスタのドレインに供給される電流信号を入力信号とし、上記第３の絶縁ゲート形電界効果トランジスタのドレインから上記入力電流に対応した出力電流信号を得るよう構成され、上記第１及び第２の定電流源の電流値が、制御装置により選択されるレジスタに設定された情報に対応して同時に可変されることにより、上記入力段の第２の絶縁ゲート形電界効果トランジスタのチャネルコンダクタンスが変更されて出力電流のカットオフ周波数が制御されるように構成された不完全積分回路を有することを特徴とするハードディスクドライブ装置。 - 請求項１または２において、
前記フィルタ回路は、
第１の定電流源と、ゲートに固定電位が印加された第１の絶縁ゲート形電界効果トランジスタと、ゲートが該第１の絶縁ゲート形電界効果トランジスタのドレインに接続された第２の絶縁ゲート形電界効果トランジスタとが、電源電位と接地電位間に直列形態に接続されて成る電流入力段と、
これと並列に、第２の定電流源と、ゲートに上記と同じ固定電位が印加された第３の絶縁ゲート形電界効果トランジスタと、ゲートが上記第２の絶縁ゲート形電界効果トランジスタのゲートに接続された第４の絶縁ゲート形電界効果トランジスタが電源電位と接地電位間に直列形態に接続されて成る電流出力段と、
上記第２の絶縁ゲート形電界効果トランジスタのゲートと接地電位間に接続された容量素子と、
を備え、上記第１の絶縁ゲート形電界効果トランジスタのドレインに供給される電流信号を入力信号とし、上記第３の絶縁ゲート形電界効果トランジスタのドレインから上記入力電流に対応した出力電流信号を得るよう構成され、上記第１及び第２の定電流源の電流値が、制御装置により選択されるレジスタに設定された情報に対応して同時に可変されることにより、上記入力段の第２の絶縁ゲート形電界効果トランジスタのチャネルコンダクタンスが変更されて出力電流のカットオフ周波数が制御されるように構成された不完全積分回路を有することを特徴とするハードディスクドライブ装置。 - 請求項５または６において、
上記不完全積分回路は、上記電流出力段と並列に該電流出力段と同一の構成を有する第２の電流出力段を備え、上記電流入力段と上記第１の電流出力段と第２の電流出力段の各定電流源の電流値が、制御装置により選択されるレジスタに設定された情報に対応して同時に可変されることにより、上記入力段の第２の絶縁ゲート形電界効果トランジスタのチャネルコンダクタンスが変更されて第１及び第２の電流出力段の出力電流のカットオフ周波数が同時に制御されるように構成されてなることを特徴とするハードディスクドライブ装置。 - 請求項７において、
上記フィルタ回路は、等位相リップル特性を有するフィルタであって、
第１の不完全積分回路と反転電流アンプと第２の不完全積分回路とから成る第１、第２、第３の２次フィルタと、第１の不完全積分回路から成る１次フィルタとが縦続に接続されてなり、
このうち第１及び第２の２次フィルタの第２の不完全電流積分回路の第１の出力は、それぞれ後段の第２及び第３の２次フィルタの入力に接続され、また上記第２の不完全電流積分回路の第２の出力はそれぞれ自フィルタの第１の不完全電流積分回路の入力に接続され、
第３の２次フィルタの第２の不完全電流積分回路の第１の出力は、後段の１次フィルタの入力に接続され、また上記第２の不完全電流積分回路の第２の出力は電流反転アンプの第２の出力と共に該第３の２次フィルタの第１の不完全電流積分回路の入力に接続され、上記１次フィルタの出力をフィルタ出力とする７次フィルタであることを特徴とするハードディスクドライブ装置。 - 磁気ディスクに記録されたデータを読み出しヘッドを介して読み出してその出力を電気信号に変換するリードアンプと、該リードアンプの出力信号を増幅する可変利得増幅回路と、その出力信号に含まれる不要な周波数成分を抑圧するフィルタ回路と、そのフィルタ出力信号の振幅をそれに対応したディジタル信号に変換するアナログ／ディジタル変換回路と、そのディジタル信号を処理して読み出した信号の照合及びその照合に必要な信号処理を行なうディジタル信号処理回路とを含むハードディスクドライブ装置において、
上記リードアンプの出力は電圧信号であり、上記可変利得増幅回路は上記電圧信号をそれに比例した電流信号に変換する電圧／電流変換手段を備え、上記フィルタ回路は電流信号を入力としかつ電流信号を出力するよう構成され、上記アナログ／ディジタル変換回路はその入力部に上記フィルタ回路からの電流をトラック・ホールドする手段を備え、
前記アナログ／ディジタル変換回路は、
電源電位と接地電位間に直列に接続された第１の定電流源と、ゲートに固定電位が供給された第１のＮチャネル型絶縁ゲート形電界効果トランジスタと第２のＮチャネル型絶縁ゲート形電界効果トランジスタと 、ゲートが上記第１のＮチャネル型絶縁ゲート形電界効果トランジスタのドレインに、かつソースが上記第２のＮチャネル型絶縁ゲート形電界効果トランジスタのゲートにそれぞれ接続された第３のＮチャネル型絶縁ゲート形電界効果トランジスタと、該トランジスタのソースと接地電位間に接続された第２の定電流源とから成る電流入力部と、
それぞれ電源電位と接地電位間に直列に接続され、参照電流を供給する定電流源と、ゲートに上記固定電位が供給された第４のＮチャネル型絶縁ゲート形電界効果トランジスタと、第５のＮチャネル型絶縁ゲート形電界効果トランジスタから成る複数個の電流出力部と、上記電流入力部の上記第２のＮチャネル型絶縁ゲート形電界効果トランジスタのゲートと上記複数個の電流出力部の各第５のＮチャネル型絶縁ゲート形電界効果トランジスタのゲートが伝送スイッチを介して接続されてなり、
上記参照電流が入力電流の所望の変換精度に対応してそれぞれ設定された値とされ、上記複数個の電流出力部から上記第１の定電流源の値と入力信号との加算値からそれぞれの参照電流の値を減算した電流が出力されるように構成されてなるトラック・ホールド回路と、
上記トラック・ホールド回路の出力電流を入力とし電圧信号を出力する電流比較回路と、
を備えていることを特徴とするハードディスクドライブ装置。 - 電圧信号を受けて該電圧信号に比例した電流を出力する電圧／電流変換回路と、該電圧／電流変換回路からの出力電流信号に対してフィルタ処理を行って電流信号を出力するフィルタ回路と、該フィルタ回路からの電流信号を受けて所定の信号処理を実行するディジタル信号処理回路とを含む電子装置であって、
上記電圧／電流変換手段は、
第１の定電流源と、ゲートに固定電位が印加された第１の絶縁ゲート形電界効果トランジスタと、ゲートが上記第１の絶縁ゲート形電界効果トランジスタのドレインに接続された第２の絶縁ゲート形電界効果トランジスタとが、電源電位と接地電位間に直列形態に接続され、
これと並列に、第２の定電流源と、ゲートに上記と同じ固定電位が印加された第３の絶縁ゲート形電界効果トランジスタと、ゲートが上記第２の絶縁ゲート形電界効果トランジスタのゲートに接続された第４の絶縁ゲート形電界効果トランジスタが電源電位と接地電位間に直列形態に接続されてなるカスコード・ミラー回路を有し、
このカスコード・ミラー回路の上記第２の絶縁ゲート形電界効果トランジスタと並列に第５の絶縁ゲート形電界効果トランジスタを接続し、該第５の絶縁ゲート形電界効果トランジスタのゲートに印加される電圧信号を入力とし、上記第３の絶縁ゲート形電界効果トランジスタのドレインから入力信号に対応した出力電流信号を得るよう構成され、上記固定電位が、制御装置により選択されるレジスタに設定された情報に対応して可変されることによって上記入力・電圧と出力電流の変換利得が可変される可変利得増幅回路を用いたことを特徴とする電子装置。 - 請求項１０において、
情報を電圧信号として出力する回路を含むことを特徴とする電子装置。 - 請求項１１において、
上記電圧信号を出力する回路は磁気ディスクから読み取られた情報を出力するリードアンプを含み、上記ディジタル信号処理回路は上記フィルタ回路からの電流信号に従って動作するアナログ／ディジタル変換回路を含むことを特徴とする電子装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP1999/001141 WO2000054259A1 (fr) | 1999-03-10 | 1999-03-10 | Dispositif electronique |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP3687046B2 true JP3687046B2 (ja) | 2005-08-24 |
Family
ID=14235137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000604406A Expired - Fee Related JP3687046B2 (ja) | 1999-03-10 | 1999-03-10 | 電子装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3687046B2 (ja) |
| WO (1) | WO2000054259A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007019908A (ja) * | 2005-07-08 | 2007-01-25 | Niigata Seimitsu Kk | フィルタ回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283582A (en) * | 1991-12-20 | 1994-02-01 | Texas Instruments Incorporated | Circuitry and method for current input analog to digital conversion |
| JPH07307001A (ja) * | 1994-05-12 | 1995-11-21 | Hitachi Ltd | 磁気記録再生装置 |
-
1999
- 1999-03-10 WO PCT/JP1999/001141 patent/WO2000054259A1/ja active Search and Examination
- 1999-03-10 JP JP2000604406A patent/JP3687046B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| WO2000054259A1 (fr) | 2000-09-14 |
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| A521 | Written amendment |
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