JP3686767B2

JP3686767B2 - Information processing device

Info

Publication number: JP3686767B2
Application number: JP00591499A
Authority: JP
Inventors: 明和高橋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-01-13
Filing date: 1999-01-13
Publication date: 2005-08-24
Anticipated expiration: 2019-01-13
Also published as: JP2000206196A

Description

【０００１】
【発明の属する技術分野】
本発明は情報処理装置に関し、特にコンピュータ等の同期回路に用いられるディジタルＰＬＬ（ＤｉｇｉｔａｌＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ；ＤＰＬＬ）回路によってクロック位相調整を行う情報処理装置に関する。
【０００２】
【従来の技術】
従来の情報処理装置について図４を参照して説明する。同図に示されているように、通常のシステム立上げ時、クロック供給回路（図示せず）から配られた基準クロック（ＲＥＦ）１１と内部クロック（ＣＫＯ）１４との位相の進み／遅れを位相比較回路５１で比較する。そして、その比較信号であるカウントアップ／ダウン信号１２をＰＬＬカウンタ５２に入力することにより、ＰＬＬカウンタ５２がカウントアップ／ダウン動作する。その結果としてＰＬＬカウンタ出力信号１３が出力され、これにより遅延可変回路５３が動作し、タイミングクロック（ＣＬＫ）１０を遅延させる。これらの回路（ＰＬＬ回路）により、基準クロック（ＲＥＦ）１１と内部クロック（ＣＫＯ）１４との位相調整を行うのである。
【０００３】
かかる装置において、診断プロセッサ３００からカード（ＣＡＲＤ）１００内部のＬＳＩ５０へは、シフトモード（スキャンモードとも言う）信号（ＳＦＴ）３０とスキャンイン信号（ＳＩＮ）３１とが入力される。そして、ＬＳＩ５０からはスキャンアウト信号（ＳＯＴ）３３が出力される。
【０００４】
また、図示していないが、ＬＳＩ６０と診断プロセッサ３００及びクロック供給回路（図示せず）との間にも、ＬＳＩ５０と同様のインタフェースが存在する。スキャンアウト信号３３は、ＬＳＩ６０内のスキャンパスを経由し、スキャン信号３４として、診断プロセッサ３００に戻される。
【０００５】
カード２００においても、同様のインタフェースが診断プロセッサ３００との間に存在し、スキャン信号３５は、内部でスキャン接続されたカード２００内を抜けて、スキャン信号３６として診断プロセッサ３００に戻される。
【０００６】
【発明が解決しようとする課題】
上述した従来の装置において、ＰＬＬカウンタ５２は、装置の通常のスキャンパスに組込まれてはいなかった。このため、ＰＬＬカウンタ５２の内部状態値つまり位相調整値を知る効果的な手段は無かった。よって、システムの評価時になんらかの動作不良が発生した場合に、その原因をＰＬＬ回路によるものかどうかを究明することが困難であるという欠点があった。
【０００７】
なお、特開昭５９−１１０２２７号公報はクロックの周波数を変更しているにすぎず、上述した従来技術の欠点を解決することはできない。
【０００８】
本発明は上述した従来技術の欠点を解決するためになされたものであり、その目的はＰＬＬデータ読出し機能を有する装置において、システム評価時になんらかの動作不良が発生した場合に、その原因をＰＬＬ回路によるものかどうかを究明することができ、特別な測定器は不要で、信頼性向上のためのデータを収集することもできる情報処理装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明による情報処理装置は、外部から入力されるクロックから生成される内部クロックと、外部から入力される基準クロックとの位相調整を行うＤＰＬＬ回路を含み、前記内部クロックに同期して動作する被測定回路についての試験を行う情報処理装置であって、
外部から入力される制御信号に応答して前記ＤＰＬＬ回路の有するＰＬＬカウンタのカウント値を前記ＤＰＬＬ回路の動作状態を示す動作状態データとして出力するカウンタコピーと、前記ＰＬＬカウンタのカウント値を前記カウンタコピーにコピーするコピー手段と、前記カウンタコピーのデータを導出するスキャンパスとを含む動作状態導出手段と、前記被測定回路内の各論理回路の状態を示すデータと前記動作状態データとを前記制御信号に応じて択一的に選択し、前記スキャンパスに出力する選択回路とを有することを特徴とする。
【００１０】
また、前記動作状態データは前記ＤＰＬＬ回路の有するＰＬＬカウンタのカウント値であり、前記データ抽出回路は外部から入力される制御信号に応答して前記カウント値を抽出することを特徴とする。そして、前記被測定回路内の各論理回路の状態を示すデータと前記動作状態データとを択一的に前記スキャンパスに出力する選択回路を更に含むことを特徴とする。さらに、前記制御信号は前記スキャンパスをシフト動作させるためのテストモード信号であり、前記カウンタコピーは前記テストモード信号の遷移タイミングで前記カウント値を抽出することを特徴とする。なお、前記ＤＰＬＬ回路は、外部から入力される入力クロックと基準クロックとの位相を比較する位相比較回路を含み、この位相比較に応じて前記ＰＬＬカウンタのカウント値を増減変化させ、更にこのカウント値に応じて前記入力クロックを遅延させる遅延可変回路を含み、この遅延出力を前記内部クロックとしたことを特徴とする。
【００１１】
要するに本装置では、ＰＬＬカウンタの写しであるＰＬＬカウンタコピーを装置（システム）の通常のスキャンパス（ＳｃａｎＰａｔｈ）に組込んでいるのである。そして、診断プロセッサを用いてＰＬＬカウンタコピーの内部状態値のスキャン読出しを可能とし、ＰＬＬ回路の状態を外部からモニタできるようにしているのである。これにより、システム立上げ時にクロックが起因する不具合（例えば、ＰＬＬのロック不良とかＬＳＩ内の各ＰＬＬの差異によるスキュー増大）を早期につきとめることができるのである。
【００１２】
【発明の実施の形態】
次に、本発明の実施の一形態について図面を参照して説明する。なお、以下の説明において参照する各図においては、他の図と同等部分には同一符号が付されている。
【００１３】
図１は本発明による情報処理装置の実施の一形態を示すブロック図である。同図において、図４と同等部分は同一符号により示されており、その部分の詳細な説明は省略する。
【００１４】
図１において、本実施形態による情報処理装置は、図示せぬクロック供給回路から配られた基準クロック（ＲＥＦ）１１と内部クロック（ＣＫＯ）１４との位相の進み／遅れを検出する位相比較回路５１と、位相比較回路５１からのカウントアップ／ダウン信号１２によりカウントアップ／ダウン動作するＰＬＬカウンタ５２と、ＰＬＬカウンタ５２からのＰＬＬカウンタ出力信号１３により、タイミングクロック（ＣＬＫ）１０を遅延させる遅延可変回路５３と、シフトモード信号（ＳＦＴ）３０が有効な値（例えば論理“１”）になった場合、スキャンモードとなり、内部レジスタの状態値である論理回路スキャン出力１６を出力する論理回路５４と、テストモード信号（ＴＳＴ）３２が有効な値（例えば論理“１”）になった場合、スキャンモードとなり、内部状態値をスキャン出力するＰＬＬカウンタコピー５７と、ＰＬＬカウンタ５２の内部状態値１７をＰＬＬカウンタコピー５７にコピーするコピー回路５６と、テストモード信号（ＴＳＴ）３２が有効な値（例えば論理“１”）になった場合、入力である論理回路スキャン出力１６とＰＬＬカウンタコピースキャン出力１５の中からＰＬＬカウンタコピースキャン出力１５を選択する選択回路５５と、これらの回路を含むＬＳＩ５０と、ＬＳＩ５０とスキャンパス接続され、同様のスキャン回路を含むＬＳＩ６０と、これらのＬＳＩを含むカード１００と、同様のスキャン回路を含むカード２００と、これらのカードとスキャンパス接続され、スキャン動作により採取したスキャンデータを外部からモニタ可能になるように編集及び修正する診断プロセッサ３００とを含んで構成されている。
【００１５】
かかる構成において、通常のシステム立上げ時、クロック供給回路（図示せず）から配られた基準クロック（ＲＥＦ）１１と内部クロック（ＣＫＯ）１４との位相の進み／遅れは位相比較回路５１で比較されて検出される。その比較（検出）結果信号であるカウントアップ／ダウン信号１２はＰＬＬカウンタ５２に入力され、カウントアップ／ダウン信号１２により、ＰＬＬカウンタ５２はカウントアップ／ダウン動作し、その結果としてＰＬＬカウンタ出力信号１３が出力される。これにより、遅延可変回路５３が動作し、タイミングクロック（ＣＬＫ）１０を遅延させる。これらの回路（ＰＬＬ回路）により、基準クロック（ＲＥＦ）１１と内部クロック（ＣＫＯ）１４の位相調整が行われる。位相調整が完了するとＰＬＬカウンタ５２はホールドされ、クロック位相調整値はＰＬＬカウンタ５２内に保持される。ＰＬＬカウンタ５２の内部状態値１７は、コピー回路５６の出力１８によってＰＬＬカウンタコピー５７にコピーされる。
【００１６】
ここで、ＰＬＬカウンタ５２は、図２に示されているように、＋１回路５２０の出力をカウンタの最下位ビットに入力する構成になっており、その内部状態値すなわちカウント出力がＰＬＬカウンタコピー５７にコピーされる。この場合、コピー回路５６の出力１８の遷移タイミングで、カウント出力がＰＬＬカウンタコピー５７に入力される。
【００１７】
コピー回路５６は、２段接続されているフリップフロップ（Ｆ／Ｆ）５６１及び５６２並びに論理積回路５６３によって構成されている。そして、Ｆ／Ｆ５６１の出力とＦ／Ｆ５６２の反転出力とを論理積回路５６３に入力し、その論理積出力がＬレベルからＨレベルに遷移したタイミングで、ＰＬＬカウンタ５２の内部状態値すなわちカウント出力を抽出し、ＰＬＬカウンタコピー５７に入力するのである。なお本例では、ＴＳＴ信号の遷移タイミング（立上りタイミング）でＰＬＬカウンタ５２の内容をコピーする構成であるが、このＰＬＬカウンタ５２は基準クロック１１とタイミングクロック１０との差分の調整後に動作を停止するので、ＰＬＬカウンタの内容を常時コピーするようにコピー回路を変形しても良い。
【００１８】
図１に戻り、定期的なシステムの診断時及び故障時等に、装置の内部状態を外部からモニタ及び修正するための手段としての診断プロセッサ３００と、装置（システム）内にめぐらされたスキャンパスについて説明する。
【００１９】
図１に示されているように、診断プロセッサ３００からカード１００内部のＬＳＩ５０へは、シフトモード信号（ＳＦＴ）３０とスキャンイン信号（ＳＩＮ）３１とテストモード信号（ＴＳＴ）３２とが入力されている。そして、ＬＳＩ５０からはスキャンアウト信号（ＳＯＴ）３３が出力される。
【００２０】
ＰＬＬカウンタコピー５７のスキャン動作を行う場合、テストモード信号（ＴＳＴ）３２を有効な値（例えば、論理“１”）に設定する。こうすることにより、ＰＬＬカウンタコピー５７はスキャンモード（シフトレジスタモードとも言う）となる。この状態で基準クロック（ＲＥＦ）１１を入力することにより、内部状態値であるＰＬＬカウンタコピースキャン出力１５は、選択回路５５に出力される。選択回路５５は、テストモード信号（ＴＳＴ）３２により、ＰＬＬカウンタコピースキャン出力１５を選択し、ＬＳＩ６０へのスキャンアウト信号（ＳＯＴ）３３を出力する。
【００２１】
診断プロセッサ３００は、テストモード信号（ＴＳＴ）３２を有効な値（例えば、論理“１”）に設定し、予め規定された総Ｆ／Ｆ（ＦｌｉｐＦｌｏｐ）数分程度の基準クロック（ＲＥＦ）１１の出力をクロック供給回路（図示せず）に指示し、これによりスキャン出力されたＰＬＬカウンタコピー５７の内部状態値を診断プロセッサ３００内のバッファに取り込み、その後必要に応じて内容を編集することにより、ＰＬＬカウンタコピー５７の内部状態を外部からモニタ可能とする。
【００２２】
なお、図１において図示していないが、ＬＳＩ６０と診断プロセッサ３００及びクロック供給回路（図示せず）との間にも、ＬＳＩ５０と同様のインタフェースが存在する。スキャン信号３３は、ＬＳＩ６０内のスキャンパスを経由し、スキャン信号３４として、診断プロセッサ３００に戻される。
【００２３】
さらに、各ＬＳＩ内の論理回路の内部状態をモニタする場合も同様であり、ＬＳＩ５０内の論理回路５４のスキャンを行う場合、シフトモード信号（ＳＦＴ）３０を有効な値（例えば、論理“１”）に設定することにより、論理回路５４内のレジスタ（Ｆ／Ｆ群の総称）はスキャンモードとなり、タイミングクロック（ＣＬＫ）１０を入力することにより、内部レジスタの状態値である論理回路スキャン出力１６は選択回路５５に出力される。選択回路５５は、シフトモード信号（ＳＦＴ）３０により、論理回路出力１６を選択し、ＬＳＩ６０へのスキャンアウト信号（ＳＯＴ）３３を出力する。その後は同様にして、スキャンアウト信号（ＳＯＴ）３３はスキャン信号３４として診断プロセッサ３００に戻され、（ＬＳＩ内部の）論理回路５４の内部状態値は編集され、外部からモニタ可能となる。なお、上述したように選択回路５５は、ＰＬＬカウンタコピースキャン出力１５と論理回路出力１６とを択一的に送出するように動作する。
【００２４】
診断プロセッサ３００は、シフトモード信号（ＳＦＴ）３０を有効な値（例えば論理“１”）に設定し、予め規定された総Ｆ／Ｆ（ＦｌｉｐＦｌｏｐ）数分程度のタイミングクロック（ＣＬＫ）１０の出力をクロック供給回路（図示せず）に指示し、これによりスキャン出力された論理回路５４の内部状態値を診断プロセッサ３００内のバッファに取り込み、その後必要に応じて内容を編集することにより、論理回路５４の内部状態を外部からモニタ可能とする。
【００２５】
カード２００においても、同様のインタフェースが診断プロセッサ３００との間に存在し、スキャン信号３５は、内部でスキャン接続されたカード２００内を抜けて、スキャン信号３６として診断プロセッサ３００に戻される。
【００２６】
図３は、本発明の情報処理装置の一実施例の動作を、診断プロセッサ側から説明したフローチャートである。同図において、あるＬＳＩに対してスキャン動作を行う場合には、まずスキャン動作を行うべきカードを選択する（ステップ３０１）。次に、ＰＬＬカウンタコピーのスキャン動作を行う場合、テストモード（ＴＳＴ）信号を有効な値（例えば、論理“１”）に設定する（ステップ３０２→３０３）。一方、論理回路のスキャン動作を行う場合には、シフトモード信号（ＳＦＴ）３０を有効な値（例えば論理“１”）に設定する（ステップ３０２→３０４）。
【００２７】
ＰＬＬカウンタコピーのスキャン動作を行う場合、クロック供給回路に対し、ＰＬＬカウンタコピーのスキャン読出し動作を完了するために必要なクロックの送出を指示し、これによりスキャンデータを取込み、ＰＬＬカウンタのスキャンデータを編集し、外部からモニタ可能とする（ステップ３０５）。そして、テストモード（ＴＳＴ）信号を無効な値（例えば論理“０”）に設定し（ステップ３０６）、ＰＬＬカウンタコピーのスキャン動作を終了する。
【００２８】
論理回路のスキャン動作を行う場合、クロック供給回路に対し、論理回路のスキャン読出し動作を完了するために必要なクロックの送出を指示し、これによりスキャンデータを取込み、論理回路のスキャンデータを編集し、外部からモニタ可能とする（ステップ３０６）。そして、シフトモード信号（ＳＦＴ）３０を無効な値（例えば論理“０”）に設定し（ステップ３０８）、論理回路のスキャン動作を終了する。
【００２９】
以上のように、図１に示されているＰＬＬデータ読出し機能を有する装置によれば、システム評価時になんらかの動作不良が発生した場合に、その原因をＰＬＬ回路によるものかどうかを究明することができるのである。この場合、従来のようにクロックモニタ出力によるクロック観測では、その測定には特別な測定器が必要であり、問題解明に時間がかかってしまう。これに対し、本装置においては、特別な測定器は不要で、信頼性向上のためのデータを収集することもできるのである。
【００３０】
なお、図１において、ＰＬＬカウンタコピーのスキャンパスを装置（システム）の通常のスキャンパスに組込むことにより、ＰＬＬスキャンデータ読出し機能専用ハードウェアの増加を抑え、診断プロセッサ等も共用できる。
【００３１】
【発明の効果】
以上説明したように本発明は、診断プロセッサを用いてＰＬＬカウンタコピーの内部状態値をスキャンパスで読出し、ＰＬＬ回路の状態を外部からモニタできるようにすることにより、システム評価時になんらかの動作不良が発生した場合に、その原因をＰＬＬ回路によるものかどうかを究明することができ、特別な測定器は不要で、信頼性向上のためのデータを収集することもできるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の一形態による情報処理装置の構成を示すブロック図である。
【図２】図１中のＰＬＬカウンタやコピー回路等の内部構成例を示すブロック図である。
【図３】図１の情報処理装置の動作を示すフローチャートである。
【図４】従来の情報処理装置の構成を示すブロック図である。
【符号の説明】
５０，６０ＬＳＩ
５１位相比較回路
５２ＰＬＬカウンタ
５３遅延可変回路
５４論理回路
５５選択回路
５６コピー回路
５７ＰＬＬカウンタコピー
１００，２００カード
３００診断プロセッサ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an information processing apparatus, and more particularly to an information processing apparatus that performs clock phase adjustment by a digital PLL (Digital Phase Locked Loop; DPLL) circuit used in a synchronization circuit such as a computer.
[0002]
[Prior art]
A conventional information processing apparatus will be described with reference to FIG . As shown in the figure, the phase advance / delay between the reference clock (REF) 11 and the internal clock (CKO) 14 distributed from a clock supply circuit (not shown) is set at the time of normal system startup. The phase comparison circuit 51 performs comparison. Then, by inputting the count up / down signal 12 as the comparison signal to the PLL counter 52, the PLL counter 52 counts up / down. As a result, the PLL counter output signal 13 is output, whereby the delay variable circuit 53 operates and delays the timing clock (CLK) 10. These circuits (PLL circuits) adjust the phase of the reference clock (REF) 11 and the internal clock (CKO) 14.
[0003]
In such an apparatus, a shift mode (also referred to as scan mode) signal (SFT) 30 and a scan-in signal (SIN) 31 are input from the diagnostic processor 300 to the LSI 50 in the card (CARD) 100. A scan-out signal (SOT) 33 is output from the LSI 50.
[0004]
Although not shown, an interface similar to the LSI 50 exists between the LSI 60, the diagnostic processor 300, and a clock supply circuit (not shown). The scan- out signal 33 is returned to the diagnostic processor 300 as the scan signal 34 via the scan path in the LSI 60.
[0005]
Also in the card 200, a similar interface exists between the card 200 and the diagnostic processor 300, and the scan signal 35 passes through the card 200 that is internally scan-connected, and is returned to the diagnostic processor 300 as the scan signal 36.
[0006]
[Problems to be solved by the invention]
In the conventional apparatus described above, the PLL counter 52 is not incorporated in the normal scan path of the apparatus. For this reason, there is no effective means for knowing the internal state value of the PLL counter 52, that is, the phase adjustment value. Therefore, when any malfunction occurs during the evaluation of the system, there is a drawback that it is difficult to determine whether the cause is caused by the PLL circuit.
[0007]
In Japanese Patent Laid-Open No. 59-110227, only the clock frequency is changed, and the above-mentioned drawbacks of the prior art cannot be solved.
[0008]
The present invention has been made to solve the above-mentioned drawbacks of the prior art. The object of the present invention is to cause a malfunction in a device having a PLL data reading function when a malfunction occurs during system evaluation. It is an object of the present invention to provide an information processing apparatus that can determine whether or not the data is necessary, does not require a special measuring instrument, and can collect data for improving reliability.
[0009]
[Means for Solving the Problems]
An information processing apparatus according to the present invention includes a DPLL circuit that adjusts the phase of an internal clock generated from an externally input clock and an externally input reference clock, and operates in synchronization with the internal clock. An information processing apparatus for testing a measurement circuit,
A counter copy that outputs a count value of a PLL counter included in the DPLL circuit as operation state data indicating an operation state of the DPLL circuit in response to an externally input control signal, and a counter copy of the count value of the PLL counter An operation state deriving unit including a copy unit for copying to the counter copy, a scan path for deriving the counter copy data , data indicating the state of each logic circuit in the circuit under test, and the operation state data for the control signal. And a selection circuit that selectively selects and outputs to the scan path.
[0010]
The operation state data is a count value of a PLL counter included in the DPLL circuit, and the data extraction circuit extracts the count value in response to a control signal input from the outside. The data processing apparatus further includes a selection circuit that alternatively outputs data indicating the state of each logic circuit in the circuit under test and the operation state data to the scan path. Further, the control signal is a test mode signal for shifting the scan path , and the counter copy extracts the count value at a transition timing of the test mode signal . The DPLL circuit includes a phase comparison circuit that compares the phase of an input clock input from the outside with a reference clock, and changes the count value of the PLL counter in accordance with the phase comparison. And a delay variable circuit for delaying the input clock in response to the internal clock.
[0011]
In short, in the present apparatus, a PLL counter copy, which is a copy of the PLL counter, is incorporated in a normal scan path (Scan Path) of the apparatus (system). The internal state value of the PLL counter copy can be scanned and read using a diagnostic processor, and the state of the PLL circuit can be monitored from the outside. This makes it possible to catch problems caused by the clock at the time of system start-up (for example, an increased skew due to a PLL lock failure or a difference between each PLL in the LSI) at an early stage.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Next, an embodiment of the present invention will be described with reference to the drawings. In the drawings referred to in the following description, the same reference numerals are given to the same parts as in the other drawings.
[0013]
FIG. 1 is a block diagram showing an embodiment of an information processing apparatus according to the present invention. In this figure, parts equivalent to those in FIG. 4 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0014]
In FIG. 1, the information processing apparatus according to the present embodiment includes a phase comparison circuit 51 that detects a phase advance / delay between a reference clock (REF) 11 and an internal clock (CKO) 14 provided from a clock supply circuit (not shown). A PLL counter 52 that counts up / down by the count up / down signal 12 from the phase comparison circuit 51, and a delay variable circuit that delays the timing clock (CLK) 10 by the PLL counter output signal 13 from the PLL counter 52. 53, when the shift mode signal (SFT) 30 becomes a valid value (for example, logic “1”), the logic circuit 54 enters the scan mode and outputs the logic circuit scan output 16 which is the state value of the internal register; When the test mode signal (TST) 32 becomes a valid value (eg, logic “1”), The PLL counter copy 57 that scans and outputs the internal state value, the copy circuit 56 that copies the internal state value 17 of the PLL counter 52 to the PLL counter copy 57, and the test mode signal (TST) 32 are valid values (for example, When the logic becomes “1”), the selection circuit 55 for selecting the PLL counter copy scan output 15 from the input logic circuit scan output 16 and PLL counter copy scan output 15, and the LSI 50 including these circuits, An LSI 60 that is connected to the LSI 50 in a scan path and includes the same scan circuit, a card 100 that includes these LSIs, a card 200 that includes the same scan circuit, and a scan path that is connected to these cards and is acquired by a scan operation. Data can be monitored from outside It is configured to include a diagnostic processor 300 which urchin edit and modify.
[0015]
In such a configuration, the phase comparison circuit 51 compares the phase advance / delay between the reference clock (REF) 11 and the internal clock (CKO) 14 distributed from a clock supply circuit (not shown) at the time of normal system startup. Detected. The count-up / down signal 12 as a comparison (detection) result signal is input to the PLL counter 52. The count-up / down signal 12 causes the PLL counter 52 to perform a count-up / down operation. As a result, the PLL counter output signal 13 Is output. As a result, the delay variable circuit 53 operates to delay the timing clock (CLK) 10. These circuits (PLL circuits) adjust the phase of the reference clock (REF) 11 and the internal clock (CKO) 14. When the phase adjustment is completed, the PLL counter 52 is held, and the clock phase adjustment value is held in the PLL counter 52. The internal state value 17 of the PLL counter 52 is copied to the PLL counter copy 57 by the output 18 of the copy circuit 56.
[0016]
Here, as shown in FIG. 2, the PLL counter 52 is configured to input the output of the +1 circuit 520 to the least significant bit of the counter, and its internal state value, that is, the count output is the PLL counter copy 57. To be copied. In this case, the count output is input to the PLL counter copy 57 at the transition timing of the output 18 of the copy circuit 56.
[0017]
The copy circuit 56 includes flip-flops (F / F) 561 and 562 and a logical product circuit 563 that are connected in two stages. Then, the output of the F / F 561 and the inverted output of the F / F 562 are input to the logical product circuit 563, and the internal state value of the PLL counter 52, that is, the count output is output at the timing when the logical product output transitions from the L level to the H level. Is extracted and input to the PLL counter copy 57. In this example, the content of the PLL counter 52 is copied at the transition timing (rise timing) of the TST signal. However, the PLL counter 52 stops operation after adjusting the difference between the reference clock 11 and the timing clock 10. Therefore, the copy circuit may be modified so that the contents of the PLL counter are always copied.
[0018]
Returning to FIG. 1, a diagnostic processor 300 as a means for externally monitoring and correcting the internal state of the apparatus at the time of periodic system diagnosis and failure, and a scan path routed in the apparatus (system) Will be described.
[0019]
As shown in FIG. 1, a shift mode signal (SFT) 30, a scan-in signal (SIN) 31, and a test mode signal (TST) 32 are input from the diagnostic processor 300 to the LSI 50 in the card 100. Yes. A scan-out signal (SOT) 33 is output from the LSI 50.
[0020]
When the scan operation of the PLL counter copy 57 is performed, the test mode signal (TST) 32 is set to a valid value (for example, logic “1”). By doing so, the PLL counter copy 57 enters the scan mode (also referred to as shift register mode). By inputting the reference clock (REF) 11 in this state, the PLL counter copy scan output 15 that is an internal state value is output to the selection circuit 55. The selection circuit 55 selects the PLL counter copy scan output 15 based on the test mode signal (TST) 32 and outputs a scan-out signal (SOT) 33 to the LSI 60.
[0021]
The diagnostic processor 300 sets the test mode signal (TST) 32 to an effective value (for example, logic “1”), and a reference clock (REF) 11 of about a predetermined number of F / Fs (Flip Flops). Is output to a clock supply circuit (not shown), and the internal state value of the PLL counter copy 57 that has been scanned out is fetched into a buffer in the diagnostic processor 300, and then the contents are edited as necessary. The internal state of the PLL counter copy 57 can be monitored from the outside.
[0022]
Although not shown in FIG. 1, an interface similar to the LSI 50 exists between the LSI 60, the diagnostic processor 300, and a clock supply circuit (not shown). The scan signal 33 is returned to the diagnostic processor 300 as the scan signal 34 via the scan path in the LSI 60.
[0023]
The same applies to the case where the internal state of the logic circuit in each LSI is monitored. When the logic circuit 54 in the LSI 50 is scanned, the shift mode signal (SFT) 30 is set to an effective value (for example, logic “1”). ), The registers in the logic circuit 54 (generic name for the F / F group) enter the scan mode, and by inputting the timing clock (CLK) 10, the logic circuit scan output 16 which is the state value of the internal register. Is output to the selection circuit 55. The selection circuit 55 selects the logic circuit output 16 based on the shift mode signal (SFT) 30 and outputs a scan-out signal (SOT) 33 to the LSI 60. Thereafter, similarly, the scan-out signal (SOT) 33 is returned to the diagnosis processor 300 as the scan signal 34, and the internal state value of the logic circuit 54 (inside the LSI) is edited and can be monitored from the outside. As described above, the selection circuit 55 operates so as to alternatively send out the PLL counter copy scan output 15 and the logic circuit output 16.
[0024]
The diagnostic processor 300 sets the shift mode signal (SFT) 30 to an effective value (for example, logic “1”), and sets the timing clock (CLK) 10 about a predetermined number of F / Fs (Flip Flops). By instructing the output to a clock supply circuit (not shown), the internal state value of the logic circuit 54 that has been scanned out is fetched into a buffer in the diagnostic processor 300, and then the contents are edited as necessary. The internal state of the circuit 54 can be monitored from the outside.
[0025]
Also in the card 200, a similar interface exists between the card 200 and the diagnostic processor 300, and the scan signal 35 passes through the card 200 that is internally scan-connected, and is returned to the diagnostic processor 300 as the scan signal 36.
[0026]
FIG. 3 is a flowchart for explaining the operation of the embodiment of the information processing apparatus according to the present invention from the diagnostic processor side. In the figure, when a scan operation is performed on a certain LSI, a card to be scanned is first selected (step 301). Next, when performing a PLL counter copy scan operation, the test mode (TST) signal is set to a valid value (for example, logic “1”) (steps 302 to 303). On the other hand, when the scan operation of the logic circuit is performed, the shift mode signal (SFT) 30 is set to a valid value (eg, logic “1”) (step 302 → 304).
[0027]
When performing a PLL counter copy scan operation, the clock supply circuit is instructed to send a clock necessary to complete the PLL counter copy scan read operation. Edit and enable monitoring from outside (step 305). Then, the test mode (TST) signal is set to an invalid value (eg, logic “0”) (step 306), and the PLL counter copy scanning operation is terminated.
[0028]
When performing a scan operation of the logic circuit, the clock supply circuit is instructed to send a clock necessary to complete the scan read operation of the logic circuit, thereby capturing the scan data and editing the scan data of the logic circuit. It is possible to monitor from the outside (step 306). Then, the shift mode signal (SFT) 30 is set to an invalid value (for example, logic “0”) (step 308), and the scan operation of the logic circuit is completed.
[0029]
As described above, according to the apparatus having the PLL data reading function shown in FIG. 1, if any malfunction occurs during system evaluation, it is possible to investigate whether the cause is caused by the PLL circuit. It is. In this case, in the conventional clock observation using the clock monitor output, a special measuring device is required for the measurement, and it takes time to solve the problem. On the other hand, this apparatus does not require a special measuring instrument, and can collect data for improving reliability.
[0030]
In FIG. 1, by incorporating the PLL counter copy scan path into the normal scan path of the apparatus (system), an increase in the hardware dedicated to the PLL scan data read function can be suppressed, and the diagnostic processor can be shared.
[0031]
【The invention's effect】
As described above, according to the present invention, the internal state value of the PLL counter copy is read by the scan path using the diagnostic processor, and the state of the PLL circuit can be monitored from the outside. In such a case, it is possible to determine whether or not the cause is caused by the PLL circuit, and there is an effect that a special measuring instrument is unnecessary and data for improving reliability can be collected.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an information processing apparatus according to an embodiment of the present invention.
2 is a block diagram showing an example of the internal configuration of a PLL counter, a copy circuit, etc. in FIG. 1;
FIG. 3 is a flowchart showing an operation of the information processing apparatus of FIG. 1;
FIG. 4 is a block diagram illustrating a configuration of a conventional information processing apparatus.
[Explanation of symbols]
50, 60 LSI
51 Phase Comparison Circuit 52 PLL Counter 53 Delay Variable Circuit 54 Logic Circuit 55 Selection Circuit 56 Copy Circuit 57 PLL Counter Copy 100, 200 Card 300 Diagnostic Processor

Claims

外部から入力されるクロックから生成される内部クロックと、外部から入力される基準クロックとの位相調整を行うＤＰＬＬ回路を含み、前記内部クロックに同期して動作する被測定回路についての試験を行う情報処理装置であって、
外部から入力される制御信号に応答して前記ＤＰＬＬ回路の有するＰＬＬカウンタのカウント値を前記ＤＰＬＬ回路の動作状態を示す動作状態データとして出力するカウンタコピーと、前記ＰＬＬカウンタのカウント値を前記カウンタコピーにコピーするコピー手段と、前記カウンタコピーのデータを導出するスキャンパスとを含む動作状態導出手段と、
前記被測定回路内の各論理回路の状態を示すデータと前記動作状態データとを前記制御信号に応じて択一的に選択し、前記スキャンパスに出力する選択回路とを有することを特徴とする情報処理装置。Information for testing a circuit under test that operates in synchronization with the internal clock, including a DPLL circuit that adjusts the phase of an internal clock generated from a clock input from the outside and a reference clock input from the outside A processing device comprising:
A counter copy that outputs a count value of a PLL counter included in the DPLL circuit as operation state data indicating an operation state of the DPLL circuit in response to an externally input control signal, and a counter copy of the count value of the PLL counter An operation state deriving unit including a copy unit for copying to the counter, and a scan path for deriving the data of the counter copy ,
A selection circuit that selectively selects data indicating the state of each logic circuit in the circuit under test and the operation state data according to the control signal, and outputs the selected data to the scan path. Information processing device.

前記制御信号は前記スキャンパスをシフト動作させるためのテストモード信号であり、前記カウンタコピーは前記テストモード信号の遷移タイミングで前記カウント値を抽出することを特徴とする請求項１記載の情報処理装置。The control signal is a test mode No. signal for shifting operation the scan path, said counter copies information processing according to claim 1, wherein the extracting the count value at the transition timing of the test mode signal apparatus.

前記ＤＰＬＬ回路は、外部から入力されるクロックから生成される内部クロックと、外部から入力される基準クロックとの位相を比較する位相比較回路を含み、この位相比較に応じて前記ＰＬＬカウンタのカウント値を増減変化させ、更にこのカウント値に応じて前記外部から入力されるクロックを遅延させる遅延可変回路を含み、この遅延出力を前記内部クロックとしたことを特徴とする請求項１または２記載の情報処理装置。 The DPLL circuit includes a phase comparison circuit that compares the phases of an internal clock generated from a clock input from the outside and a reference clock input from the outside, and the count value of the PLL counter according to the phase comparison 3. The information as claimed in claim 1, further comprising a delay variable circuit that delays the clock input from the outside in accordance with the count value, and the delay output is used as the internal clock. Processing equipment.