JP3177963B2 - Information processing device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ＰＬＬ（Phase Lo
cked Loop）回路を含む装置に関し、特にコンピュータ
等の同期回路に用いられるディジタルＰＬＬ（ＤＰＬ
Ｌ）回路によってクロック位相調整を行う情報処理装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PLL (Phase Lo
The present invention relates to a device including a cked Loop (Clock Loop) circuit, and particularly to a digital PLL (DPL) used for a synchronous circuit of a computer or the like.
L) The present invention relates to an information processing apparatus that performs clock phase adjustment by a circuit.

【０００２】[0002]

【従来の技術】従来の情報処理装置は、図４に示すよう
に、通常のシステム立ち上げ時、クロック供給回路（図
示せず）から配られた基準クロック（ＲＥＦ）１１と内
部クロック（ＣＫＯ）１４の位相の進み／遅れを位相比
較回路５１で比較し、その比較信号であるカウントアッ
プ／ダウン信号１２をＰＬＬカウンタ５２に入力するこ
とにより、ＰＬＬカウンタ５２がカウントアップ／ダウ
ン動作し、その結果としてＰＬＬカウンタ出力信号１３
が出力され、これにより遅延可変回路５３が動作し、タ
イミングクロック（ＣＬＫ）１０を遅延させる。これら
の回路（ＰＬＬ回路）により、基準クロック（ＲＥＦ）
１１と内部クロック（ＣＫＯ）１４の位相調整を行う。2. Description of the Related Art As shown in FIG. 4, a conventional information processing apparatus generally includes a reference clock (REF) 11 and an internal clock (CKO) distributed from a clock supply circuit (not shown) when a system is started up. The phase comparison circuit 51 compares the phase advance / delay of the phase 14 and inputs the count-up / down signal 12 as the comparison signal to the PLL counter 52, whereby the PLL counter 52 performs the count-up / down operation. As the PLL counter output signal 13
Is output, whereby the variable delay circuit 53 operates to delay the timing clock (CLK) 10. By these circuits (PLL circuits), the reference clock (REF)
11 and the internal clock (CKO) 14 are adjusted in phase.

【０００３】[0003]

【発明が解決しようとする課題】しかし、ＰＬＬカウン
タ５２は、装置の通常のスキャンパスに組み込まれては
いなかったので、ＰＬＬカウンタ５２の内部状態値つま
り位相調整値を知る効果的な手段は無かった。この為、
システムの評価時になんらかの動作不良が発生した場合
に、その原因をＰＬＬ回路によるものかどうかを究明す
ることが困難であった。However, since the PLL counter 52 has not been incorporated in the normal scan path of the apparatus, there is no effective means for knowing the internal state value of the PLL counter 52, that is, the phase adjustment value. Was. Because of this,
It has been difficult to determine whether any malfunction has occurred due to a PLL circuit when any malfunction has occurred during the evaluation of the system.

【０００４】本発明の目的は、 ＰＬＬカウンタの内部
状態値つまり位相調整値を知る効果的な回路を有する情
報処理装置を提供することである。An object of the present invention is to provide an information processing apparatus having an effective circuit for knowing the internal state value of a PLL counter, that is, the phase adjustment value.

【０００５】[0005]

【課題を解決するための手段】本発明の第１の情報処理
装置は、基準クロックと内部クロックの位相の進みまた
は遅れを調整するＰＬＬカウンタを含むＰＬＬ回路を有
する情報処理装置において、ＰＬＬ回路に接続される診
断プロセッサからのスキャンパスと、テストモード時
に、スキャンモードになって内部状態値を入出力するＰ
ＬＬカウンタと、ＰＬＬカウンタのスキャン出力を選択
する選択回路と、テストモード時に、ＰＬＬ回路以外の
論理回路への内部クロックを抑止することにより、通常
の論理回路の演算処理を抑止する抑止回路と、ＰＬＬ回
路の内部状態値を診断プロセッサからモニタ及び修正す
る手段から構成される。According to a first information processing apparatus of the present invention, there is provided an information processing apparatus having a PLL circuit including a PLL counter for adjusting the advance or delay of the phase of a reference clock and an internal clock. A scan path from a connected diagnostic processor and a P for inputting and outputting an internal state value in the scan mode in the test mode
An LL counter, a selection circuit that selects a scan output of the PLL counter, and a suppression circuit that suppresses an internal clock to a logic circuit other than the PLL circuit in the test mode, thereby suppressing arithmetic processing of a normal logic circuit. It comprises means for monitoring and correcting the internal state value of the PLL circuit from the diagnostic processor.

【０００６】診断プロセッサからのスキャンパスは、テ
ストモード時に、ＰＬＬカウンタと選択回路と抑止回路
がテストモード信号を受け、診断プロセッサからスキャ
ンイン信号をＰＬＬカウンタにスキャン入力するパス
と、ＰＬＬカウンタのスキャン出力を選択回路に入力す
るパスと、選択回路からスキャンアウト信号を出力する
パスと、シフトモード時に、論理回路と選択回路と抑止
回路がシフトモード信号を受け、診断プロセッサからス
キャンイン信号を論理回路にスキャン入力するパスと、
論理回路のスキャン出力を選択回路に入力するパスと、
選択回路からスキャンアウト信号を出力するパスで構成
される。A scan path from the diagnostic processor includes a path in which the PLL counter, the selection circuit, and the suppression circuit receive the test mode signal in the test mode and scan-input a scan-in signal from the diagnostic processor to the PLL counter, and a scan path of the PLL counter. A path for inputting an output to the selection circuit, a path for outputting a scan-out signal from the selection circuit, and a logic circuit, a selection circuit, and a suppression circuit which receive the shift mode signal in the shift mode and receive a scan-in signal from the diagnostic processor. Path to scan input to
A path for inputting the scan output of the logic circuit to the selection circuit,
The path is configured to output a scan-out signal from the selection circuit.

【０００７】本発明は、図１に示すように、ＰＬＬカウ
ンタ５２を装置（システム）の通常のスキャンパス（Sc
an Path）に組み込むことによって、診断プロセッサ３
００を用いてのＰＬＬカウンタ５２の内部状態値のスキ
ャン読み出し（及びスキャン書き込み）を可能とし、Ｐ
ＬＬ回路の状態を外部からモニタできるようにした。こ
れにより、システム立ち上げ時にクロックが起因する不
具合（例えばＰＬＬのロック不良とかＬＳＩ内の各ＰＬ
Ｌの差異によるスキュー増大）を早期につきとめること
ができる。According to the present invention, as shown in FIG. 1, a PLL counter 52 is set to a normal scan path (Sc) of a device (system).
an Path), the diagnostic processor 3
Scan reading (and scan writing) of the internal state value of the PLL counter 52 using
The state of the LL circuit can be monitored from outside. As a result, a failure caused by a clock at the time of system startup (for example, a PLL lock failure or each PL in the LSI)
(Skew increase due to the difference in L) can be determined early.

【０００８】さらに、診断プロセッサ３００を用いてＰ
ＬＬカウンタ５２へのスキャン書き込みを行うことによ
り、ＬＳＩ内と、それらＬＳＩ間と、ＬＳＩを含むＣＡ
ＲＤ内と、それらＣＡＲＤ間の何れに対しても、クロッ
ク位相調整値の試験的修正を行うことを可能にする。[0008] Further, using the diagnostic processor 300, P
By performing the scan writing to the LL counter 52, the CA within the LSI, between the LSIs,
It allows for experimental correction of clock phase adjustment values both within the RD and between the CARDs.

【０００９】ここで、本発明のＰＬＬカウンタの読み出
し／書き込み方法については、スキャンパスによるもの
に限定していない。例えば、図３及び以下に示すよう
に、ＰＬＬカウンタ５２への読み出し／書き込み手段を
設けることにより、前記の目的は実現可能となる。Here, the read / write method of the PLL counter according to the present invention is not limited to the scan path. For example, as shown in FIG. 3 and below, the above-described object can be realized by providing a read / write unit for the PLL counter 52.

【００１０】本発明の第２の情報処理装置は、基準クロ
ックと内部クロックの位相の進みまたは遅れを調整する
ＰＬＬカウンタを含むＰＬＬ回路を有する情報処理装置
において、ＰＬＬモード時に、ＰＬＬカウンタに入力情
報を書き込むＰＬＬ書き込み回路と、ＰＬＬカウンタか
ら内部状態値を読み出すＰＬＬ読み出し回路と、ＰＬＬ
回路の内部状態値を診断プロセッサからモニタ及び修正
する手段から構成される。According to a second information processing apparatus of the present invention, in an information processing apparatus having a PLL circuit including a PLL counter for adjusting the advance or delay of the phase of a reference clock and an internal clock, input information is input to a PLL counter in a PLL mode. A PLL writing circuit for writing an internal state value from a PLL counter, and a PLL writing circuit for reading an internal state value from a PLL counter.
It comprises means for monitoring and correcting the internal state value of the circuit from the diagnostic processor.

【００１１】診断プロセッサとの接続パスは、ＰＬＬモ
ード時に、ＰＬＬカウンタに書き込み読み出し可能とな
るモードを指示するパスと、ＰＬＬ入力情報を、ＰＬＬ
書き込み回路を介してＰＬＬカウンタに出力するパス
と、ＰＬＬカウンタの内部状態値をＰＬＬ読み出し回路
を介して診断プロセッサに出力するパスで構成される。The connection path to the diagnostic processor includes a path for instructing a mode in which writing and reading can be performed to the PLL counter in the PLL mode, and a PLL input information for the PLL counter.
It consists of a path for outputting to the PLL counter via the write circuit and a path for outputting the internal state value of the PLL counter to the diagnostic processor via the PLL read circuit.

【００１２】[0012]

【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して、詳細に説明する。Next, embodiments of the present invention will be described in detail with reference to the drawings.

【００１３】図１は、本発明の情報処理装置の一実施例
の構成を示すブロック図である。図において、通常のシ
ステム立ち上げ時、クロック供給回路（図示せず）から
配られた基準クロック（ＲＥＦ）１１と内部クロック
（ＣＫＯ）１４の位相の進み／遅れは、位相比較回路５
１で比較（検出）される。その比較（検出）結果信号で
あるカウントアップ／ダウン信号１２は、ＰＬＬカウン
タ５２に入力される。ＰＬＬカウンタ５２は、カウント
アップ／ダウン信号１２により、出力信号１３を出力
し、遅延可変回路５３を動作させ、タイミングクロック
（ＣＬＫ）１０を遅延させる。基準クロック（ＲＥＦ）
１１と内部クロック（ＣＫＯ）１４の位相調整は、これ
ら位相比較回路５１とＰＬＬ回路５２と遅延可変回路５
３の動作により行なわれる。位相調整が完了すると、Ｐ
ＬＬカウンタ５２はホールドされ、クロック位相調整値
がＰＬＬカウンタ５２内に保持される。FIG. 1 is a block diagram showing the configuration of an embodiment of the information processing apparatus of the present invention. In the figure, at the time of normal system start-up, the phase advance / delay of a reference clock (REF) 11 and an internal clock (CKO) 14 distributed from a clock supply circuit (not shown) is determined by a phase comparison circuit 5.
It is compared (detected) by 1. The count-up / down signal 12 as the comparison (detection) result signal is input to the PLL counter 52. The PLL counter 52 outputs the output signal 13 in response to the count-up / down signal 12, operates the variable delay circuit 53, and delays the timing clock (CLK) 10. Reference clock (REF)
11 and the internal clock (CKO) 14 are adjusted by the phase comparison circuit 51, the PLL circuit 52, and the delay variable circuit 5.
3 is performed. When the phase adjustment is completed, P
The LL counter 52 is held, and the clock phase adjustment value is held in the PLL counter 52.

【００１４】次に、定期的なシステムの診断時及び故障
時等に、装置の内部状態を外部からモニタ及び修正する
ための手段としての診断プロセッサ３００と、装置（シ
ステム）内にめぐらされたスキャンパスについて説明す
る。Next, a diagnostic processor 300 as a means for externally monitoring and correcting the internal state of the apparatus at the time of periodic system diagnosis and failure, etc., and a scanner provided within the apparatus (system). The campus will be described.

【００１５】図１に示すように、診断対象のＣＡＲＤ１
００内部のＬＳＩ５０は、診断プロセッサ３００から、
シフトモード（スキャンモードとも言う）信号（ＳＦ
Ｔ）３０とスキャンイン信号（ＳＩＮ）３１とテストモ
ード信号（ＴＳＴ）３２を入力とし、スキャンアウト信
号（ＳＯＴ）３３を出力とする。ＰＬＬカウンタ５２の
スキャン動作を行う場合、テストモード信号（ＴＳＴ）
３２を有効な値（例えば論理”１”）に設定することに
より、ＰＬＬカウンタ５２はスキャンモード（シフトモ
ードとも言う）となる。As shown in FIG. 1, CARD1 to be diagnosed is
00 internal LSI 50, from the diagnostic processor 300,
Shift mode (also called scan mode) signal (SF
T) 30, a scan-in signal (SIN) 31, and a test mode signal (TST) 32 are input, and a scan-out signal (SOT) 33 is output. When the scan operation of the PLL counter 52 is performed, the test mode signal (TST)
By setting 32 to a valid value (for example, logic “1”), the PLL counter 52 enters a scan mode (also called a shift mode).

【００１６】ＰＬＬカウンタ５２は基準クロック（ＲＥ
Ｆ）１１を受け、内部状態値であるＰＬＬカウンタ出力
１５を選択回路５５に出力する。選択回路５５は、テス
トモード信号（ＴＳＴ）３２により、ＰＬＬカウンタ出
力１５を選択し、ＬＳＩ６０へのスキャンアウト信号
（ＳＯＴ）３３を出力する。テストモード信号（ＴＳ
Ｔ）３２は、抑止回路５６にも配られていて、テストモ
ード信号（ＴＳＴ）３２を有効な値（例えば論理”
１”）に設定した場合、論理回路５４への内部クロック
（ＣＫＯ）１４の供給は抑止され、信号１７は停止状態
となり、論理回路５４の内部状態値は保持される。The PLL counter 52 has a reference clock (RE).
F) Upon receiving 11, the PLL counter output 15 as the internal state value is output to the selection circuit 55. The selection circuit 55 selects the PLL counter output 15 based on the test mode signal (TST) 32 and outputs a scan-out signal (SOT) 33 to the LSI 60. Test mode signal (TS
T) 32 is also distributed to the suppression circuit 56, and converts the test mode signal (TST) 32 to a valid value (for example, logic "T").
When 1 ”) is set, the supply of the internal clock (CKO) 14 to the logic circuit 54 is suppressed, the signal 17 is stopped, and the internal state value of the logic circuit 54 is held.

【００１７】診断プロセッサ３００は、テストモード信
号（ＴＳＴ）３２を有効な値（例えば論理”１”）に設
定し、予め規定された総Ｆ／Ｆ（Flip Flop）数分程度
の基準クロック（ＲＥＦ）１１の出力をクロック供給回
路（図示せず）に指示し、これによりスキャン出力され
たＰＬＬカウンタ５２の内部状態値を診断プロセッサ３
００内のバッファに取り込み、その後必要に応じて内容
を編集することにより、ＰＬＬカウンタ５２の内部状態
を外部からモニタ可能とする。The diagnostic processor 300 sets the test mode signal (TST) 32 to a valid value (for example, logic "1"), and sets the reference clock (REF) to about a predetermined number of total F / Fs (Flip Flops). ) Instructs a clock supply circuit (not shown) to output the internal state value of the PLL counter 52 scanned and output to the diagnostic processor 3.
The internal state of the PLL counter 52 can be monitored from the outside by taking it into the buffer in 00 and then editing the contents as needed.

【００１８】さらに、診断プロセッサ３００内のバッフ
ァに取り込んだスキャンデータを修正し、予め規定され
た総Ｆ／Ｆ数分程度の基準クロック（ＲＥＦ）１１の出
力をクロック供給回路（図示せず）に指示し、元のＬＳ
Ｉ（例えばＬＳＩ５０）にスキャンイン信号（ＳＩＮ）
３１によりスキャン入力することにより、ＰＬＬカウン
タ５２の内部状態値を変更（スキャン書き込み）するこ
とが可能となる。Further, the scan data fetched into the buffer in the diagnostic processor 300 is corrected, and the output of the reference clock (REF) 11 corresponding to a predetermined total number of F / F is supplied to a clock supply circuit (not shown). Indicate the original LS
I (for example, LSI 50) scan-in signal (SIN)
By performing a scan input at 31, the internal state value of the PLL counter 52 can be changed (scan writing).

【００１９】実際には、スキャンデータ（内部状態値）
の変更を行わない場合にも、診断プロセッサ３００内の
バッファに取り込んだスキャンデータをそのままの状態
で、元のＬＳＩ（例えばＬＳＩ５０）にスキャン入力
し、各ＬＳＩ内のＰＬＬカウンタの内部状態値をスキャ
ン動作前に復元（スキャン書き込み）することになる。Actually, scan data (internal state value)
In the case where the change is not performed, the scan data fetched into the buffer in the diagnostic processor 300 is input as it is to the original LSI (for example, the LSI 50), and the internal state value of the PLL counter in each LSI is scanned. Restoration (scan writing) is performed before the operation.

【００２０】尚、図１において図示していないが、ＬＳ
Ｉ６０と診断プロセッサ３００及びクロック供給回路
（図示せず）との間にも、ＬＳＩ５０と同様のインタフ
ェースが存在する。スキャン信号３３は、ＬＳＩ６０内
のスキャンパスを経由し、スキャン信号３４として、診
断プロセッサ３００に戻される。Although not shown in FIG. 1, LS
An interface similar to the LSI 50 exists between the I60, the diagnostic processor 300, and a clock supply circuit (not shown). The scan signal 33 is returned to the diagnostic processor 300 as a scan signal 34 via a scan path in the LSI 60.

【００２１】さらに、各ＬＳＩ内の論理回路の内部状態
をモニタする場合も同様であり、ＬＳＩ５０内の論理回
路５４のスキャンを行う場合、シフトモード信号（ＳＦ
Ｔ）３０を有効な値（例えば論理”１”）に設定するこ
とにより、論理回路５４内のレジスタ（Ｆ／Ｆ群の総
称）はスキャンモードとなり、タイミングクロック（Ｃ
ＬＫ）１０を入力することにより、内部レジスタの状態
値である論理回路出力１６は選択回路５５に出力され
る。選択回路５５は、シフトモード信号（ＳＦＴ）３０
により、論理回路出力１６を選択し、ＬＳＩ６０へのス
キャンアウト信号（ＳＯＴ）３３を出力する。その後は
同様にして、スキャンアウト信号（ＳＯＴ）３３はスキ
ャン信号３４として診断プロセッサ３００に戻され、
（ＬＳＩ内部の）論理回路５４の内部状態値は編集さ
れ、外部からモニタ可能となる。The same applies to the case where the internal state of the logic circuit in each LSI is monitored. When scanning the logic circuit 54 in the LSI 50, the shift mode signal (SF
T) 30 to a valid value (for example, logic “1”), the register in the logic circuit 54 (general term for the F / F group) enters the scan mode, and the timing clock (C
LK) 10, the logic circuit output 16, which is the state value of the internal register, is output to the selection circuit 55. The selection circuit 55 includes a shift mode signal (SFT) 30
Selects the logic circuit output 16 and outputs a scan-out signal (SOT) 33 to the LSI 60. Thereafter, similarly, the scan-out signal (SOT) 33 is returned to the diagnostic processor 300 as the scan signal 34,
The internal state value of the logic circuit 54 (inside the LSI) is edited and can be monitored from outside.

【００２２】診断プロセッサ３００は、シフトモード信
号（ＳＦＴ）３０を有効な値（例えば論理”１”）に設
定し、予め規定された総Ｆ／Ｆ（Flip Flop）数分程度
のタイミングクロック（ＣＬＫ）１０の出力をクロック
供給回路（図示せず）に指示し、これによりスキャン出
力された論理回路５４の内部状態値を診断プロセッサ３
００内のバッファに取り込み、その後必要に応じて内容
を編集することにより、論理回路５４の内部状態を外部
からモニタ可能とする。さらに、診断プロセッサ３００
内のバッファに取り込んだスキャンデータを修正し、予
め規定された総Ｆ／Ｆ数分程度のタイミングクロック
（ＣＬＫ）１０の出力をクロック供給回路（図示せず）
に指示し、元のＬＳＩ（例えばＬＳＩ５０）にスキャン
イン信号（ＳＩＮ）３１によりスキャン入力することに
より、各ＬＳＩ内の論理回路の内部状態値を変更（スキ
ャン書き込み）することが可能となる。The diagnostic processor 300 sets the shift mode signal (SFT) 30 to a valid value (for example, logic "1"), and sets a timing clock (CLK) of about a predetermined total number of F / Fs (Flip Flops). ) Instructs a clock supply circuit (not shown) to output the internal state value of the logic circuit 54, which has been scanned and output, to the diagnostic processor 3.
The internal state of the logic circuit 54 can be monitored from the outside by taking it into the buffer in 00 and editing the contents as necessary. Further, the diagnostic processor 300
A scan circuit (not shown) corrects the scan data fetched into the internal buffer and outputs an output of the timing clock (CLK) 10 for a predetermined total number of F / Fs.
, And scan-input to the original LSI (for example, LSI 50) by the scan-in signal (SIN) 31 to change (scan write) the internal state value of the logic circuit in each LSI.

【００２３】ＣＡＲＤ２００においても、同様のインタ
フェースが診断プロセッサ３００との間に存在し、スキ
ャン信号３５は、内部でスキャン接続されたＣＡＲＤ２
００内を抜けて、スキャン信号３６として診断プロセッ
サ３００に戻される。In the CARD 200, a similar interface exists between the CARD 200 and the diagnostic processor 300.
00, and is returned to the diagnostic processor 300 as the scan signal 36.

【００２４】[0024]

【実施例】図１は、本発明の情報処理装置の一実施例の
構成を示すブロック図である。ここで、本発明の情報処
理装置は、クロック供給回路（図示せず）から配られた
基準クロック（ＲＥＦ）１１と内部クロック（ＣＫＯ）
１４の位相の進み／遅れを検出する位相比較回路５１
と、位相比較回路５１からのカウントアップ／ダウン信
号１２によりカウントアップ／ダウン動作し、テストモ
ード信号（ＴＳＴ）３２が有効な値（例えば論理”
１”）になった場合、スキャンモードとなり、内部状態
値をスキャン出力するＰＬＬカウンタ５２と、ＰＬＬカ
ウンタ５２からのＰＬＬカウンタ出力信号１３により、
タイミングクロック（ＣＬＫ）１０を遅延させる遅延可
変回路５３と、シフトモード信号（ＳＦＴ）３０が有効
な値（例えば論理”１”）になった場合、スキャンモー
ドとなり、内部レジスタの状態値である論理回路出力１
６をスキャン出力する論理回路５４と、テストモード信
号（ＴＳＴ）３２が有効な値（例えば論理”１”）にな
った場合、入力である論理回路出力１６とＰＬＬカウン
タ出力１５の中からＰＬＬカウンタ出力１５を選択する
選択回路５５と、テストモード信号（ＴＳＴ）３２が有
効な値（例えば論理”１”）になった場合、論理回路出
力１６への内部クロック（ＣＫＯ）１４を抑止する抑止
回路５６と、これらの回路を含むＬＳＩ５０と、ＬＳＩ
５０とスキャンパス接続され、同様のスキャン回路を含
むＬＳＩ６０と、これらのＬＳＩを含むＣＡＲＤ１００
と、同様のスキャン回路を含むＣＡＲＤ２００と、これ
らのＣＡＲＤとスキャンパス接続され、スキャン動作に
より採取したスキャンデータを外部からモニタ可能にな
るように編集及び修正する診断プロセッサ３００とで構
成される。FIG. 1 is a block diagram showing the configuration of an embodiment of an information processing apparatus according to the present invention. Here, the information processing apparatus of the present invention includes a reference clock (REF) 11 and an internal clock (CKO) distributed from a clock supply circuit (not shown).
14, a phase comparison circuit 51 for detecting the lead / lag of the phase
And count-up / down operation by the count-up / down signal 12 from the phase comparison circuit 51, and the test mode signal (TST) 32 becomes a valid value (for example, logic “
1 ”), the scan mode is set, and the PLL counter 52 scans and outputs the internal state value, and the PLL counter output signal 13 from the PLL counter 52 outputs the scan mode.
When the variable delay circuit 53 that delays the timing clock (CLK) 10 and the shift mode signal (SFT) 30 become a valid value (for example, logic “1”), the scan mode is set and the logic which is the state value of the internal register is set. Circuit output 1
6, when the test mode signal (TST) 32 becomes a valid value (for example, logic "1"), the PLL circuit 54 outputs the logic circuit output 16 and the PLL counter output 15 from the input. A selection circuit 55 for selecting the output 15 and a suppression circuit for suppressing the internal clock (CKO) 14 to the logic circuit output 16 when the test mode signal (TST) 32 becomes a valid value (for example, logic “1”). 56, an LSI 50 including these circuits,
And a CARD 100 including these LSIs, which is connected to the scan path 50 and includes a similar scan circuit.
And a CARD 200 including a similar scan circuit, and a diagnostic processor 300 connected to these CARDs in a scan path and editing and correcting the scan data collected by the scan operation so that the scan data can be monitored from the outside.

【００２５】図２は、本発明の情報処理装置の一実施例
の動作を、診断プロセッサ側から説明したフローチャー
トである。あるＬＳＩに対してスキャン動作う場合、先
ずスキャン動作を行うべきＣＡＲＤを選択し（ステップ
３０１）、次にＰＬＬカウンタのスキャン動作を行う場
合（ステップ３０２）、テストモード（ＴＳＴ）信号を
有効な値（例えば論理”１”）に設定する（ステップ３
０３）。論理回路のスキャン動作を行う場合、シフトモ
ード信号（ＳＦＴ）３０を有効な値（例えば論理”
１”）に設定する（ステップ３０４）。FIG. 2 is a flowchart explaining the operation of the information processing apparatus according to the embodiment of the present invention from the side of the diagnostic processor. When performing a scan operation on a certain LSI, first select a CARD to perform a scan operation (step 301), and then perform a scan operation of a PLL counter (step 302), set a test mode (TST) signal to a valid value. (For example, logic “1”) (step 3
03). When performing the scan operation of the logic circuit, the shift mode signal (SFT) 30 is set to a valid value (for example, logic “
1 ") (step 304).

【００２６】ＰＬＬカウンタのスキャン動作を行う場
合、クロック供給回路に対し、ＰＬＬカウンタのスキャ
ン読み出し動作を完了する為に必要なクロックの送出を
指示し、これによりスキャンデータを取り込み（ステッ
プ３０５）、（ＰＬＬカウンタのスキャンデータを編集
し、）外部からモニタ可能とする。ここで、スキャンデ
ータの変更を行う場合（ステップ３０７）、取り込んだ
ＰＬＬカウンタのスキャンデータを変更する（ステップ
３０９）。スキャンデータの変更を行なわない場合（ス
テップ３０７）、取り込んだＰＬＬカウンタのスキャン
データをそのまま保持する。そして、クロック供給回路
に対し、ＰＬＬカウンタのスキャン書き込み動作を完了
する為に必要なクロックの送出を指示し、取り込んだス
キャンデータを送出し、ＰＬＬカウンタにスキャンデー
タを再設定し（ステップ３１１）、テストモード（ＴＳ
Ｔ）信号を無効な値（例えば論理”０”）に設定し（ス
テップ３１３）、ＰＬＬカウンタのスキャン動作を終了
する。When performing the scan operation of the PLL counter, the clock supply circuit is instructed to transmit a clock necessary to complete the scan read operation of the PLL counter, thereby taking in scan data (step 305), (step 305). The scan data of the PLL counter is edited so that it can be externally monitored. Here, when changing the scan data (step 307), the scan data of the taken PLL counter is changed (step 309). When the scan data is not changed (step 307), the acquired scan data of the PLL counter is held as it is. Then, it instructs the clock supply circuit to transmit a clock necessary for completing the scan write operation of the PLL counter, transmits the fetched scan data, and resets the scan data in the PLL counter (step 311). Test mode (TS
T) The signal is set to an invalid value (for example, logic “0”) (step 313), and the scanning operation of the PLL counter ends.

【００２７】論理回路のスキャン動作を行う場合（ステ
ップ３０４）、クロック供給回路に対し、論理回路のス
キャン読み出し動作を完了する為に必要なクロックの送
出を指示し、これによりスキャンデータを取り込み（論
理回路のスキャンデータを編集し）（ステップ３０
６）、外部からモニタ可能とする。ここで、スキャンデ
ータの変更を行う場合（ステップ３０８）、取り込んだ
論理回路のスキャンデータを変更する（ステップ３１
０）。スキャンデータの変更を行なわない場合（ステッ
プ３０８）、取り込んだ論理回路のスキャンデータをそ
のまま保持する。そして、クロック供給回路に対し、論
理回路のスキャン書き込み動作を完了する為に必要なク
ロックの送出を指示し、スキャンデータを送出し、論理
回路内のレジスタ群にスキャンデータを再設定し（ステ
ップ３１２）、シフトモード信号（ＳＦＴ）３０を無効
な値（例えば論理”０”）に設定し（ステップ３１
４）、論理回路のスキャン動作を終了する。When performing the scan operation of the logic circuit (step 304), the clock supply circuit is instructed to transmit a clock necessary to complete the scan read operation of the logic circuit, thereby taking in scan data (logic). Edit the scan data of the circuit) (Step 30)
6) Enable monitoring from outside. Here, when changing the scan data (step 308), the scan data of the acquired logic circuit is changed (step 31).
0). When the scan data is not changed (step 308), the acquired scan data of the logic circuit is held as it is. Then, the clock supply circuit is instructed to transmit a clock necessary to complete the scan write operation of the logic circuit, the scan data is transmitted, and the scan data is reset in the registers in the logic circuit (step 312). ), And sets the shift mode signal (SFT) 30 to an invalid value (for example, logic “0”) (step 31).
4) Terminate the scan operation of the logic circuit.

【００２８】次に、本発明の他の実施例について、図面
を参照して、詳細に説明する。Next, another embodiment of the present invention will be described in detail with reference to the drawings.

【００２９】図３は、本発明の情報処理装置の他の実施
例の構成を示すブロック図である。図において、通常の
システム立ち上げ時、クロック供給回路（図示せず）か
ら配られた基準クロック（ＲＥＦ）１１と内部クロック
（ＣＫＯ）１４の位相の進み／遅れは位相比較回路５１
で比較（検出）され、その比較（検出）結果信号である
カウントアップ／ダウン信号１２はＰＬＬカウンタ５２
に入力され、カウントアップ／ダウン信号１２により、
ＰＬＬカウンタ５２はカウントアップ／ダウン動作し、
その結果としてＰＬＬカウンタ出力信号１３が出力され
ることにより、遅延可変回路５３が動作し、タイミング
クロック（ＣＬＫ）１０を遅延させる。これらの回路
（ＰＬＬ回路）により、基準クロック（ＲＥＦ）１１と
内部クロック（ＣＫＯ）１４の位相調整が行なわれる。
位相調整が完了するとＰＬＬカウンタ５２はホールドさ
れ、クロック位相調整値はＰＬＬカウンタ５２内に保持
される。ここまでは図１と同様である。次に、装置の内
部状態を外部からモニタ及び修正する為の手段としての
診断プロセッサ３００と、装置内に組み込まれたＰＬＬ
書き込み回路５７と、ＰＬＬ読み出し回路５８について
説明する。FIG. 3 is a block diagram showing the configuration of another embodiment of the information processing apparatus of the present invention. In the figure, at the time of normal system start-up, the leading / lagging phases of a reference clock (REF) 11 and an internal clock (CKO) 14 distributed from a clock supply circuit (not shown) are determined by a phase comparison circuit 51.
The count-up / down signal 12, which is the comparison (detection) result signal, is output from the PLL counter 52.
And the count-up / down signal 12
The PLL counter 52 performs a count up / down operation,
As a result, the PLL counter output signal 13 is output, so that the variable delay circuit 53 operates to delay the timing clock (CLK) 10. With these circuits (PLL circuits), the phases of the reference clock (REF) 11 and the internal clock (CKO) 14 are adjusted.
When the phase adjustment is completed, the PLL counter 52 is held, and the clock phase adjustment value is held in the PLL counter 52. Up to this point, it is the same as FIG. Next, a diagnostic processor 300 as a means for externally monitoring and correcting the internal state of the device, and a PLL incorporated in the device.
The write circuit 57 and the PLL read circuit 58 will be described.

【００３０】図３に示すように、診断プロセッサ３００
からＣＡＲＤ１００内部のＬＳＩ５０へは、ＰＬＬモー
ド信号（ＰＬＬ）４２とＰＬＬ入力情報（ＰＬＬＩＮ）
４１とが入力され、ＬＳＩ５０からはＰＬＬ出力情報
（ＰＬＬＯＴ）４３が出力される。ＰＬＬカウンタ５２
の読み出し動作を行う場合、ＰＬＬモード信号（ＰＬ
Ｌ）４２を有効な値（例えば論理”１”）に設定するこ
とにより、ＰＬＬカウンタ５２はスルーモード（読み出
し／書き込み可能状態）となり、内部状態値であるＰＬ
Ｌカウンタ出力情報２２はＰＬＬ読み出し回路５８に出
力される。ＰＬＬ読み出し回路５８は、診断プロセッサ
３００へＰＬＬ出力情報（ＰＬＬＯＴ）４３を出力す
る。診断プロセッサ３００は、ＰＬＬモード信号（ＰＬ
Ｌ）４２を有効な値（例えば論理”１”）に設定し、Ｐ
ＬＬ読み出し回路５８により読み出されたＰＬＬカウン
タ５２の内部状態値を診断プロセッサ３００内のバッフ
ァに取り込み、その後必要に応じて内容を編集すること
により、ＰＬＬカウンタ５２の内部状態を外部からモニ
タ可能とする。さらに、診断プロセッサ３００内のバッ
ファに取り込んだデータを修正、あるいは新規にデータ
作成し、元のＬＳI（例えばＬＳＩ５０）にＰＬＬ入力
情報（ＰＬＬＩＮ）４１として、ＰＬＬ書き込み回路５
７に入力することにより、ＰＬＬカウンタ入力情報２１
としてＰＬＬカウンタ５２に書き込まれ、内部状態値を
変更することが可能となる。尚、図３において図示して
いないが、ＬＳＩ６０と診断プロセッサ３００及びクロ
ック供給回路（図示せず）との間にも、ＬＳＩ５０と同
様のインタフェースが存在する。As shown in FIG.
The PLL mode signal (PLL) 42 and the PLL input information (PLLIN)
41, and PLL output information (PLLOT) 43 is output from the LSI 50. PLL counter 52
When the read operation is performed, the PLL mode signal (PL
L) 42 is set to a valid value (for example, logic “1”), whereby the PLL counter 52 enters a through mode (read / write enabled state), and the internal state value PL
The L counter output information 22 is output to the PLL reading circuit 58. The PLL reading circuit 58 outputs PLL output information (PLLOT) 43 to the diagnostic processor 300. The diagnostic processor 300 outputs the PLL mode signal (PL
L) 42 is set to a valid value (eg, logic “1”), and P
The internal state value of the PLL counter 52 read by the LL read circuit 58 is fetched into a buffer in the diagnostic processor 300, and the contents are then edited as necessary, so that the internal state of the PLL counter 52 can be monitored from outside. I do. Further, the data fetched into the buffer in the diagnostic processor 300 is corrected or new data is created, and the PLL write information 5 is input to the original LSI (eg, LSI 50) as PLL input information (PLLIN) 41.
7, the PLL counter input information 21
Is written into the PLL counter 52, and the internal state value can be changed. Although not shown in FIG. 3, an interface similar to the LSI 50 exists between the LSI 60 and the diagnostic processor 300 and a clock supply circuit (not shown).

【００３１】実施例の構成としては、クロック供給回路
（図示せず）から配られた基準クロック（ＲＥＦ）１１
と内部クロック（ＣＫＯ）１４の位相の進み／遅れを検
出する位相比較回路５１と、位相比較回路５１からのカ
ウントアップ／ダウン信号１２によりカウントアップ／
ダウン動作し、ＰＬＬモード信号（ＰＬＬ）４２が有効
な値（例えば論理”１”）になった場合、スルーモード
（読み出し／書き込み可能状態）となり、内部状態値を
ＰＬＬ読み出し回路５８に出力するＰＬＬカウンタ５２
と、ＰＬＬカウンタ５２からのＰＬＬカウンタ出力信号
１３により、タイミングクロック（ＣＬＫ）１０を遅延
させる遅延可変回路５３と、ＰＬＬカウンタの内部状態
値を取り込み、診断プロセッサ３００へのＰＬＬ出力情
報（ＰＬＬＯＴ）４３を出力するＰＬＬ読み出し回路５
８と、ＰＬＬ読み出し動作により採取したデータを外部
からモニタ可能になるように編集及び修正する診断プロ
セッサ３００と、診断プロセッサ３００からのＰＬＬ入
力情報（ＰＬＬＩＮ）４１を受け取り、ＰＬＬカウンタ
入力情報２１としてＰＬＬカウンタ５２に書き込むＰＬ
Ｌ書き込み回路５７とで構成される。In the embodiment, a reference clock (REF) 11 supplied from a clock supply circuit (not shown) is used.
And a phase comparator 51 for detecting the advance / delay of the phase of the internal clock (CKO) 14, and counting up / down by the count up / down signal 12 from the phase comparator 51.
When the PLL mode signal (PLL) 42 goes down to a valid value (for example, logic “1”) and enters a through mode (read / write enabled state), the PLL outputs the internal state value to the PLL read circuit 58. Counter 52
And a variable delay circuit 53 for delaying the timing clock (CLK) 10 based on the PLL counter output signal 13 from the PLL counter 52, and an internal state value of the PLL counter, and PLL output information (PLLOT) 43 to the diagnostic processor 300. PLL reading circuit 5 that outputs
8, a diagnostic processor 300 that edits and corrects data collected by the PLL read operation so that the data can be monitored from the outside, and a PLL input information (PLLIN) 41 from the diagnostic processor 300. PL written to the counter 52
And an L write circuit 57.

【００３２】[0032]

【発明の効果】本発明によれば、図１及び図３のＰＬＬ
データ読み出し機能は、システム評価時になんらかの動
作不良が発生した場合に、その原因をＰＬＬ回路による
ものかどうかを究明するための仕掛けを実現し、信頼性
向上のためのデータ収集を可能にする効果がある。従来
は、クロックモニタ出力によるクロック観測では、その
測定には特別な測定器が必要であり、問題解明に時間が
かかつていた。According to the present invention, the PLL shown in FIGS.
The data read function has a mechanism to determine if the cause of the malfunction is caused by the PLL circuit when a system malfunction occurs during system evaluation, and has the effect of enabling data collection to improve reliability. is there. Conventionally, in clock observation using a clock monitor output, a special measuring device is required for the measurement, and it has taken time to solve the problem.

【００３３】また、本発明によれば、図１及び図３のＰ
ＬＬデータ書き込み機能は、ＰＬＬ回路内の遅延可変回
路を制御するＰＬＬカウンタへのデータ設定を実現し、
ＰＬＬ回路の故障時等の回避手段として、試験的なスキ
ュー調整を可能とする効果がある。Also, according to the present invention, P in FIGS.
The LL data writing function realizes data setting to a PLL counter that controls a variable delay circuit in the PLL circuit,
As a means of avoiding a failure of the PLL circuit or the like, there is an effect that a test skew adjustment can be performed.

【００３４】更に、本発明によれば、図１において、Ｐ
ＬＬカウンタのスキャンパスを装置（システム）の通常
のスキャンパスに組み込むことにより、ＰＬＬスキャン
データ読み出し／書き込み機能専用ハードウェアの増加
を抑え、診断プロセッサ等を共用できる効果がある。Further, according to the present invention, in FIG.
By incorporating the scan path of the LL counter into the normal scan path of the apparatus (system), an increase in hardware dedicated to the PLL scan data read / write function can be suppressed, and the diagnostic processor and the like can be shared.

【００３５】更にまた、本発明によれば、図１におい
て、ＰＬＬスキャン動作時に（ＬＳＩ内部の）論理回路
へのクロック供給を停止する機能は、論理回路の状態値
の保持を可能とするので、ＰＬＬスキャン動作時に伴う
論理回路の状態値のバックアップ作業を不要にする効果
がある。Furthermore, according to the present invention, the function of stopping the clock supply to the logic circuit (inside the LSI) during the PLL scan operation in FIG. 1 enables the state value of the logic circuit to be held. This has the effect of making it unnecessary to back up the state value of the logic circuit during the PLL scan operation.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の情報処理装置の一実施例の構成を示す
ブロック図である。FIG. 1 is a block diagram illustrating a configuration of an embodiment of an information processing apparatus according to the present invention.

【図２】本発明の情報処理装置の一実施例の動作を、診
断プロセッサ側から説明したフローチャートである。FIG. 2 is a flowchart illustrating an operation of the information processing apparatus according to the embodiment of the present invention from a diagnosis processor side.

【図３】本発明の情報処理装置の他の実施例の構成を示
すブロック図である。FIG. 3 is a block diagram showing a configuration of another embodiment of the information processing apparatus of the present invention.

【図４】従来の情報処理装置の一実施例の構成を示すブ
ロック図である。FIG. 4 is a block diagram showing a configuration of one embodiment of a conventional information processing apparatus.

【符号の説明】[Explanation of symbols]

１０ タイミングクロック（ＣＬＫ） １１ 基準クロック（ＲＥＦ） １２ カウントアップ／ダウン信号 １３ ＰＬＬカウンタ出力信号 １４ 内部クロック（ＣＫＯ） １５ ＰＬＬカウンタ出力 １６ 論理回路出力 １７ 信号 ２１ ＰＬＬカウンタ入力情報 ２２ ＰＬＬカウンタ出力情報 ３０ シフトモード信号（ＳＦＴ） ３１ スキャンイン信号（ＳＩＮ） ３２ テストモード信号（ＴＳＴ） ３３ スキャンアウト信号（ＳＯＴ） ３４、３５、３６ スキャン信号 ４１ ＰＬＬ入力情報（ＰＬＬＩＮ） ４２ ＰＬＬモード信号（ＰＬＬ） ４３ ＰＬＬ出力情報（ＰＬＬＯＴ） ４４、４５ スキャン信号 ５０、６０ ＬＳＩ ５１ 位相比較回路 ５２ ＰＬＬカウンタ ５３ 遅延可変回路 ５４ 論理回路 ５５ 選択回路 ５６ 抑止回路 ５７ ＰＬＬ書き込み回路 ５８ ＰＬＬ読み出し回路 １００、２００ カード（ＣＡＲＤ） ３００ 診断プロセッサ Reference Signs List 10 timing clock (CLK) 11 reference clock (REF) 12 count-up / down signal 13 PLL counter output signal 14 internal clock (CKO) 15 PLL counter output 16 logic circuit output 17 signal 21 PLL counter input information 22 PLL counter output information 30 Shift mode signal (SFT) 31 Scan-in signal (SIN) 32 Test mode signal (TST) 33 Scan-out signal (SOT) 34, 35, 36 Scan signal 41 PLL input information (PLLIN) 42 PLL mode signal (PLL) 43 PLL Output information (PLLOT) 44, 45 Scan signal 50, 60 LSI 51 Phase comparison circuit 52 PLL counter 53 Variable delay circuit 54 Logic circuit 55 Selection circuit 56 Suppression circuit 57 PLL writing circuit 5 PLL readout circuit 100, 200 card (CARD) 300 diagnostic processor

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 基準クロックと内部クロックの位相の進
みまたは遅れを調整するＰＬＬカウンタを含むＰＬＬ回
路と、前記ＰＬＬ回路に接続される診断プロセッサから
のスキャンパスと、テストモード時に、スキャンモード
となって内部状態値を入出力するＰＬＬカウンタと、テ
ストモード時に、ＰＬＬカウンタのスキャン出力を選択
する選択回路を有し、ＰＬＬ回路の内部状態値を外部か
らモニタ及び修正する情報処理装置において、 前記診断プロセッサからのスキャンパスが、テストモー
ドの場合、前記ＰＬＬカウンタと前記選択回路がテスト
モード信号を受け、診断プロセッサからスキャンイン信
号をＰＬＬカウンタにスキャン入力するパスと、ＰＬＬ
カウンタのスキャン出力を選択回路に入力するパスと、
選択回路からスキャンアウト信号を出力するパスと、 前記スキャンパスが、シフトモードの場合、前記ＰＬＬ
カウンタ以外の論理回路と前記選択回路がシフトモード
信号を受け、診断プロセッサからスキャンイン信号を論
理回路にスキャン入力するパスと、論理回路のスキャン
出力を選択回路に入力するパスと、選択回路からスキャ
ンアウト信号を出力するパスと、を有し、 前記ＰＬＬ回路へのスキャンパスと前記論理回路へのス
キャンパスを切り替えることを特徴とする情報処理装
置。 1. A PLL circuit including a PLL counter for adjusting the phase advance or delay of a reference clock and an internal clock, a scan path from a diagnostic processor connected to the PLL circuit, and a scan mode in a test mode. An information processing apparatus, comprising: a PLL counter for inputting / outputting an internal state value by a switch; and a selection circuit for selecting a scan output of the PLL counter in a test mode; The scan path from the processor is
The PLL counter and the selection circuit test
Mode signal and scan-in signal from the diagnostic processor.
A path for scanning and inputting a signal to a PLL counter;
A path for inputting the scan output of the counter to the selection circuit,
A path for outputting a scan-out signal from the selection circuit; and a PLL when the scan path is in a shift mode.
The logic circuits other than the counter and the selection circuit are in the shift mode
Signals and scan-in signals from the diagnostic processor.
Scan input path to logic circuit and scan logic circuit
The path to input the output to the selection circuit and the scan from the selection circuit
A scan path to the PLL circuit and a path to the logic circuit.
Information processing equipment characterized by switching campuses
Place. 【請求項２】 基準クロックと内部クロックの位相の進
みまたは遅れを調整するＰＬＬカウンタを含むＰＬＬ回
路と、ＰＬＬモード時に、書き込み読み出し可能モード
となるＰＬＬカウンタと、 ＰＬＬカウンタに入力情報
を書き込むＰＬＬ書き込み回路と、 ＰＬＬカウンタの
内部状態値を読み出すＰＬＬ読み出し回路を有し、ＰＬ
Ｌ回路の内部状態値を外部からモニタ及び修正する情報
処理装置において、 ＰＬＬモード時に、ＰＬＬカウンタに書き込み読み出し
可能となるモードを指示するパスと、 ＰＬＬ入力情報を、ＰＬＬ書き込み回路を介してＰＬＬ
カウンタに入力するパスと、 ＰＬＬカウンタの内部状態値をＰＬＬ読み出し回路を介
して診断プロセッサに出力するパスを有することを特徴
とする情報処理装置。 2. A PLL circuit including a PLL counter for adjusting the advance or delay of the phase of a reference clock and an internal clock, a PLL counter in a write / read mode in a PLL mode, and a PLL write for writing input information to the PLL counter. And a PLL reading circuit for reading an internal state value of the PLL counter.
Information for monitoring and correcting the internal state value of the L circuit from outside
In the processing unit, in the PLL mode, write to and read from the PLL counter
A path instructing an enabled mode; and a PLL input information transmitted to the PLL via a PLL writing circuit.
The path input to the counter and the internal state value of the PLL counter via the PLL read circuit
Characterized by having a path to output to the diagnostic processor
Information processing device. 【請求項３】 テストモード時に、前記内部クロックを
抑止する抑止回路を有し、前記内部クロックを抑止する
ことを特徴とする請求項１記載の情報処理装置。 3. An information processing apparatus according to claim 1, further comprising a suppression circuit for suppressing the internal clock in a test mode, wherein the internal clock is suppressed. 【請求項４】 通常のシステム立ち上げ時、基準クロッ
クと内部クロックの位相の進み／遅れを比較する位相比
較回路と、前記位相比較回路の比較信号でカウントアッ
プ／ダウンするＰＬＬカウンタと、前記ＰＬＬカウンタ
の出力信号によりタイミングクロックを遅延させて基準
クロックと内部クロックの位相調整を行う遅延可変回路
を含むＰＬＬ回路を少なくとも１つ以上有する複数のＬ
ＳＩを具備し、スキャン動作により採取したスキャンデ
ータを編集及び修正して外部から監視する診断プロセッ
サを有し、シフトモードになった場合、論理回路がスキ
ャンモードになって内部状態値をスキャン入出力する情
報処理装置において、 テストモード時に、スキャンモードとなって内部状態値
を入出力するＰＬＬカウンタと、 テストモード時に、前記論理回路のスキャン出力と前記
ＰＬＬカウンタのスキャン出力の中からＰＬＬカウンタ
のスキャン出力を選択する選択回路と、 テストモード時に、前記論理回路への内部クロックを抑
止する抑止回路とを有することを特徴とする情報処理装
置。 4. A phase comparison circuit for comparing the phase advance / delay of a reference clock and an internal clock at the time of normal system startup, a PLL counter for counting up / down by a comparison signal of the phase comparison circuit, and the PLL. A plurality of Ls each having at least one PLL circuit including a variable delay circuit for delaying a timing clock by an output signal of a counter and adjusting a phase of a reference clock and an internal clock.
It has a SI, and has a diagnostic processor that edits and corrects the scan data collected by the scan operation and externally monitors the data. When the shift mode is entered, the logic circuit enters the scan mode and scans the internal state values to input and output. In the information processing apparatus, a PLL counter which enters a scan mode to input and output an internal state value in a test mode, and scans the PLL counter from the scan output of the logic circuit and the scan output of the PLL counter in the test mode An information processing apparatus comprising: a selection circuit that selects an output; and a suppression circuit that suppresses an internal clock to the logic circuit in a test mode.