JP3683721B2 - Chip electronic components and chip inductors - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、チップコンデンサやチップインダクタ等のチップ電子部品に関し、特に実装密度の向上を図ったチップ電子部品に関するものである。
【0002】
【従来の技術】
本発明に係る従来のチップ電子部品の一例である積層チップコンデンサの分解斜視図を図13に示す。図において、101は積層チップコンデンサで、誘電体層102と内部電極103を交互に積層してなる略直方体形状の素体104と、素体104の両端部において内部電極103を交互に並列に接続している一対の外部端子電極105とから構成されている。
【0003】
内部電極103は、誘電体層102の中央領域付近に設けられた内部電極片103aと、外部端子電極105に沿って外部端子電極105に接続した状態で設けられた内部電極引出部103bとからなり、内部電極片103aは内部電極引出部103bを介して外部端子電極105に導通接続されている。
【0004】
誘電体層102は、矩形のシート状のセラミック焼結体からなり、セラミック焼結体は、例えばチタン酸マグネシウム等を主成分とする誘電体磁器材料から形成される。
【0005】
内部電極103は、金属ペーストを焼結させた金属薄膜からなり、金属ペーストとしては、例えばPdやPd−Ag等の金属材料を主成分とするものが使用され、金属含有量は主に40重量%〜80重量%が用いられている。
【0006】
外部端子電極105は、素体104の両端面に露出する内部電極引出部103bを被覆するように、素体104の端面からこれに隣接する側面にわたって形成されている。また、この外部端子電極105は、内部電極103と同様の材料により形成され、その表面には半田濡れ性を向上させるために半田メッキが施されている。
【0007】
この積層チップコンデンサ101を、回路基板に実装するには、回路基板の表面に付設された導電体からなるランド電極に所定量の半田ペーストを印刷し、この半田ペースト上に外部端子電極105が配置されるように積層チップコンデンサ101を搭載した後に、この半田ペーストをリフローして行われる。
【0008】
また、その他の積層型電子部品の一例であるチップ抵抗器やチップインダクタについても、その外観はこの積層チップコンデンサ101と同様に直方体形状の両端部に端子電極を設けたものとなっている。
【0009】
【発明が解決しようとする課題】
しかしながら、この積層チップコンデンサ101を、図14及び図15に示すように、回路基板200上に実装してランド電極201に半田接続すると、少なくとも外部端子電極105の幅を有する半田フィレット202が素体104の両端に形成されるため、複数の積層チップコンデンサ101を実装する場合は、半田フィレット202の短絡を防止するために互いに一定の間隔を空けて、即ち、外部端子電極105の間のピッチを一定以上に設定して回路基板に実装する必要があった。
【0010】
従って、この積層チップコンデンサ101の実装密度を一定以上向上させるのは困難であった。
【0011】
尚、前述したようにチップインダクタ等のその他のチップ電子部品についても外観形状が同様なので、これらについても実装密度を一定以上向上させるのは困難であった。
【0012】
さらに、電子機器製造業界においては、機器製造の迅速化を図るために、電子部品自動装填機(例えば、本出願人が提案している電子部品実装機、部品供給装置等)を用いて、回路基板への自動実装が可能なチップ電子部品が必要とされている。
【0013】
本発明の目的は上記の問題点に鑑み、実装密度を向上することができるチップ電子部品、及び回路基板への自動実装を可能にするチップ電子部品を提供することにある。
【0014】
【課題を解決するための手段】
本発明は上記の目的を達成するために請求項1では、電子素子が形成された直方体形状の素体と、前記電子素子の引出導体に接続され且つ前記素体の表面に形成された外部端子電極とからなり、回路基板への搭載時には前記回路基板の表面に形成されたランド電極の面に対して前記素体の一面に形成された外部端子電極の面をこれらが互いに平行に対向させて前記ランド電極と前記素体の一面に形成された外部端子電極とを導電接続するチップ電子部品であって、前記電子素子の内部導体の端部がビアホールを介して十字形状の引出導体の中央部に導電接続されており、前記素体の一対の対向面を非電極形成面とすると共に他の4面を電極形成面として、前記電子素子の各引出導体のそれぞれに接続された外部端子電極が前記4つの電極形成面のそれぞれに独立して形成されているチップ電子部品を提案する。
【0015】
該チップ電子部品によれば、前記電子素子の任意の端子に接続された外部端子電極が前記素体の一対の非電極形成面を除く4つの電極形成面のそれぞれに独立して形成されているので、チップ電子部品を回路基板に実装する際に、前記4つの電極形成面のうちの何れの面を回路基板に対向させても前記電子素子の各端子に接続された外部端子電極が回路基板に対向する。これにより、電子部品自動装填機を用いて部品の自動実装を行い、回路基板と対向する外部端子電極を回路基板上のランド電極に半田などによって導電接続できる。
【0016】
さらに、各電極形成面の外部端子電極はそれぞれ独立して形成されているので、前記回路基板上のランド電極の形状を必要最小限の大きさとすることにより、前記回路基板に対向する外部端子電極と回路基板上のランド電極とを半田などによって導電接続したときに、前記素体周辺へ半田が広がること(半田フィレットが形成されること)がない。
【0017】
また、請求項2では、請求項1記載のチップ電子部品において、前記素体の一対の非電極形成面間の長さが、他の対向面間の長さよりも大きく設定されているチップ電子部品を提案する。
【0018】
該チップ電子部品によれば、前記一対の非電極形成面間の長さが他の対向面間の長さよりも大きく設定されているので、非電極形成面と電極形成面との判別が容易であり、電子部品自動装填機を用いた回路基板への自動実装が容易に可能になる。
【0019】
また、請求項3では、請求項1記載のチップ電子部品において、前記電子素子の各端子に接続された外部端子電極は、前記一対の非電極形成面に垂直な中心軸に対してほぼ回転対称な位置に形成されているチップ電子部品を提案する。
【0020】
該チップ電子部品によれば、前記電子素子の各端子に接続された外部端子電極が前記中心軸に対してほぼ回転対称な位置に形成されているので、回路基板に実装する際に前記4つの電極形成面のうちの何れの面を回路基板に対向させても前記電子素子の各端子に接続された外部端子電極はランド電極に対向する。これにより、チップ電子部品を前記中心軸を中心に回転させても、前記回路基板の任意のランド電極には、常に、前記電子素子の同一端子に接続された外部端子電極が接続可能になると共に、前記ランド電極の面積を最小限に設定可能となる。
【0021】
また、請求項4では、請求項1記載のチップ電子部品において、前記素体は、複数のセラミックシート及び導体パターンを交互に積層してなる積層体からなるチップ電子部品を提案する。
【0022】
該チップ電子部品によれば、前記素体がセラミック積層体からなるため、製造時の加工が容易となる。
【0023】
また、請求項5では、請求項2乃至4の何れかに記載のチップ電子部品において、前記非電極形成面が正方形をなしているチップ電子部品を提案する。
【0024】
該チップ電子部品によれば、非電極形成面のそれぞれが正方形を成しているので、前記4つの電極形成面のうちの何れを回路基板に当接させても回路基板への実装形状は常に同じになる。
【0025】
また、請求項6では、請求項1乃至5の何れかに記載のチップ電子部品において、前記電子素子がインダクタであるチップ電子部品を提案する。
【0026】
さらに、請求項7では、インダクタが形成された直方体形状の素体と、前記インダクタの引出導体に接続され且つ前記素体の表面に形成された外部端子電極とからなり、回路基板への搭載時には前記回路基板の表面に形成されたランド電極の面に対して前記素体の一面に形成された外部端子電極の面をこれらが互いに平行に対向させて前記ランド電極と前記素体の一面に形成された外部端子電極とを導電接続するチップインダクタであって、前記インダクタの内部導体の端部がビアホールを介して十字形状の引出導体の中央部に導電接続されており、前記素体の一対の対向面を非電極形成面とすると共に、前記十字形状の各引出導体に接続された外部端子電極が他の面に独立して形成されているチップインダクタを提案する。
【0027】
【発明の実施の形態】
以下、本発明の一実施形態を図面に基づいて説明する。
【0028】
図1は第1の参考例における積層チップコンデンサを示す外観斜視図で、図1の(a)は斜め上方から見た斜視図であり、図1の(b)は斜め下方から見た斜視図である。また、図2はその側面断面図、図3は平面断面図、図4は素体の分解斜視図である。
【0029】
図において、10Aは積層チップコンデンサで、誘電体層11と内部電極12A,12Bとを交互に積層してなる直方体形状の素体13Aと、素体13Aの一対の対向面13e,13f(以下、端面と称する)(非電極形成面)を除く4つの面13a〜13d(以下、側面と称する)(電極形成面)のそれぞれに独立して形成され、両端部において内部電極12A,12Bを交互に並列に接続している外部端子電極14a〜14d,15a〜15dとから構成されている。
【0030】
ここで、端面13e,13f間の長さは、他の対向面間の長さ、即ち側面13aと13b間の長さ及び側面13cと13d間の長さよりも大きく設定されている。さらに、側面13aと13b間の長さは、側面13cと13d間の長さとは異なる値に設定されている。さらに、外部端子電極14a〜14d,15a〜15dは、端面13e,13fに垂直な中心軸(図示せず)に対してほぼ回転対称な位置に側面13a〜13dの各辺から所定の間隔をあけて形成されている。
【0031】
一方の端面13e側に形成された外部端子電極14a〜14dのそれぞれは内部電極12Aに接続され、他方の端面13f側に形成された外部端子電極15a〜15dのそれぞれは内部電極12Bに接続されている。
【0032】
内部電極12A,12Bは、誘電体層11の中央領域付近に設けられた内部電極片12aと、内部電極片12aにほぼ直行する外部端子電極14c,14d,15c,15dに接続した状態で設けられた内部電極引出部12bとから成り、内部電極片12aは内部電極引出部12bを介して外部端子電極14c,14d,15c,15dに接続されている。ここで、内部電極12Aと12Bは内部電極片12aの部分において互いに重なり合い、これらの内部電極12A,12B間に静電容量が得られる。
【0033】
また、内部電極12A,12Bとこれらに平行な外部端子電極14a,14b,15a,15bとはビアホール16を介して接続されている。即ち、各誘電体層11には内部電極12A,12Bの内部電極引出部12bのほぼ中央部位置にビアホール16が形成され、これらのビアホール16が互いに連結されて外部端子電極14a,14b,15a,15bに接続されている。
【0034】
誘電体層11は矩形シート状のセラミック焼結体からなり、セラミック焼結体は、例えばチタン酸バリウム等を主成分とする誘電体磁器材料から形成されている。
【0035】
内部電極12A,12Bは金属ペーストを焼結させた金属薄膜からなり、金属ペーストとしては、例えばPdやAg−Pdのような貴金属材料を主成分とするものが使用されている。外部端子電極14a〜14d,15a〜15dも内部電極12A,12Bと同様の材料により形成され、表面には半田濡れ性をよくするために半田メッキが施されている。
【0036】
前述の構成よりなる積層チップコンデンサ10Aによれば、外部端子電極14a〜14d,15a〜15dが4つの側面13a〜13dのそれぞれに独立して形成されているので、回路基板200に実装したときも、図5及び図6に示すように、回路基板200上のランド電極201の形状を必要最小限の大きさとすることにより、回路基板200に対向する外部端子電極14a〜14d,15a〜15dと回路基板200上のランド電極201とを半田203などによって導電接続したときに、素体13A周辺へ半田203が広がること(半田フィレットが形成されること)がない。従って、従来に比べて隣り合う部品の間隔を狭めることができるので、部品の実装密度を向上させることができ、あらゆる電子機器の高密度実装化及び小型化を可能にする。
【0037】
また、回路基板200に実装する際に、4つの側面13a〜13dのうちの何れの面を回路基板200に対向させてもコンデンサの端子に接続された外部端子電極14a〜14d,15a〜15dが回路基板200に対向するので、電子部品自動装填機を用いて回路基板200への自動実装を行うことができる。これにより、部品の自動実装に基づく製造コストを低減することができる。さらに、外部端子電極14a〜14d,15a〜15dが前記中心軸に対してほぼ回転対称な位置に形成されているので、回路基板200のランド電極には常に外部端子電極が対向するため、ランド電極の面積を最小限に設定可能となる。
【0038】
さらにまた、素体13Aがセラミック積層体からなるので、製造時の微細な加工を容易に行うことができる。
【0039】
次に、第2の参考例を説明する。
【0040】
図7は第2の参考例における積層チップコンデンサ10Bを示す外観斜視図で、図7の(a)は斜め上方から見た斜視図であり、図7の(b)は斜め下方から見た斜視図である。図において、前述した第1の参考例と同一構成部分は同一符号をもって表しその説明を省略する。また、第1の参考例と第2の参考例との相違点は、第2の参考例では素体13Bの端面(非電極形成面)13e,13fが正方形をなしている点であり、その他の構成は第1の参考例と同じである。
【0041】
第2の参考例の積層チップコンデンサ10Bによれば、端面13e,13f(非電極形成面)のそれぞれが正方形を成しているため、外部端子電極14a〜14d,15a〜15dが形成されている素体13Bの側面13a〜13dのうちの何れの面を回路基板に当接させても回路基板への実装形状は常に同じになるので、電子部品自動装填機を用いて回路基板上へ部品実装しても、回路基板上の部品実装形態を常に同じにすることができる。
【0042】
次に、第3の参考例を説明する。
【0043】
図8は、第3の参考例における縦積層型の積層チップコンデンサ10Cを示す側面断面図、図9は素体13Cの分解斜視図である。図において、前述した第1,2の実施形態と同一構成部分は同一符号をもって表しその説明を省略する。また、第1,2の参考例と第3の参考例との相違点は、素体13Cの端面13e,13fに対して平行に誘電体層11と内部電極12C、12Dを積層した縦積層型にしたことにある。即ち、積層チップコンデンサ10Cは、互いに平行な複数の内部電極12C,12Dを有する素体13Cと、内部電極面に対して平行に素体13C4つの側面13a〜13dのそれぞれに独立して形成された外部端子電極14a〜14d,15a〜15dとから構成されている。
【0044】
素体13Cは、図9に示すように、表面に矩形状の内部電極12C,12D或いは十字形状の引出電極17A,17Bを形成した誘電体層11、ダミー用の誘電体層11を積層して形成されている。これらの各誘電体層11は、セラミック焼結体からなり、例えば厚さ50μmを有する正方形状をなしている。
【0045】
積層順序は図9に示すように、最下層を複数のダミー用誘電体層11として、この上に引出電極17Bを形成した誘電体層11が積層され、次いで内部電極12C,12Dを形成した誘電体層11が交互に所定枚数積層され、さらにこの上に引出電極17Aを形成した誘電体層11及びダミー用誘電体層11が順次積層されている。
【0046】
また、内部電極12C,12Dは、それぞれ誘電体層11の縁から所定間隔をあけて、側面に露出しないように形成されている。さらに、内部電極12C,12Dは互いにシートの所定方向にややずらして形成され、内部電極12C,12D及び引出電極17Aが形成された誘電体層11には、複数の内部電極12Cを引出電極17Aに導電接続するためのビアホール16と、複数の内部電極12Dを引出電極17Bに導電接続するためのビアホール16が形成されている。
【0047】
素体13Cの一方の端面13e側に形成された4つの外部端子電極14a〜14dのそれぞれは、素体13Cの4つの側面13a〜13dに露出した引出電極17Aに導電接続されている。また、素体13Cの他方の端面13f側に形成された4つの外部端子電極15a〜15dのそれぞれは、素体13Cの4つの側面13a〜13dに露出した引出電極17Bに導電接続されている。
【0048】
上記構成の積層チップコンデンサ10Cによれば、前述の第1及び第2の実施形態と同様に外部端子電極14a〜14d,15a〜15dが素体13Cの4つの側面13a〜13dのそれぞれに独立して形成されているので、回路基板に実装したときに、素体13C周辺へ半田が広がること(半田フィレットが形成されること)がないので、従来に比べて隣り合う部品の間隔を狭めることができる。これにより、部品の実装密度を向上させることができ、あらゆる電子機器の高密度実装化及び小型化を可能にする。
【0049】
また、素体13Cの端面13e,13fが正方形をなしているため、回路基板に実装する際に4つの側面13a〜13dのうちの何れの面を回路基板に対向させても、実装形状を常に同じに保った状態で、コンデンサの端子に接続された外部端子電極14a〜14d,15a〜15dを回路基板に対向させることができるので、電子部品自動装填機を用いて回路基板200への自動実装を行うことができる。これにより、部品の自動実装に基づく製造コストを低減することができる。
【0050】
さらに、素体13Aがセラミック積層体からからなるので、製造時の微細な加工を容易に行うことができる。
【0051】
次に、本発明の一実施形態を説明する。
【0052】
図10は本発明の一実施形態における縦積層型の積層チップインダクタを示す外観斜視図で、図10の(a)は斜め上方から見た斜視図であり、図10の(b)は斜め下方から見た斜視図である。また、図11はその側面断面図、図12は素体の分解斜視図である。
【0053】
図において、20は積層チップインダクタで、複数のL字型内部導体22a〜22d及び十字形状の引出導体27A,27Bを有する素体23と、内部導体面に対して直角方向に延びる素体23両端部において4つの側面にそれぞれ独立して形成された外部端子電極24a〜24d,25a〜25dとから構成されている。
【0054】
素体23は、図12に示すように、表面に内部導体22a〜22dを形成した絶縁材料からなる素体シート21a〜21d、表面に引出導体27A,27Bを形成した素体シート21e,21f及び導体を形成しないダミー用素体シート21を積層して形成されている。これらの各シート21,21a〜21fは、例えばセラミック誘電材料の焼結体からなり、厚さ50μmを有する正方形状をなしている。
【0055】
積層順序は図12に示すように、最下層を複数のダミー用素体シート21として、この上に引出導体27Bが形成された素体シート21f、さらに素体シート21dが積層され、この上に素体シート21b及び素体シート21aが交互に所定枚数積層され、さらにこの上に素体シート21c、引出導体27Aが形成された素体シート21e及び複数枚のダミー用素体シート21が積層されている。
【0056】
また、素体シート21a〜21fに形成されている内部導体22a〜22fは、ビアホール26を介して螺旋状に導電接続されている。さらに、螺旋状に接続された内部導体の22a〜22dの両端、即ち内部導体21c,21dの端部がビアホール26を介して引出導体27A,27Bの中央部に導電接続されている。
【0057】
これにより、上記最下層および最上層のダミー用素体シート21の表面が一対の対向面(以下、端面と称する)23e,23fをなす直方体形状の素体23が形成される。
【0058】
ここで、端面23e,23f間の素体23の長さは、他の対向面間の長さ、即ち側面23aと23b間の長さ及び側面23cと23d間の長さよりも大きく設定されている。さらに、外部端子電極24a〜24d,25a〜25dは、端面23e,23fに垂直な中心軸(図示せず)に対してほぼ回転対称な位置に側面23a〜23dの各辺から所定の間隔をあけて形成されている。
【0059】
また、一方の端面23e側に形成された外部端子電極24a〜24dのそれぞれは側面23a〜23dに露出した引出導体27Aに接続され、他方の端面13f側に形成された外部端子電極25a〜25dのそれぞれは側面23a〜23dに露出した引出導体27Bに接続されている。これにより、各外部端子電極24a〜24d,25a〜25dは引出導体27A,27Bを介して螺旋状に接続された内部導体の22a〜22d(コイル)の両端に接続される。
【0060】
内部導体22a〜22d及び引出導体27A,27Bは、金属ペーストを焼結させた金属薄膜からなり、金属ペーストとしては、例えばPdやAg−Pdのような貴金属材料を主成分とするものが使用されている。外部端子電極24a〜24d,25a〜25dも内部導体22a〜22dと同様の材料により形成され、表面には半田濡れ性をよくするために半田メッキが施されている。
【0061】
前述の構成よりなる積層チップインダクタ20によれば、外部端子電極24a〜24d,25a〜25dが4つの側面23a〜23dのそれぞれに独立して形成されているので、前述したチップコンデンサと同様に、回路基板に実装したときも、回路基板上のランド電極の形状を必要最小限の大きさとすることにより、回路基板に対向する外部端子電極24a〜24d,25a〜25dと回路基板上のランド電極とを半田などによって導電接続したときに、素体23周辺へ半田が広がること(半田フィレットが形成されること)がない。従って、従来に比べて隣り合う部品の間隔を狭めることができるので、部品の実装密度を向上させることができ、あらゆる電子機器の高密度実装化及び小型化を可能にする。
【0062】
また、回路基板に実装する際に、4つの側面23a〜23dのうちの何れの面を回路基板に対向させても、実装形状を変えることなくコイルの端子に接続された外部端子電極24a〜24d,25a〜25dが回路基板に対向するので、電子部品自動装填機を用いて回路基板への自動実装を行うことができる。これにより、部品の自動実装に基づく製造コストを低減することができる。
【0063】
さらに、素体23がセラミック積層体からなるので、製造時の微細な加工を容易に行うことができる。
【0064】
尚、上記一実施形態では、積層チップインダクタを具体例として説明したが、本願発明が積層チップインダクタに限定されることはない。
【0065】
また、上記実施形態における構成、形状、材料等は一例であり、適宜変更可能である。
【0066】
【発明の効果】
以上説明したように本発明の請求項1によれば、チップ電子部品を回路基板に実装する際に、4つの電極形成面のうちの何れの面を回路基板に対向させても電子素子の各端子に接続された外部端子電極が回路基板に対向するため、該回路基板と対向する外部端子電極を回路基板上のランド電極に半田などによって導電接続できるので電子部品自動装填機を用いて回路基板への部品の自動実装を行うことができる。さらに、各電極形成面の外部端子電極はそれぞれ独立して形成されているため、回路基板上のランド電極の形状を必要最小限の大きさとすることにより、前記回路基板に対向する外部端子電極と回路基板上のランド電極とを半田などによって導電接続したときに、前記素体周辺へ半田が広がること(半田フィレットが形成されること)がないので、従来に比べて隣り合う部品の間隔を狭めることができ、部品の実装密度を向上させることができる。
【0067】
また、請求項2によれば、上記の効果に加えて、素体の非電極形成面と電極形成面との判別が容易に行えるので、電子部品自動装填機に特殊な判別手段を備えることなく、自動実装を行うことができる。
【0068】
また、請求項3によれば、上記の効果に加えて、回路基板に実装する際に非電極形成面に垂直な中心軸を中心として回転させ、4つの電極形成面のうちの何れの面を回路基板に対向させても電子素子の同一端子に接続された外部端子電極は同一のランド電極に対向するので、ランド電極の面積を最小限に設定することができるので、高密度実装設計を行った回路基板上のランド電極間隔を必要十分な値に設定することができる。これにより、回路基板への部品実装時のランド電極間の短絡を防止することができる。
【0069】
また、請求項4によれば、上記の効果に加えて、素体がセラミック積層体からからなるので、製造時の微細な加工を容易に行うことができる。
【0070】
また、請求項5によれば、上記の効果に加えて、非電極形成面のそれぞれが正方形を成しているため、4つの電極形成面のうちの何れを回路基板に当接させても回路基板への実装形状は常に同じになるので、電子部品自動装填機を用いて回路基板上へ部品実装しても、回路基板上の部品実装形態は常に同じになる。
【0071】
また、請求項6によれば、上記の効果に加えて、電子素子が電子機器全般に使用されるインダクタであるので、あらゆる電子機器の高密度実装化及び小型化並びに部品の自動実装に基づく製造コストの低減を可能にし、電子機器産業界の発展に貢献するものである。
さらに、請求項7によれば、回路基板上のランド電極の形状を必要最小限の大きさとすることにより、回路基板に対向する外部端子電極と回路基板上のランド電極とを半田などによって導電接続したときに、素体周辺へ半田が広がること(半田フィレットが形成されること)がない。従って、従来に比べて隣り合う部品の間隔を狭めることができるので、部品の実装密度を向上させることができ、あらゆる電子機器の高密度実装化及び小型化を可能にする。
【図面の簡単な説明】
【図1】第1の参考例における積層チップコンデンサを示す外観斜視図
【図2】第1の参考例における積層チップコンデンサを示す側面断面図
【図3】第1の参考例における積層チップコンデンサを示す平面断面図
【図4】第1の参考例における積層チップコンデンサの素体を示す分解斜視図
【図5】第1の参考例における積層チップコンデンサの回路基板への実装状態を示す斜視図
【図6】第1の参考例における積層チップコンデンサの回路基板への実装状態を示す側面図
【図7】第2の参考例における積層チップコンデンサを示す外観斜視図
【図8】第3の参考例における縦積層型の積層チップコンデンサを示す側面断面図
【図9】第3の参考例における縦積層型の積層チップコンデンサの素体を示す分解斜視図
【図10】本発明の一実施形態における縦積層型の積層チップインダクタを示す外観斜視図
【図11】本発明の一実施形態における縦積層型の積層チップインダクタを示す側面断面図
【図12】本発明の一実施形態における縦積層型の積層チップインダクタの素体を示す分解斜視図
【図13】本発明に係る従来のチップ電子部品の一例である積層チップコンデンサを示す分解斜視図
【図14】従来例における積層チップコンデンサの回路基板への実装状態を示す斜視図
【図15】従来例における積層チップコンデンサの回路基板への実装状態を示す側面図
【符号の説明】
10A,10B,10C…積層チップコンデンサ、11…誘電体層、12A〜12D…内部電極、12a…内部電極片、12b…内部電極引出部、13A,13B,13C…素体、13a〜13d…側面(電極形成面)、13e,13f…端面(非電極形成面)、14a〜14d,15a〜15d…外部端子電極、16…ビアホール、17A,17B…引出電極、20…積層チップインダクタ、21,21a〜21f…素体シート、22a〜22f…内部導体、23…素体、23a〜23d…側面、23e,23f…端面、24a〜24d,25a〜25d…外部端子電極、26…ビアホール、27A,27B…引出導体。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a chip electronic component such as a chip capacitor or a chip inductor, and more particularly to a chip electronic component with an improved mounting density.
[0002]
[Prior art]
FIG. 13 shows an exploded perspective view of a multilayer chip capacitor which is an example of a conventional chip electronic component according to the present invention. In the figure,
[0003]
The
[0004]
The
[0005]
The
[0006]
The
[0007]
In order to mount the
[0008]
The external appearance of chip resistors and chip inductors, which are examples of other multilayer electronic components, is such that terminal electrodes are provided at both ends of a rectangular parallelepiped shape like the
[0009]
[Problems to be solved by the invention]
However, when the
[0010]
Therefore, it is difficult to improve the mounting density of the
[0011]
As described above, other chip electronic components such as a chip inductor have the same external shape, and it has been difficult to improve the mounting density above a certain level.
[0012]
Furthermore, in the electronic equipment manufacturing industry, in order to speed up equipment manufacturing, an electronic parts automatic loading machine (for example, an electronic part mounting machine proposed by the present applicant, a parts supply device, etc.) There is a need for chip electronic components that can be automatically mounted on a substrate.
[0013]
In view of the above problems, an object of the present invention is to provide a chip electronic component that can improve the mounting density and a chip electronic component that enables automatic mounting on a circuit board.
[0014]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides, in
[0015]
According to the chip electronic component, the external terminal electrode connected to an arbitrary terminal of the electronic element is formed independently on each of the four electrode forming surfaces except the pair of non-electrode forming surfaces of the element body. Therefore, when the chip electronic component is mounted on the circuit board, the external terminal electrode connected to each terminal of the electronic element is connected to the circuit board even if any of the four electrode forming faces is opposed to the circuit board. Opposite to. As a result, components are automatically mounted using an electronic component automatic loading machine, and external terminal electrodes facing the circuit board can be conductively connected to land electrodes on the circuit board by soldering or the like.
[0016]
Further, since the external terminal electrodes on each electrode forming surface are formed independently, the external terminal electrodes facing the circuit board can be formed by setting the shape of the land electrode on the circuit board to the minimum necessary size. When the conductor and the land electrode on the circuit board are conductively connected by solder or the like, the solder does not spread around the element body (a solder fillet is not formed).
[0017]
According to a second aspect of the present invention, in the chip electronic component according to the first aspect, the length between the pair of non-electrode forming surfaces of the element body is set larger than the length between the other opposing surfaces. Propose.
[0018]
According to the chip electronic component, since the length between the pair of non-electrode forming surfaces is set larger than the length between the other opposing surfaces, it is easy to distinguish between the non-electrode forming surface and the electrode forming surface. In addition, automatic mounting on a circuit board using an electronic component automatic loading machine can be easily performed.
[0019]
According to a third aspect of the present invention, in the chip electronic component according to the first aspect, the external terminal electrode connected to each terminal of the electronic element is substantially rotationally symmetric with respect to a central axis perpendicular to the pair of non-electrode forming surfaces. We propose chip electronic components formed at various positions.
[0020]
According to the chip electronic component, the external terminal electrode connected to each terminal of the electronic element is formed at a substantially rotationally symmetric position with respect to the central axis. The external terminal electrode connected to each terminal of the electronic element faces the land electrode even if any of the electrode forming faces faces the circuit board. Thereby, even if the chip electronic component is rotated around the central axis, an external terminal electrode connected to the same terminal of the electronic element can always be connected to an arbitrary land electrode of the circuit board. The area of the land electrode can be set to a minimum.
[0021]
According to a fourth aspect of the present invention, there is provided a chip electronic component according to the first aspect, wherein the element body is formed of a laminated body in which a plurality of ceramic sheets and conductor patterns are alternately laminated.
[0022]
According to the chip electronic component, since the element body is made of a ceramic laminate, processing during manufacture is facilitated.
[0023]
A fifth aspect of the present invention proposes a chip electronic component according to any one of the second to fourth aspects, wherein the non-electrode forming surface is a square.
[0024]
According to the chip electronic component, since each of the non-electrode forming surfaces is a square, the mounting shape on the circuit board is always the same regardless of which of the four electrode forming surfaces is brought into contact with the circuit board. Be the same.
[0025]
According to a sixth aspect of the present invention, in the chip electronic component according to any one of the first to fifth aspects, the electronic element isInductorA chip electronic component is proposed.
[0026]
Furthermore, in claim 7,A rectangular parallelepiped element having an inductor formed thereon and an external terminal electrode connected to the lead conductor of the inductor and formed on the surface of the element, and formed on the surface of the circuit board when mounted on the circuit board The land electrode and the external terminal electrode formed on one surface of the element body are formed so that the surfaces of the external terminal electrodes formed on one surface of the element body face each other in parallel to the surface of the land electrode formed. A chip inductor that is conductively connected, wherein an end portion of an inner conductor of the inductor is conductively connected to a central portion of a cross-shaped lead conductor via a via hole, and the pair of opposing surfaces of the element body are non-electrode forming surfaces. In addition, a chip inductor is proposed in which external terminal electrodes connected to the cross-shaped lead conductors are independently formed on the other surface.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
[0028]
FIG.Is the first reference exampleFIG. 1A is a perspective view seen from obliquely above, and FIG. 1B is a perspective view seen obliquely from below. 2 is a side sectional view, FIG. 3 is a plan sectional view, and FIG. 4 is an exploded perspective view of the element body.
[0029]
In the figure,
[0030]
Here, the length between the end surfaces 13e and 13f is set larger than the length between the other opposing surfaces, that is, the length between the side surfaces 13a and 13b and the length between the side surfaces 13c and 13d. Further, the length between the side surfaces 13a and 13b is set to a value different from the length between the side surfaces 13c and 13d. Further, the external
[0031]
Each of the external
[0032]
The
[0033]
Further, the
[0034]
The dielectric layer 11 is made of a rectangular sheet-like ceramic sintered body, and the ceramic sintered body is made of a dielectric ceramic material whose main component is, for example, barium titanate.
[0035]
The
[0036]
According to the
[0037]
Further, when mounting on the
[0038]
Furthermore, since the
[0039]
nextSecond reference exampleWill be explained.
[0040]
FIG. 7 shows the secondReference exampleFIG. 7A is a perspective view seen from obliquely above, and FIG. 7B is a perspective view seen obliquely from below. In the figure, the first mentioned aboveReference exampleThe same components are denoted by the same reference numerals and the description thereof is omitted. Also, the firstReference exampleAnd secondReference exampleThe difference from the second isReference exampleThen, the end surfaces (non-electrode forming surfaces) 13e and 13f of the element body 13B are in a square shape, and the other configurations are the firstReference exampleIs the same.
[0041]
SecondReference exampleAccording to the
[0042]
next,Third reference exampleWill be explained.
[0043]
FIG. 8 shows the thirdReference exampleFIG. 9 is an exploded perspective view of the element body 13C. FIG. In the figure, the same components as those in the first and second embodiments described above are denoted by the same reference numerals, and the description thereof is omitted. The first and secondReference exampleAnd the thirdReference exampleThe difference is that a vertically laminated type in which the dielectric layer 11 and the
[0044]
As shown in FIG. 9, the element body 13C is formed by laminating a dielectric layer 11 having rectangular
[0045]
As shown in FIG. 9, the lowermost layer is a plurality of dummy dielectric layers 11, and a dielectric layer 11 on which an extraction electrode 17B is formed is laminated thereon, and then a dielectric in which
[0046]
The
[0047]
Each of the four
[0048]
According to the
[0049]
In addition, since the end faces 13e and 13f of the element body 13C are square, even when any of the four side faces 13a to 13d is opposed to the circuit board when mounted on the circuit board, the mounting shape is always maintained. Since the external
[0050]
Furthermore, since the
[0051]
next,An embodiment of the present inventionWill be explained.
[0052]
FIG.An embodiment of the present inventionFIG. 10A is a perspective view seen from obliquely above, and FIG. 10B is a perspective view seen obliquely from below. FIG. FIG. 11 is a side sectional view thereof, and FIG. 12 is an exploded perspective view of the element body.
[0053]
In the figure,
[0054]
As shown in FIG. 12, the
[0055]
As shown in FIG. 12, the lowermost layer is a plurality of
[0056]
Further, the
[0057]
Thus, a rectangular
[0058]
Here, the length of the
[0059]
Further, each of the external terminal electrodes 24a to 24d formed on the one end surface 23e side is connected to the lead conductor 27A exposed on the side surfaces 23a to 23d, and the external
[0060]
The
[0061]
According to the
[0062]
Further, when mounting on the circuit board, the external terminal electrodes 24a to 24d connected to the terminals of the coil without changing the mounting shape regardless of which of the four side surfaces 23a to 23d faces the circuit board. , 25a to 25d face the circuit board, and can be automatically mounted on the circuit board using an electronic component automatic loading machine. Thereby, the manufacturing cost based on the automatic mounting of components can be reduced.
[0063]
Furthermore, since the
[0064]
still,In the above embodiment, the multilayer chip inductorAs a specific example, the present invention isMultilayer chip inductorIt is not limited to.
[0065]
Also,the aboveConfigurations, shapes, materials, and the like in the embodiments are examples and can be changed as appropriate.
[0066]
【The invention's effect】
As described above, according to the first aspect of the present invention, when the chip electronic component is mounted on the circuit board, each of the electronic elements can be arranged even if any of the four electrode forming faces is opposed to the circuit board. Since the external terminal electrode connected to the terminal faces the circuit board, the external terminal electrode facing the circuit board can be conductively connected to the land electrode on the circuit board by soldering or the like. Automatic component mounting can be performed on Furthermore, since the external terminal electrodes on each electrode formation surface are formed independently, the external terminal electrodes facing the circuit board can be formed by reducing the shape of the land electrodes on the circuit board to the minimum necessary size. When the land electrode on the circuit board is conductively connected with solder or the like, the solder does not spread around the element body (solder fillet is formed), so that the interval between adjacent parts is narrowed compared to the conventional case. And the mounting density of components can be improved.
[0067]
Further, according to
[0068]
According to
[0069]
According to the fourth aspect of the invention, in addition to the above effect, the element body is made of a ceramic laminated body, so that fine processing at the time of manufacture can be easily performed.
[0070]
According to
[0071]
In addition,According to claim 6In addition to the above effects, electronic devices are used in general electronic equipmentInductorTherefore, it is possible to reduce the manufacturing cost based on high-density mounting and downsizing of all electronic devices and automatic mounting of components, and contribute to the development of the electronic device industry.
Furthermore, according to the seventh aspect of the present invention, the shape of the land electrode on the circuit board is made the minimum necessary size, so that the external terminal electrode facing the circuit board and the land electrode on the circuit board are conductively connected by soldering or the like. In this case, the solder does not spread around the element body (solder fillet is not formed). Therefore, since the interval between adjacent components can be reduced as compared with the conventional case, the mounting density of the components can be improved, and high density mounting and miniaturization of all electronic devices can be realized.
[Brief description of the drawings]
[Figure 1]First reference exampleExternal perspective view showing the multilayer chip capacitor in FIG.
[Figure 2]First reference exampleSide surface sectional view showing the multilayer chip capacitor in
[Fig. 3]First reference exampleSectional view showing a multilayer chip capacitor in
[Fig. 4]First reference exampleIs an exploded perspective view showing an element body of the multilayer chip capacitor in FIG.
[Figure 5]First reference exampleThe perspective view which shows the mounting state to the circuit board of the multilayer chip capacitor in
[Fig. 6]First reference exampleSide view showing the mounting state of the multilayer chip capacitor on the circuit board in
[Fig. 7]Second reference exampleExternal perspective view showing the multilayer chip capacitor in FIG.
[Fig. 8]Third reference exampleSide cross-sectional view showing a vertically stacked multilayer chip capacitor
FIG. 9Third reference exampleFIG. 3 is an exploded perspective view showing the element body of a vertically laminated multilayer chip capacitor in FIG.
FIG. 10 shows the present invention.One embodimentExternal perspective view showing a vertically stacked multilayer chip inductor in FIG.
FIG. 11 shows the present invention.One embodimentSide sectional view showing a vertically stacked multilayer chip inductor in
FIG. 12 shows the present invention.One embodimentFIG. 3 is an exploded perspective view showing the element body of the vertically laminated multilayer chip inductor in FIG.
FIG. 13 is an exploded perspective view showing a multilayer chip capacitor as an example of a conventional chip electronic component according to the present invention.
FIG. 14 is a perspective view showing a mounting state of a multilayer chip capacitor on a circuit board in a conventional example.
FIG. 15 is a side view showing a mounting state of a multilayer chip capacitor on a circuit board in a conventional example.
[Explanation of symbols]
10A, 10B, 10C ... multilayer chip capacitor, 11 ... dielectric layer, 12A-12D ... internal electrode, 12a ... internal electrode piece, 12b ... internal electrode lead-out part, 13A, 13B, 13C ... element body, 13a-13d ... side face (Electrode formation surface), 13e, 13f ... end face (non-electrode formation surface), 14a-14d, 15a-15d ... external terminal electrode, 16 ... via hole, 17A, 17B ... extraction electrode, 20 ... multilayer chip inductor, 21, 21a -21f ... element body sheet, 22a-22f ... internal conductor, 23 ... element body, 23a-23d ... side face, 23e, 23f ... end face, 24a-24d, 25a-25d ... external terminal electrode, 26 ... via hole, 27A, 27B ... leader.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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