JP3674745B2 - Offset voltage correction circuit - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、べースバンド信号のオフセット電圧補正回路に関し、特に無線通信機器や光通信機器において、直流付近にも大きな電力を有するべースバンド信号に対して、電源投入時やフェージング等により変動するＤＣ（直流）オフセット電圧を高速に除去する回路に関する。
【０００２】
無線通信機器や光通信機器においては、電源投入時等に受信べースバンド信号のオフセット電圧が変動し、ミキサ等の回路素子のバイアス電圧で決まるオフセット値まで上昇する。更に、ＡＧＣ増幅器で高利得増幅する場合、オフセット電圧がＡＧＣ増幅器の利得の変化によって変動する。
【０００３】
図６はオフセット電圧変動の様子を示す図である。同図において横軸は電源投入後の時間、縦軸は受信べースバンド信号の電圧を表している。図に示すように、電源投入時に略０Ｖのオフセット電圧が徐々に上昇し、時刻１０のあたりでは約１．５Ｖ程度にまで上昇する。
【０００４】
オフセット電圧を除去する手法として、オフセット電圧を固定値として該電圧を差し引く手法があるが、この手法ではオフセット電圧が変動する受信ベースバンド信号に対して、受信信号レベルが正しく判定されず、受信データエラーを生じる。オフセット電圧を高域通過フィルタを用いて除去する手法では、直流付近の低周波信号の波形を損なわないように遮断周波数の低い高域通過フィルタを用いなければならない。
【０００５】
しかし、遮断周波数の低い高域通過フィルタとするためにはコンデンサ容量を大きくする必要があり、そのようにすると受信ベースバンド信号の立ち上がり時間が増大し、受信べースバンド信号が固定値に到達するまでは受信信号を再生することができないという問題が生じる。
【０００６】
特にＣＤＭＡ通信方式の場合は、周波数帯域が拡散されるために直流付近の低周波信号にも大きな電力を含み、このような受信ベースバンド信号の低周波信号をカットせずに、オフセット電圧のみを除去するには、コンデンサを含む高域通過フィルタは不向きである。
【０００７】
【従来の技術】
そのため従来は、受信した過去のべースバンド信号のレベルを蓄積し、その平均値からオフセット電圧値を求め、該オフセット値を受信ベースバンド信号のレベルから差し引くことにより、オフセット電圧を除去していた。
【０００８】
図７は従来のオフセット電圧補正回路の構成を示す図である。受信ベースバンド信号のレベルはアナログディジタル（Ａ／Ｄ）変換器７−１によりディジタル信号に変換され、縦続接続されたｎ個のレジスタ７−２に入力される。ｎ個のレジスタ７−２には、過去に入力されたｎ個分のサンプル値が蓄積される。
【０００９】
各レジスタ７−２に蓄積されたサンプル値は、それぞれ加算器７−３により互いに合算され、各加算器７−３の加算値も互いに加算されて最終段の加算器７−３から、ｎ個のレジスタ７−２全てに蓄積されたサンプル値の合計値が出力される。
【００１０】
最終段の加算器７−３から出力される合計値を、割り算器７−４によりｎで割り、割り算器７−４はその商の値を出力する。したがって、割り算器７−４からは、レジスタ７−２に蓄積された過去ｎ個分のサンプル値の平均値が出力されることとなる。
【００１１】
割り算器７−４から出力される平均値は、オフセット電圧値である。すなわち、レジスタ７−２、加算器７−３及び割り算器７−４からなる回路は、受信ベースバンド信号レベルの移動平均を行う平均化回路を構成し、またその出力値は、オフセット電圧値となることからオフセット電圧検出回路として機能する。
【００１２】
そして、割り算器７−４から出力されるオフセット電圧値を、受信ベースバンド信号レベルから、減算器７−５により差し引くことにより、受信ベースバンド信号のオフセット電圧を除去することができる。
【００１３】
【発明が解決しようとする課題】
図７に示す平均化回路を用いた従来のオフセット電圧補正回路は、多くのレジスタ７−２と加算器７−３を必要とするため、回路規模が大きなものとなってしまう。また、移動平均を行う平均化回路は、順送りされる過去のデータに基づいて平均値を算出することになるため、フェージングやバースト信号受信等による急激なオフセット電圧の変化に対して高速に追従することができないといった問題がある。
【００１４】
本発明は、直流付近の低周波信号にも大きな電力を持つべースバンド信号の直流成分を、信号波形をほとんど損なうことなく高速に除去し、オフセット電圧が大きく変動した場合でも、データの読み取りが可能になるまでの遅延を減少させ、データの欠落を防ぐことができる回路規模の小さいオフセット電圧補正回路を提供する。
【００１５】
【課題を解決するための手段】
本発明のオフセット電圧補正回路は、（１）時間的に変動するオフセット電圧が重畳される受信べースバンド信号から、該オフセット電圧を除去する通信機器のオフセット電圧補正回路において、所定時間内の受信べースバンド信号のサンプル値の最大値及び最小値を、所定時間ごとに検出保持する最大値ホールド手段及び最小値ホールド手段と、前記最大値ホールド手段に保持された最大値と最小値ホールド手段に保持された最小値の中央値を、受信べースバンド信号から差し引いたレベル値の信号を出力する手段とを備えたものである。
【００１６】
また、（２）時間的に変動するオフセット電圧が重畳される受信べースバンド信号から、該オフセット電圧を除去する通信機器のオフセット電圧補正回路において、受信べースバンド信号から、前回までの受信べースバンド信号のサンプル値をもとに検出したオフセット電圧値を差し引いた所定時間内の信号のサンプル値の最大値及び最小値を、所定時間ごとに検出保持する最大値ホールド手段及び最小値ホールド手段と、前記最大値ホールド手段に保持された最大値と最小値ホールド手段に保持された最小値の中央値を、前回までの受信べースバンド信号のサンプル値をもとに検出したオフセット電圧値に加えて保持するオフセット電圧値保持手段と、受信べースバンド信号から、前記オフセット電圧値保持手段から出力されるオフセット電圧値を差し引く減算手段とを備えたものである。
【００１７】
また、（３）前記オフセット電圧値保持手段は、オフセット電圧値に所定のバイアス電圧値を与えておく手段を備えたものである。
【００１８】
また、（４）前記最大値ホールド手段は、新たに入力されたサンプル値と既に記憶保持されている前回までのサンプル値の最大値とを比較する手段と、新たに入力されたサンプル値が、既に記憶保持されている前回までのサンプル値の最大値より大きい場合に、新たに入力されたサンプル値を記憶保持し、そうではない場合には既に記憶保持されている最大値を保持する手段とを備え、前記最小値ホールド手段は、新たに入力されたサンプル値と既に記憶保持されている前回までのサンプル値の最小値とを比較する手段と、新たに入力されたサンプル値が、既に記憶保持されている前回までのサンプル値の最小値より小さい場合に、新たに入力されたサンプル値を記憶保持し、そうではない場合には既に記憶保持されている最小値を保持する手段とを備えたものである。
【００１９】
また、（５）前記最大値ホールド手段及び最小値ホールド手段は、最大値及び最小値を検出する前記所定時間の時間幅を、入力されるサンプル値のオフセット電圧の変動量に応じて変化させる構成を有するものである。
【００２０】
【発明の実施の形態】
図１は本発明の第１の実施の形態の基本構成を示す図である。１−１はアナログディジタル変換器、１−２は最大値ホールド手段、１−３は最小値ホールド手段、１−４は加算器、１−５は割り算器、１−６は減算器である。
【００２１】
べースバンド信号はアナログディジタル変換器１−１によりサンプリングされてディジタル信号に変換され、ディジタル化されたべースバンド信号は最大値ホールド手段１−２及び最小値ホールド手段１−３に入力される。
【００２２】
最大値ホールド手段１−２は、一定のサンプリング数ごとのべースバンド信号レベルの最大値を検出して記憶保持し、また最小値ホールド手段１−３は、同様に一定のサンプリング数ごとのべースバンド信号レベルの最小値を検出して記憶保持する。
【００２３】
最大値ホールド手段１−２及び最小値ホールド手段１−３は、それぞれ記憶保持したべースバンド信号レベルの最大値及び最小値を、或る一定のサンプリング数ごとに初期値に戻して更新する。
【００２４】
加算器１−４は、最大値ホールド手段１−２及び最小値ホールド手段１−３にそれぞれ記憶保持された最大値及び最小値を加算し、割り算器１−５は加算器１−４から出力される加算値を２で割って最大値と最小値の中心値を出力する。この中心値はオフセット電圧であり、最大値ホールド手段１−２、最小値ホールド手段１−３、加算器１−４及び割り算器１−５は、オフセット電圧検出回路１−１０を構成する。
【００２５】
減算器１−６は、アナログディジタル変換器１−１より出力されるべースバンド信号レベルから、割り算器１−５より出力される中心値を減算することによりオフセット電圧を除去する。
【００２６】
オフセット電圧検出回路１−１０は、べースバンド信号レベルの最大値及び最小値を記憶する２つのレジスタ並びに１つの加算器と１つの割算器とに構成されるので、図７に示した従来のオフセット電圧検出回路に比べて、回路規模が小さくすることができ、また消費電力も低いという利点がある。
【００２７】
図２は本発明の第１の実施の形態の回路構成を示す図である。２−１はアナログディジタル変換器、２−２１は第１の比較器、２−２２は第１のセレクタ、２−２３は第１のレジスタ、２−３１は第２の比較器、２−３２は第２のセレクタ、２−３３は第２のレジスタ、２−４は加算器、２−５１は割り算器、２−５２は第３のレジスタ、２−５３はオフセット電圧の変動量検知手段、２−６は減算器である。
【００２８】
図２において、第１の比較器２−２１、第１のセレクタ２−２２及び第１のレジスタ２−２３は、最大値ホールド手段２−２０を構成し、第２の比較器２−３１、第２のセレクタ２−３２及び第２のレジスタ２−３３は、最小値ホールド手段２−３０を構成する。そして、最大値ホールド手段２−２０、最小値ホールド手段２−３０、加算器２−４及び割り算器２−５１はオフセット検出回路２−１００を構成する。
【００２９】
アナログディジタル変換器２−１によりサンプリングされてディジタル信号に変換されたべースバンド信号は、第１の比較器２−２１、第１のセレクタ２−２２、第２の比較器２−３１及び第２のセレクタ２−３２に入力される。
【００３０】
第１の比較器２−２１及び第１のセレクタ２−２２には更に第１のレジスタ２−２３の記憶データが入力され、第１の比較器２−２１は、入力されるベースバンド信号のサンプル値と第１のレジスタ２−２３の記憶データとの大小を比較し、入力ベースバンド信号のサンプル値の方が第１のレジスタ２−２３の記憶データより大きい場合、第１のセレクタ２−２２が、入力ベースバンド信号のサンプル値を選択して出力するように第１のセレクタ２−２２を制御する。
【００３１】
一方、入力ベースバンド信号のサンプル値より第１のレジスタ２−２３の記憶データの方が大きい場合、第１のセレクタ２−２２が、第１のレジスタ２−２３から出力される記憶データを選択して出力するように第１のセレクタ２−２２を制御する。
【００３２】
第１のセレクタ２−２２から出力された入力ベースバンド信号のサンプル値又は第１のレジスタ２−２３の記憶データは、第１のレジスタ２−２３に記憶保持される。こうして、入力ベースバンド信号のサンプル値が第１のレジスタ２−２３の記憶データの値より大きいとき、第１のレジスタ２−２３の記憶データが更新される。
【００３３】
逆に入力ベースバンド信号のサンプル値が第１のレジスタ２−２３の記憶データの値より小さいときは、第１のレジスタ２−２３はこれまで記憶されていたデータをそのまま保持する。この動作によって第１のレジスタ２−２３には一定のサンプリング数ごとの入力ベースバンド信号の最大値が記憶保持される。
【００３４】
第２の比較器２−３１及び第２のセレクタ２−３２には第２のレジスタ２−３３の記憶データが入力され、第２の比較器２−３１は、入力ベースバンド信号のサンプル値と第２のレジスタ２−３３の記憶データとの大小を比較し、入力ベースバンド信号のサンプル値の方が第２のレジスタ２−３３の記憶データより小さい場合、第２のセレクタ２−３２が、入力ベースバンド信号のサンプル値を選択して出力するように第２のセレクタ２−３２を制御する。
【００３５】
一方、入力ベースバンド信号のサンプル値より第２のレジスタ２−３３の記憶データの方が小さい場合、第２のセレクタ２−３２が、第２のレジスタ２−３３から出力される記憶データを選択して出力するように第２のセレクタ２−３２を制御する。
【００３６】
第２のセレクタ２−３２から出力された入力ベースバンド信号のサンプル値又は第２のレジスタ２−３３の記憶データは、第２のレジスタ２−３３に記憶保持される。こうして、入力ベースバンド信号のサンプル値が第２のレジスタ２−３３の記憶データの値より小さいとき、第２のレジスタ２−３３の記憶データが更新される。
【００３７】
逆に入力ベースバンド信号のサンプル値が第２のレジスタ２−３３の記憶データの値より大きいときは、第２のレジスタ２−３３はこれまで記憶されていたデータをそのまま保持する。この動作によって第２のレジスタ２−３３には一定のサンプリング数ごとの入力ベースバンド信号の最小値が記憶保持される。
【００３８】
加算器２−４は、第１のレジスタ２−２３に記憶された最大値と第２のレジスタ２−３３に記憶された最小値とを加算し、割り算器２−５１は、加算器２−４から出力される加算値を２で割ってそれら最大値と最小値の中央値を出力する。この中央値は、或る所定のサンプル期間内の入力ベースバンド信号のオフセット電圧となる。
【００３９】
割り算器２−５１から出力される中央値は、第３のレジスタ２−５２に記憶保持され、減算器２−６は、アナログディジタル変換器２−１から出力される入力ベースバンド信号から、第３のレジスタ２−５２に記憶保持されている中央値を差し引き、入力ベースバンド信号からオフセット電圧を除去する。
【００４０】
オフセット電圧の変動量検知手段２−５３は、前回の検出期間で記憶保持された第３のレジスタ２−５２の出力値と、今回の検出期間で割り算器２−５１から出力される中央値との差をもとに、オフセット電圧の変動量の検知する。
【００４１】
この変動量検知手段２−５３で検知されたオフセット電圧の変動量は、最大値ホールド手段２−２０及び最小値ホールド手段２−３０に入力され、最大値ホールド手段２−２０及び最小値ホールド手段２−３０は、変動量検知手段２−５３から出力されるオフセット電圧の変動量に応じて、最大値及び最小値を検出する期間を変化させる。
【００４２】
最大値及び最小値を検出する期間は、タイマ又はサンプル数をカウントするカウンタ（図示省略）の設定値を変更し、該設定値に達したときに第１及び第２のレジスタを初期化することにより、最大値及び最小値を検出する期間を変更することができる。
【００４３】
なお、オフセット電圧の変動量が予め予測される場合は、変動量検知手段２−５３を用いることなく、タイマ又はサンプル数をカウントするカウンタ（図示省略）の設定値を外部から入力して変更するように構成することもできる。
【００４４】
第１及び第２のレジスタの初期化は、タイマ又はカウンタの値が所定の設定値に達したとき、その直後の受信ベースバンド信号のサンプル値又は固定値を第１及び第２のレジスタに格納して初期化することができる。
【００４５】
本発明の第１の実施の形態は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）を用いても構成することができる。図３はＤＳＰを用いた本発明の第１の実施の形態の処理のフローチャートである。同図において、ｉｎｐｕｔはディジタル変換された入力ベースバンド信号のサンプル値、ｏｕｔｐｕｔはオフセット電圧を除去したベースバンド信号の出力値、ｎｓａｍｐｌｅは或る一定の値のサンプル数、ｍａｘは入力べースバンド信号の最大値、ｍｉｎはその最小値、ａｖｇはその中央値である。
【００４６】
先ずステップ３−１において初期値としてループ回数ｎに所定数のサンプル数ｎｓａｍｐｌｅを設定し、また中央値ａｖｇを０に設定する。次にステップ３−２において入力データ値ｉｎに入力ベースバンド信号のサンプル値ｉｎｐｕｔを入力し、また最大値ｍａｘ及び最小値ｍｉｎに入力データ値ｉｎを入力する。
【００４７】
ステップ３−３において入力データ値ｉｎから中央値ａｖｇを差し引いた値を出力値ｏｕｔｐｕｔに出力する。ステップ３−４において次の入力ベースバンド信号のサンプル値ｉｎｐｕｔを入力データ値ｉｎに入力する。
【００４８】
ステップ３−５において入力データ値ｉｎと最大値ｍａｘとを大小比較する。入力データ値ｉｎが最大値ｍａｘより大きいときは、ステップ３−６において最大値ｍａｘに入力データ値ｉｎを入力する。入力データ値ｉｎが最大値ｍａｘ以下のときはステップ３−７に移る。
【００４９】
ステップ３−７において入力データ値ｉｎと最小値ｍｉｎとを大小比較する。入力データ値ｉｎが最小値ｍｉｎより小さいときはステップ３−８において最小値ｍｉｎに入力データ値ｉｎを入力する。入力データ値ｉｎが最小値ｍｉｎ以上のときはステップ３−９に移る。
【００５０】
ステップ３−９においてループ回数ｎを１つ減少させる。ステップ３−１０においてループ回数ｎが０より大きいかどうかを判定し、大きいときはステップ３−３へ移り、以降ステップ３−３以下の処理を、ループ回数ｎが０となるまで繰り返す。
【００５１】
ループ回数ｎが０となると、ステップ３−１１において最大値ｍａｘと最小値ｍｉｎの和を２で割った値を中央値ａｖｇに入力し、ループ回数ｎにサンプル数ｎｓａｍｐｌｅを入力し、ステップ３−２へ移り、同様の処理を繰り返す。
【００５２】
このように、サンプル数ｎｓａｍｐｌｅの入力ベースバンド信号のサンプル値ｉｎｐｕｔの中から、ステップ３−５及びステップ３−６により最大値ｍａｘが記憶保持され、またステップ３−７及びステップ３−８により最小値ｍｉｎが記憶保持され、その中央値ａｖｇがステップ３−１１により算出され、ステップ３−３により、入力データ値ｉｎから中央値ａｖｇ（すなわち、オフセット電圧）を差し引いたベースバンド信号の出力値ｏｕｔｐｕｔが出力される。
【００５３】
図４は本発明の第２の実施の形態の回路構成を示す図である。同図において、４−１は減算器、４−２はアナログディジタル変換器、２−１００はオフセット検出回路、４−３は加算器、４−４は第３のレジスタ、４−５はディジタルアナログ（Ｄ／Ａ）変換器、４−６はループフィルタである。
【００５４】
この第２の実施の形態のオフセット検出回路２−１００は、図２に示した第１の実施の形態のオフセット検出回路と同一の構成とすることができるので、図２の同一の符号を付し、重複した説明は省略する。
【００５５】
第２の実施の形態において、オフセット検出回路２−１００には、減算器４−１により、受信ベースバンド信号から、前回までの受信ベースバンド信号のサンプル値をもとに検出したオフセット電圧を差し引いた信号が入力され、そのオフセット電圧を検出する。
【００５６】
オフセット検出回路２−１００の出力信号は加算器４−３に入力され、加算器４−３は、前回のサンプル期間におけるオフセット電圧を記憶保持する第３のレジスタ４−４の出力値と、今回のサンプル期間で検出したオフセット電圧の差分値とを加算する。
【００５７】
第３のレジスタ４−４は、加算器４−３から出力される新たなオフセット電圧を記憶保持し、加算器４−３及び第３のレジスタ４−４は、オフセット電圧保持手段を構成する。第３のレジスタ４−４に記憶保持されたオフセット電圧は、ディジタルアナログ変換器４−５によりアナログ信号に変換され、ループフィルタ４−６を介して減算器４−１に与えられる。
【００５８】
減算器４−１は、アナログ信号に変換されたオフセット電圧を受信ベースバンド信号から差し引き、オフセット電圧を除去した信号を出力する。減算器４−１から出力されるオフセット電圧を除去した信号は、アナログディジタル変換器４−２によりディジタル信号に変換され、オフセット電圧補正回路の出力信号として出力されるとともに、オフセット検出回路２−１００に入力され、再びそのオフセット電圧が検出される。
【００５９】
図４に示す本発明の第２の実施の形態は、オフセット電圧検出回路２−１００に入力される電圧が、受信ベースバンド信号からオフセット電圧を差し引いた後の電圧となるため、オフセット電圧検出回路２−１００は、前回のオフセット電圧との差分を検出することになる。
【００６０】
すなわち、オフセット電圧検出回路２−１００で検出されたオフセット電圧は、受信ベースバンド信号にフィードバックされ、オフセット電圧検出回路２−１００は、該フィードバックされた受信ベースバンド信号に対してオフセット電圧の検出を行う。
【００６１】
したがって、オフセット電圧が大きな値となっても、前回のオフセット電圧との差分値は、オフセット電圧の数値より小さな数値となるので、アナログディジタル変換器４−２及びオフセット電圧検出回路２−１００内の比較器、レジスタ等の回路で数値のオーバーフローが発生せず、その回路規模を小さくすることができる。
【００６２】
図５は本発明の第３の実施の形態の回路構成を示す図である。同図において図４に示した第２の実施の形態の回路構成と同一の構成要素には同一の符号を付し、重複した説明は省略する。５−１はオフセット電圧値にバイアス電圧値を加算する加算器、５−２はバイアス電圧値生成手段である。
【００６３】
図５に示す第３の実施の形態は、図４に示した第２の実施の形態のフィードバックによるオフセット電圧補正回路において、入力されるベースバンド信号のオフセット電圧値を、ある程度予測することができる場合、オフセット電圧値保持手段に所定のバイアス電圧値を加えておく手段をそなえたもので、図５に示すように、ディジタルアナログ変換器４−５から出力されるオフセット電圧値に、バイアス電圧値生成手段５−２から出力されるバイアス電圧値を加算器５−１により加えるようにしたものである。
【００６４】
ここで、バイアス電圧値生成手段５−２から出力されるバイアス電圧値を、予め予測されるオフセット電圧値と略等しく設定しておくことにより、減算器４−１から出力される受信ベースバンド信号のオフセット電圧は、初めから略０に近いものとなり、オフセット検出回路２−１００における検出動作が速やかに収束することとなる。
【００６５】
また、第３のレジスタ４−４及びディジタルアナログ変換器４−５は、実際のオフセット電圧値と、バイアス電圧値生成手段５−２に設定されたバイアス電圧値との差分の電圧変動分を処理するだけでよいので、第３のレジスタ４−４及びディジタルアナログ変換器４−５における数値のオーバーフローが生じにくくなり、その回路規模を小さくすることができる。
【００６６】
本発明の第２及び第３の実施の形態においても、第１の実施の形態と同様に、第３のレジスタ４−４の前回の検出による記憶保持データと、今回検出された中央値との差をもとにオフセット電圧の変動量を検知することができ、検知されるオフセット電圧の変動量が大きい場合には、最大値及び最小値を検出する所定時間の時間幅を短くしてサンプリングデータ数を少なくし、オフセット電圧の変動量が小さい場合には、該検出期間の時間幅を長くする。
【００６７】
このようにオフセット電圧の変動量に応じて、検出期間の時間幅を変化させることによって、移動通信のようなフェージング下での急激なオフセット電圧値の変動に対して、高速に且つ精度良くオフセット電圧の除去を行うことができ、また、オフセット電圧の変動が小さく安定している場合には、検出期間の時間幅を長くして、中央値を求める演算等の処理負担を軽減させることができる。
【００６８】
【発明の効果】
以上説明したように本発明によれば、コンデンサを含む高域通過フィルタを用いずに、受信ベースバンド信号の最大値及び最小値を記憶保持し、その中央値をオフセット電圧値とみなして、オフセット電圧を除去することにより、小さな回路規模で直流付近の低周波信号にも大きな電力を持つべースバンド信号の直流成分を、信号波形をほとんど損なうことなく高速に除去することができる。
【００６９】
また、高速にオフセット電圧を除去するため、オフセット電圧が大きく変動した場合でも、受信ベースバンド信号のデータ読み取りが可能になるまでの遅延を減少させることができる。そのため、プリアンブルが存在しないか、非常に短い通信システムにおいて、受信データの欠落を防ぐことができる利点がある。
【００７０】
また、検出したオフセット電圧をフィードバックした受信ベースバンド信号のオフセット電圧を検出することにより、オフセット電圧値が大きな値となっても、オフセット電圧検出回路内で数値のオーバーフローが発生せず、回路規模を小さくすることができる。
【００７１】
更に、検出したオフセット電圧を受信ベースバンド信号にフィードバックする際に、予測されるオフセット電圧をバイアス電圧として加えることにより、オフセット電圧値保持手段の回路規模を小さくするとともに、オフセット電圧検出動作の収束を速めることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の基本構成を示す図である。
【図２】本発明の第１の実施の形態の回路構成を示す図である。
【図３】図３はＤＳＰを用いた本発明の第１の実施の形態の処理のフローチャートである。
【図４】本発明の第２の実施の形態の回路構成を示す図である。
【図５】本発明の第３の実施の形態の回路構成を示す図である。
【図６】オフセット電圧変動の様子を示す図である。
【図７】従来のオフセット電圧補正回路の構成を示す図である。
【符号の説明】
１−１ アナログディジタル変換器
１−２ 最大値ホールド手段
１−３ 最小値ホールド手段
１−４ 加算器
１−５ 割り算器
１−６ 減算器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a baseband signal offset voltage correction circuit, and more particularly to a baseband signal having a large amount of power in the vicinity of a direct current in a wireless communication device or an optical communication device. The present invention relates to a circuit that removes an offset voltage at high speed.
[0002]
In wireless communication devices and optical communication devices, the offset voltage of the received baseband signal fluctuates when the power is turned on, and rises to an offset value determined by the bias voltage of a circuit element such as a mixer. Further, when high gain amplification is performed by the AGC amplifier, the offset voltage varies depending on the gain change of the AGC amplifier.
[0003]
FIG. 6 is a diagram showing how the offset voltage fluctuates. In the figure, the horizontal axis represents the time after power-on, and the vertical axis represents the voltage of the received baseband signal. As shown in the figure, the offset voltage of about 0 V gradually increases when the power is turned on, and increases to about 1.5 V around time 10.
[0004]
As a method for removing the offset voltage, there is a method of subtracting the voltage with the offset voltage as a fixed value. However, with this method, the received signal level is not correctly determined for the received baseband signal in which the offset voltage varies, and the received data Cause an error. In the method of removing the offset voltage using a high-pass filter, a high-pass filter with a low cutoff frequency must be used so as not to impair the waveform of a low-frequency signal near the direct current.
[0005]
However, in order to obtain a high-pass filter with a low cut-off frequency, it is necessary to increase the capacitance of the capacitor. By doing so, the rise time of the received baseband signal increases and the received baseband signal reaches a fixed value. Causes a problem that the received signal cannot be reproduced.
[0006]
In particular, in the case of the CDMA communication system, since the frequency band is spread, a low frequency signal near the direct current includes a large amount of power, and only the offset voltage is applied without cutting the low frequency signal of the received baseband signal. To eliminate, a high-pass filter including a capacitor is not suitable.
[0007]
[Prior art]
Therefore, conventionally, the received baseband signal level is accumulated, an offset voltage value is obtained from the average value, and the offset voltage is subtracted from the received baseband signal level to remove the offset voltage.
[0008]
FIG. 7 is a diagram showing a configuration of a conventional offset voltage correction circuit. The level of the received baseband signal is converted into a digital signal by an analog / digital (A / D) converter 7-1 and input to n registers 7-2 connected in cascade. In the n registers 7-2, n sample values input in the past are stored.
[0009]
The sample values stored in the registers 7-2 are added together by the adders 7-3, and the added values of the adders 7-3 are also added to each other to add n pieces from the final stage adder 7-3. The total value of the sample values stored in all the registers 7-2 is output.
[0010]
The total value output from the final stage adder 7-3 is divided by n by the divider 7-4, and the divider 7-4 outputs the quotient value. Therefore, the divider 7-4 outputs an average value of the past n sample values accumulated in the register 7-2.
[0011]
The average value output from the divider 7-4 is an offset voltage value. That is, the circuit composed of the register 7-2, the adder 7-3, and the divider 7-4 constitutes an averaging circuit that performs a moving average of the received baseband signal level, and its output value is the offset voltage value. Therefore, it functions as an offset voltage detection circuit.
[0012]
Then, the offset voltage of the received baseband signal can be removed by subtracting the offset voltage value output from the divider 7-4 from the received baseband signal level by the subtractor 7-5.
[0013]
[Problems to be solved by the invention]
Since the conventional offset voltage correction circuit using the averaging circuit shown in FIG. 7 requires many registers 7-2 and adders 7-3, the circuit scale becomes large. In addition, the averaging circuit that performs the moving average calculates the average value based on the past data that is forwarded, and thus follows a rapid change in the offset voltage due to fading, burst signal reception, or the like. There is a problem that can not be.
[0014]
The present invention removes the DC component of the baseband signal, which has a large amount of power even in a low frequency signal near DC, at high speed without damaging the signal waveform, and can read data even when the offset voltage fluctuates greatly. Provided is an offset voltage correction circuit with a small circuit scale that can reduce a delay until the data becomes small and prevent data loss.
[0015]
[Means for Solving the Problems]
The offset voltage correction circuit of the present invention is (1) an offset voltage correction circuit of a communication device that removes an offset voltage from a reception baseband signal on which an offset voltage that varies with time is superimposed. A maximum value holding means and a minimum value holding means for detecting and holding the maximum value and minimum value of the sample value of the source band signal every predetermined time, and the maximum value and the minimum value holding means held by the maximum value holding means. And a means for outputting a signal having a level value obtained by subtracting the median of the minimum values from the received baseband signal.
[0016]
(2) In the offset voltage correction circuit of the communication device that removes the offset voltage from the received baseband signal on which the time-varying offset voltage is superimposed, the received baseband signal from the received baseband signal to the previous time. A maximum value holding means and a minimum value holding means for detecting and holding a maximum value and a minimum value of a sample value of a signal within a predetermined time obtained by subtracting an offset voltage value detected on the basis of the sample value; and The median value of the maximum value held in the maximum value hold means and the minimum value held in the minimum value hold means is added to the offset voltage value detected based on the previous sample value of the received baseband signal and held. The offset voltage value holding means and the offset output from the offset voltage value holding means from the received baseband signal It is obtained by a subtracting means for subtracting the pressure value.
[0017]
(3) The offset voltage value holding means includes means for giving a predetermined bias voltage value to the offset voltage value.
[0018]
Further, (4) the maximum value holding means compares the newly input sample value with the maximum value of the previous sample value that has been stored and held, and the newly input sample value includes: Means for storing a newly inputted sample value when it is larger than the maximum value of the previous sample values already stored and held, and holding the maximum value already stored if not; The minimum value holding means compares the newly input sample value with the minimum value of the previous sample values stored and held, and the newly input sample value is already stored. If the sample value is smaller than the previous minimum sample value, the newly input sample value is stored and held. Otherwise, the minimum value already stored and held is held. It is that a stage.
[0019]
(5) The maximum value holding unit and the minimum value holding unit are configured to change the time width of the predetermined time for detecting the maximum value and the minimum value in accordance with a variation amount of the offset voltage of the input sample value. It is what has.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a diagram showing a basic configuration of a first embodiment of the present invention. 1-1 is an analog-digital converter, 1-2 is a maximum value holding means, 1-3 is a minimum value holding means, 1-4 is an adder, 1-5 is a divider, and 1-6 is a subtractor.
[0021]
The baseband signal is sampled and converted into a digital signal by the analog / digital converter 1-1, and the digitized baseband signal is input to the maximum value holding means 1-2 and the minimum value holding means 1-3.
[0022]
The maximum value holding means 1-2 detects and stores the maximum value of the baseband signal level for each constant sampling number, and the minimum value holding means 1-3 similarly applies the baseband for each constant sampling number. The minimum value of the signal level is detected and stored.
[0023]
The maximum value holding means 1-2 and the minimum value holding means 1-3 respectively update the maximum value and the minimum value of the baseband signal level stored and held back to the initial value every certain number of samplings.
[0024]
The adder 1-4 adds the maximum value and the minimum value stored and held in the maximum value hold means 1-2 and the minimum value hold means 1-3, respectively, and the divider 1-5 outputs from the adder 1-4. The added value is divided by 2 and the center value of the maximum and minimum values is output. The center value is an offset voltage, and the maximum value holding means 1-2, the minimum value holding means 1-3, the adder 1-4, and the divider 1-5 constitute an offset voltage detection circuit 1-10.
[0025]
The subtractor 1-6 removes the offset voltage by subtracting the center value output from the divider 1-5 from the baseband signal level output from the analog-digital converter 1-1.
[0026]
The offset voltage detection circuit 1-10 is composed of two registers for storing the maximum and minimum values of the baseband signal level, one adder, and one divider, so that the conventional offset voltage detection circuit 1-10 shown in FIG. Compared to the offset voltage detection circuit, the circuit scale can be reduced and the power consumption is low.
[0027]
FIG. 2 is a diagram showing a circuit configuration of the first embodiment of the present invention. 2-1 is an analog-digital converter, 2-21 is a first comparator, 2-22 is a first selector, 2-23 is a first register, 2-31 is a second comparator, 2-32 Is a second selector, 2-33 is a second register, 2-4 is an adder, 2-51 is a divider, 2-52 is a third register, and 2-53 is an offset voltage fluctuation detecting means, 2-6 is a subtractor.
[0028]
In FIG. 2, a first comparator 2-21, a first selector 2-22, and a first register 2-23 constitute a maximum value holding means 2-20, and a second comparator 2-31, The second selector 2-32 and the second register 2-33 constitute minimum value holding means 2-30. The maximum value holding means 2-20, the minimum value holding means 2-30, the adder 2-4, and the divider 2-51 constitute an offset detection circuit 2-100.
[0029]
The baseband signal sampled by the analog-digital converter 2-1 and converted into a digital signal is a first comparator 2-21, a first selector 2-22, a second comparator 2-31, and a second comparator. Input to the selector 2-32.
[0030]
The data stored in the first register 2-23 is further input to the first comparator 2-21 and the first selector 2-22, and the first comparator 2-21 receives the input baseband signal. The sample value is compared with the data stored in the first register 2-23. When the sample value of the input baseband signal is larger than the data stored in the first register 2-23, the first selector 2- 22 controls the first selector 2-22 to select and output the sample value of the input baseband signal.
[0031]
On the other hand, when the stored data in the first register 2-23 is larger than the sample value of the input baseband signal, the first selector 2-22 selects the stored data output from the first register 2-23. Then, the first selector 2-22 is controlled so as to output.
[0032]
The sample value of the input baseband signal output from the first selector 2-22 or the data stored in the first register 2-23 is stored and held in the first register 2-23. Thus, when the sample value of the input baseband signal is larger than the value of the data stored in the first register 2-23, the data stored in the first register 2-23 is updated.
[0033]
Conversely, when the sample value of the input baseband signal is smaller than the value of the data stored in the first register 2-23, the first register 2-23 holds the data stored so far. By this operation, the maximum value of the input baseband signal for each fixed sampling number is stored and held in the first register 2-23.
[0034]
Data stored in the second register 2-33 is input to the second comparator 2-31 and the second selector 2-32, and the second comparator 2-31 receives the sample value of the input baseband signal and When the sample value of the input baseband signal is smaller than the data stored in the second register 2-33, the second selector 2-32 is compared with the data stored in the second register 2-33. The second selector 2-32 is controlled to select and output the sample value of the input baseband signal.
[0035]
On the other hand, when the stored data in the second register 2-33 is smaller than the sample value of the input baseband signal, the second selector 2-32 selects the stored data output from the second register 2-33. Then, the second selector 2-32 is controlled so as to output.
[0036]
The sample value of the input baseband signal output from the second selector 2-32 or the data stored in the second register 2-33 is stored and held in the second register 2-33. Thus, when the sample value of the input baseband signal is smaller than the value of the data stored in the second register 2-33, the data stored in the second register 2-33 is updated.
[0037]
Conversely, when the sample value of the input baseband signal is larger than the value of the data stored in the second register 2-33, the second register 2-33 holds the data stored so far. By this operation, the minimum value of the input baseband signal for each fixed sampling number is stored and held in the second register 2-33.
[0038]
The adder 2-4 adds the maximum value stored in the first register 2-23 and the minimum value stored in the second register 2-33, and the divider 2-51 The added value output from 4 is divided by 2, and the median value of the maximum value and the minimum value is output. This median is the offset voltage of the input baseband signal within a certain predetermined sample period.
[0039]
The median value output from the divider 2-51 is stored and held in the third register 2-52, and the subtractor 2-6 receives the first baseband signal output from the analog-digital converter 2-1. 3 is subtracted from the median value stored in the register 2-52 to remove the offset voltage from the input baseband signal.
[0040]
The variation amount detecting means 2-53 of the offset voltage includes an output value of the third register 2-52 stored and held in the previous detection period, and a median value output from the divider 2-51 in the current detection period. Based on this difference, the fluctuation amount of the offset voltage is detected.
[0041]
This variation detecting means 2-53 Of offset voltage detected by Are input to the maximum value holding means 2-20 and the minimum value holding means 2-30, and the maximum value holding means 2-20 and the minimum value holding means 2-30 are offset output from the fluctuation amount detecting means 2-53. The period for detecting the maximum value and the minimum value is changed according to the amount of voltage fluctuation.
[0042]
During the period for detecting the maximum value and the minimum value, the set value of the timer or the counter (not shown) for counting the number of samples is changed, and the first and second registers are initialized when the set value is reached. Thus, the period for detecting the maximum value and the minimum value can be changed.
[0043]
When the fluctuation amount of the offset voltage is predicted in advance, the setting value of a timer or a counter (not shown) that counts the number of samples is input from outside and changed without using the fluctuation amount detection means 2-53. It can also be configured as follows.
[0044]
In the initialization of the first and second registers, when the timer or counter value reaches a predetermined set value, the sample value or fixed value of the received baseband signal immediately after that is stored in the first and second registers. And can be initialized.
[0045]
The first embodiment of the present invention can also be configured using a DSP (Digital Signal Processor). FIG. 3 is a flowchart of processing according to the first embodiment of this invention using a DSP. In the figure, input is the sample value of the input baseband signal that has been digitally converted, output is the output value of the baseband signal from which the offset voltage has been removed, nsample is the number of samples with a certain value, and max is the number of samples of the input baseband signal. The maximum value, min is its minimum value, and avg is its median value.
[0046]
First, in step 3-1, a predetermined number of samples nssample is set to the loop count n as an initial value, and the median value avg is set to zero. Next, in step 3-2, the sample value input of the input baseband signal is input as the input data value in, and the input data value in is input as the maximum value max and the minimum value min.
[0047]
In step 3-3, a value obtained by subtracting the median value avg from the input data value in is output to the output value output. In step 3-4, the sample value input of the next input baseband signal is input to the input data value in.
[0048]
In step 3-5, the input data value in is compared with the maximum value max. When the input data value in is larger than the maximum value max, in step 3-6, the input data value in is input as the maximum value max. When the input data value in is less than or equal to the maximum value max, the process proceeds to step 3-7.
[0049]
In step 3-7, the input data value in is compared with the minimum value min. When the input data value in is smaller than the minimum value min, the input data value in is input to the minimum value min in step 3-8. When the input data value in is equal to or greater than the minimum value min, the process proceeds to Step 3-9.
[0050]
In step 3-9, the loop count n is decreased by one. In step 3-10, it is determined whether or not the number of loops n is greater than 0. If the number is larger, the process proceeds to step 3-3.
[0051]
When the loop count n becomes 0, a value obtained by dividing the sum of the maximum value max and the minimum value min by 2 in step 3-11 is input to the median value avg, and the sample number nssample is input to the loop count n. Go to step 2 and repeat the same process.
[0052]
As described above, the maximum value max is stored and held in step 3-5 and step 3-6 from the sample value input of the input baseband signal having the number of samples nsample, and the minimum value is stored in steps 3-7 and 3-8. The value min is stored and held, the median value avg is calculated in step 3-11, and the output value output of the baseband signal obtained by subtracting the median value avg (ie, offset voltage) from the input data value in in step 3-3. Is output.
[0053]
FIG. 4 is a diagram showing a circuit configuration of the second embodiment of the present invention. In the figure, 4-1 is a subtractor, 4-2 is an analog-digital converter, 2-100 is an offset detection circuit, 4-3 is an adder, 4-4 is a third register, and 4-5 is digital analog. (D / A) converter 4-6 is a loop filter.
[0054]
The offset detection circuit 2-100 of the second embodiment can have the same configuration as the offset detection circuit of the first embodiment shown in FIG. The duplicated explanation is omitted.
[0055]
In the second embodiment, the offset detection circuit 2-100 subtracts the offset voltage detected based on the previous sample value of the received baseband signal from the received baseband signal by the subtractor 4-1. The offset signal is input and the offset voltage is detected.
[0056]
The output signal of the offset detection circuit 2-100 is input to the adder 4-3. The adder 4-3 stores the output value of the third register 4-4 that stores and holds the offset voltage in the previous sample period, and the current value. The difference value of the offset voltage detected in the sample period is added.
[0057]
The third register 4-4 stores and holds a new offset voltage output from the adder 4-3, and the adder 4-3 and the third register 4-4 constitute an offset voltage holding unit. The offset voltage stored and held in the third register 4-4 is converted into an analog signal by the digital / analog converter 4-5, and is supplied to the subtractor 4-1 through the loop filter 4-6.
[0058]
The subtractor 4-1 subtracts the offset voltage converted into the analog signal from the received baseband signal and outputs a signal from which the offset voltage has been removed. The signal from which the offset voltage output from the subtractor 4-1 is removed is converted into a digital signal by the analog-to-digital converter 4-2, and is output as an output signal of the offset voltage correction circuit, and the offset detection circuit 2-100. And the offset voltage is detected again.
[0059]
In the second embodiment of the present invention shown in FIG. 4, the voltage input to the offset voltage detection circuit 2-100 becomes the voltage after subtracting the offset voltage from the received baseband signal. In 2-100, a difference from the previous offset voltage is detected.
[0060]
That is, the offset voltage detected by the offset voltage detection circuit 2-100 is fed back to the received baseband signal, and the offset voltage detection circuit 2-100 detects the offset voltage for the fed back received baseband signal. Do.
[0061]
Therefore, even if the offset voltage becomes a large value, the difference value from the previous offset voltage becomes a numerical value smaller than the numerical value of the offset voltage, so that the analog-digital converter 4-2 and the offset voltage detection circuit 2-100 have the same value. Numerical overflow does not occur in circuits such as comparators and registers, and the circuit scale can be reduced.
[0062]
FIG. 5 is a diagram showing a circuit configuration of the third embodiment of the present invention. In the figure, the same components as those of the circuit configuration of the second embodiment shown in FIG. 4 are denoted by the same reference numerals, and redundant description is omitted. 5-1, an adder for adding a bias voltage value to the offset voltage value, and 5-2, a bias voltage value generating means.
[0063]
The third embodiment shown in FIG. 5 can predict the offset voltage value of the input baseband signal to some extent in the offset voltage correction circuit based on feedback of the second embodiment shown in FIG. In this case, the offset voltage value holding means is provided with means for adding a predetermined bias voltage value. As shown in FIG. 5, the bias voltage value is added to the offset voltage value output from the digital-analog converter 4-5. The adder 5-1 adds the bias voltage value output from the generating means 5-2.
[0064]
Here, the reception baseband signal output from the subtracter 4-1 is set by setting the bias voltage value output from the bias voltage value generation means 5-2 to be approximately equal to the predicted offset voltage value. The offset voltage of the offset detection circuit is close to approximately 0 from the beginning, and the detection operation in the offset detection circuit 2-100 converges quickly.
[0065]
Further, the third register 4-4 and the digital-analog converter 4-5 process the voltage fluctuation of the difference between the actual offset voltage value and the bias voltage value set in the bias voltage value generating means 5-2. Therefore, it is difficult to cause numerical overflow in the third register 4-4 and the digital-analog converter 4-5, and the circuit scale can be reduced.
[0066]
Also in the second and third embodiments of the present invention, as in the first embodiment, the stored data by the previous detection of the third register 4-4 and the median value detected this time The amount of variation in offset voltage can be detected based on the difference. When the number is reduced and the amount of variation in the offset voltage is small, the time width of the detection period is increased.
[0067]
In this way, by changing the time width of the detection period according to the amount of fluctuation of the offset voltage, the offset voltage can be quickly and accurately detected against a sudden fluctuation of the offset voltage value under fading such as mobile communication. In addition, when the fluctuation of the offset voltage is small and stable, the time width of the detection period can be lengthened to reduce the processing load such as the calculation for obtaining the median value.
[0068]
【The invention's effect】
As described above, according to the present invention, the maximum value and the minimum value of the received baseband signal are stored and held without using a high-pass filter including a capacitor, and the median value is regarded as an offset voltage value. By removing the voltage, it is possible to remove the direct current component of the baseband signal having a small circuit scale and large power even in the low frequency signal near the direct current with little loss of the signal waveform.
[0069]
Further, since the offset voltage is removed at high speed, even when the offset voltage fluctuates greatly, the delay until the data of the received baseband signal can be read can be reduced. Therefore, there is an advantage that missing of received data can be prevented in a communication system that does not have a preamble or is very short.
[0070]
In addition, by detecting the offset voltage of the received baseband signal that feeds back the detected offset voltage, even if the offset voltage value becomes large, numerical overflow does not occur in the offset voltage detection circuit, and the circuit scale is reduced. Can be small.
[0071]
Furthermore, when the detected offset voltage is fed back to the received baseband signal, the predicted offset voltage is added as a bias voltage, thereby reducing the circuit scale of the offset voltage value holding means and converging the offset voltage detection operation. You can speed up.
[Brief description of the drawings]
FIG. 1 is a diagram showing a basic configuration of a first embodiment of the present invention.
FIG. 2 is a diagram showing a circuit configuration of a first embodiment of the present invention.
FIG. 3 is a flowchart of processing according to the first embodiment of this invention using a DSP;
FIG. 4 is a diagram showing a circuit configuration of a second embodiment of the present invention.
FIG. 5 is a diagram showing a circuit configuration of a third embodiment of the present invention.
FIG. 6 is a diagram showing a state of offset voltage fluctuation.
FIG. 7 is a diagram showing a configuration of a conventional offset voltage correction circuit.
[Explanation of symbols]
1-1 Analog to digital converter
1-2 Maximum value hold means
1-3 Minimum value hold means
1-4 Adder
1-5 Divider
1-6 Subtractor

Claims (5)

時間的に変動するオフセット電圧が重畳される受信ベースバンド信号から、該オフセット電圧を除去する通信機器のオフセット電圧補正回路において、
所定時間内の受信ベースバンド信号のサンプル値の最大値及び最小値を、所定時間ごとに検出保持する最大値ホールド手段及び最小値ホールド手段と、
前記最大値ホールド手段に保持された最大値と最小値ホールド手段に保持された最小値との間の中央値を、受信ベースバンド信号から差し引いたレベル値の信号を出力する手段と、
入力されるサンプル値のオフセット電圧の変動量を検知するオフセット電圧の変動量検知手段とを備え、
前記最大値ホールド手段及び最小値ホールド手段は、最大値及び最小値を検出する前記所定時間の時間幅を、入力されるサンプル値のオフセット電圧の変動量に応じて変化させることを特徴とするオフセット電圧補正回路。In the offset voltage correction circuit of the communication device that removes the offset voltage from the received baseband signal on which the offset voltage that varies with time is superimposed,
A maximum value holding means and a minimum value holding means for detecting and holding the maximum value and the minimum value of the sample value of the received baseband signal within a predetermined time every predetermined time;
Means for outputting a signal having a level value obtained by subtracting the median value between the maximum value held in the maximum value hold means and the minimum value held in the minimum value hold means from the received baseband signal ;
An offset voltage fluctuation amount detecting means for detecting the offset voltage fluctuation amount of the input sample value,
The maximum value holding means and the minimum value holding means change the time width of the predetermined time for detecting the maximum value and the minimum value in accordance with the fluctuation amount of the offset voltage of the input sample value. Voltage correction circuit. 時間的に変動するオフセット電圧が重畳される受信ベースバンド信号から、該オフセット電圧を除去する通信機器のオフセット電圧補正回路において、
受信ベースバンド信号から、前回までの受信ベースバンド信号のサンプル値をもとに検出したオフセット電圧値を差し引いた所定時間内の信号のサンプル値の最大値及び最小値を、所定時間ごとに検出保持する最大値ホールド手段及び最小値ホールド手段と、
前記最大値ホールド手段に保持された最大値と最小値ホールド手段に保持された最小値との間の中央値を、前回までの受信ベースバンド信号のサンプル値をもとに検出したオフセット電圧値に加えて保持するオフセット電圧値保持手段と、
受信ベースバンド信号から、前記オフセット電圧値保持手段から出力されるオフセット電圧値を差し引く減算手段と、
入力されるサンプル値のオフセット電圧の変動量を検知するオフセット電圧の変動量検知手段とを備え、
前記最大値ホールド手段及び最小値ホールド手段は、最大値及び最小値を検出する前記所定時間の時間幅を、入力されるサンプル値のオフセット電圧の変動量に応じて変化させることを特徴とするオフセット電圧補正回路。In the offset voltage correction circuit of the communication device that removes the offset voltage from the received baseband signal on which the offset voltage that varies with time is superimposed,
Detects and holds the maximum and minimum values of the sample value of the signal within a predetermined time by subtracting the offset voltage value detected based on the previous sample value of the received baseband signal from the received baseband signal. Maximum value holding means and minimum value holding means,
The median value between the maximum value held in the maximum value hold means and the minimum value held in the minimum value hold means is set to the offset voltage value detected based on the previous sample value of the received baseband signal. In addition, offset voltage value holding means for holding,
Subtracting means for subtracting the offset voltage value output from the offset voltage value holding means from the received baseband signal ;
An offset voltage fluctuation amount detecting means for detecting the offset voltage fluctuation amount of the input sample value,
The maximum value holding means and the minimum value holding means change the time width of the predetermined time for detecting the maximum value and the minimum value in accordance with the fluctuation amount of the offset voltage of the input sample value. Voltage correction circuit. 前記オフセット電圧値保持手段は、オフセット電圧値に所定のバイアス電圧値を与えておく手段を備えたことを特徴とする請求項２記載のオフセット電圧補正回路。  3. The offset voltage correction circuit according to claim 2, wherein the offset voltage value holding means includes means for giving a predetermined bias voltage value to the offset voltage value. 前記最大値ホールド手段は、新たに入力されたサンプル値と既に記憶保持されている前回までのサンプル値の最大値とを比較する手段と、新たに入力されたサンプル値が、既に記憶保持されている前回までのサンプル値の最大値より大きい場合に、新たに入力されたサンプル値を記憶保持し、そうではない場合には既に記憶保持されている最大値を保持する手段とを備え、
前記最小値ホールド手段は、新たに入力されたサンプル値と既に記憶保持されている前回までのサンプル値の最小値とを比較する手段と、新たに入力されたサンプル値が、既に記憶保持されている前回までのサンプル値の最小値より小さい場合に、新たに入力されたサンプル値を記憶保持し、そうではない場合には既に記憶保持されている最小値を保持する手段とを備えたことを特徴とする請求項１乃至３いずれか１項記載のオフセット電圧補正回路。The maximum value holding means is a means for comparing the newly input sample value with the maximum value of the sample values that have been stored and held previously, and the newly input sample value is already stored and held. Means for storing and holding a newly input sample value when the sample value is larger than the maximum value of the previous sample value, and holding the maximum value already stored and held otherwise.
The minimum value holding means is a means for comparing the newly input sample value with the minimum value of the previous sample value that has already been stored, and the newly input sample value is already stored and held. Means for storing and holding a newly input sample value when the sample value is smaller than the previous minimum sample value, and holding the minimum value already stored and held if not. 4. The offset voltage correction circuit according to claim 1, wherein 時間的に変動するオフセット電圧が重畳される受信ベースバンド信号から、該オフセット電圧を除去する通信機器のオフセット電圧補正回路において、
受信ベースバンド信号のサンプル値の最大値及び最小値を、所定のサンプリングデータ数ごとに検出保持する最大値ホールド手段及び最小値ホールド手段と、
前記最大値ホールド手段に保持された最大値と最小値ホールド手段に保持された最小値との間の中央値を、受信ベースバンド信号から差し引いたレベル値の信号を出力する手段と、
入力されるサンプル値のオフセット電圧の変動量を検知するオフセット電圧の変動量検 知手段とを備え、
前記最大値ホールド手段及び最小値ホールド手段は、最大値及び最小値を検出する際の前記サンプリングデータ数を、入力されるサンプル値のオフセット電圧の変動量に応じて変化させることを特徴とするオフセット電圧補正回路。 In the offset voltage correction circuit of the communication device that removes the offset voltage from the received baseband signal on which the offset voltage that varies with time is superimposed,
Maximum value holding means and minimum value holding means for detecting and holding the maximum value and minimum value of the sample value of the received baseband signal for each predetermined number of sampling data;
Means for outputting a signal having a level value obtained by subtracting the median value between the maximum value held in the maximum value hold means and the minimum value held in the minimum value hold means from the received baseband signal;
And a variation amount detection known means of the offset voltage for detecting the variation amount of the offset voltage of the sample value input,
The maximum value holding means and the minimum value holding means change the number of sampling data when detecting the maximum value and the minimum value in accordance with a variation amount of an offset voltage of an input sample value. Voltage correction circuit.

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